KR102326409B1 - 박막 트랜지스터 기판 - Google Patents

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Abstract

본 발명의 박막 트랜지스터 기판은 제1 반도체층을 갖는 제1 박막 트랜지스터, 상기 제1 반도체층과는 다른 반도체 물질로 이루어진 제2 반도체층을 갖는 제2 박막 트랜지스터, 및 상기 제1 반도체층과 상기 제2 반도체층 사이의 절연막 상에 구비되거나, 상기 제1 반도체층 상에 덮여진 베리어층을 포함한다.

Description

박막 트랜지스터 기판{THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 폴리-실리콘 반도체 물질을 구비한 제1 박막 트랜지스터와 산화물 반도체 물질을 구비한 제2 박막 트랜지스터가 동일 기판 위에 배치된 박막 트랜지스터 기판에 관한 것이다. 특히, 본 발명은 수소 확산 방지 및/또는 식각 방지 기능을 갖는 베리어층(barrier layer)를 포함한 박막 트랜지스터 기판에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기 발광 표시장치(Organic Light Emitting Display Device: OLED Display), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다.
유기 발광 표시장치는 화소들 각각에 형성된 유기 발광 다이오드(Organic Light Emitting Diode, OLED)의 전류를 데이터에 따라 조절하여 화상을 표시한다. 유기 발광 표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치)는 패시브 매트릭스 타입과 액티브 매트릭스 타입으로 나뉘어진다.
액티브 매트릭스 타입으로 구동하는 표시장치는 화소들에 박막 트랜지스터가 형성된 박막 트랜지스터 기판을 포함한다. 이러한 표시장치를 휴대용 기기에 적용하기 위해서는 저소비 전력이 요구된다. 그러나 현재 모바일 기기에 적용되고 있는 박막 트랜지스터 기판의 소비 전력을 더 줄이는데에 한계가 있다.
본 발명은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, 동일한 기판 위에 서로 다른 반도체 물질을 갖는 두 종류 이상의 박막 트랜지스터들을 구비한 박막 트랜지스터 기판과 이를 이용한 표시장치를 제공한다.
본 발명의 박막 트랜지스터 기판은 제1 반도체층을 갖는 제1 박막 트랜지스터, 상기 제1 반도체층과는 다른 반도체 물질로 이루어진 제2 반도체층을 갖는 제2 박막 트랜지스터, 및 상기 제1 반도체층과 상기 제2 반도체층 사이의 절연막 상에 구비되거나, 상기 제1 반도체층 상에 덮여진 베리어층을 포함한다.
상기 베리어층은 Al2O3, SiAlON, TiOx, TaOx, HfOx, LaOx, 고저항 산화물 반도체 중 어느 하나 이상을 포함한다.
본 발명은 제1 박막 트랜지스터의 제1 반도체층과, 제2 박막 트랜지스터의 제2 반도체층 사이에 수소 확산 차단 및/또는 과식각 방지를 위한 베리어층을 형성한다. 그 결과, 본 발명은 이종의 반도체층을 갖는 박막 트랜지스터 기판에서 수소 확산으로 인한 반도체층의 열화를 방지하고 또한, 건식 식각 과정에서 원치 않는 박막이 과식각되는 현상을 방지하여 박막 트랜지스터 기판의 불량률을 낮추고 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 나타내는 단면도.
도 2는 도 1에 도시된 박막 트랜지스터 기판의 제조 공정을 보여 주는 순서도.
도 3a 내지 도 3h는 도 2에 도시된 제조 공정 순서에 따른 박막 트랜지스터 기판의 단면 구조를 보여 주는 단면도들.
도 4는 베리어층의 유무에 따라 과식각 방지 효과를 비교하여 보여 주는 도면.
도 5는 베리어층의 유무에 따라 수소 확산 차단 효과를 비교하여 보여 주는 도면.
도 6은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 나타내는 단면도.
도 7은 본 발명의 실시예에 따른 표시장치의 구성을 개략적으로 보여 주는 블록도.
도 8은 액정 표시장치의 박막 트랜지스터 기판을 나타내는 평면도.
도 9는 도 8에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도.
도 10은 유기 발광 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 11은 도 10에서 절취선 II-II'로 자른 액티브 매트릭스 유기 발광 표시장치의 단면 구조를 나타내는 단면도.
도 12는 유기 발광 표시장치의 개략적인 구조를 나타내는 평면 확대도.
도 13은 도 12에서 절취선 III-III'으로 자른 유기 발광 표시장치의 단면 구조를 나타내는 단면도.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들에 대해 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 의한 박막 트랜지스터 기판은 기판 위에서 제1 영역에 배치된 제1 박막 트랜지스터와 제2 영역에 배치된 제2 박막 트랜지스터를 포함한다. 기판은 표시 영역과 비 표시 영역을 포함할 수 있다. 표시 영역에는 다수 개의 화소 영역들이 매트릭스 방식으로 배열된다. 화소 영역에는 표시 기능을 위한 표시 소자들이 배치된다. 비 표시 영역은 표시 영역의 주변에 배치되며, 화소들을 구동하기 위한 구동 회로가 배치될 수 있다.
여기서, 제1 영역은 비 표시 영역의 일 부분일 수 있고, 제2 영역은 표시 영역의 일 부분일 수 있다. 이 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 멀리 떨어져 배치될 수 있다. 또는, 제1 영역과 제2 영역 모두가 표시 영역에 포함될 수 있다. 특히, 단일 화소 영역 내에 다수 개의 박막 트랜지스터를 포함하는 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 서로 인접하여 배치될 수 있다.
다결정 반도체 물질은 이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 게이트 구동부, 멀티플렉서 등의 구동 회로 또는 유기 발광 표시장치의 화소에 내장된 구동 소자로 적용하는 것이 좋다. 산화물 반도체 물질은 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시 소자에 적합하다. 이와 같이, 서로 다른 두 종류의 박막 트랜지스터를 동일 기판 위에 동시에 배치함으로써, 최적의 효과를 얻을 수 있다.
다결정 반도체 물질로 반도체 층을 형성하는 경우, 불순물 주입공정 및 고온 열처리 공정을 필요로 한다. 반면에, 산화물 반도체 물질로 반도체 층을 형성하는 경우에는 상대적으로 낮은 온도에서 공정을 수행한다. 따라서, 가혹한 조건에서 공정을 수행하는 다결정 반도체 층을 먼저 형성한 후, 산화물 반도체 층을 나중에 형성하는 것이 바람직하다.
또한, 제조 공정상, 다결정 반도체 물질은 공극(vacancy)이 존재할 경우 특성이 저하되므로, 수소화 공정을 통해 공극을 수소로 채워주는 공정이 필요하다. 반면에, 산화물 반도체 물질은 공유 결합이 안된 공극이 캐리어(carrier)로써 역할을 할 수 있으므로, 공극을 보유한 상태로 안정화해주는 공정이 필요하다. 이 두 공정은, 350 ~ 380 ℃ 하에서 수행하는 후속 열처리 공정으로 통해 형성할 수 있다.
수소화 공정을 수행하기 위해, 다결정 반도체 물질 위에 수소 입자를 다량 포함하는 질화막을 개재한다. 질화막은 제조시 사용한 물질에 수소를 다량 포함하기 때문에 적층된 질화막 자체에도 상당량의 수소가 포함되어 있다. 열처리 공정으로, 수소들이 다결정 반도체 물질로 확산된다. 그 결과, 다결정 반도체 층은 안정화를 이룰 수 있다. 열처리 공정 중에, 수소들이 산화물 반도체 물질로 확산되어서는 안된다. 따라서, 질화막과 산화물 반도체 물질 사이에는 산화막을 개재하는 것이 바람직하다. 열처리 공정을 수행 한 후, 산화물 반도체 물질은 수소에 의한 손상을 받지 않으며, 소자 안정화를 이룰 수 있다.
도 1을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명한다. 도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다. 여기서, 발명의 특징을 확실하게 나타낼 수 있는 단면도를 중심으로 설명하며, 편의상 평면도 구조에 대해서는 도면으로 나타내지 않았다.
도 1을 참조하면, 본 발명의 실시 예에 의한 박막 트랜지스터 기판은, 기판(SUB) 위에 서로 이격하여 배치된 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)를 포함한다. 제1 및 제2 박막 트랜지스터들(T1, T2)은 이격된 거리가 상당히 멀리 떨어져 있을 수도 있고, 비교적 인접하여 이격되어 배치될 수도 있다.
제1 박막 트랜지스터(T1)는 다결정 실리콘 물질로 이루어진 제1 반도체층(A1), 제1 게이트 전극(G1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1)을 포함한다. 제2 박막 트랜지스터(T2)는 산화물 반도체 물질로 이루어진 제2 반도체층(A2), 제2 게이트 전극(G2), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)을 포함한다.
제1 반도체층(A1)은 저온 폴리 실리콘(Low Temperature Poly-Silicon, LTPS)으로 형성될 수 있다. LTPS 트랜지스터는 전자 이동도가 높고 신뢰성이 우수한 장점이 있다.
제2 반도체층(A2)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐 -아연 산화물(Indium Zinc Oxide: IZO) 중 적어도 어느 하나의 산화물 반도체 물질을 포함한다. 산화물 트랜지스터는 오프 커런트(Off-Current)가 낮다. 유기 발광 표시장치의 화소에서, 산화물 트랜지스터를 화소의 스위치 소자로 적용하면, 누설 전류로 인해서 구동 박막 트랜지스터의 게이트-소스 전위가 감소하는 것을 방지할 수 있다. 산화물 트랜지스터는 오프 커런트가 낮기 때문에 화소 전압의 디케이(decay)를 최소화함으로써 화소의 스토리지 커패시터(STG) 용량을 낮출 수 있다.
기판(SUB)의 전체 표면 위에는 버퍼층(BUF)이 증착되어 있다. 경우에 따라서, 버퍼층(BUF)은 생략될 수도 있다. 또는, 버퍼층(BUF)은 복수 개의 박막층이 적층된 구조를 가질 수도 있다. 여기서는 편의상 단일층으로 설명한다. 또한, 버퍼층(BUF)과 기판(SUB) 사이에서 필요한 부분 예를 들어, 제1 박막 트랜지스터(T1)에만 선택적으로 차광층(LS)을 더 구비할 수 있다. 차광층(LS)은 그 위에 형성된 제1 박막 트랜지스터(T1)의 반도체층으로 외부의 빛이 유입되는 것을 방지할 목적으로 형성할 수 있다.
버퍼층(BUF) 위에는 제1 반도체층(A1)이 형성된다. 제1 반도체층(A1)은 제1 박막 트랜지스터(T1)의 채널 영역을 포함한다. 채널 영역은 제1 게이트 전극(G1)과 제1 반도체층(A1)이 중첩되는 영역으로 정의된다. 채널 영역의 양측변부는 불순물이 도핑된 영역으로서, 소스 영역(SA)과 드레인 영역(DA)으로 정의된다.
제1 박막 트랜지스터(T1)가 구동 소자용 박막 트랜지스터인 경우, 고속 구동 처리를 수행하는 데 적합한 특성을 갖는 것이 바람직하다. 예를 들어, P-MOS 혹은 N-MOS 형의 박막 트랜지스터를 이용하거나, 이 두 개를 모두 포함하는 C-MOS 형의 박막 트랜지스터를 구비할 수 있다. P-MOS, N-MOS 및/또는 C-MOS 형의 박막 트랜지스터들은 다결정 실리콘 (Poly-Silicon)과 같은 다결정 반도체 물질을 포함하는 것이 바람직하다.
제1 반도체층(A1)이 형성된 기판(SUB)의 전체 표면 위에는 제1 게이트 절연막(GI1)이 증착된다. 제1 게이트 절연막(GI1)은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)으로 형성될 수 있다. 게이트 절연막(GI)의 경우, 소자의 안정성 및 특성을 고려하여 2,000 ~ 4,000Å정도의 두께를 갖는 것이 바람직하다. 제1 게이트 절연막(GI1)을 질화 실리콘(SiNx)으로 형성할 수도 있는 데, 이 경우, 제조 공정상 제1 게이트 절연막(GI1) 내에 수소를 다량 포함할 수 있다. 이러한 수소들은 후속 공정에서 게이트 절연막(GI) 외부로 확산될 수 있어, 게이트 절연막(GI)를 산화막으로 형성하는 것이 바람직하다.
다결정 실리콘 물질을 포함하는 제1 반도체층(A1)은, 수소 확산이 긍정적인 효과를 나타낼 수 있다. 하지만, 제1 박막 트랜지스터(T1)와 다른 성질을 갖는 제2 박막 트랜지스터(T2)에는 부정적인 효과를 줄 수 있다. 따라서, 본 발명과 같이 서로 다른 물질을 사용하는 박막 트랜지스터들이 동일 기판 위에 형성되는 경우, 소자에 특별한 영향을 주지 않는 산화 실리콘(SiOx)을 사용하는 것이 더 바람직하다. 특히, 제1 게이트 절연막(GI1)과 같이 2,000Å~ 4,000Å정도의 두꺼운 절연막을 질화 실리콘(SiNx)으로 형성할 경우에는 수소의 확산 정도가 심할 수 있어서, 제1 게이트 절연막(GI1)으로서 산화 실리콘(SiOx)으로 형성하는 것이 바람직하다.
제1 게이트 절연막(GI1) 위에는 제1 게이트 전극(G1)이 형성된다. 제1 게이트 전극(G1)은 제1 게이트 절연막(GI1)을 사이에 두고 제1 반도체층(A1)과 중첩된다.
제1 게이트 전극(G1)이 형성된 기판(SUB) 전체 표면 위에는 제1 중간 절연막(ILD1)이 증착되어 있다. 제1 중간 절연막(ILD1)은 질화 실리콘(SiNx)과 같은 질화막으로 형성될 수 있다. 또한, 제1 중간 절연막(ILD1)은 질화 실리콘(SiNx)을 포함하는 질화막과, 산화 실리콘(SiOx)을 포함하는 산화막이 적층된 이중층 이상의 구조로 형성될 수 있다. 이 경우에, 산화막 위에 질화막이 형성되거나 그 반대로, 질화막 위에 산화막이 형성될 수 있다. 질화막은 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체층(A1)을 수소화 처리를 수행하기 위해 증착된다.
질화막에서 방출되는 수소가 그 아래에 게이트 절연막(GI1)을 통해 제1 반도체 층(A1)으로 확산되지 않는 것이 좋다. 제1 중간 절연막(ILD1)의 질화막은 제1 게이트 절연막(GI1) 위에서 제1 반도체층(A1)과 가깝게 적층되는 것이 바람직하다. 반면에, 질화막에서 방출되는 수소는 그 위에 형성되는 제2 박막 트랜지스터(T2)의 반도체 물질로 지나치게 많이 확산되는 것을 방지하는 것이 바람직하다. 따라서, 제1 중간 절연막(ILD1)이 이중층으로 구성되는 경우에, 질화막 위에 산화막을 적층하는 것이 바람직하다. 제조 공정을 고려할 때, 제1 중간 절연막(ILD1)의 전체 두께는 6,000Å이하의 두께를 갖는 것이 바람직하다. 질화막 내의 수소가 제1 반도체 층(A1)으로 다량 확산되는 반면, 제2 반도체 층(A2)으로는 가급적 적게 영향을 주도록 하기 위해서는, 산화막의 두께는 제1 게이트 절연막보다 더 두꺼운 것이 바람직하다. 특히, 산화막은 질화막에서 방출되는 수소의 확산 정도를 조절하기 위한 것으로서, 산화막의 두께는 질화막(SIN)보다 두꺼운 것이 바람직하다.
제1 중간 절연막(ILD1) 상부 표면 전체에는 베리어층(BAR)이 형성되고, 베리어층(BAR) 위에 제2 반도체층(A2)이 형성된다. 베리어층(BAR)은 제2 반도체층(A2)으로 확산되는 수소를 차단하고, 그 하부막이 과식각(Over etch)되는 것을 방지한다. 제2 반도체층(A2)은 제2 박막 트랜지스터(T2)의 채널 영역을 포함한다. 제2 반도체층(A2)은 산화물 반도체 물질로 이루어진다.
제2 반도체층(A2)의 중앙부에 제2 게이트 절연막(GI2)과 제2 게이트 전극(G2)이 적층된다. 제2 게이트 절연막(GI)은 산화 실리콘(SiOx)으로 형성될 수 있다.
제2 게이트 전극(G2)이 형성된 기판(SUB) 전체 표면 위에는 제2 중간 절연막(ILD2)이 증착되어 있다. 제2 중간 절연막(ILD2)은 산화 실리콘(SiOx)을 포함하는 산화막으로 형성될 수 있다.
제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제2 중간 절연막(ILD2), 베리어층(BAR), 제1 중간 절연막(ILD1) 및 제1 게이트 절연막(GI1)을 관통하는 콘택홀을 통해 제1 반도체층(A1)의 소스 영역(SA1)과 드레인 영역(DA1)에 접속된다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 제2 중간 절연막(ILD2)을 관통하는 콘택홀을 통해 제2 반도체층(A2)의 소스 영역(SA2)과 드레인 영역(DA2)에 접속된다.
제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)이 형성된 기판(SUB)의 전체 표면 위에는 보호막(PAS)이 증착되어 있다. 박막 트랜지스터들(T1, T2)에는 보호막(PAS)을 관통하는 콘택홀을 통해 전극(ITO)이 형성될 수 있다. 이 전극(ITO)은 표시 영역(AA)에서 화소 전극일 수 있고, 비 표시 영역(NA)에서 다른 소자와 연결되는 배선될 수 있다.
다결정 반도체 물질을 포함하는 제1 반도체층(A1) 위에 산화물 반도체 물질을 포함하는 제2 반도체층(A2)이 형성된다. 따라서, 상대적으로 고온에서 형성되는 제1 반도체층(A1)을 먼저 형성한 후에, 상대적으로 저온에서 형성되는 제2 반도체층(A2)을 나중에 형성함으로써, 제조 공정 중에 산화물 반도체 물질이 고온 상태에 노출되는 상황을 회피할 수 있는 구조를 갖는다.
이하, 도 2을 더 참조하여 도 1에 도시된 박막 트랜지스터 기판의 제조 방법을 설명한다. 도 3a 내지 도 3h는 제조 공정 순서에 따른 박막 트랜지스터 기판의 단면 구조를 보여 주는 도면이다.
도 2을 참조하면, 기판(SUB) 위에 차광층(LS)이 형성되고, 그 위에 버퍼층(BUF)이 형성된다. 버퍼층(BUF)은 차광층(LS)을 덮도록 박막 트랜지스터 기판 상에 증착된다(S001 및 S002). 차광층(LS)은 구리(Cu), 몰리브덴(Mo) 등의 금속으로 형성될 수 있다. 차광층은 제1 마스크 공정으로 패터닝되어 제1 박막 트랜지스터(T1) 아래에만 형성될 수 있다. 마스크 공정은 포토 마스크 정렬, 노광, 현상 및 식각 공정을 포함하는 포토리소그래피(Photorithograph) 공정을 의미한다. 버퍼층(BUF)은 산화 실리콘(SiOx)으로 형성될 수 있다.
본 발명은 버퍼층(BUF) 위에 아몰퍼스 실리콘(a-Si)을 증착하고, 탈수소화와 결정화를 수행하여 다결정 실리콘(poly-silicon)으로 만든다(S003 및 S004). 다결정 실리콘 물질은 제2 마스크 공정으로 패터닝되어 제1 반도체층(A1)으로 형성된다(S005).
본 발명은 제1 반도체층(A1)이 형성된 기판(SUB) 전체 표면 위에 산화 실리콘(SiOx)과 같은 절연 물질을 증착하여 제1 게이트 절연막(GI1)을 형성한(S006) 후. 그 제1 게이트 절연막(GI1) 위에 게이트 금속을 증착한다. 게이트 금속은 구리(Cu), 몰리브덴(Mo) 등의 금속이다. 이어서, 본 발명은 제3 마스크 공정으로 게이트 금속을 패터닝하여 제1 게이트 전극(G1)을 형성한다( S007). 제1 게이트 전극(G1)은 제1 반도체층(A1)의 일부와 중첩된다.
본 발명은 제1 게이트 전극(G1)을 마스크로 하여, 하부에 배치된 제1 반도체층(A1)에 불순물을 주입하여 반도체 채널층과, 저 농도 도핑 영역(Low Density Dopping Area, LDD)을 정의한다. 저 밀도 도핑 영역의 형성 과정은 P-MOS, N-MOS 또는 CMOS(Complementary metal oxide semiconductor)에 따라 다를 수 있다. 저 밀도 도핑 영역은 도 1에서 제1 소스 전극(S1)과 제1 드레인 전극(D1)과 오믹 콘택(Ohmic contact)될 제1 반도체층(A1)의 소스 영역(SA)과 드레인 영역(DA)을 정의한다(S008).
도핑 영역의 정의 과정은 P-MOS, N-MOS 또는 CMOS에 따라 상이할 수 있다. 예를 들어, N-MOS 형 박막 트랜지스터의 경우, 고 농도 도핑 영역을 먼저 형성하고 난 후, 저 농도 도핑 영역을 나중에 형성할 수 있다. 제1 게이트 전극(G1)보다 좀 더 큰 크기를 갖는 제1 게이트 전극(G1)의 포토레지스트 패턴을 이용하여 고농도 도핑 영역을 정의 할 수 있다. 포토레지스트(photresist)를 제거하고 제1 게이트 전극(G1)을 마스크로 하여, 고농도 도핑 영역과 제1 게이트 전극(G1) 사이에, 저농도 도핑 영역(LDD)을 정의할 수 있다. 불순물 도핑 영역에 대해서는 잘 알려져 있는 내용으로서, 편의상 도면으로 나타내지는 않았다.
본 발명은 제1 게이트 전극(G1)이 형성된 기판(SUB) 전체 표면 위에 제1 중간 절연막(ILD1)을 증착하고, 도 3a와 같이 그 절연막(ILD1)을 제4 마스크 공정으로 패터닝한다(S009). 제1 중간 절연막(ILD1)은 질화 실리콘(SiNx)과 같은 질화막으로 형성되거나, 산화막과 질화막이 적층된 이중층 이상의 구조로 형성될 수 있다.
본 발명은 제1 중간 절연막(ILD1)이 형성된 박막 트랜지스터 기판에 대하여 열처리를 실시하여 제1 반도체층(A1)을 활성화하고 수소화 처리한다(S010). 이 때, 제1 중간 절연막(ILD1) 내의 수소가 제1 게이트 절연막(GI1)을 통해 제1 반도체층(A1)에 공급된다.
본 발명은 제1 중간 절연막(ILD1) 상에 도 3b와 같은 베리어 층(BAR)을 형성한다(S011). 베리어층(BAR)은 수소화 공정 이후에 형성되는 제2 반도체층(A2)이 수소에 노출되지 않도록 제1 중간 절연막(ILD1)으로부터 확산되는 수소를 차단한다. 또한, 베리어층(BAR)은 후속 공정에서 제2 반도체층(A2)의 도체화를 위한 건식 식각 공정에서 제1 중간 절연막(ILD1)과 그 아래의 제1 게이트 전극(G1)이 과식각되는 현상을 방지한다. 베리어층(BAR)은 그 사용 목적에 따라 재료가 선택될 수 있다.
베리어층(BAR)은 Al2O3, SiAlON, TiOx, TaOx, HfOx, LaOx, 산화물 반도체 중 하나 이상을 포함할 수 있다.
베리어층(BAR)을 수소 확산 차단막으로 사용하는 경우에, 베리어층(BAR)은 알루미나(Al2O3), 실리콘 알루미나 질화물(SiAlON), 고저항 산화물 반도체 등으로 형성될 수 있다. 실리콘 알루미나 질화물(SiAlON)은 SiNx/Al2O3/SiNx/Al2O3의 다층 구조를 가질 수 있다. 고저항 산화물 반도체는 InGaZnO, ZnSnO, GaO, InSnZnO, InGaSnO, HfInZnO 등이다. 고저항 산화물 반도체는 공정 파라미터를 조절하여 제2 반도체층(A2)으로 적용되는 산화물 반도체에 비하여 저항이 더 높다. 산화물 반도체를 증착하기 위한 스퍼터 장비(sputter)의 파워(power)를 낮추고 산소 분압을 높여 산소 함량을 높이면, 산화물 반도체의 저항이 증가된다. 스퍼터 장비의 파워를 낮추면 산화말 반도체의 막 밀도가 낮아져 산소와의 결합이 더 많아진다. 산화물 반도체는 산소 함량이 높아질수록 저항이 낮아진다.
베리어층(BAR)을 과식각 차단막으로 사용하는 경우에, 베리어층(BAR)은 Al2O3, TiOx, TaOx, HfOx, LaOx, ZnSnO, GaSnO, InGaZnO, GaSnO, InGaSnO 등의 물질로 형성될 수 있다.
본 발명은 베리어층(BAR) 상에 산화물 반도체 물질을 증착하고, 제5 마스크 공정으로 산화물 반도체 물질을 패터닝하여 도 3c와 같은 제2 반도체층(A2)을 베리어층(BAR) 상에 형성한다(S012). 제2 반도체층(A2)은 후속 공정에서 형성되는 제2 게이트 전극(G2)과 중첩된다.
본 발명은 제2 반도체층(A2) 상에 산화 실리콘(SiOx)과 게이트 금속을 연속 증착하고 열처리하여 제2 반도체층(A2)을 안정화한 후에, 제6 마스크 공정으로 산화 실리콘(SiOx)과 게이트 금속을 일괄 식각하여, 도 3d와 같이 제2 게이트 절연막(GI2)과 제2 게이트 전극(GE)을 동일한 형태로 패터닝한다(S013~S015). 이 때, 게이트 금속은 습식 식각으로 식각(etch)되고, 산화 실리콘(SiOx)은 건식 식각된다. 산화 실리콘(SiOx)의 건식 식각 공정(D/E)에서 이온화된 반응 가스의 입자가 제2 반도체층(A2)에 공급되어 도 3d와 같이 제2 반도체층(A2)에서 소스 영역(SA2)과 드레인 영역(DA2)을 도체화한다. 산화물 반도체는 건식 식각 공정(D/E)에서 발생되는 이온화된 불순물이 주입될 때 저항이 낮아져 도체화된다.
산화물 반도체를 도체화하기 위하여, 건식 식각 공정(D/E)은 충분히 진행하여야 하며 이 과정에서 베리어층(BAR)이 없다면 도 4과 같이 제1 중간 절연층(ILD1)이 과식각되고 심지어, 제1 게이트 전극(G1)도 식각될 수 있다. 베리어층(BAR)은 게이트 절연막 물질에 대하여 건식 식각 선택비가 큰 물질이기 때문에 제2 게이트 절연막(GI2)의 건식 식각 과정에서 거의 식각되지 않으므로 그 하부의 식각을 방지한다.
베리어층(BAR)을 과식각 차단막으로 사용하는 경우에, 베리어층(BAR)의 물질은 게이트 절연막 물질의 건식 식각에 대하여 선택비가 큰 물질 예를 들어, Al2O3, TiOx, TaOx, HfOx, LaOx, ZnSnO, GaSnO, InGaZnO, GaSnO, InGaSnO 등으로 형성될 수 있다. SiO2/Al2O3의 건식 식각 선택비는 5 이상이다. 이는 SiO2가 1 만큼 식각될 때 Al203는 0.2 이하로 식각되는 것을 의미힌다. 따라서, 제2 게이트 절연막(GI2)의 건식 식각 과정에서 베리어층(BAR)이 거의 식각되지 않으므로 그 하부의 제1 중간 절연막(ILD1)이나 제1 게이트 전극(G1)이 식각되는 현상을 방지할 수 있다.
본 발명은 산화 실리콘(SiOx)를 증착하고 제7 마스크 공정으로 패터닝하여 도 3e와 같은 제2 중간 절연층(ILD2)을 형성한다(S106). 제7 마스크 공정은 제2 중간 절연층(ILD2), 베리어층(BAR) 제1 중간 절연층(ILD2), 및 제1 게이트 절연막(GI1)을 관통하는 콘택홀들을 형성하여 제1 박막 트랜지스터(T1)의 소스 영역(SA1)과 드레인 영역(DA1)을 노출하고, 제2 중간 절연층(ILD2)을 관통하는 콘택홀들을 형성하여 제2 박막 트랜지스터(T2)의 소스 영역(SA2)과 드레인 영역(DA2)을 노출한다.
본 발명은 제2 중간 절연층(ILD2)이 형성된 박막 트랜지스터 기판 상에 소스-드레인 금속을 증착하고 제8 마스크 공정으로 패터닝하여 도 3f와 같은 소스 전극들(S1, S2)과 드레인 전극들(D1, D2)을 형성한다(S017). 소스-드레인 금속은 구리(Cu)일 수 있으나 이에 한정되지 않는다. 제1 소스 전극(S1)과 제2 드레인 전극(D1)은 콘택홀들을 통해 제1 반도체층(A1)의 소스 영역(SA1)과 드레인 영역(DA1) 각각에 접촉된다.
본 발명은 소스 및 드레인 전극들(S1, S2, D1, D2)을 덮도록 박막 트랜지스터 기판 상에 산화 실리콘(SiOx)을 증착하고, 제9 마스크 공정으로 패터닝하여 도 3g와 같은 보호막(PAS)을 형성한다(S108 및 S109)). 제9 마스크 공정은 제1 및 제2 박막 트랜지스터(T1, T2)의 일부 전극을 노출하는 콘택홀을 형성할 수 있다.
본 발명은 ITO(Indium Tin Oxide)와 같은 투명 금속을 증착하고, 제10 마스크 공정으로 그 투명 금속을 패터닝하여 도 3h와 같이 제1 및 제2 박막 트랜지스터(T1, T2)와 접속되는 전극(ITO)을 형성한다(S020). 이 전극(ITO)은 보호막(PAS)을 관통하는 콘택홀들을 통해 박막 트랜지스터들(T1, T2)에 접속된다.
베리어층(BAR)을 수소 확산 차단막으로 사용하는 경우에, 작용 효과를 도 5을 결부하여 설명하기로 한다.
도 5을 참조하면, 제1 중간 절연막(ILD1)이 제2 반도체층(A2)과 직접 접촉되면 질화 실리콘(SiNx)으로부터 확산되는 수소가 산화물 반도체에 접촉될 수 있다. 이 경우, 산화물 반도체는 수소와의 불안정환 결합으로 인하여 저항이 높아지고 과잉 캐리어 생성으로 인하여 소자의 전기적 특성이 열화된다.
베리어층(BAR)은 제1 중간 절연막(ILD1)과 제2 반도체층(A2) 사이에서 질화 실리콘(SiNx) 보다 막 밀도가 높은 물질로 형성되어 수소 확산을 차단한다. Al2O3, 실리콘 알루미나 질화물(SiAlON), 고저항 산화물 반도체 등은 질화 실리콘(SiNx) 보다 막 밀도가 높다.
베리어층(BAR)을 과식각 차단막으로 사용하는 경우에, 베리어층(BAR)은 도 6와 같이 제1 반도체층(A1)을 덮도록 기판(SUB)의 표면 전체에 형성될 수 있다. 이 경우에, 베리어층(BAR)은 제1 반도체 패터닝 공정(S005)와 제1 게이트 절연막 공정(S006) 사이에서 제1 게이트 절연막(GI1) 아래에 형성되거나, 도핑 공정(S008)과 제1 중간 절연막 형성 공정(S009) 사이에서 제1 중간 절연막(GI1) 아래에 형성될 수 있다. 베리어층(BAR)은 중간 절연막 물질에 비하여 건식 식각 선택비가 큰 물질 예를 들어, Al2O3, TiOx, TaOx, HfOx, LaOx, ZnSnO, GaSnO, InGaZnO, GaSnO, InGaSnO 등으로 형성될 수 있으며, 제1 반도체층(A1)과 제1 게이트 전극(G1)을 덮도록 제1 게이트 절연막(GI1) 상에 형성된다.
도 2의 S016 공정에서 제2 중간 절연층(ILD2)을 형성하고 마스크 공정을 진행하면 건식 식각 공정에 의해 제2 중간 절연층(ILD2), 베리어층(BAR) 및 제1 중간 절연층(ILD2)이 식각되어 그 절연 물질들을 관통하는 콘택홀들이 형성된다. 이 때 제1 및 제2 박막 트랜지스터(T1, T2)의 소스 영역(SA1, SA2)과 드레인 영역(DA1, DA2)는 콘택홀들에서 노출된다. 이 건식 식각 공정에서 베리어층(BAR)이 없다면 도 6와 제1 반도체층(A1)이 과식각되어 그 반도체의 실리콘(Si)이 유실될 수 있다. 베리어층(BAR)은 중간 절연막 물질에 대하여 건식 식각 선택비가 큰 물질이기 때문에 건식 식각 공정에서 그 하부의 반도체 물질의 식각을 방지한다.
전술한 실시예들은 함께 적용될 수 있다. 예를 들어, 제1 베리어층이 도 1 및 도 3와 같이 제1 반도체층(A1)과 제2 반도체층(A2) 사이의 중간 절연막(ILD1) 상에 형성되고 또한, 제2 베리어층이 도 6와 같이 제1 반도체층(A1)을 덮을 수 있다.
지금까지 설명한 서로 다른 박막 트랜지스터들을 구비한 박막 트랜지스터 기판은, 다양한 평판 표시장치에 응용될 수 있다. 본 발명에서 제시한 바와 같이, 서로 다른 특징을 갖는 박막 트랜지스터들을 하나의 기판에 형성한 경우에 얻을 수 있는 장점은 다양하다. 이하, 도 7을 참조하여, 본 발명에 의한 박막 트랜지스터 기판을 사용한 표시장치에서 어떠한 특징이 있으며, 어떠한 장점을 기대할 수 있는지 상세히 설명한다. 도 7은 본 발명의 응용예에 따른 표시장치의 구성을 개략적으로 보여 주는 블록도이다.
제1 및 제2 박막 트랜지스터들(T1, T2) 하나 이상은 표시패널(100)의 화소들 각각에 형성되어 화소들에 기입되는 데이터 전압을 스위칭하거나 픽셀들을 구동하는 박막 트랜지스터일 수 있다. 유기 발광 표시장치의 경우에, 제2 박막 트랜지스터(T2)는 화소의 스위치 소자로 적용되고, 제1 박막 트랜지스터(T1)는 구동 소자로 적용될 수 있으나 이에 한정되지 않는다. 스위치 소자는 도 8 및 도 9에 도시된 스위치 소자(T), 도 10 및 도 11에 도시된 스위치 소자(ST)일 수 있다. 구동 소자는 도 10 및 도 11에 도시된 구동 소자(DT)일 수 있다. 제1 및 제2 박막 트랜지스터(T1, T2)는 조합되어 하나의 스위치 소자나 하나의 구동 소자로 적용될 수도 있다.
모바일 기기나 웨어러블 기기에서 소비 전력을 줄이기 위하여 프레임 레이트(Frame rate)를 낮추는 저속 구동 방법이 시도되고 있다. 이 경우에, 정지 영상이나 데이터의 업데이트 주기가 늦은 영상에서 프레임 주파수를 낮출 수 있다. 그런데 프레임 레이트를 낮추면, 데이터 전압이 바뀔 때마다 휘도가 번쩍이는 현상이 보이거나 픽셀의 전압 방전 시간이 길어져 휘도가 데이터 업데이트 주기로 휘도가 깜빡이는 플리커 현상이 보일 수 있다. 본 발명의 제1 및 제2 박막 트랜지스터(T1, T2)를 화소에 적용하면 저속 구동 시의 플리커 문제를 해결할 수 있다.
저속 구동시에 데이터 업데이트 주기가 길어지면 스위치 박막 트랜지스터의 누설 전류량이 커진다. 스위치 박막 트랜지스터의 누설 전류는 스토리지 커패시터(STG)의 전압과 구동 박막 트랜지스터의 게이트-소스 간 전압의 저하를 초래한다. 본 발명은 산화물 트랜지스터인 제2 박막 트랜지스터를 화소의 스위치 박막 트랜지스터로 적용할 수 있다. 산화물 트랜지스터는 오프 커런트가 낮기 때문에 스토리지 커패시터와 구동 박막 트랜지스터의 게이트-소스 전위의 감소를 방지할 수 있다. 따라서, 본 발명은 저속 구동시 플리커를 방지할 수 있다.
폴리 실리콘 트랜지스터인 제1 박막 트랜지스터를 화소의 구동 박막 트랜지스터로 적용하면 전자의 이동도가 높기 때문에 유기 발광 다이오드로 공급되는 전류양을 크게 할 수 있다. 따라서, 본 발명은 화소의 스위치 소자에 제2 박막 트랜지스터(T2)를 적용하고, 화소의 구동 소자에 제1 박막 트랜지스터(T1)를 적용하여 소비 전력을 대폭 낮추면서 화질 저하를 방지할 수 있다.
본 발명은 소비전력을 줄이기 위해서 저속 구동 방법을 적용할 때 화질 저하를 방지할 수 있기 때문에 모바일 기기나 웨어러블 기기에 적용하는데에 효과적이다. 일례로, 휴대용 전자시계는 소비전력을 낮추기 위하여 1초 단위로 표시화면의 데이터를 업데이트할 수 있다. 이 때의 프레임 주파수는 1Hz이다. 본 발명은 1Hz 또는 정지영상에 가까운 구동 주파수를 이용하여도 플리커 없는 우수한 화질을 구현할 수 있다. 본 발명은 모바일 기기나 웨어러블 기기의 대기 화면에서 정지 영상의 프레임 레이트를 크게 낮추어 화질 저하 없이 소비 전력을 대폭 감소시킬 수 있다. 그 결과, 본 발명은 모바일 기기나 웨어러블 기기의 화질을 개선하고 배터리 수명을 길게 하여 휴대성을 높일 수 있다. 본 발명은 데이터 업데이트 주기가 매우 긴 전자책(E-Book)에서도 화질 저하 없이 소비전력을 크게 줄일 수 있다.
제1 및 제2 박막 트랜지스터들(T1, T2)은 하나 이상의 구동회로 예를 들면, 도 7에서 데이터 구동부(200), 멀티플렉서(MUX, 210), 게이트 구동부(300) 중 하나 이상에 내장되어 구동 회로를 구성할 수 있다. 이 구동 회로는 화소에 데이터를 기입한다. 또한, 제1 및 제2 박막 트랜지스터들(T1, T2) 중에서 어느 하나는 화소 내에 형성되고 다른 하나는 구동회로에 형성될 수 있다. 데이터 구동부(200)는 입력 영상의 데이터를 데이터 전압으로 변환하여 출력한다. 멀티플렉서(210)는 데이터 구동부(200)로부터의 데이터 전압을 다수의 데이터 배선들(DL)로 시분할 분배함으로써 데이터 구동부(200)의 출력 채널 수를 줄인다. 게이트 구동부(300)는 데이터 전압에 동기되는 스캔 신호(또는 게이트 신호)를 게이트 배선들(GL)로 출력하여 입력 영상의 데이터가 기입되는 화소를 라인 단위로 순차적으로 선택한다. 게이트 구동부(300)의 출력 채널 수를 줄이기 위하여, 게이트 구동부(300)와 게이트 배선들(GL) 사이에 도시하지 않은 멀티플렉서가 추가될 수 있다. 멀티플렉서(210)와 게이트 구동부(300)는 도 12와 같이 화소 어레이와 함께 박막 트랜지스터 기판 상에 직접 형성될 수 있다. 멀티플렉서(210)와 게이트 구동부(300)는 도 12와 같이 비 표시영역(NA)에 배치되고, 화소 어레이는 표시 영역(AA)에 배치된다.
본 발명의 표시장치는 박막 트랜지스터를 이용한 능동형 표시장치 예를 들염, 액정 표시장치, 유기 발광 표시장치 및 전기영동 표시장치 등 박막 트랜지스터가 필요한 어떠한 표시장치에도 적용될 수 있다. 이하, 도 8 내지 도 13을 참조하여, 본 발명의 박막 트랜지스터 기판이 적용될 표시장치의 응용 예들에 대해서 설명하기로 한다.
도 8은 수평 전계형의 일종인 프린지 필드(Fringe Field) 방식의 액정 표시장치의 박막 트랜지스터 기판을 나타내는 평면도이다. 도 9는 도 8에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.
도 8 및 도 9를 참조하면, 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널 영역을 형성하는 반도체층(A)을 포함한다. 특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, Off-전류(Off-Current)가 낮은 특성이 있어 화소의 전압 유지 기간이 길어지므로, 저속 구동 및/또는 저 소비 전력을 요구하는 표시소자에 적합한다. 이러한 특성으로 인해, 스토리지 커패시터의 용량을 줄일 수 있으므로 화소 영역의 크기가 작은 초고 해상도 표시장치를 구현하는 데 유리하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속될 수 있다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 또 다른 방법으로, 공통 전극(COM)은, 드레인 콘택홀(DH)이 형성되는 부분을 제외한, 기판(SUB) 전체 표면에 걸쳐 형성될 수 있다. 즉, 데이터 배선(DL)의 상층부를 덮도록 형성되어, 공통 전극(COM)이 데이터 배선(DL)을 차폐하는 기능을 할 수도 있다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.
데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 이로써, 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성된다. 프린지 필드형 전계에 의해, 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
액정 표시장치에서 화소의 스위치 소자로 이용되는 박막 트랜지스터(T)는 제1 및/또는 제2 박막 트랜지스터들(T1, T2)로 구현될 수 있다.
도 10은 액티브 매트릭스 유기 발광 표시장치에서 한 화소의 구조를 나타내는 평면도이다. 도 11는 도 10에서 절취선 II-II'로 자른 유기 발광 표시장치의 구조를 나타내는 단면도이다.
도 10 및 11을 참조하면, 액티브 매트릭스 유기 발광 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기 발광 다이오드(OLE)를 포함한다.
스위칭 박막 트랜지스터(ST)는 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부위에 형성되어 있다. 스위칭 박막 트랜지스터(ST)는 스캔 신호에 응답하여 데이터 배선(DL)으로부터의 데이터 전압을 구동 박막 트랜지스터(DT)의 게이트 전극과 스토리지 커패시터(STG)에 공급함으로써 화소를 선택한다. 스위칭 박막 트랜지스터(ST)는 게이트 배선(GL)에서 분기하는 게이트 전극(SG)과, 반도체층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 구동 박막 트랜지스터(DT)는 게이트 전압에 따라 화소의 유기 발광 다이오드(OLED)에 흐르는 전류를 조절함으로써 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기 발광 다이오드(OLE)를 구동한다. 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체층(DA), 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기 발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기 발광층(OL)이 개재되어 있다. 캐소드 전극(CAT)은 기저 전압 배선(VSS)에 연결된다. 스토리지 커패시터(STG)는 구동 박막 트랜지스터(D1)에 연결되어 구동 박막 트랜지스터(D1)의 게이트-소스 간 전압을 유지한다.
도 11에서, 유기 발광 표시장치의 기판(SUB) 상에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 게이트 전극(SG, DG)이 배치되어 있다. 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 배치되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보도록 배치되어 있다. 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은 게이트 절연막(GI)을 관통하는 드레인 콘택 홀(DH)을 통해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 덮는 보호막(PAS)이 전체 표면에 형성된다.
애노드 전극(ANO)에 해당하는 부분에 칼라 필터(CF)가 배치되어 있다. 칼라 필터(CF)는 가급적 넓은 면적을 갖는 것이 바람직하다. 예를 들어, 데이터 배선(DL), 구동 전류 배선(VDD) 및 전단의 게이트 배선(GL)의 많은 영역과 중첩하는 형상을 갖는 것이 바람직하다. 이와 같이 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 및 칼라 필터(CF)들이 배치된 기판의 표면은 평탄하지 못하고, 단차가 심하다. 유기 발광 층(OLE)은 평탄한 표면에 적층되어야 발광이 일정하고 고르게 발산될 수 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 평탄화 막(PAC) 혹은 오버코트 층(OC)을 기판 전면에 적층한다.
그리고 오버코트 층(OC) 위에 유기 발광 다이오드(OLE)의 애노드 전극(ANO) 이 배치되어 있다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.
오버코트 층(OC) 위에 유기 발광 다이오드(OLE)의 애노드 전극(ANO)이 형성된다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.
애노드 전극(ANO)이 형성된 기판 위에, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 그리고 각종 배선들(DL, GL, VDD)이 형성된 영역 위에 뱅크(BA)(혹은, 뱅크 패턴)를 형성한다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO) 위에 유기 발광층(OL)이 적층된다. 그리고 유기 발광층(OL) 위에 캐소드 전극(CAT)이 순차적으로 적층된다. 유기 발광층(OL)은 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 도 11와 같은 구조를 갖는 유기 발광 표시장치는 아래 방향으로 발광하는 하부 발광(Bottom Emission) 표시 장치가 된다.
구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 애노드 전극(ANO) 전극 사이에는 스토리지 커패시터(storage Capacitance)(STG)가 배치되어 있다. 스토리지 커패시터(STG)는 구동 박막 트랜지스터(DT)에 연결되어 스위칭 박막 트랜지스터(ST)에 의해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)에 인가되는 전압이 안정하게 유지되도록 한다.
박막 트랜지스터의 반도체층은 금속 산화물 반도체 물질로 형성될 수 있다. 금속 산화물 반도체 물질은 빛에 노출된 상태로 전압 구동될 경우 그 특성이 급격히 열화 되는 특성이 있다. 따라서, 반도체층의 상부 및 하부에서 외부로부터 유입되는 빛을 차단할 수 있는 구조를 갖는 것이 바람직하다. 앞에서 설명한, 박막 트랜지스터 기판의 경우, 박막 트랜지스터는 바텀 게이트(Bottom Gate) 구조를 갖는 것이 바람직하다. 즉, 하부에서 유입되는 빛은 금속 물질인 게이트 전극(G)에 의해 어느 정도 차단할 수 있다.
전술한 박막 트랜지스터 기판에는, 매트릭스 방식으로 배열된 다수 개의 화소 영역들이 배치된다. 또한, 각 단위 화소 영역들에는 적어도 하나 이상의 박막 트랜지스터가 배치된다. 즉, 기판 전체 영역에는 다수 개의 박막 트랜지스터들이 분포된 구조를 갖는다.
유기 발광 표시장치의 화소에는 도 10 및 도 11에 도시된 박막 트랜지스터들(ST, DT) 이외에 박막 트랜지스터가 더 배치될 수도 있다. 필요하다면, 화소 열화를 보상하기 위한 보상 박막 트랜지스터를 더 구비하여, 기능이나 성능을 더 보완하기도 한다.
또 다른 경우로, 표시장치의 비 표시 영역에 구동 소자를 내장한 박막 트랜지스터 기판을 사용하기도 한다. 이하, 도 12 및 도 13을 참조하여, 구동 회로의 일부를 화소가 형성된 기판에 직접 형성한 경우에 대하여 상세히 설명한다.
도 12는 유기 발광 표시장치의 개략적인 구조를 나타내는 평면 확대도이다. 도 13은 도 12에서 절취선 III-III'으로 자른 도면으로 유기 발광 표시장치의 단면 구조를 나타낸다. 여기서, 표시 영역 내에 형성된 박막 트랜지스터 및 유기 발광 다이오드에 대한 상세한 설명은 생략한다.
도 12를 참조하여, 평면상에서의 구조에 대하여 설명한다. 유기 발광 표시장치는 영상 정보를 표시하는 표시 영역(AA)과, 표시 영역(AA)을 구동하기 위한 여러 소자들이 배치되는 비 표시 영역(NA)으로 구분된 기판(SUB)을 포함한다. 표시 영역(AA)에는 매트릭스 방식으로 배열된 복수 개의 화소 영역(PA)들이 정의된다. 도 12에서 점선으로 화소 영역(PA)들을 표시하였다.
화소 영역들이 동일한 크기를 가질 수도 있고, 서로 다른 크기를 가질 수도 있다. 또한, RGB(적녹청) 색상을 나타내는 세 개의 서브 화소를 하나의 단위로 하여, 규칙적으로 배열될 수도 있다. 화소들 각각은 RGB 서브 픽셀을 포함하고 W(백색) 서브 픽셀을 더 포함할 수 있다. 가장 단순한 구조로 설명하면, 화소 영역(PA)들은 가로 방향으로 진행하는 복수 개의 게이트 배선(GL)들과 세로 방향으로 진행하는 복수 개의 데이터 배선(DL)들 및 구동 전류 배선(VDD)들의 교차 구조로 정의할 수 있다.
화소 영역(PA)의 외주부에 정의된, 비 표시 영역(NA)에는 데이터 배선(DL)들에 화상 정보에 해당하는 신호를 공급하기 위한 데이터 구동부가 집적된 데이터 집적회로(DIC)와, 게이트 배선(GL)들에 스캔 신호를 공급하기 위한 게이트 구동부 (GIP)가 배치될 수 있다. 도 12에서 멀티플렉서는 생략되어 있다. 데이터 배선(DL)들 및 구동 전류 배선(VDD)들의 개수가 많아지는, VGA급보다 더 높은 고 해상도의 경우에는, 데이터 집적회로(DIC)는 기판(SUB)의 외부에 실장하고, 데이터 집적회로(DIC) 대신에 데이터 접속 패드들이 배치될 수도 있다.
표시장치의 구조를 단순하게 하기 위해, 게이트 구동부(GIP)는, 기판(SUB)의 일측 부에 직접 형성하는 것이 바람직하다. 그리고, 기판(SUB)의 최 외곽부에는 기저 전압을 공급하는 기저 전압 배선(VSS)이 배치된다. 기저 전압 배선(VSS)은 기판(SUB)의 외부에서 공급되는 기저 전압(Ground Voltage)을 인가받아, 데이터 구동부(DIC) 및 게이트 구동부(GIP)에 모두 기저 전압을 공급하도록 배치하는 것이 바람직하다. 예를 들어, 기전 전압 배선(VSS)은 기판(SUB)의 상부 측변에 별도로 실장하게 될 데이터 구동부(DIC)에 연결되고, 기판(SUB)의 좌측 및/또는 우측 변에 배치된 게이트 구동부(GIP)의 외측에서 기판을 감싸듯이 배치될 수 있다.
각 화소 영역(PA)에는 유기 발광 표시장치의 핵심 구성 요소들인 유기 발광 다이오드와 유기 발광 다이오드를 구동하기 위한 박막 트랜지스터들이 배치된다. 박막 트랜지스터들은 화소 영역(PA)의 일측 부에 정의된 박막 트랜지스터 영역(TA)에 형성될 수 있다. 유기 발광 다이오드는 애노드 전극(ANO)과 캐소드 전극(CAT) 그리고, 두 전극들 사이에 개재된 유기 발광층(OL)을 을 포함한다. 실제로 발광하는 영역은 애노드 전극(ANO)과 중첩하는 유기 발광층의 면적에 의해 결정된다.
애노드 전극(ANO)은 화소 영역(PA) 중에서 일부 영역을 차지하도록 형성되며, 박막 트랜지스터 영역(TA)에 형성된 박막 트랜지스터와 연결된다. 애노드 전극(ANO) 위에 유기 발광층(OL)을 증착하는데, 애노드 전극(ANO)과 유기 발광층(OL)이 중첩된 영역이 실제 발광 영역으로 결정된다. 캐소드 전극(CAT)은 유기 발광층(OL) 위에서 적어도 화소 영역(PA)들이 배치된 표시 영역(NA)의 면적을 모두 덮도록 하나의 몸체로 형성한다.
캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 기저 전압 배선(VSS)과 접촉한다. 즉, 기저 전압 배선(VSS)을 통해 캐소드 전극(CAT)에 기저 전압을 인가한다. 캐소드 전극(CAT)은 기저 전압을 인가받고, 애노드 전극(ANO)은 화상 전압을 인가받아, 그 사이의 전압차이에 의해 유기 발광층(OL)에서 빛이 발광하여 화상 정보를 표시한다.
캐소드 전극(CAT)은 인듐-주석 산화물(Indium Tin Oxide) 혹은 인듐-아연 산화물(Indium Zinc Oxide)와 같은 투명 도전 물질로 형성한다. 이와 같은 투명 도전물질은 금속 물질보다는 비 저항 값이 높은 편이다. 상면 발광형(Top Emission Type)의 경우, 애노드 전극(ANO)은 저항이 낮고 빛 반사율이 높은 금속 물질로 형성하기 때문에 저항 문제가 발생하지 않는다. 반면에 캐소드 전극(CAT)은, 빛이 이를 투과하여야 하므로, 투명 도전 물질로 형성한다.
게이트 구동부(GIP)는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 형성하는 과정에서 함께 형성한 박막 트랜지스터를 구비할 수 있다. 화소 영역(PA)에 형성된 스위칭 박막 트랜지스터(ST)는 게이트 전극(SG), 게이트 절연막(GI), 채널층(SA), 소스 전극(SS) 및 드레인 전극(SD)을 포함한다. 또한, 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG), 게이트 절연막(GI), 채널 층(DA), 소스 전극(DS) 및 드레인 전극(DD)을 포함한다.
박막 트랜지스터들(ST, DT) 위에는 보호막(PAS)과 평탄화 막(PL)이 연속으로 증착된다. 평탄화 막(PL) 위에는 화소 영역(PA) 내의 일정 부분만을 차지하는 고립된 장방형의 애노드 전극(ANO)이 형성된다. 애노드 전극(ANO)은 보호막(PAS) 및 평탄화막(PL)을 관통하는 콘택홀을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 접촉한다.
애노드 전극(ANO)이 형성된 기판 위에는 발광 영역을 정의하는 뱅크(BA)가 증착된다. 뱅크(BA)는 애노드 전극(ANO)의 대부분을 노출한다. 뱅크(BA) 패턴 위에 노출된 애노드 전극(ANO) 위에는 유기 발광층(OL)이 적층된다. 뱅크(BA) 위에는 투명 도전 물질로 이루어진 캐소드 전극(CAT)이 적층되어 있다. 이로써, 애노드 전극(ANO), 유기 발광층(OL) 및 캐소드 전극(CAT)을 포함하는 유기 발광 다이오드(OLE)가 배치된다.
유기 발광 층(OL)이 백색광을 발현하고, 별도로 형성한 칼라 필터(CF)로 색상을 표현하도록 할 수 있다. 이 경우, 유기 발광 층(OL)은 적어도 표시 영역(AA)을 모두 덮도록 적층하는 것이 바람직하다.
캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 기저 전압 배선(VSS)과 접촉하도록 표시 영역(AA) 및 비 표시 영역(NA)에 걸쳐 덮고 있는 것이 바람직하다. 이로써, 기저 전압 배선(VSS)을 통해 캐소드 전극(CAT)에 기저 전압을 인가할 수 있다.
기저 전압 배선(VSS)은 게이트 전극(G)과 동일한 물질로 동일한 층에 형성할 수 있다. 이 경우, 기저 전압 배선(VSS)을 덮는 보호막(PAS) 및 게이트 절연막(GI)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다. 다른 방법으로, 기저 전압 배선(VSS)은 소스-드레인(SS-SD, DS-DD) 전극과 동일한 물질로 동일한 층에 형성할 수도 있다. 이 경우, 기저 전압 배선(VSS)은 보호막(PAS)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다.
본 발명의 제4 응용 예를 설명하는 도 10 및 11에서는, 편의상, 유기 발광 표시장치의 박막 트랜지스터들(ST, DT) 및 게이트 구동부(GIP)의 박막 트랜지스터 구조를 개략적으로만 도시하였다. 본 발명의 제1 내지 제2 실시 예에서 설명한 제1 또는 제2 박막 트랜지스터들(T1, T2)의 구조를 적용할 수 있다. 예를 들어, 스위칭 박막 트랜지스터(ST)에는 산화물 반도체 층을 구비한 제2 박막 트랜지스터(T2)를 적용할 수 있다. 구동 박막 트랜지스터(DT)에는, 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 그리고 게이트 구동부(GIP)에는 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 필요하다면, 게이트 구동부(GIP)에는 P-MOS 형과 N-MOS 형을 모두 구비한 C-MOS 형 박막 트랜지스터를 구비할 수도 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
GL : 게이트 배선 DL: 데이터 배선
PA: 화소 영역 T, ST, DT : 박막 트랜지스터
AA: 표시 영역 NA: 비 표시 영역
G: 게이트 전극 A: 반도체층
S: 소스 전극 D: 드레인 전극
GI: 게이트 절연막 ILD: 중간 절연막
PAS: 보호막 BAR : 베리어층
100 : 표시패널 200 : 데이터 구동부
210 : 멀티플렉서 300 : 게이트 구동부

Claims (10)

  1. 제1 반도체층을 갖는 제1 박막 트랜지스터;
    상기 제1 반도체층과는 다른 반도체 물질로 이루어진 제2 반도체층을 갖는 제2 박막 트랜지스터; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 구비된 베리어층을 포함하고,
    상기 베리어층은 SiAlON, TiOx, TaOx, LaOx, 고저항 산화물 반도체 중 어느 하나 이상을 포함하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 제1 반도체층이 폴리 실리콘 반도체를 포함하고,
    상기 제2 반도체층이 상기 고저항 산화물 반도체 보다 저항이 낮은 산화물 반도체를 포함하는 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    기판 상에 구비된 차광층;
    상기 차광층을 덮는 버퍼층; 및
    상기 버퍼층과 제1 중간 절연막 사이에 구비되어 상기 제1 반도체층을 덮는 제1 게이트 절연막;
    상기 베리어층 상에 구비된 제2 중간 절연막; 및
    상기 제2 중간 절연막 상에 구비된 보호막을 더 포함하고,
    상기 베리어층이 상기 절연막 상에 구비된 박막 트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 제1 박막 트랜지스터는
    상기 제1 게이트 절연막을 사이에 두고 상기 제1 반도체층과 중첩되는 제1 게이트 전극;
    상기 제2 중간 절연막, 상기 베리어층, 상기 제1 중간 절연막, 및 상기 게이트 절연막을 관통하는 제1 콘택홀을 통해 상기 제1 반도체층의 소스 영역에 접촉된 제1 소스 전극;
    상기 제2 중간 절연막, 상기 베리어층, 상기 제1 중간 절연막, 및 상기 게이트 절연막을 관통하는 제2 콘택홀을 통해 상기 제1 반도체층의 드레인 영역에 접촉된 제1 드레인 전극을 포함하는 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 제2 박막 트랜지스터는
    제2 게이트 절연막을 사이에 두고 상기 제2 반도체층과 중첩되는 제2 게이트 전극;
    상기 제2 중간 절연막을 관통하는 제3 콘택홀을 통해 상기 제2 반도체층의 소스 영역에 접촉된 제2 소스 전극;
    상기 제2 중간 절연막을 관통하는 제4 콘택홀을 통해 상기 제2 반도체층의 드레인 영역에 접촉된 제2 드레인 전극을 포함하는 박막 트랜지스터 기판.
  6. 제 2 항에 있어서,
    기판 상에 구비된 차광층;
    상기 차광층을 덮는 버퍼층; 및
    상기 베리어층과, 제1 중간 절연막 사이에 구비된 제1 게이트 절연막;
    상기 절연막 상에 구비된 제2 중간 절연막; 및
    상기 제2 중간 절연막 상에 구비된 보호막을 더 포함하고,
    상기 베리어층이 상기 제1 반도체층을 덮는 박막 트랜지스터 기판.
  7. 제 6 항에 있어서,
    상기 제1 박막 트랜지스터는
    상기 제1 게이트 절연막을 사이에 두고 상기 제1 반도체층과 중첩되는 제1 게이트 전극;
    상기 제2 중간 절연막, 상기 제1 중간 절연막, 상기 게이트 절연막 및 상기 베리어층을 관통하는 제1 콘택홀을 통해 상기 제1 반도체층의 소스 영역에 접촉된 제1 소스 전극;
    상기 제2 중간 절연막, 상기 제1 중간 절연막, 상기 게이트 절연막 및 상기 베리어층을 관통하는 제2 콘택홀을 통해 상기 제1 반도체층의 드레인 영역에 접촉된 제1 드레인 전극을 포함하는 박막 트랜지스터 기판.
  8. 제 7 항에 있어서,
    상기 제2 박막 트랜지스터는
    제2 게이트 절연막을 사이에 두고 상기 제2 반도체층과 중첩되는 제2 게이트 전극;
    상기 제2 중간 절연막을 관통하는 제3 콘택홀을 통해 상기 제2 반도체층의 소스 영역에 접촉된 제2 소스 전극;
    상기 제2 중간 절연막을 관통하는 제4 콘택홀을 통해 상기 제2 반도체층의 드레인 영역에 접촉된 제2 드레인 전극을 포함하는 박막 트랜지스터 기판.
  9. 제 1 항에 있어서,
    상기 베리어층은
    상기 제1 박막 트랜지스터를 덮는 제1 중간 절연막과 상기 제2 박막 트랜지스터를 덮는 제2 중간 절연막 사이에 배치된 박막 트랜지스터 기판.
  10. 제 1 항에 있어서,
    상기 베리어층은
    상기 제1 반도체층을 덮도록 버퍼층과 게이트 절연막 사이에 배치된 박막 트랜지스터 기판.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102454087B1 (ko) * 2015-10-27 2022-10-13 엘지디스플레이 주식회사 박막 트랜지스터 기판
KR102424108B1 (ko) * 2015-11-26 2022-07-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR102465559B1 (ko) 2015-12-28 2022-11-11 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR102468858B1 (ko) * 2015-12-28 2022-11-18 엘지디스플레이 주식회사 표시 장치용 기판과 그를 포함하는 표시 장치
KR102449066B1 (ko) * 2015-12-29 2022-09-28 엘지디스플레이 주식회사 표시장치용 어레이기판 및 그 제조방법
KR102563778B1 (ko) * 2015-12-30 2023-08-04 엘지디스플레이 주식회사 박막트랜지스터 및 이를 구비한 표시장치
KR102516656B1 (ko) * 2015-12-30 2023-03-31 엘지디스플레이 주식회사 박막 트랜지스터 기판
KR102450856B1 (ko) * 2015-12-30 2022-10-05 엘지디스플레이 주식회사 디스플레이 패널 및 이를 갖는 디스플레이 장치
JP6673731B2 (ja) * 2016-03-23 2020-03-25 株式会社ジャパンディスプレイ 表示装置及びその製造方法
KR102567713B1 (ko) * 2016-03-24 2023-08-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
US9985082B2 (en) * 2016-07-06 2018-05-29 Lg Display Co., Ltd. Organic light emitting display device comprising multi-type thin film transistor and method of manufacturing the same
KR102600693B1 (ko) * 2016-09-21 2023-11-09 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그의 제조방법
KR102566551B1 (ko) 2016-12-05 2023-08-14 삼성디스플레이주식회사 표시장치 및 그의 구동방법
CN107123686B (zh) * 2017-04-27 2020-06-05 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、显示面板、显示装置
KR102480458B1 (ko) 2017-06-05 2022-12-22 삼성디스플레이 주식회사 표시 장치
KR102465376B1 (ko) 2017-06-16 2022-11-10 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR102519087B1 (ko) * 2017-06-30 2023-04-05 엘지디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102569915B1 (ko) * 2017-10-11 2023-08-22 엘지디스플레이 주식회사 표시 장치
KR102450078B1 (ko) * 2017-11-10 2022-09-30 엘지디스플레이 주식회사 표시 장치
KR102487324B1 (ko) * 2017-11-24 2023-01-10 엘지디스플레이 주식회사 수소 차단층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR102458848B1 (ko) * 2017-11-28 2022-10-24 엘지디스플레이 주식회사 유기발광표시패널 및 이를 이용한 유기발광표시장치
KR102173434B1 (ko) 2017-12-19 2020-11-03 엘지디스플레이 주식회사 표시 장치
KR102104981B1 (ko) 2017-12-19 2020-05-29 엘지디스플레이 주식회사 표시 장치
KR102126552B1 (ko) * 2017-12-19 2020-06-24 엘지디스플레이 주식회사 표시 장치
KR102126553B1 (ko) * 2017-12-19 2020-06-24 엘지디스플레이 주식회사 표시 장치
KR102414597B1 (ko) * 2017-12-19 2022-06-30 엘지디스플레이 주식회사 표시 장치
KR102185116B1 (ko) 2017-12-19 2020-12-01 엘지디스플레이 주식회사 표시 장치
KR102367823B1 (ko) * 2017-12-19 2022-02-28 엘지디스플레이 주식회사 표시 장치
KR102484320B1 (ko) * 2017-12-28 2023-01-02 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그의 제조방법과 이를 포함하는 유기발광표시장치
KR102538000B1 (ko) 2018-03-29 2023-05-31 삼성디스플레이 주식회사 디스플레이 장치
KR102426708B1 (ko) 2018-09-07 2022-07-29 삼성디스플레이 주식회사 디스플레이 장치
KR20200048910A (ko) 2018-10-31 2020-05-08 엘지디스플레이 주식회사 복수의 박막 트랜지스터들을 포함하는 표시장치 및 그 제조방법
KR102596361B1 (ko) * 2018-11-26 2023-10-30 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시 장치
KR20200079894A (ko) 2018-12-26 2020-07-06 엘지디스플레이 주식회사 서로 다른 타입의 박막 트랜지스터들을 포함하는 표시장치 및 그 제조방법
KR20200097856A (ko) 2019-02-08 2020-08-20 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102218375B1 (ko) * 2019-09-04 2021-02-19 연세대학교 산학협력단 Ltpo 기술을 이용한 3차원 인버터
KR20210030542A (ko) * 2019-09-09 2021-03-18 삼성디스플레이 주식회사 표시 장치
KR20200077477A (ko) * 2020-06-18 2020-06-30 엘지디스플레이 주식회사 표시 장치
KR20220037541A (ko) 2020-09-17 2022-03-25 삼성디스플레이 주식회사 표시 장치
KR102501143B1 (ko) * 2020-10-27 2023-02-17 엘지디스플레이 주식회사 표시 장치의 제조방법
KR20220088596A (ko) 2020-12-18 2022-06-28 삼성디스플레이 주식회사 표시 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100568500B1 (ko) * 2003-12-26 2006-04-07 한국전자통신연구원 폴리실리콘층 형성 방법 및 이를 이용한 박막 트랜지스터제조 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100503581B1 (ko) * 2001-05-18 2005-07-25 산요덴키가부시키가이샤 박막 트랜지스터 및 액티브 매트릭스형 표시 장치 및이들의 제조 방법
TW201415536A (zh) * 2003-05-23 2014-04-16 尼康股份有限公司 曝光方法及曝光裝置以及元件製造方法
KR100796608B1 (ko) * 2006-08-11 2008-01-22 삼성에스디아이 주식회사 박막 트랜지스터 어레이 기판의 제조방법
JP4420032B2 (ja) * 2007-01-31 2010-02-24 ソニー株式会社 薄膜半導体装置の製造方法
KR101048965B1 (ko) * 2009-01-22 2011-07-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치
KR101690216B1 (ko) * 2009-05-01 2016-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR102386147B1 (ko) * 2009-07-31 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
TWI700810B (zh) * 2009-08-07 2020-08-01 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR101073542B1 (ko) * 2009-09-03 2011-10-17 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101959370B1 (ko) * 2009-11-06 2019-03-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20190124813A (ko) * 2009-11-20 2019-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8664658B2 (en) * 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI621184B (zh) * 2010-08-16 2018-04-11 半導體能源研究所股份有限公司 半導體裝置之製造方法
JP5797922B2 (ja) * 2011-03-30 2015-10-21 株式会社東芝 薄膜トランジスタアレイ基板、その製造方法、および表示装置
US9111795B2 (en) * 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
TWI463663B (zh) * 2011-12-30 2014-12-01 Ind Tech Res Inst 半導體元件及其製造方法
KR101922937B1 (ko) * 2012-02-28 2018-11-28 엘지디스플레이 주식회사 박막트랜지스터 기판 및 이의 제조 방법
KR102050401B1 (ko) * 2012-11-20 2019-11-29 엘지디스플레이 주식회사 디스플레이 장치 및 그 제조방법
CN103000632B (zh) * 2012-12-12 2015-08-05 京东方科技集团股份有限公司 一种cmos电路结构、其制备方法及显示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100568500B1 (ko) * 2003-12-26 2006-04-07 한국전자통신연구원 폴리실리콘층 형성 방법 및 이를 이용한 박막 트랜지스터제조 방법

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