KR20220156500A - 박막 트랜지스터 기판 및 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 기판 및 이를 이용한 표시장치에 관한 것이다. 본 발명의 박막 트랜지스터 기판은 다결정 반도체를 가지며 기판 위에 배치된 제1 박막 트랜지스터와, 산화물 반도체를 가지며 상기 제1 박막 트랜지스터 위에 배치된 제2 박막 트랜지스터를 포함한다. 상기 제2 박막 트랜지스터가 상기 제1 박막 트랜지스터의 적어도 일부와 중첩된다.

Description

박막 트랜지스터 기판 및 이를 이용한 표시장치{Thin Film Transistor Substrate And Display Using The Same}
본 발명은 서로 다른 유형의 박막 트랜지스터들이 동일 기판 위에 배치된 박막 트랜지스터 기판 및 이를 이용한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED Display), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 유기발광 표시장치는 매트릭스 방식으로 배열된 화소 자체에 유기발광 소자를 형성함으로써, 화상을 표시한다.
유기발광 다이오드 표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 에너지 효율이 우수한 유기발광 다이오드의 특징을 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 다이오드 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 다이오드 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다.
개인용 전자기기의 개발이 활발해짐에 따라, 표시장치도 휴대성 및/또는 착용성이 우수한 제품으로 개발되고 있다. 이와 같이, 휴대용 혹은 웨어러블 장치에 적용하기 위해서는 저 소비 전력을 구현한 표시장치가 필요하다. 현재까지 개발된 표시장치에 관련된 기술로는 저 소비 전력을 구현하는 데 한계가 있다.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, 화소의 개구율 증가를 최소화하여 동일한 기판 위에 두 종류 이상의 박막 트랜지스터들을 구비한 박막 트랜지스터 기판 및 이를 이용한 표시장치를 제공하는 데 있다. 본 발명의 다른 목적은, 두 종류 이상의 박막 트랜지스터들을 최적화된 제조 공정 및 최소화된 마스크 공정을 통해 형성한 박막 트랜지스터 기판 및 이를 이용한 표시장치를 제공하는 데 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 다결정 반도체를 가지며 기판 위에 배치된 제1 박막 트랜지스터; 및 산화물 반도체를 가지며 상기 제1 박막 트랜지스터 상에 배치된 제2 박막 트랜지스터를 포함한다. 상기 제2 박막 트랜지스터가 상기 제1 박막 트랜지스터의 적어도 일부와 중첩된다. 상기 제1 박막 트랜지스터는 상기 기판을 덮는 제1 버퍼층 상에 배치되고, 상기 다결정 반도체를 갖는 제1 반도체 패턴; 상기 제1 반도체 패턴 위에 배치된 제1 게이트; 상기 제1 반도체 패턴과 상기 제1 게이트 사이에 배치된 제1 게이트 절연막; 상기 제1 게이트와 상기 제1 반도체 패턴을 덮도록 상기 제1 게이트 절연막 상에 배치된 중간 절연막; 상기 중간 절연막을 관통하는 콘택홀들을 통해 상기 제1 반도체 패턴과 접촉되는 제1 소스 및 제1 드레인; 및 상기 제1 소스 및 상기 제1 드레인을 덮도록 상기 중간 절연막 상에 배치된 제2 버퍼층을 포함한다.
상기 제2 박막 트랜지스터는 상기 제2 버퍼층 상에 배치된 제2 게이트; 상기 제2 게이트를 덮도록 상기 제2 버퍼층 상에 배치되는 제2 게이트 절연막; 상기 제2 게이트와 중첩되도록 상기 제2 게이트 절연막 상에 배치되고 상기 산화물 반도체를 갖는 제2 반도체 패턴; 상기 제2 반도체 패턴을 덮는 에치 스토퍼층; 상기 에치 스토퍼층을 관통하는 콘택홀들을 통해 상기 제2 반도체 패턴과 접촉되는 제2 소스 및 제2 드레인; 및 상기 제2 소스 및 상기 제2 드레인을 덮도록 상기 에치 스토퍼층 상에 배치된 보호막을 포함할 수 있다.
상기 박막 트랜지스터 기판은 상기 중간 절연막을 사이에 두고 중첩된 제1 전극 및 제2 전극으로 구성된 제1 커패시터; 상기 제2 버퍼층을 사이에 두고 중첩된 상기 제2 전극과 제4 전극으로 구성된 제2 커패시터; 및 상기 중간 절연막을 관통하는 콘택홀을 통해 상기 제1 전극에 접촉되는 제3 전극을 더 포함할 수 있다.
상기 박막 트랜지스터 기판은 상기 제2 게이트 절연막과 상기 에치 스토퍼층을 관통하는 콘택홀을 통해 상기 제4 전극에 접촉되는 제5 전극; 및 상기 보호막을 관통하는 콘택홀을 통해 상기 제5 전극에 접촉되는 화소 전극을 더 포함할 수 있다.
상기 제2 박막 트랜지스터는 상기 제2 버퍼층 상에 배치되고 상기 산화물 반도체를 갖는 제2 반도체 패턴; 상기 제2 반도체 패턴 위에 배치된 제2 게이트; 상기 제2 반도체 패턴과 상기 제2 게이트 사이에 배치된 제2 게이트 절연막; 상기 제2 게이트와 상기 제2 반도체 패턴을 덮도록 상기 제2 버퍼층 상에 배치된 제2 중간 절연막; 상기 제2 중간 절연막을 관통하는 콘택홀들을 통해 상기 제2 반도체 패턴과 접촉되는 제2 소스 및 제2 드레인; 및 상기 제2 소스 및 상기 제2 드레인을 덮도록 상기 제2 중간 절연막 상에 배치된 보호막을 포함할 수 있다. 상기 제2 소스 및 제2 드레인 중 어느 하나가 상기 제1 소스 및 상기 제1 드레인 중 어느 하나에 연결될 수 있다.
상기 박막 트랜지스터 기판은 상기 보호막 상에 형성된 화소 전극; 상기 중간 절연막을 사이에 두고 중첩된 제1 전극 및 제2 전극으로 구성된 제1 커패시터; 및 상기 제2 버퍼층, 상기 제2 중간 절연막, 및 상기 보호막을 사이에 두고 중첩된 상기 제2 전극과 상기 화소 전극으로 구성된 제2 커패시터를 더 포함할 수 있다.
상기 박막 트랜지스터 기판은 상기 중간 절연막을 관통하는 콘택홀을 통해 상기 제1 전극에 접촉되는 제3 전극; 및 상기 제2 버퍼층과 상기 제2 중간 절연막을 관통하는 콘택홀을 통해 상기 제3 전극에 접촉되는 제4 전극을 더 포함할 수 있다. 상기 화소 전극이 상기 보호막을 관통하는 콘택홀을 통해 상기 제4 전극에 접촉될 수 있다.
상기 표시패널은 상기 제1 및 제2 박막 트랜지스터들을 포함한다.
본 발명에서, 서로 다른 두 종류의 박막 트랜지스터를 동일 기판 위에 형성하여, 어느 한 박막 트랜지스터의 단점을 다른 박막 트랜지스터가 보완할 수 있다. 특히, 본 발명은 오프 상태에서 낮은 누설 전류 특성을 갖는 박막 트랜지스터를 구비함으로써, 소비 전력을 저감하고, 휴대용 및/또는 웨어러블 기기에 적합한 표시장치를 구현할 수 있다. 본 발명은 제1 및 제2 박막 트랜지스터를 중첩시킴으로써 화소의 개구율 저하를 방지할 수 있다.
나아가, 본 발명은 제조 공정에서 별도의 차광층을 패터닝하기 위한 포토 마스크 공정을 추가할 필요 없이 2 중 차광층을 구현하여 산화물 박막 트랜지스터의 광 신뢰성을 개선 할 수 있고, DIBL(Drain-Induced Barrier Lowering)을 방지할 수 있다. 또한, 본 발명은 제조 공정에서 별도의 차광층을 패터닝하기 위한 포토 마스크 공정을 추가할 필요가 없다.
도 1은 본 발명의 제1 실시 예에 따른 평판 표시장치용 박막 트랜지스터 기판을 나타내는 단면도.
도 2는 본 발명의 제1 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 순서도.
도 3은 본 발명의 제2 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판을 나타내는 단면도.
도 4는 본 발명의 제3 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판을 나타내는 단면도.
도 5는 제1 및 제2 박막 트랜지스터들의 조합으로 화소의 스위치 소자를 구현한 예를 보여 주는 회로도.
도 6은 본 발명의 제1 응용 예에 따른 표시장치의 구성을 개략적으로 보여 주는 블록도.
도 7은 본 발명의 제2 응용 예에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 8은 도 7에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도.
도 9는 본 발명의 제3 응용 예에 의한 액티브 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 10은 도 9에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 11은 본 발명의 제4 응용 예에 의한 유기발광 다이오드 표시장치의 개략적인 구조를 나타내는 평면 확대도.
도 12는 도 11에서 절취선 III-III'으로 자른 도면으로 본 발명의 제4 응용 예에 의한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 유리 기판 위에서 제1 영역에 배치된 제1 박막 트랜지스터와 제2 영역에 배치된 제2 박막 트랜지스터를 포함한다. 기판은 표시 영역과 비 표시 영역을 포함할 수 있다. 표시 영역에는 다수 개의 화소 영역들이 매트릭스 방식으로 배열된다. 화소 영역에는 표시 기능을 위한 표시 소자들이 배치된다. 비 표시 영역은 표시 영역의 주변에 배치되며, 화소 영역에 형성된 표시 소자들을 구동하기 위한 구동 소자들이 배치될 수 있다.
여기서, 제1 영역은 비 표시 영역의 일 부분일 수 있고, 제2 영역은 표시 영역의 일 부분일 수 있다. 이 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 멀리 떨어져 배치될 수 있다. 또는, 제1 영역과 제2 영역 모두가 표시 영역에 포함될 수 있다. 특히, 단일 화소 영역 내에 다수 개의 박막 트랜지스터를 포함하는 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 서로 인접하여 배치될 수 있다.
다결정 반도체 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용할 수 있다. 또는 유기발광 다이오드 표시장치에서 화소 내 구동 박막 트랜지스터로 적용하는 것이 좋다.
산화물 반도체 물질은 오프-전류(Off current)가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터(또는 스위치 소자)에 적합하다. 오프 전류는 트랜지스터가 오프 상태일 때 트랜지스터에서 흐르는 누설 전류이다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시 장치에 적합하다. 이와 같이, 서로 다른 두 종류의 박막 트랜지스터를 동일 기판 위에 동시에 배치함으로써, 최적의 효과를 나타내는 박막 트랜지스터 기판을 얻을 수 있다. 산화물 반도체 층을 갖는 박막 트랜지스터는 오프 전류가 낮기 때문에 대기 소모 전력을 현저히 감소시킬 수 있고 저속 구동 혹은 LRR(Low Refresh rate) 구동시에 소비 전력을 최소화할 수 있다.
다결정 반도체 물질로 반도체 층을 형성하는 경우, 불순물 주입공정 및 고온 열처리 공정을 필요로 한다. 반면에, 산화물 반도체 물질로 반도체 층을 형성하는 경우에는 상대적으로 낮은 온도에서 공정을 수행한다. 따라서, 가혹한 조건에서 공정을 수행하는 다결정 반도체 층을 먼저 형성한 후, 산화물 반도체 층을 나중에 형성하는 것이 바람직하다.
비 표시 영역에 게이트 구동 소자를 형성하는 경우, 제1 및 제2 박막 트랜지스터는 C-MOS 형 박막 트랜지스터로 구현될 수 있다. 즉, 다결정 반도체 층을 포함하는 P-MOS 형 및 N-MOS 형 박막 트랜지스터를 모두 비 표시 영역 내의 게이트 구동부에 형성한다. 이 경우, N-MOS 형에는 저 밀도 도핑 영역을 형성하기 위해 포토 마스크 공정이 다수 필요하다. 여기서, 다결정 반도체 층을 포함하는 N-MOS 형 박막 트랜지스터를 산화물 반도체 층을 포함하는 박막 트랜지스터로 대체한 이종 박막 트랜지스터로 구성할 수 있다. 그러면, 저 밀도 도핑 영역을 배제할 수도 있으므로, 포토 마스크 공정 수를 줄일 수 있다는 장점이 있다.
도 1을 참조하여 본 발명의 제1 실시 예에 대하여 설명한다. 도 1은 본 발명의 제1 실시 예에 따른 평판 표시장치용 박막 트랜지스터 기판을 나타내는 단면도이다. 여기서, 발명의 특징을 확실하게 나타낼 수 있는 단면도를 중심으로 설명하며, 편의상 평면도 구조에 대해서는 도면으로 나타내지 않았다.
도 1을 참조하면, 본 발명의 제1 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판(SUBS) 위에 배치된 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)를 포함한다.
제1 및 제2 박막 트랜지스터(T1, T2)는 도 1과 같이 코플레너(coplanar) 구조일 수 있으나 이에 한정되지 않는다. 예컨대, 제1 및 제2 박막 트랜지스터(T1, T2)는 도 3 및 도 4와 같이 보텀 게이트(bottom-gate)와 탑 게이트(top-gate) 구조가 수직으로 조합된 구조로 제작될 수 있다.
제1 박막 트랜지스터(T1)의 제1 반도체 패턴(ACT1)은 LTPS　(Low Temperature Poly-silicon)와 같은 다결정 반도체 물질을 포함한다. 제2 박막 트랜지스터(T2)의 제2 반도체 패턴(ACT2)은 산화물 반도체를 포함한다. 산화물 반도체는 InGaZnO 계열의 물질이 포함되나 이에 한정되지 않고, In, Ga, Zn, Al, Sn, Zr, Hf, Cd, Ni, Cu 중 적어도 하나 이상의 금속을 포함하는 산화물 반도체일 수 있다.
제2 트랜지스터가 산화물 반도체에 광에 노출되면 누설 전류가 발생하고 구동 특성의 열화가 심하게 된다. 제2 박막 트랜지스터(T2)에 빛이 조사되지 않도록 차광층(light shield layer)이 필요하다. 이를 위하여, 본 발명은 박막 트랜지스터 기판에 2 중 차광층을 적용하여 빛에 제2 박막 트랜지스터(T2)이 노출되지 않도록 한다.
본 발명은 제1 및 제2 박막 트랜지스터(T1, T2)의 아래에 제1 차광층(LS1)을 형성한다. 제1 차광층(LS1)은 제1 및 제2 제1 박막 트랜지스터(T1, T2)로 조사되는 빛을 차단한다.
본 발명은 제1 박막 트랜지스터(T1)의 드레인(D1)과 소스(S1) 중 적어도 하나를 제2 박막 트랜지스터(T2) 아래까지 연장시켜 제2 박막 트랜지스터(T2)의 제2 차광층(LS2)으로 활용한다. 제1 박막 트랜지스터(T1)의 드레인(D1)과 소스(S1) 중 적어도 하나가 제2 차광층(LS2)과 일체화된다. 따라서, 제2 박막 트랜지스터(T2)의 적어도 일부는 기판(SUBS)의 두께 방향 또는 수직 방향(z)에서 제1 박막 트랜지스터(T1)와 중첩된다. 도 1에서 제1 박막 트랜지스터(T1)의 소스(S1)가 제2 차광층(LS2)으로 활용될 수 있으나, 이에 한정되지 않는다. 제2 차광층(LS2)은 제2 박막 트랜지스터(T2)의 아래로 연장되어 제2 박막 트랜지스터(T2) 쪽으로 입사되는 빛을 차단한다. 따라서, 본 발명은 2 중 차광 효과로 제2 박막 트랜지스터(T2)의 광 신뢰성을 개선 할 수 있다.
종래의 플로팅(floatin) 차광층은 산화물 반도체 트랜지스터의 DIBL(Drain-Induced Barrier Lowering) 현상을 초래한다. 플로팅 차광층은 외부 전원과 연결되지 않는다. 이에 비하여, 본 발명의 제2 차광층(LS2)은 제1 박막 트랜지스터(T1)에 연결되어 플로팅되지 않기 때문에 제2 박막 트랜지스터(T2)의 DIBL 현상을 방지할 수 있다.
본 발명은 제1 박막 트랜지스터(T1)의 드레인(D1)과 소스(S1) 중 적어도 하나를 제2 차광층(LS2)으로 활용하기 때문에 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2) 사이에 별도의 차광층을 형성하지 않는다. 따라서, 본 발명은 제조 공정에서 별도의 차광층을 패터닝하기 위한 포토 마스크 공정을 추가할 필요가 없다.
기판(SUBS)의 전체 표면 위에는 제1 버퍼층(BUF1)이 형성되어 있다. 경우에 따라서, 버퍼층(BUF)은 생략될 수도 있다. 또는, 제1 버퍼층(BUF1)은 복수 개의 박막층이 적층된 구조를 가질 수도 있다. 여기서는 편의상 단일층으로 설명한다.
제1 박막 트랜지스터(T1)는 제1 버퍼층(BUF1) 상에 형성된 게이트(G1), 제1 중간 절연막(ILD1) 상에 형성된 소스(S1) 및 드레인(D1)을 포함한다. 소스(S1) 및 드레인(D1)은 제1 중간 절연막(ILD1)을 관통하는 콘택홀(Contact hole)을 통해 제1 반도체 패턴(ACT1)의 다결정 반도체 물질층에 접촉된다. 게이트(G1)와 제1 반도체 패턴(ACT1)의 다결정 반도체 물질층 사이에 제1 게이트 절연막(GI1)이 배치된다. 제1 중간 절연막(ILD1)은 소스(S1) 및 드레인(D1)을 게이트(G1)로부터 분리시킨다. 제1 중간 절연막(ILD1)은 제1 버퍼층(BUF1) 상에 형성될 수 있다.
제2 버퍼층(BUF2)은 제1 박막 트랜지스터(T1)를 덮도록 제1 중간 절연막(ILD1) 상에 형성된다. 제2 버퍼층(BUF2)은 제1 박막 트랜지스터(T1)를 보호하는 보호층 또는 패시베이션층(Passivation layer) 역할을 겸한다. 또한, 제2 버퍼층(BUF2)은 제2 박막 트랜지스터(T2)가 배치되는 면을 평탄하게 한다.
제2 박막 트랜지스터(T2)는 제2 버퍼층(BUF2) 상에 형성된 게이트(G2), 제2 중간 절연막(ILD2) 상에 형성된 소스(S2) 및 드레인(D2)을 포함한다. 소스(S2) 및 드레인(D2)은 제2 중간 절연막(ILD2)을 관통하는 콘택홀을 통해 제2 반도체 패턴 (ACT2)의 양측에 접촉된다. 게이트(G2)와 제2 반도체 패턴(ACT2) 사이에 제2 게이트 절연막(GI2)이 배치된다. 제2 중간 절연막(ILD2)은 소스(S2) 및 드레인(D2)을 게이트(G2)로부터 분리시킨다. 보호막(PAS)은 제2 박막 트랜지스터(T2)를 덮는다.
제1 및 제2 박막 트랜지스터(T1, T2)의 게이트(G1, G2)는 Mo , Al 혹은 Cu 등의 금속으로 이루어진다. 제1 박막 트랜지스터(T1)의 게이트(G1) 패턴은 제조 공정에서 제1 반도체 패턴(ACT1)에 N+ 도핑 영역을 정의하는 얼라인 키(Align Key)로 활용될 수 있다.
게이트 절연막(GI1, GI2), 중간 절연막(ILD1, ILD2), 및 보호막(PAS)은 SiOx, SiNx, SiOxNy, AlOx, HfOx, TiOx 중 어느 하나의 절연 물질을 포함할 있으나 이에 한정되지 않는다. 예를 들어, 이 절연 물질은 Si, Ge, Al, Hf, Ti, In, Ga, Gd, La, Ta 중 적어도 하나 이상을 포함하는 산화물(oxide), 질화물(nitride), 또는 산질화물(oxynitride)일 수 이 있다. 게이트 절연막(GI1, GI2), 중간 절연막(ILD1, ILD2), 및 보호막(PAS) 각각은 위에서 언급된 절연물질층을 단일층 또는 둘 이상의 적층 구조로 형성될 수 있으며 그 두께는 100Å 이상, 7000Å 이하일 수 있다.
이하, 도 2를 더 참조하여 본 발명의 제1 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판의 제조 방법을 설명한다.
도 2a와 같이 기판(SUBS) 위에 제1 차광층(LS1)을 형성하고 그 위에 제1 버퍼층(BUF1)을 형성한다. 이어서, 제1 버퍼층(BUF1) 위에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 결정화를 수행하여 다결정 실리콘(poly-silicon)으로 만든다. 다결정 실리콘 물질을 제1 포토 마스크 공정으로 패터닝하여 제1 반도체 패턴 (ACT1)을 형성한다.
도 2b를 참조하면, 제1 반도체 패턴(ACT1)이 형성된 제1 버퍼층(BUF1) 위에 절연 물질과 제1 금속을 연속 증착하고 제2 포토 마스크 공정으로 패터닝하여 제1 반도체 패턴(ACT1) 상에 제1 게이트 절연막(GI1)과 제1 게이트(G1)를 형성한다. 이어서, 도 2c와 같이 제3 포토 마스크 공정에서 제1 게이트(G1) 패턴을 얼라인 키로 활용하여 제1 반도체 패턴(ACT1)에 N+ 이온(불순물)을 주입한다. 제1 게이트(G1)의 패턴이 제1 반도체 패턴(ACT)의 중앙 채널 영역을 덮기 때문에 제1 반도체 패턴(ACT)의 양측에만 불순물이 도핑된다. 그 결과, 제1 반도체 패턴(ACT)에서 불순물이 도핑된 소스 영역 및 드레인 영역 사이에 채널 영역이 정의된다.
도 2d를 참조하면, 제1 게이트(G1)와 제1 반도체 패턴(ACT1)을 덮도록 절연 물질을 증착하고 제4 포토 마스크 공정으로 패터닝하여 제1 중간 절연막(ILD1)을 형성한다. 이 때, 제1 중간 절연막(ILD1)이 부분적으로 식각되어 제1 반도체 패턴(ACT1)의 소스 영역과 드레인 영역을 노출하는 콘택홀들이 형성된다. 이어서, 도 2e와 같이 제1 중간 절연막(ILD1)을 덮도록 제2 금속을 증착하고 제5 포토 마스크 공정으로 제2 금속을 패터닝하여 제1 소스(S1) 및 제1 드레인(D1)을 형성한다. 제1 소스(S1)와 제1 드레인(D1)은 제1 중간 절연막(ILD1)을 관통하는 콘택홀들을 통해 제1 반도체 패턴(ACT1)에 접촉된다. 제1 소스(S1)와 제1 드레인(D1) 중 적어도 어느 하나는 제2 박막 트랜지스터 아래로 연장되는 제2 차광층(LS2) 역할을 겸한다.
도 2f를 참조하면, 제1 소스(S1) 및 제1 드레인(D1)을 덮도록 제1 중간 절연막(ILD1) 상에 제2 버퍼층(BUF2)을 평탄하게 형성한다. 제6 포토 마스크 공정으로 제2 버퍼층(BUF2)을 패터닝하여 패드(Pad) 영역에서 제1 금속층 패턴과 제2 금속층 패턴을 노출하는 콘택홀을 형성할 수 있다. 이어서, 도 2g와 같이 제2 버퍼층(BUF2) 상에 산화물 반도체 물질을 증착하고 제7 포토 마스크 공정으로 패터닝하여 제2 반도체 패턴(ACT2)을 형성한다.
도 2h를 참조하면, 제2 반도체 패턴(ACT2)이 형성된 제2 버퍼층(BUF2) 위에 절연 물질과 제3 금속을 연속 증착하고 제8 포토 마스크 공정으로 패터닝하여 제2 반도체 패턴(ACT2) 상에 제2 게이트 절연막(GI2)과 제2 게이트(G2)를 형성한다. 이 때, 제2 게이트 절연막(GI2)과 제2 게이트(G2)의 건식 식각 공정에서 노출된 산화물 반도체 표면이 금속화된다. 이어서, 도 2i와 같이 제2 게이트(G2)와 제2 반도체 패턴(ACT2)을 덮도록 절연 물질을 증착하고 제9 포토 마스크 공정으로 패터닝하여 제2 중간 절연막(ILD2)을 형성한다. 이 때, 제2 중간 절연막(ILD2)이 부분적으로 식각되어 제2 반도체 패턴(ACT2)의 소스 영역과 드레인 영역을 노출하는 콘택홀들이 형성된다.
도 2j를 참조하면, 제2 중간 절연막(ILD2)을 덮도록 제4 금속을 증착하고 제10 포토 마스크 공정으로 제4 금속을 패터닝하여 제2 소스(S2) 및 제2 드레인(D2)을 형성한다. 제2 소스(S2)와 제2 드레인(D2)은 제2 중간 절연막(ILD2)을 관통하는 콘택홀들을 통해 제2 반도체 패턴(ACT2)에 접촉된다. 이어서, 도 1과 같이 제1 소스(S1) 및 제1 드레인(D1)을 덮도록 제2 중간 절연막(ILD2)과 제2 버퍼층(BUF2) 상에 절연 물질을 증착하고, 제11 포토 마스크 공정으로 그 절연 물질을 패터닝하여 보호막(PAS)을 형성한다.
본 발명은 유기발광 다이오드 표시장치나 액정표시장치에서 하나의 스위치 소자를 제1 박막 트랜지스터(T1)과 제2 박막 트랜지스터(T2)를 연결한 구조로 구현할 수 있다. 이 경우에, 이동도가 높고 신뢰성이 높은 제1 박막 트랜지스터의 장점과 오프 전류가 낮은 제2 박막 트랜지스터의 장점으로 인하여 안정된 구동 특성을 확보하면서 대기 모드와 저속 구동 시에 소비 전력을 낮추고 저속 구동시에 레프레시 레이트(Refresh rate)를 더욱 낮출 수 있다. 제1 박막 트랜지스터(T1)과 제2 박막 트랜지스터(T2)를 평면 상에서 분산 배치하면 화소의 개구율이 떨어진다. 본 발명은 도 3 및 도 4와 같이 제1 및 제2 박막 트랜지스터들을 수직으로 배치함으로써 그 배치 면적을 최소화함으로써 화소의 개구율 저하를 방지할 수 있다. 제1 및 제2 박막 트랜지스터(T1, T2)를 베젤(Bezel) 영역 내의 구동 회로에 적용하는 경우에 베젤 영역을 좁힐 수 있다.
도 3은 본 발명의 제2 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판을 나타내는 단면도이다.
도 3을 참조하면, 본 발명의 제2 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판(SUBS) 위에 배치된 제1 박막 트랜지스터(T1)와, 제1 박막 트랜지스터(T1) 위에 배치된 제2 박막 트랜지스터(T2)를 포함한다. 제2 박막 트랜지스터(T2)의 적어도 일부는 기판(SUBS)의 두께 방향 또는 수직 방향(z)에서 제1 박막 트랜지스터(T1)와 중첩된다.
제1 박막 트랜지스터(T1)의 제1 반도체 패턴(ACT1)은 LTPS와 같은 다결정 반도체 물질을 포함한다. 기판(SUBS) 위에 제1 버퍼층(BUF1)이 형성되고, 제1 버퍼층(BUF1) 위에 제1 반도체 패턴(ACT1)이 형성될 수 있다. 기판(SUBS)과 제1 버퍼층(BUF1) 사이에 차광층이 형성될 수 있다. 제1 박막 트랜지스터(T1)는 제1 반도체 패턴(ACT1) 위에 배치된 제1 게이트(G1), 제1 반도체 패턴(ACT1)의 소스 영역에 접촉되는 제1 소스(S1) 및 제1 반도체 패턴(ACT1)의 드레인 영역에 접촉되는 제1 드레인(D1)을 포함한다. 제1 게이트(G1)는 제1 게이트 절연막(GI1)을 사이에 두고 제1 반도체 패턴(ACT1)과 중첩된다. 제1 소스(S1)와 제1 드레인(D1)은 중간 절연막(ILD)과 제1 게이트 절연막(GI)을 사이에 두고 제1 게이트(G1)와 분리된다. 제1 소스(S1)와 제1 드레인(D1)은 중간 절연막(ILD)과 제1 게이트 절연막(GI)을 관통하는 콘택홀들을 통해 제1 반도체 패턴(ACT1)에 접촉된다. 제2 버퍼층(BUF2)은 제1 박막 트랜지스터(T1)를 덮고 제2 박막 트랜지스터(T2)가 형성되는 면을 평탄하게 한다.
제2 박막 트랜지스터(T2)의 제2 반도체 패턴(ACT2)은 산화물 반도체를 포함한다. 제2 박막 트랜지스터(T2)는 제2 버퍼층(BUF2) 상에 형성된 제2 게이트(G2), 제2 반도체 패턴(ACT2)의 소스 영역에 접촉되는 제2 소스(S2) 및 제2 반도체 패턴(ACT2)의 드레인 영역에 접촉되는 제2 드레인(D2)을 포함한다. 제2 게이트(G2)는 제2 반도체 패턴(ACT2)의 아래에 배치된다. 제2 게이트(G2)는 제2 게이트 절연막(GI2)을 사이에 두고 제2 반도체 패턴(ACT2)과 중첩된다. 제2 소스(S2)와 제2 드레인(D2)은 에치 스토퍼층(Etch stopper, ES)을 관통하는 콘택홀들을 통해 제2 반도체 패턴(ACT2)에 접촉된다. 에치 스토퍼층(ES)은 제2 소스(S2) 및 제2 드레인(D2)의 습식 식각시에 식각액(etchant)로부터 제2 반도체 패턴(ACT2)을 보호하고, 제2 소스(S2)와 제2 드레인(D2)을 분리한다. 보호막(PAS)은 제2 박막 트랜지스터(T2)를 덮는다. 제2 보호막(PAS) 상에 화소 전극(PXL)이 형성될 수 있다.
게이트 절연막(GI1, GI2), 중간 절연막(ILD), 에치 스토퍼층(ES) 및 보호막(PAS)은 SiOx, SiNx, SiOxNy, AlOx, HfOx, TiOx 중 어느 하나의 절연 물질을 포함할 있으나 이에 한정되지 않는다. 예를 들어, 이 절연 물질은 Si, Ge, Al, Hf, Ti, In, Ga, Gd, La, Ta 중 적어도 하나 이상을 포함하는 산화물(oxide), 질화물(nitride), 또는 산질화물(oxynitride)일 수 이 있다. 게이트 절연막(GI1, GI2), 중간 절연막(ILD1, ILD2), 및 보호막(PAS) 각각은 위에서 언급된 절연물질층을 단일층 또는 둘 이상의 적층 구조로 형성될 수 있으며 그 두께는 100Å 이상, 7000Å 이하일 수 있다. 화소 전극(PXL)은 투명 전극 물질 예를 들어, ITO(Indium Tin Oxide)로 형성될 수 있다.
본 발명은 제1 및 제2 박막 트랜지스터(T1, T2)의 적층 구조를 이용하여 커패시터(C)의 용량을 증가시킬 수 있다. 커패시터(C)는 제1 및 제2 박막 트랜지스터(T1, T2) 중 하나 이상에 연결되거나 분리될 수 있다. 커패시터(C)는 화소의 스토리지 커패시터(Storage capacitor, Cst), 또는 구동 회로의 커패시터일 수 있다. 이하의 실시예에서 커패시터(C)를 화소의 스토리지 커패시터로 예시하나 이에 한정되지 않는다.
커패시터(C)는 적어도 제1 및 제2 커패시터(C1, C2)를 포함한다. 제1 및 제2 커패시터(C1, C2)는 병렬로 연결될 수 있다. 화소 전극(PXL)은 제3 내지 제5 전극(E3, E4, E5)를 통해 커패시터(C)에 연결될 수 있다.
제1 커패시터(C1)는 중간 절연막(ILD)을 사이에 두고 중첩된 제1 전극(E1) 및 제2 전극(E2)으로 구성된다. 본 발명은 제1 금속을 제1 게이트 절연막(GI1) 상에 증착하고 포토 마스크 공정으로 제1 금속을 패터닝하여 제1 게이트(G1)와 제1 전극(E1)을 동시에 형성할 수 있다. 그리고 본 발명은 제2 금속을 중간 절연막(ILD) 상에 증착하고 포토 마스크 공정으로 제2 금속을 패터닝하여 제1 소스(S1), 제1 드레인(D1), 제2 전극(E2), 및 제3 전극(E3)을 동시에 형성할 수 있다. 제3 전극(E3)은 제4 전극(E4)과 접촉되고 또한, 중간 절연막(ILD)을 관통하는 콘택홀을 통해 제1 전극(E1)과 접촉된다.
제2 커패시터(C2)는 제2 버퍼층(BUF2)을 사이에 두고 중첩된 제2 전극(E2) 및 제4 전극(E4)으로 구성된다. 본 발명은 제3 금속을 제2 버퍼층(BUF2) 상에 증착하고 포토 마스크 공정으로 제3 금속을 패터닝하여 제2 게이트(G2)와 제4 전극(E4)을 동시에 형성할 수 있다. 제4 전극(E4)은 제5 전극(E5)과 접촉되고 또한, 제2 버퍼층(BUF2)을 관통하는 콘택홀을 통해 제3 전극(E3)과 접촉된다.
본 발명은 제4 금속을 에치 스토퍼층(ES) 상에 증착하고 포토 마스크 공정으로 제4 금속을 패터닝하여 제2 소스(S2), 제2 드레인(D2), 및 제5 전극(E5)을 동시에 형성할 수 있다. 제5 전극(E5)은 화소 전극(PXL)과 접촉되고 또한, 보호막(PAS)을 관통하는 콘택홀을 통해 제4 전극(E4)과 접촉된다. 화소 전극(PXL), 제5 전극(E5), 제4 전극(E4), 제3 전극(E3) 및 제1 전극(E1)은 도 3에서 수직으로 연결될 수 있으나, 이에 한정되지 않는다. 예컨대, 이 전극들(PXL, E5, E4, E3, E1)의 접촉 위치는 평면 상에서 중첩되지 않고 분산될 수도 있다.
도 4는 본 발명의 제3실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판을 나타내는 단면도이다.
도 4를 참조하면, 본 발명의 제3 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판(SUBS) 위에 배치된 제1 박막 트랜지스터(T1)와, 제1 박막 트랜지스터(T1) 위에 배치된 제2 박막 트랜지스터(T2)를 포함한다. 제2 박막 트랜지스터(T2)의 적어도 일부는 기판(SUBS)의 두께 방향 또는 수직 방향(z)에서 제1 박막 트랜지스터(T1)와 중첩된다.
제1 박막 트랜지스터(T1)의 제1 반도체 패턴(ACT1)은 LTPS와 같은 다결정 반도체 물질을 포함한다. 기판(SUBS) 위에 제1 버퍼층(BUF1)이 형성되고, 제1 버퍼층(BUF1) 위에 제1 반도체 패턴(ACT1)이 형성될 수 있다. 기판(SUBS)과 제1 버퍼층(BUF1) 사이에 차광층이 형성될 수 있다. 제1 박막 트랜지스터(T1)는 제1 반도체 패턴(ACT1) 위에 배치된 제1 게이트(G1), 제1 반도체 패턴(ACT1)의 소스 영역에 접촉되는 제1 소스(S1) 및 제1 반도체 패턴(ACT1)의 드레인 영역에 접촉되는 제1 드레인(D1)을 포함한다. 제1 게이트(G1)는 제1 게이트 절연막(GI1)을 사이에 두고 제1 반도체 패턴(ACT1)과 중첩된다. 제1 소스(S1)와 제1 드레인(D1)은 제1 중간 절연막(ILD1)과 제1 게이트 절연막(GI)을 사이에 두고 제1 게이트(G1)와 분리된다. 제1 소스(S1)와 제1 드레인(D1)은 제1 중간 절연막(ILD)과 제1 게이트 절연막(GI)을 관통하는 콘택홀들을 통해 제1 반도체 패턴(ACT1)에 접촉된다. 제2 버퍼층(BUF2)은 제1 박막 트랜지스터(T1)를 덮고 제2 박막 트랜지스터(T2)가 형성되는 면을 평탄하게 한다.
제2 박막 트랜지스터(T2)의 제2 반도체 패턴(ACT2)은 산화물 반도체를 포함한다. 제2 박막 트랜지스터(T2)는 제2 게이트 절연막 패턴(GI2) 상에 형성된 제2 게이트(G2), 제2 반도체 패턴(ACT2)의 소스 영역에 접촉되는 제2 소스(S2) 및 제2 반도체 패턴(ACT2)의 드레인 영역에 접촉되는 제2 드레인(D2)을 포함한다. 제2 게이트(G2)는 제2 게이트 절연막 패턴(GI2)을 사이에 두고 제2 반도체 패턴(ACT2)과 중첩된다. 제2 게이트(G2)는 제2 반도체 패턴(ACT2) 위에 배치된다. 제2 반도체 패턴(ACT2) 상에 제2 게이트 절연막 패턴(GI2)이 형성되고, 그 패턴 위에 제2 게이트(G2)가 형성된다. 제2 중간 절연막(ILD2)은 제2 반도체 패턴(ACT2)과 제2 게이트(G2)를 덮는다. 제2 소스(S2)와 제2 드레인(D2)은 제2 중간 절연막(ILD2)을 관통하는 콘택홀들을 통해 제2 반도체 패턴(ACT2)에 접촉된다. 보호막(PAS)은 제2 박막 트랜지스터(T2)를 덮는다. 제2 보호막(PAS) 상에 화소 전극(PXL)이 형성될 수 있다.
제2 박막 트랜지스터(T2)의 제2 소스 및 제2 드레인 중 하나 이상이 제1 박막 트랜지스터(T1)에 연결될 수 있다. 도 4의 예에서, 제2 박막 트랜지스터(T2)의 드레인(D2)이 제1 박막 트랜지스터(T1)의 소스(S1)에 연결되어 있으나, 이에 한정되지 않는다.
게이트 절연막(GI1, GI2), 중간 절연막(ILD1, ILD2), 및 보호막(PAS)은 SiOx, SiNx, SiOxNy, AlOx, HfOx, TiOx 중 어느 하나의 절연 물질을 포함할 있으나 이에 한정되지 않는다. 예를 들어, 이 절연 물질은 Si, Ge, Al, Hf, Ti, In, Ga, Gd, La, Ta 중 적어도 하나 이상을 포함하는 산화물(oxide), 질화물(nitride), 또는 산질화물(oxynitride)일 수 이 있다. 게이트 절연막(GI1, GI2), 중간 절연막(ILD1, ILD2), 및 보호막(PAS) 각각은 위에서 언급된 절연물질층을 단일층 또는 둘 이상의 적층 구조로 형성될 수 있으며 그 두께는 100Å 이상, 7000Å 이하일 수 있다. 화소 전극(PXL)은 투명 전극 물질 예를 들어, ITO(Indium Tin Oxide)로 형성될 수 있다.
본 발명은 제1 및 제2 박막 트랜지스터(T1, T2)의 적층 구조를 이용하여 커패시터(C)의 용량을 증가시킬 수 있다. 커패시터(C)는 적어도 제1 및 제2 커패시터(C1, C2)를 포함한다. 제1 및 제2 커패시터(C1, C2)는 병렬로 연결될 수 있다. 도 3 및 도 4의 예에서, 커패시터(C)는 제1 및 제2 커패시터(C1, CS)가 적층된 구성을 예시하였으나, 이에 한정되지 않는다. 예컨대, 커패시터(C)에서 3 개 이상의 커패시터가 병렬로 연결될 수 있다. 화소 전극(PXL)은 제3 및 제5 전극(E3, E5)를 통해 커패시터(C)에 연결될 수 있다.
제1 커패시터(C1)는 제1 중간 절연막(ILD1)을 사이에 두고 중첩된 제1 전극(E11) 및 제2 전극(E12)으로 구성된다. 본 발명은 제1 금속을 제1 게이트 절연막(GI1) 상에 증착하고 포토 마스크 공정으로 제1 금속을 패터닝하여 제1 게이트(G1)와 제1 전극(E1)을 동시에 형성할 수 있다. 그리고 본 발명은 제2 금속을 제1 중간 절연막(ILD1) 상에 증착하고 포토 마스크 공정으로 제2 금속을 패터닝하여 제1 소스(S1), 제1 드레인(D1), 제2 전극(E2), 및 제3 전극(E3)을 동시에 형성할 수 있다. 제3 전극(E13)은 제5 전극(E15)과 접촉되고 또한, 제1 중간 절연막(ILD1)을 관통하는 콘택홀을 통해 제1 전극(E11)과 접촉된다.
제2 커패시터(C2)는 제2 버퍼층(BUF2), 제2 중간 절연막(ILD2) 및 보호막(PAS)을 사이에 두고 중첩된 제2 전극(E2) 및 제5 전극(E15)으로 구성된다. 본 발명은 제4 금속을 제2 버퍼층(BUF2) 상에 증착하고 포토 마스크 공정으로 제4 금속을 패터닝하여 제2 소스(S2), 제2 드레인(D2) 및 제5 전극(E15)을 동시에 형성할 수 있다. 제5 전극(E15)은 화소 전극(PXL)과 접촉되고 또한, 제2 버퍼층(BUF2)과 제2 중간 절연막(ILD2)을 관통하는 콘택홀을 통해 제3 전극(E13)과 접촉된다.
화소 전극(PXL), 제5 전극(E15), 제3 전극(E13) 및 제1 전극(E11)은 도 4에서 수직으로 연결될 수 있으나, 이에 한정되지 않는다. 예컨대, 이 전극들(PXL, E15, E13, E11)의 접촉 위치는 평면 상에서 중첩되지 않고 분산될 수도 있다.
도 3 및 도 4와 같은 수직 적층 구조의 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)는 적어도 일부가 서로 연결되어 하나의 스위치 소자로 구현될 수 있다.
도 5는 제1 및 제2 박막 트랜지스터들의 조합으로 화소의 스위치 소자를 구현한 예를 보여 주는 회로도.
도 5를 참조하면, 유기발광 다이오드 표시장치의 화소는 유기 발광 다이오드(Organic Light Emitting Diode, OLED), 스토리지 커패시터(Cst), 하나 이상의 스위치 소자 (ST1, ST2, ST3, ST4)와 구동 소자(DT)를 포함한다.
구동 소자(DT)는 제1 노드를 통해 인가되는 게이트 전압에 따라 유기 발광 다이오드(OLED)로 흐르는 전류양을 조절한다. 구동 소자(DT)는 유기 발광 다이오드(OLED)가 발광하는 동안 온 상태를 유지하기 때문에 구동 시간이 길다. 구동 소자(DT)는 다결정 반도체 패턴(ACT1)을 갖는 제1 박막 트랜지스터(T1)로 구현되는 것이 유리하다. 이는 다결정 반도체는 산화물 반도체에 비하여 전하 이동도가 높기 때문이다. 유기 발광 다이오드(OLED)의 발광 기간 동안 제1 노드(A)에 데이터 전압이 공급되기 때문에 구동 소자(DT)의 게이트 전압은 데이터 전압과 같다. 구동 소자(DT)의 게이트는 제1 노드(A)에 연결된다. 구동 소자(D1)의 드레인은 VDD 배선에 연결되어 화소 구동 전압(VDD)을 공급 받는다. 화소 구동 전압(VDD)은 저전위 기저전압(VSS) 보다 높은 전압이다. 구동 소자(DT)의 소스는 제2 노드(B)에 연결된다. 유기 발광 다이오드(OLED)의 애노드는 제2 노드(B)에 연결되고, 캐소드는 VSS 배선에 연결되어 저전위 기저전압을 공급 받는다.
스토리지 커패시터(Cst)는 제1 노드(A)와 제2 노드(B) 사이에 연결되어 구동 소자의 게이트-소스 간 전압(Vgs)을 유지한다.
제1 및 제2 스위치 소자(ST1, ST2)는 스캔 신호에 응답하여 데이터 라인으로부터의 데이터 전압을 제1 노드(A)에 공급한다. 제1 및 제2 스위치 소자(ST1, ST2) 중 어느 하나는 제1 박막 트랜지스터(T1)이고 다른 하나는 제2 박막 트랜지스터(T2)로 구현될 수 있다. 제2 박막 트랜지스터(T2)의 산화물 반도체 패턴(ACT2)은 오프 전류가 낮기 때문에 온 상태 보다 오프 상태가 월등히 긴 스위치 소자(ST1, ST2)에 적용되면 대기 모드나 저속 구동에서 소비 전력을 줄이고 스토리지 커패시터(Cst)의 방전 패스(discharging path)를 차단하여 저속 구동에서 리프레시 레이트(Refresh rate)를 더욱 낮출 수 있게 한다.
제1 스위치 소자(ST1)는 데이터 라인에 연결된 드레인, 스캔 신호(SCAN)가 입력되는 게이트, 및 제2 스위치 소자(ST2)의 드레인에 연결된 소스를 포함한다. 제2 스위치 소자(ST2)는 제1 스위치 소자(ST1)의 소스에 연결된 드레인, 스캔 신호(SCAN)가 입력되는 게이트, 및 제1 노드(A)에 연결된 소스를 포함한다. 제1 및 제2 스위치 소자(ST1, ST2)의 게이트는 스캔 신호(SCAN)가 인가되는 스캔 라인에 연결된다. 제1 및 제2 스위치 소자(ST1, ST2)는 스캔 신호(SCAN)에 응답하여 동시에 턴-온되는 하나의 스위치 소자로 동작한다. 이 스위치 소자들(ST1, ST2)은 데이터 전압을 화소에 공급하기 위하여 1 수평 기간 보다 작은 아주 짧은 시간 동안 턴-온(turn-on)되고 대부분의 시간 동안 턴-오프(turn-off)되어 오프 상태를 유지한다. 스위치 소자들(ST1, ST2) 적어도 하나는 오프 전류가 낮은 제2 박막 트랜지스터(T2)로 구현되는 것이 소비 전력 면에서 유리하다. 스위치 소자들(ST1, ST2) 중 어느 하나는 이동도가 높은 제1 박막 트랜지스터(T1)로 구현되는 것이 응답 속도나 구동 신뢰성 면에서 유리하다.
제3 및 제4 스위치 소자(ST3, ST4)는 센싱 신호에 응답하여 기준 전압(Vref) 또는 초기화 전압을 제2 노드(B)에 공급하고, 제2 노드(B)의 전압을 도시하지 않은 샘플 & 홀더(Sample & holder)에 공급한다. 제3 및 제4 스위치 소자(ST3, ST4), 샘플 & 홀더, 및 ADC(Analog-to-Digital Converter)는 구동 소자(DT) 혹은 유기 발광 다이오드(OLED)의 특성 변화를 센싱하는 센싱 회로를 구성한다. 제3 및 제4 스위치 소자(ST3, ST4) 중 어느 하나는 제1 박막 트랜지스터(T1)이고 다른 하나는 제2 박막 트랜지스터(T2)로 구현될 수 있다. 제2 박막 트랜지스터(T2)의 산화물 반도체 패턴(ACT2)은 오프 전류가 낮기 때문에 온 상태 보다 오프 상태가 월등히 긴 스위치 소자(ST3, ST4)에 적용되면 대기 모드나 저속 구동에서 소비 전력을 줄이고 스토리지 커패시터(Cst)의 방전 패스(discharging path)를 차단하여 저속 구동에서 리프레시 레이트를 더욱 낮출 수 있게 한다.
제3 스위치 소자(ST3)는 제2 노드(A) 에 연결된 드레인, 센싱 신호(SENSE)가 입력되는 게이트, 및 제4 스위치 소자(ST4)의 드레인에 연결된 소스를 포함한다. 제4 스위치 소자(ST4)는 제2 스위치 소자(ST2)의 소스에 연결된 드레인, 센싱 신호(SENSE)가 입력되는 게이트, 및 기준 전압 배선에 연결된 소스를 포함한다. 제3 및 제4 스위치 소자(ST3, ST4)의 게이트는 센싱 신호(SENSE)가 인가되는 센싱 제어 라인에 연결된다. 제3 및 제4 스위치 소자(ST3, ST4)는 센싱 신호(SENSE)에 응답하여 동시에 턴-온되는 하나의 스위치 소자로 동작한다. 이 스위치 소자들(ST3, ST4)은 제2 노드(A)의 전압을 공급하기 위하여 아주 짧은 시간 동안 턴-온되고 대부분의 시간 동안 오프 상태를 유지한다. 스위치 소자들(ST3, ST4) 적어도 하나는 오프 전류가 낮은 제2 박막 트랜지스터(T2)로 구현되는 것이 소비 전력 면에서 유리하다. 스위치 소자들(ST3, ST4) 중 어느 하나는 이동도가 높은 제1 박막 트랜지스터(T1)로 구현되는 것이 응답 속도나 구동 신뢰성 면에서 유리하다.
제1 및 제2 박막 트랜지스터(T1, T2)는 도 6 내지 도 12와 같이 다양한 평판표시장치에 적용될 수 있다.
< 제1 응용 예 >
지금까지 설명한 서로 다른 박막 트랜지스터들을 구비한 박막 트랜지스터 기판은, 다양한 평판 표시장치에 응용될 수 있다. 본 발명에서 제시한 바와 같이, 서로 다른 특징을 갖는 박막 트랜지스터들을 하나의 기판에 형성한 경우에 얻을 수 있는 장점은 다양하다. 이하, 도 6을 참조하여, 본 발명의 제1 응용 예에 의한 박막 트랜지스터 기판을 사용한 표시장치에서 어떠한 특징이 있으며, 어떠한 장점을 기대할 수 있는지 상세히 설명한다. 도 6은 본 발명의 제1 응용 예에 따른 표시장치의 구성을 개략적으로 보여 주는 블록도이다.
도 6을 참조하면, 본 발명의 표시장치는 화소 어레이에 입력 영상을 표시하는 표시패널(100)과, 표시패널(100)에 데이터를 기입하는 표시패널 구동 회로를 포함한다.
표시패널(100)는 사용자의 터치 입력을 센싱하기 위한 터치 센서들을 포함할 수 있다.
표시패널 구동 회로는 데이터 구동부(200), 멀티플렉서(MUX, 210), 게이트 구동부(300) 등을 포함한다. 표시패널 구동 회로는 터치 센서 구동 회로를 더 포함할 수 있다. 또한, 표시패널 구동 회로는 이러한 구동 회로(200, 210, 300)의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(timing controller)를 더 포함할 수 있다.
제1 및 제2 박막 트랜지스터들(T1, T2) 중 하나 이상은 표시패널(100)의 화소들 각각에 형성되어 화소들에 기입되는 데이터 전압을 스위칭하거나 픽셀들을 구동하는 박막 트랜지스터일 수 있다. 유기발광 다이오드 표시장치의 경우에, 제2 박막 트랜지스터(T2)는 화소의 스위치 소자로 적용되고, 제1 박막 트랜지스터(T1)는 구동 소자로 적용될 수 있으나 이에 한정되지 않는다. 제1 및 제2 박막 트랜지스터(T1, T2)는 조합되어 하나의 스위치 소자나 하나의 구동 소자로 적용될 수도 있다.
모바일 기기나 웨어러블 기기에서 소비 전력을 줄이기 위하여 프레임 레이트(Frame rate)를 낮추는 저속 구동 방법이 시도되고 있다. 이 경우에, 정지 영상이나 데이터의 업데이트 주기가 늦은 영상에서 프레임 주파수를 낮출 수 있다. 그런데 프레임 레이트를 낮추면, 데이터 전압이 바뀔 때마다 휘도가 번쩍이는 현상이 보이거나 픽셀의 전압 방전 시간이 길어져 데이터 업데이트 주기로 휘도가 깜빡이는 플리커 현상이 보일 수 있다. 본 발명의 제1 및 제2 박막 트랜지스터(T1, T2)를 화소에 적용하면 저속 구동 시의 플리커 문제를 해결할 수 있다.
저속 구동시에 데이터 업데이트 주기가 길어지면 스위칭 박막 트랜지스터의 누설 전류량이 커진다. 스위치 박막 트랜지스터의 누설 전류는 스토리지 커패시터(STG)의 전압과 구동 박막 트랜지스터의 게이트-소스 간 전압의 저하를 초래한다. 본 발명은 산화물 트랜지스터인 제2 박막 트랜지스터를 화소의 스위치 박막 트랜지스터로 적용할 수 있다. 산화물 트랜지스터는 오프 커런트가 낮기 때문에 스토리지 커패시터와 구동 박막 트랜지스터의 게이트 전극의 전압 강하를 방지할 수 있다. 따라서, 본 발명은 저속 구동시 플리커를 방지할 수 있다.
폴리 실리콘 트랜지스터인 제1 박막 트랜지스터를 화소의 구동 박막 트랜지스터로 적용하면 전자의 이동도가 높기 때문에 유기 발광 다이오드로 공급되는 전류양을 크게 할 수 있다. 따라서, 본 발명은 화소의 스위치 소자에 제2 박막 트랜지스터(T2)를 적용하고, 화소의 구동 소자에 제1 박막 트랜지스터(T1)를 적용하여 소비 전력을 대폭 낮추면서 화질 저하를 방지할 수 있다.
본 발명은 소비전력을 줄이기 위해서 저속 구동 방법을 적용할 때 화질 저하를 방지할 수 있기 때문에 모바일 기기나 웨어러블 기기에 적용하는데에 효과적이다. 일례로, 휴대용 전자시계는 소비전력을 낮추기 위하여 1초 단위로 표시화면의 데이터를 업데이트할 수 있다. 이때의 프레임 주파수는 1Hz이다. 본 발명은 1Hz 또는 정지영상에 가까운 구동 주파수를 이용하여도 플리커 없는 우수한 화질을 구현할 수 있다. 본 발명은 모바일 기기나 웨어러블 기기의 대기 화면에서 정지 영상의 프레임 레이트를 크게 낮추어 화질 저하 없이 소비 전력을 대폭 감소시킬 수 있다. 그 결과, 본 발명은 모바일 기기나 웨어러블 기기의 화질을 개선하고 배터리 수명을 길게 하여 휴대성을 높일 수 있다. 본 발명은 데이터 업데이트 주기가 매우 긴 전자책(E-Book)에서도 화질 저하 없이 소비전력을 크게 줄일 수 있다.
제1 및 제2 박막 트랜지스터들(T1, T2) 중 하나 이상은 구동회로 예를 들면, 도 6에서 데이터 구동부(200), 멀티플렉서(MUX, 210), 게이트 구동부(300) 중 하나 이상에 내장되어 구동 회로를 구성할 수 있다. 이 구동 회로는 화소에 데이터를 기입한다. 또한, 제1 및 제2 박막 트랜지스터들(T1, T2) 중에서 어느 하나는 화소 내에 형성되고 다른 하나는 구동회로에 형성될 수 있다. 데이터 구동부(200)는 입력 영상의 데이터를 데이터 전압으로 변환하여 출력한다. 멀티플렉서(210)는 데이터 구동부(200)로부터의 데이터 전압을 다수의 데이터 라인들(DL)로 시분할 분배함으로써 데이터 구동부(200)의 출력 채널 수를 줄인다. 게이트 구동부(300)는 데이터 전압에 동기되는 스캔 신호(또는 게이트 신호)를 게이트 라인(GL)으로 출력하여 입력 영상의 데이터가 기입되는 화소를 라인 단위로 순차적으로 선택한다. 게이트 구동부(300)의 출력 채널 수를 줄이기 위하여, 게이트 구동부(300)와 게이트 라인들(GL) 사이에 도시하지 않은 멀티플렉서가 추가될 수 있다. 멀티플렉서(210)와 게이트 구동부(300)는 도 6과 같이 화소 어레이와 함께 박막 트랜지스터 기판 상에 직접 형성할 수 있다. 멀티플렉서(210)와 게이트 구동부(300)는 도 6과 같이 비 표시 영역에 배치되고, 화소 어레이는 표시 영역에 배치된다. 화소 어레이에서, 데이터 라인들과 게이트 라인들이 교차되고, 화소들이 매트릭스 형태로 배치된다. 게이트 라인들은 게이트 신호 또는 스캔 신호가 인가되는 스캔 라인과, 센싱 신호가 인가되는 센싱 라인을 포함한다. 비 표시 영역은 화소 어레이 밖에 배치된 베젤(bezel) 영역을 포함한다.
본 발명의 표시장치는 박막 트랜지스터를 이용한 능동형 표시장치 예를 들면, 액정 표시장치, 유기발광 다이오드 표시장치 및 전기영동 표시장치 등 박막 트랜지스터가 필요한 어떠한 표시장치에도 적용될 수 있다. 이하, 도면들을 더 참조하여, 본 발명에 의한 박막 트랜지스터 기판을 적용한 표시장치의 응용 예들에 대해서 설명한다.
< 제2 응용 예 >
도 7은 본 발명의 제2 응용 예에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 8은 도 7에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.
도 7 및 도 8에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 라인(GL) 및 데이터 라인(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 라인(GL)과 데이터 라인(DL)의 교차 구조에 의해 화소 영역이 정의된다.
박막 트랜지스터(T)는 게이트 라인(GL)에서 분기한 게이트 전극(G), 데이터 라인(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며, 소스 전극(S)과 드레인 전극(D) 사이에 채널 영역을 구비하는 반도체 층(A)을 포함한다.
게이트 라인(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)가 배치되어 있다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 라인(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)가 배치되어 있다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 배치된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 라인(GL)과 나란하게 배열된 공통 배선(CL)과 접속될 수 있다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 또 다른 방법으로, 공통 전극(COM)은, 드레인 콘택홀(DH)이 배치되는 부분을 제외한, 기판(SUB) 전체 표면에 배치된 모양을 가질 수 있다. 즉, 데이터 라인(DL)의 상층부를 덮는 형태를 가져, 공통 전극(COM)이 데이터 라인(DL)을 차폐하는 기능을 할 수도 있다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양한 형상을 가질 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 라인(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 배치하고, 화소 전극(PXL)을 최상위층에 배치하는 것이 바람직하다.
즉, 데이터 라인(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 적층하여 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 라인(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 라인(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다. 하지만 이에 국한하는 것은 아니며, 경우에 따라 화소 전극(PXL)을 먼저 배치하고, 공통 전극(COM)을 최 상위층에 배치할 수도 있다.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형을 가지며, 화소 전극(PXL)은 다수 개의 선분 형상을 갖는다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 이로써, 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성된다. 프린지 필드형 전계에 의해, 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
본 발명의 제2 응용 예를 설명하는 도 7 및 8에서는, 편의상, 액정 표시장치에서 박막 트랜지스터(T)의 구조를 개략적으로만 도시하였다. 본 발명의 제1 내지 제2 실시 예에서 설명한 제1 또는 제2 박막 트랜지스터들(T1, T2)의 구조를 적용할 수 있다. 예를 들어, 저속 구동이 필요한 경우, 산화물 반도체 층을 구비한 제2 박막 트랜지스터(T2)를 적용할 수 있다. 저 소비 전력이 필요한 경우, 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 또는 제1 및 제2 박막 트랜지스터(T1, T2)들을 모두 구비하면서, 서로를 연결하도록 구성하여, 상호 보완할 수 있도록 구성할 수도 있다.
< 제3 응용 예 >
도 9는 액티브 본 발명의 제3 응용 예에 의한 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도이다. 도 10은 도 9에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.
도 9 및 10을 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다.
스위칭 박막 트랜지스터(ST)는 기판(SUB) 위에서, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부위에 배치되어 있다. 스위칭 박막 트랜지스터(ST)는, 스캔 신호에 응답하여 데이터 라인(DL)으로부터의 데이터 전압을 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 보조 용량(STG)에 공급함으로써, 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 게이트 라인(GL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 박막 트랜지스터(DT)는, 게이트 전압에 따라 화소의 유기발광 다이오드(OLE)에 흐르는 전류를 조절함으로써, 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기발광 다이오드(OLE)를 구동한다.
구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 층(DA), VDD 배선에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. VDD 배선은 화소 구동 전압(VDD)을 화소들에 공급한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기발광 층(OL)이 개재되어 있다. 캐소드 전극(CAT)은 기저 배선(VSS)에 연결된다.
좀 더 상세히 살펴보기 위해 도 10을 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치의 기판(SUB) 상에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 게이트 전극(SG, DG)이 배치되어 있다. 그리고 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 배치되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보도록 배치되어 있다. 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은 게이트 절연막(GI)을 관통하는 드레인 콘택 홀(DH)을 통해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 덮는 보호막(PAS)이 전체 표면에 적층되어 있다.
애노드 전극(ANO)의 영역에 해당하는 부분에 칼라 필터(CF)가 배치되어 있다. 칼라 필터(CF)는 가급적 넓은 면적을 갖는 것이 바람직하다. 예를 들어, 데이터 라인(DL), VDD 배선 및 전단의 게이트 라인(GL)의 많은 영역과 중첩하는 형상을 갖는 것이 바람직하다. 이와 같이 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 및 칼라 필터(CF)들이 배치된 기판의 표면은 평탄하지 못하고, 단차가 심하다. 유기발광 층(OL)은 평탄한 표면에 적층되어야 발광이 일정하고 고르게 발산될 수 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 평탄화 막(PAC) 혹은 오버코트 층(OC)을 기판 전면에 적층한다.
그리고 오버코트 층(OC) 위에 유기발광 다이오드(OLE)의 애노드 전극(ANO)이 배치되어 있다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.
애노드 전극(ANO)이 배치된 기판 위에서, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 그리고 각종 배선들(DL, GL, VDD)이 배치된 영역 위에 뱅크(BA)(혹은, 뱅크 패턴)가 배치되어 있다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO) 위에 유기발광 층(OL)이 적층되어 있다. 그리고 유기발광 층(OL) 위에 캐소드 전극(CAT)이 순차적으로 적층되어 있다. 유기발광 층(OL)이 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 도 10과 같은 구조를 갖는 유기발광 다이오드 표시장치는 아래 방향으로 발광하는 하부 발광(Bottom Emission) 표시 장치가 된다.
구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 애노드 전극(ANO) 전극 사이에는 보조 용량(혹은, 'Storage Capacitance') (STG)이 배치되어 있다. 보조 용량(STG)은 구동 박막 트랜지스터(DT)에 연결되어 스위칭 박막 트랜지스터(ST)에 의해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)에 인가되는 전압이 안정하게 유지되도록 한다.
상기와 같이 박막 트랜지스터 기판을 응용함으로써, 고품질의 능동형 표시장치를 구현할 수 있다. 특히, 더욱 우수한 구동 특성을 갖도록 하기 위해서, 박막 트랜지스터의 반도체 층을 금속 산화물 반도체 물질로 형성하는 것이 바람직하다.
금속 산화물 반도체 물질은 빛에 노출된 상태로 전압 구동될 경우 그 특성이 급격히 열화 되는 특성이 있다. 따라서, 반도체 층의 상부 및 하부에서 외부로부터 유입되는 빛을 차단할 수 있는 구조를 갖는 것이 바람직하다. 앞에서 설명한, 박막 트랜지스터 기판의 경우, 박막 트랜지스터는 바텀 게이트(Bottom Gate) 구조를 갖는 것이 바람직하다. 즉, 하부에서 유입되는 빛은 금속 물질인 게이트 전극(G)에 의해 어느 정도 차단할 수 있다.
이와 같이, 지금까지 평판 표시장치용 박막 트랜지스터 기판에는, 매트릭스 방식으로 배열된 다수 개의 화소 영역들이 배치된다. 또한, 각 단위 화소 영역들에는 적어도 하나 이상의 박막 트랜지스터가 배치된다. 즉, 기판 전체 영역에는 다수 개의 박막 트랜지스터들이 분포된 구조를 갖는다. 다수 개의 화소들 각각의 구조가 모두 동일한 목적으로 사용하고 동일한 품질과 성질을 가져야 하므로, 동일한 구조로 형성된다.
하지만, 경우에 따라서는 박막 트랜지스터들의 특성을 다르게 할 필요가 있을 수도 있다. 예를 들어, 유기발광 다이오드 표시장치의 경우, 하나의 화소 영역 내에 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)를 포함한다. 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)는 그 목적이 서로 다르므로, 요구하는 특성도 다르다. 이를 위해, 동일한 구조와 동일한 반도체 채널층을 갖되 크기를 달리하여 각각의 기능에 맞도록 설계할 수 있다. 또는 필요하다면, 보상 박막 트랜지스터를 더 구비하여, 기능이나 성능을 보완할 수 있다.
본 발명의 제3 응용 예를 설명하는 도 9 및 10에서는, 편의상, 유기발광 다이오드 표시장치의 박막 트랜지스터들(ST, DT)의 구조를 개략적으로만 도시하였다. 하지만, 본 발명의 제1 내지 제2 실시 예에서 설명한 제1 또는 제2 박막 트랜지스터들(T1, T2)의 구조를 적용할 수 있다. 예를 들어, 스위칭 박막 트랜지스터(ST)에는 산화물 반도체 층을 구비한 제2 박막 트랜지스터(T2)를 적용할 수 있다. 구동 박막 트랜지스터(DT)에는, 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 이와 같이, 제1 및 제2 박막 트랜지스터(T1, T2)들을 모두 구비하면서, 서로의 장점으로 상대 박막 트랜지스터의 단점을 상호 보완할 수 있다.
< 제4 응용 예 >
또 다른 경우로, 표시장치의 비 표시 영역에 구동 소자를 내장한 박막 트랜지스터 기판을 사용하기도 한다. 이하, 도 11 및 12를 참조하여, 구동 소자를 표시 패널에 직접 형성한 경우에 대하여 상세히 설명한다.
도 11은 본 발명의 제4 응용 예에 의한 유기발광 다이오드 표시장치의 개략적인 구조를 나타내는 평면 확대도이다. 도 12는 도 11에서 절취선 III-III'으로 자른 도면으로 본 발명의 제4 응용 예에 의한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다. 여기서는, 구동 소자를 내장한 평판 표시장치용 박막 트랜지스터 기판을 설명하는 것으로서, 표시 영역 내에 배치된 박막 트랜지스터 및 유기발광 다이오드에 대한 상세한 설명은 생략한다.
먼저, 도 11을 참조하여, 평면상에서의 구조에 대하여 설명한다. 본 발명의 제4 응용 예에 의한 게이트 구동부(GIP)를 내장한 유기발광 다이오드 표시장치는 영상 정보를 표시하는 표시 영역(AA)과, 표시 영역(AA)을 구동하기 위한 여러 소자들이 배치되는 비 표시 영역(NA)으로 구분된 기판(SUB)을 포함한다. 표시 영역(AA)에는 매트릭스 방식으로 배열된 복수 개의 화소 영역(PA)들이 정의된다. 도 11에서는 점선으로 화소 영역(PA)들을 표시하였다.
예를 들어, NxM 방식의 장방형으로 화소 영역(PA)들이 정의될 수 있다. 하지만, 반드시 이러한 방식에만 국한되는 것이 아니고, 다양한 방식으로 배열될 수도 있다. 각 화소 영역들이 동일한 크기를 가질 수도 있고, 서로 다른 크기를 가질 수도 있다. 또한, RGB(적녹청) 색상을 나타내는 세 개의 서브 화소를 하나의 단위로 하여, 규칙적으로 배열될 수도 있다. 가장 단순한 구조로 설명하면, 화소 영역(PA)들은 가로 방향으로 진행하는 복수 개의 게이트 라인(GL)들과 세로 방향으로 진행하는 복수 개의 데이터 라인(DL)들 및 VDD 배선들의 교차 구조로 정의할 수 있다.
화소 영역(PA)의 외주부에 정의된, 비 표시 영역(NA)에는 데이터 라인(DL)들에 화상 정보에 해당하는 신호를 공급하기 위한 데이터 구동부(혹은, Data Driving Integrated Circuit)(DIC)과, 게이트 라인(GL)들에 스캔 신호를 공급하기 위한 게이트 구동부(혹은, Gate Driving Integrated Circuit)(GIP)가 배치될 수 있다. 데이터 라인(DL)들 및 VDD 배선들의 개수가 많아지는, VGA급보다 더 높은 고 해상도의 경우에는, 데이터 구동부(DIC)는 기판(SUB)의 외부에 실장하고, 데이터 구동부(DIC) 대신에 데이터 접속 패드들이 배치될 수도 있다.
표시장치의 구조를 단순하게 하기 위해, 게이트 구동부(GIP)는, 기판(SUB)의 일측 부에 직접 형성하는 것이 바람직하다. 그리고 기판(SUB)의 최 외곽부에는 기저 전압(VSS)을 공급하는 VSS 배선이 배치된다. VSS 배선은 기판(SUB)의 외부에서 공급되는 기저 전압(Ground Voltage)을 인가받아, 데이터 구동부(DIC) 및 게이트 구동부(GIP)에 모두 기저 전압을 공급하도록 배치하는 것이 바람직하다. 예를 들어, VSS 배선은 기판(SUB)의 상부 측변에 별도로 실장하게 될 데이터 구동부(DIC)에 연결되고, 기판(SUB)의 좌측 및/또는 우측 변에 배치된 게이트 구동부(GIP)의 외측에서 기판을 감싸듯이 배치될 수 있다.
각 화소 영역(PA)에는 유기발광 다이오드 표시장치의 핵심 구성 요소들인 유기발광 다이오드와 유기발광 다이오드를 구동하기 위한 박막 트랜지스터들이 배치된다. 박막 트랜지스터들은 화소 영역(PA)의 일측 부에 정의된 박막 트랜지스터 영역(TA)에 배치될 수 있다. 유기발광 다이오드는 애노드 전극(ANO)과 캐소드 전극(CAT) 그리고 두 전극들 사이에 개재된 유기발광 층(OL)을 포함한다. 실제로 발광하는 영역은 애노드 전극(ANO)과 중첩하는 유기발광 층의 면적에 의해 결정된다.
애노드 전극(ANO)은 화소 영역(PA) 중에서 일부 영역을 차지하는 형상을 가지며, 박막 트랜지스터 영역(TA)에 배치된 박막 트랜지스터와 연결되어 있다. 애노드 전극(ANO) 위에 유기발광 층(OL)을 적층하는데, 애노드 전극(ANO)과 유기발광 층(OL)이 중첩된 영역이 실제 발광 영역으로 결정된다. 캐소드 전극(CAT)은 유기발광 층(OL) 위에서 적어도 화소 영역(PA)들이 배치된 표시 영역(AA)의 면적을 모두 덮도록 하나의 몸체로 형성한다.
캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 VSS 배선과 접촉한다. 즉, VSS 배선을 통해 캐소드 전극(CAT)에 기저 전압을 인가한다. 캐소드 전극(CAT)은 기저 전압을 인가받고, 애노드 전극(ANO)은 화상 전압을 인가받아, 그 사이의 전압차이에 의해 유기발광 층(OL)에서 빛이 발광하여 화상 정보를 표시한다.
도 12를 더 참조하여, 본 발명의 제4 응용 예에 의한 유기발광 다이오드 표시장치의 단면 구조를 더 상세히 설명한다. 기판(SUB) 위에 게이트 구동부(GIP)와 VSS 배선이 배치되는 비 표시 영역(NA), 그리고 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 및 유기발광 다이오드(OLE)가 배치되는 표시 영역(AA)이 정의된다.
게이트 구동부(GIP)는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 형성하는 과정에서 함께 형성한 박막 트랜지스터를 구비할 수 있다. 화소 영역(PA)에 배치된 스위칭 박막 트랜지스터(ST)는 게이트 전극(SG), 게이트 절연막(GI), 채널 층(SA), 소스 전극(SS) 및 드레인 전극(SD)을 포함한다. 또한, 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG), 게이트 절연막(GI), 채널 층(DA), 소스 전극(DS) 및 드레인 전극(DD)을 포함한다.
박막 트랜지스터들(ST, DT) 위에는 보호막(PAS)과 평탄화 막(PL)이 연속으로 적층되어 있다. 평탄화 막(PL) 위에는 화소 영역(PA) 내의 일정 부분만을 차지하는 고립된 장방형의 애노드 전극(ANO)이 배치되어 있다. 애노드 전극(ANO)은 보호막(PAS) 및 평탄화막(PL)을 관통하는 콘택홀을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 접촉한다.
애노드 전극(ANO)이 형성된 기판 위에는 발광 영역을 정의하는 뱅크(BA)가 배치되어 있다. 뱅크(BA)는, 애노드 전극(ANO)의 대부분을 노출하는 형상을 갖는다. 뱅크(BA) 패턴에 의해 노출된 애노드 전극(ANO) 위에는 유기발광 층(OL)이 적층되어 있다. 뱅크(BA)와 유기발광 층(OL) 위에는 투명 도전 물질로 이루어진 캐소드 전극(CAT)이 적층되어 있다. 이로써, 애노드 전극(ANO), 유기발광 층(OL) 및 캐소드 전극(CAT)을 포함하는 유기발광 다이오드(OLE)가 배치된다.
유기발광 층(OL)이 백색광을 발현하고, 별도로 형성한 칼라 필터(CF)로 색상을 표현하도록 할 수 있다. 이 경우, 유기발광 층(OL)은 적어도 표시 영역(AA)을 모두 덮도록 적층하는 것이 바람직하다.
캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 VSS 배선과 접촉하도록 표시 영역(AA) 및 비 표시 영역(NA)에 걸쳐 덮고 있는 것이 바람직하다. 이로써, VSS 배선을 통해 캐소드 전극(CAT)에 기저 전압을 인가할 수 있다.
한편, VSS 배선은 게이트 전극(G)과 동일한 물질로 동일한 층에 형성할 수 있다. 이 경우, VSS 배선을 덮는 보호막(PAS) 및 게이트 절연막(GI)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다. 다른 방법으로, VSS 배선은 소스-드레인(SS-SD, DS-DD) 전극과 동일한 물질로 동일한 층에 형성할 수도 있다. 이 경우, VSS 배선은 보호막(PAS)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다.
본 발명의 제4 응용 예를 설명하는 도 11 및 12에서는, 편의상, 유기발광 다이오드 표시장치의 박막 트랜지스터들(ST, DT) 및 게이트 구동 소자(GIP)의 박막 트랜지스터 구조를 개략적으로만 도시하였다. 본 발명의 제1 내지 제2 실시 예에서 설명한 제1 또는 제2 박막 트랜지스터들(T1, T2)의 구조를 적용할 수 있다. 예를 들어, 스위칭 박막 트랜지스터(ST)에는 산화물 반도체 층을 구비한 제2 박막 트랜지스터(T2)를 적용할 수 있다. 구동 박막 트랜지스터(DT)에는, 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 그리고 게이트 구동부(GIP)에는 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 필요하다면, 게이트 구동부(GIP)에는 P-MOS 형과 N-MOS 형을 모두 구비한 C-MOS 형 박막 트랜지스터를 구비할 수도 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져 야만 할 것이다.
GL: 게이트 라인 PAS: 보호막
DL: 데이터 라인 VDD: 화소 구동 전압, VDD 배선
PA: 화소 영역 T: 박막 트랜지스터
AA: 표시 영역 NA: 비 표시 영역
G: 게이트 전극 A: 반도체 층
S: 소스 전극 D: 드레인 전극
GI: 게이트 절연막 ILD: 중간 절연막

Claims (12)

  1. 다결정 반도체를 가지며 기판 위에 배치된 제1 박막 트랜지스터; 및
    산화물 반도체를 가지며 상기 제1 박막 트랜지스터 상에 배치된 제2 박막 트랜지스터를 포함하고,
    상기 제2 박막 트랜지스터가 상기 제1 박막 트랜지스터의 적어도 일부와 중첩되고,
    상기 제1 박막 트랜지스터는
    상기 기판을 덮는 제1 버퍼층 상에 배치되고, 상기 다결정 반도체를 갖는 제1 반도체 패턴;
    상기 제1 반도체 패턴 위에 배치된 제1 게이트;
    상기 제1 반도체 패턴과 상기 제1 게이트 사이에 배치된 제1 게이트 절연막;
    상기 제1 게이트와 상기 제1 반도체 패턴을 덮도록 상기 제1 게이트 절연막 상에 배치된 중간 절연막;
    상기 중간 절연막을 관통하는 콘택홀들을 통해 상기 제1 반도체 패턴과 접촉되는 제1 소스 및 제1 드레인; 및
    상기 제1 소스 및 상기 제1 드레인을 덮도록 상기 중간 절연막 상에 배치된 제2 버퍼층을 포함하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 제2 박막 트랜지스터는
    상기 제2 버퍼층 상에 배치된 제2 게이트;
    상기 제2 게이트를 덮도록 상기 제2 버퍼층 상에 배치되는 제2 게이트 절연막;
    상기 제2 게이트와 중첩되도록 상기 제2 게이트 절연막 상에 배치되고 상기 산화물 반도체를 갖는 제2 반도체 패턴;
    상기 제2 반도체 패턴을 덮는 에치 스토퍼층;
    상기 에치 스토퍼층을 관통하는 콘택홀들을 통해 상기 제2 반도체 패턴과 접촉되는 제2 소스 및 제2 드레인; 및
    상기 제2 소스 및 상기 제2 드레인을 덮도록 상기 에치 스토퍼층 상에 배치된 보호막을 포함하는 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 중간 절연막을 사이에 두고 중첩된 제1 전극 및 제2 전극으로 구성된 제1 커패시터;
    상기 제2 버퍼층을 사이에 두고 중첩된 상기 제2 전극과 제4 전극으로 구성된 제2 커패시터; 및
    상기 중간 절연막을 관통하는 콘택홀을 통해 상기 제1 전극에 접촉되는 제3 전극을 더 포함하는 박막 트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 제2 게이트 절연막과 상기 에치 스토퍼층을 관통하는 콘택홀을 통해 상기 제4 전극에 접촉되는 제5 전극; 및
    상기 보호막을 관통하는 콘택홀을 통해 상기 제5 전극에 접촉되는 화소 전극을 더 포함하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 제2 박막 트랜지스터는,
    상기 제2 버퍼층 상에 배치되고 상기 산화물 반도체를 갖는 제2 반도체 패턴;
    상기 제2 반도체 패턴 위에 배치된 제2 게이트;
    상기 제2 반도체 패턴과 상기 제2 게이트 사이에 배치된 제2 게이트 절연막;
    상기 제2 게이트와 상기 제2 반도체 패턴을 덮도록 상기 제2 버퍼층 상에 배치된 제2 중간 절연막;
    상기 제2 중간 절연막을 관통하는 콘택홀들을 통해 상기 제2 반도체 패턴과 접촉되는 제2 소스 및 제2 드레인; 및
    상기 제2 소스 및 상기 제2 드레인을 덮도록 상기 제2 중간 절연막 상에 배치된 보호막을 포함하고,
    상기 제2 소스 및 제2 드레인 중 어느 하나가 상기 제1 소스 및 상기 제1 드레인 중 어느 하나에 연결되는 박막 트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 보호막 상에 형성된 화소 전극;
    상기 중간 절연막을 사이에 두고 중첩된 제1 전극 및 제2 전극으로 구성된 제1 커패시터; 및
    상기 제2 버퍼층, 상기 제2 중간 절연막, 및 상기 보호막을 사이에 두고 중첩된 상기 제2 전극과 상기 화소 전극으로 구성된 제2 커패시터를 더 포함하는 박막 트랜지스터 기판.
  7. 제 6 항에 있어서,
    상기 중간 절연막을 관통하는 콘택홀을 통해 상기 제1 전극에 접촉되는 제3 전극; 및
    상기 제2 버퍼층과 상기 제2 중간 절연막을 관통하는 콘택홀을 통해 상기 제3 전극에 접촉되는 제4 전극을 더 포함하고,
    상기 화소 전극이 상기 보호막을 관통하는 콘택홀을 통해 상기 제4 전극에 접촉되는 박막 트랜지스터 기판.
  8. 입력 영상을 표시하는 표시패널;
    상기 표시패널에 데이터를 기입하는 표시패널 구동 회로를 포함하고,
    상기 표시패널은,
    다결정 반도체를 가지며 기판 위에 배치된 제1 박막 트랜지스터; 및
    산화물 반도체를 가지며 상기 제1 박막 트랜지스터 상에 배치된 제2 박막 트랜지스터를 포함하고,
    상기 제2 박막 트랜지스터가 상기 제1 박막 트랜지스터의 적어도 일부와 중첩되고,
    상기 제1 박막 트랜지스터는
    상기 기판을 덮는 제1 버퍼층 상에 배치되고, 상기 다결정 반도체를 갖는 제1 반도체 패턴;
    상기 제1 반도체 패턴 위에 배치된 제1 게이트;
    상기 제1 반도체 패턴과 상기 제1 게이트 사이에 배치된 제1 게이트 절연막;
    상기 제1 게이트와 상기 제1 반도체 패턴을 덮도록 상기 제1 게이트 절연막 상에 배치된 중간 절연막;
    상기 중간 절연막을 관통하는 콘택홀들을 통해 상기 제1 반도체 패턴과 접촉되는 제1 소스 및 제1 드레인; 및
    상기 제1 소스 및 상기 제1 드레인을 덮도록 상기 중간 절연막 상에 배치된 제2 버퍼층을 포함하는 표시장치.
  9. 제 8 항에 있어서,
    상기 제2 박막 트랜지스터는
    상기 제2 버퍼층 상에 배치된 제2 게이트;
    상기 제2 게이트를 덮도록 상기 제2 버퍼층 상에 배치되는 제2 게이트 절연막;
    상기 제2 게이트와 중첩되도록 상기 제2 게이트 절연막 상에 배치되고 상기 산화물 반도체를 갖는 제2 반도체 패턴;
    상기 제2 반도체 패턴을 덮는 에치 스토퍼층;
    상기 에치 스토퍼층을 관통하는 콘택홀들을 통해 상기 제2 반도체 패턴과 접촉되는 제2 소스 및 제2 드레인; 및
    상기 제2 소스 및 상기 제2 드레인을 덮도록 상기 에치 스토퍼층 상에 배치된 보호막을 포함하는 표시장치.
  10. 제 9 항에 있어서,
    상기 중간 절연막을 사이에 두고 중첩된 제1 전극 및 제2 전극으로 구성된 제1 커패시터;
    상기 제2 버퍼층을 사이에 두고 중첩된 상기 제2 전극과 제4 전극으로 구성된 제2 커패시터;
    상기 중간 절연막을 관통하는 콘택홀을 통해 상기 제1 전극에 접촉되는 제3 전극;
    상기 제2 게이트 절연막과 상기 에치 스토퍼층을 관통하는 콘택홀을 통해 상기 제4 전극에 접촉되는 제5 전극; 및
    상기 보호막을 관통하는 콘택홀을 통해 상기 제5 전극에 접촉되는 화소 전극을 더 포함하는 표시장치.
  11. 제 8 항에 있어서,
    상기 제2 박막 트랜지스터는,
    상기 제2 버퍼층 상에 배치되고 상기 산화물 반도체를 갖는 제2 반도체 패턴;
    상기 제2 반도체 패턴 위에 배치된 제2 게이트;
    상기 제2 반도체 패턴과 상기 제2 게이트 사이에 배치된 제2 게이트 절연막;
    상기 제2 게이트와 상기 제2 반도체 패턴을 덮도록 상기 제2 버퍼층 상에 배치된 제2 중간 절연막;
    상기 제2 중간 절연막을 관통하는 콘택홀들을 통해 상기 제2 반도체 패턴과 접촉되는 제2 소스 및 제2 드레인; 및
    상기 제2 소스 및 상기 제2 드레인을 덮도록 상기 제2 중간 절연막 상에 배치된 보호막을 포함하고,
    상기 제2 소스 및 제2 드레인 중 어느 하나가 상기 제1 소스 및 상기 제1 드레인 중 어느 하나에 연결되는 표시장치.
  12. 제 11 항에 있어서,
    상기 보호막 상에 형성된 화소 전극;
    상기 중간 절연막을 사이에 두고 중첩된 제1 전극 및 제2 전극으로 구성된 제1 커패시터;
    상기 제2 버퍼층, 상기 제2 중간 절연막, 및 상기 보호막을 사이에 두고 중첩된 상기 제2 전극과 상기 화소 전극으로 구성된 제2 커패시터;
    상기 중간 절연막을 관통하는 콘택홀을 통해 상기 제1 전극에 접촉되는 제3 전극; 및
    상기 제2 버퍼층과 상기 제2 중간 절연막을 관통하는 콘택홀을 통해 상기 제3 전극에 접촉되는 제4 전극을 더 포함하고,
    상기 화소 전극이 상기 보호막을 관통하는 콘택홀을 통해 상기 제4 전극에 접촉되는 표시장치.
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