KR102563778B1 - 박막트랜지스터 및 이를 구비한 표시장치 - Google Patents

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Abstract

본 발명에 따른 박막트랜지스터는 기판 위에 배치된 다결정반도체를 구비하는 제1박막트랜지스터 및 상기 제1트랜지스터 상부에 배치되고 산화물반도체를 구비하는 제2박막트랜지스터로 구성되는데, 제1박막트랜지스터는 기판 위에 배치된 제1반도체층, 상기 제1반도체층 위에 적층된 제1절연층, 상기 제1절연층 위에 배치된 제1게이트전극, 상기 게이트전극이 배치된 제1절연층 위에 적층된 제2절연층, 상기 제2절연층 위에 배치되어 제1반도체층과 접속하는 제1소스전극 및 드레인전극을 포함하고, 제2박막트랜지스터는 상기 제2절연층 위에 배치된 제2소스전극, 드레인전극, 상기 제2절연층 위에 배치되어 제2소스전극 및 드레인전극과 접속되는 제2반도체층을 포함한다.

Description

박막트랜지스터 및 이를 구비한 표시장치{THIN FILM TRANSISTOR AND DISPLAY DEVICE HAVING THEREOF}
본 발명은 박막트랜지스터에 관한 것으로, 특히 면적을 감소할 수 있는 박막트랜지스터 및 이를 구비한 표시장치에 관한 것이다.
정보화사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube)을 대체하는 얇고 가벼우면서도 대면적이 가능한 평판표시장치(Flat Panel Display Device)로 급속히 변화해 왔다. 평판표시장치에는 액정표시장치(Liquid Crystal Display Device), 유기전계발광 표시장치(Organic Light Emitting Display Device), 전기영동 표시장치(Electrophoretic Display Device) 등이 있다.
이중에서, 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하며, 유기전계발광 표시장치는 복수의 화소 각각에 형성된 유기발광층에 인가되는 전류를 데이터에 따라 조절하여 화상을 표시한다. 유기전계발광 표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 이러한 유기전계발광 표시장치는 패시브 매트릭스타입과 액티브 매트릭스타입으로 구분된다.
상기 액티브 매트릭스타입으로 구동하는 표시장치는 화소에 박막트랜지스터를 구비한다. 이러한 표시장치를 휴대용 기기에 적용하기 위해서는 저소비 전력이 요구된다. 그러나 현재 모바일기기에 적용되고 있는 박막트랜지스터의 소비전력을 더 줄이는데에 한계가 있다.
또한, 박막트랜지스터는 화상이 구현되는 화소에 배치되므로, 박막트랜지스터에 의해 표시장치의 개구율이 저하된다. 이러한 개구율 저하를 방지하기 위해서는 박막트랜지스터의 면적을 감소해야 하지만, 박막트랜지스터의 면적을 감소시키는데 한계가 있었다.
또한, 표시장치의 더미영역의 회로구동부에 박막트랜지스터를 적용하는 경우, PMOS 박막트랜지스터 및 NMOS 박막트랜지스터로 이루어진 CMOS 박막트랜지스터를 사용해야만 하므로, 더미영역에 형성되는 CMOS 박막트랜지스터의 면적을 감소시키는데에는 한계가 있었으며, 이러한 한계로 인해 근래 각광을 받고 있는 좁은 베젤(narrow bezel)의 구현이 불가능하게 되었다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 2개의 박막트랜지스터를 수직으로 적층함으로써 박막트랜지스터의 면적을 최소화할 수 있는 박막트랜지스터 및 이를 구비한 표시장치를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명에 따른 박막트랜지스터는 기판 위에 배치된 다결정반도체를 구비하는 제1박막트랜지스터 및 상기 제1트랜지스터 상부에 배치되고 산화물반도체를 구비하는 제2박막트랜지스터로 구성된다.
제1박막트랜지스터는 기판 위에 배치된 제1반도체층, 상기 제1반도체층 위에 적층된 제1절연층, 상기 제1절연층 위에 배치된 제1게이트전극, 상기 제1게이트전극이 배치된 제1절연층 위에 적층된 제2절연층, 상기 제2절연층 위에 배치되어 제1반도체층과 접속하는 제1소스전극 및 드레인전극으로 구성된다.
제2박막트랜지스터는 상기 제2절연층 위에 배치된 제2소스전극, 드레인전극, 상기 제2절연층 위에 배치되어 제2소스전극 및 드레인전극과 접속되는 제2반도체층으로 구성된다.
상기 제1박막트랜지스터 및 제2박막트랜지스터는 게이트전극을 공유한다. 또한, 상기 제1박막트랜지스터 및 제2박막트랜지스터는 드레인전극을 공유하여 제1박막트랜지스터 및 제2박막트랜지스터가 전기적으로 접속된다.
또한, 상기 제2소스전극과 제2반도체층 사이 및 제2반도체층과 드레인전극 사이에는 도체화된 산화물반도체로 구성된 연결배선이 배치된다.
상기 제1박막트랜지스터의 제1반도체층은 다결정반도체층이고 제2박막트랜지스터의 제2반도체층은 산화물반도체층이다.
이러한 구조의 박막트랜지스터는 유기전계발광 표시장치, 액정표시장치, 전기영동 표시장치에 적용된다.
본 발명에서는 수직으로 제1박막트랜지스터 및 제2박막트랜지스터를 배치하므로, 박막트랜지스터의 면적을 감소시킬 수 있게 된다. 또한, 제1박막트랜지스터의 반도체층이 다결정실리콘(p-Si)과 같은 다결정 반도체물질로 구성되므로 박막트랜지스터의 전자이동도가 높고 신뢰성이 우수하게 되며, 제1박막트랜지스터의 반도체층이 산화물 반도체물질로 구성되므로 오프전류를 감소시킬 수 있게 된다.
그리고, 본 발명에서는 도체화된 산화물반도체로 이루어진 연결배선을 제2박막트랜지스터의 소스전극과 반도체층 및 드레인전극과 반도체층 사이에 배치함으로써 오프셋 발생에 의해 박막트랜지스터의 전류구동능력을 저하를 방지할 수 있고 기생용량(Cgs)을 최소화할 수 있게 된다.
도 1은 본 발명의 제1실시예에 따른 박막트랜지스터의 구조를 나타내는 단면도.
도 2a-도 2e는 발명의 제1실시예에 따른 박막트랜지스터의 제조방법을 나타내는 도면.
도 3은 본 발명의 제2실시예에 따른 박막트랜지스터의 구조를 나타내는 단면도.
도 4는 본 발명의 박막트랜지스터를 구비한 표시장치의 구조를 나타내는 단면도.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들에 대해 설명한다.
본 발명에서는 다결정 반도체물질과 산화물 반도체물질로 구성된 박막트랜지스터를 제공한다. 다결정 반도체물질은 전자이동도가 높아(100㎠/Vs 이상) 에너지 소비전력이 낮고 신뢰성이 우수하므로, 게이트구동부, 멀티플렉서(MUX) 등의 구동회로에 적용하거나 유기전계발광 표시장치의 화소내의 구동소자로 주로 적용된다. 또한, 산화물 반도체물질은 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막트랜지스터에 적합하다. 또한, 오프전류가 작으므로 화소의 전압유지기간이 길어서 저속구동 및/또는 저소비전력을 요구하는 표시장치에 적합하다.
이와 같이, 본 발명은 서로 다른 두 종류의 반도체물질을 갖는 박막트랜지스터를 적용함으로써, 기존의 표시장치에 비하여 소비전력을 현저히 낮출 수 있다. 또한, 본 발명에서는 박막트랜지스터 내의 반도체 층들을 수직으로 중첩함으로써 박막트랜지스터의 면적을 최소화할 수 있으며, 박막트랜지스터가 표시장치에 적용되는 경우 화소의 개구율 저하없이 표시장치의 소비전력을 낮출 수 있게 된다.
또한, 본 발명에서는 다결정 반도체물질로 이루어진 P형 박막트랜지스터와 산화물 반도체물질로 이루어진 N형 박막트랜지스터로 구성된 CMOS 박막트랜지스터를 형성하여, 표시장치의 회로부 등에 배치한다. 특히, 본 발명에서는 P형 박막트랜지스터 및 N형 박막트랜지스터를 동일 평면상에 서로 인접하도록 배치하는 것이 아니라 적층구조로 배치함으로써 CMOS 박막트랜지스터의 면적을 대폭 감소시킬 수 있게 되며, 따라서 표시장치의 더미영역 등의 회로부에 CMOS 박막트랜지스터를 적용하는 경우 표시장치의 더미영역의 면적을 감소시킴으로써 좁은 베젤(narrow bezel)의 구현이 가능하게 된다.
다결정 반도체물질로 반도체층을 형성하는 경우, 불순물 주입공정 및 고온 열처리공정을 필요로 한다. 반면에, 산화물 반도체물질로 반도체층을 형성하는 경우에는 상대적으로 낮은 온도에서 공정을 수행한다. 따라서, 가혹한 조건에서 공정을 수행하는 다결정 반도체층을 먼저 형성한 후, 산화물 반도체층을 나중에 형성하는 것이 바람직하다.
도 1은 본 발명의 제1실시예에 따른 박막트랜지스터의 구조를 나타내는 단면도이다. 이때, 이 구조의 박막트랜지스터는 제1반도체층(111) 및 제2반도체층(118)이 수직(z축)으로 중첩된 제1박막트랜지스터 및 제2박막트랜지스터를 포함한다.
상기 제1박막트랜지스터는 제1반도체층(111), 게이트전극(112), 제1소스전극(114), 드레인전극(116)을 포함한다. 제1소스전극(114)과 드레인전극(116)은 제1반도체층(111)에 오믹컨택된다.
제2박막트랜지스터는 제2반도체층(118), 게이트전극(112), 제2소스전극(115), 드레인전극(116)을 포함한다. 제2소스전극(115)과 드레인전극(116)은 제2반도체층(118)과 오믹컨택된다. 따라서, 제1박막트랜지스터 및 제2박막트랜지스터는 게이트전극(112)을 공유한다.
상기 제1반도체층(111)은 다결정실리콘(p-Si)과 같은 다결정 반도체물질을 포함한다. 이때, 상기 제1반도체층(111)은 비정질실리콘(a-Si)을 적층한 후, 저온 다결정실리콘(Low Temperature Poly-Silicon)공법에 의해 형성될 수 있다. 상기 저온 다결정 박막트랜지스터는 전자이동도가 높고 신뢰성이 우수한 장점이 있다.
상기 제2반도체층(118)은 산화물 반도체물질을 포함한다. 상기 제2반도체층(118)은 IGZO(IndiumGallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO0(Indium Zinc Oxide)로 이루어진 일군으로부터 선택된 적어도 하나의 산화물 반도체물질로 구성된다. 이러한 산화물 박막트랜지스터는 오프전류(Off-Current)가 낮다. 예를 들어, 산화물 박막트랜지스터를 유기전계발광 표시장치의 화소의 스위치소자로 적용하면, 누설전류로 인한 구동박막트랜지스터의 게이트-소스전위가 감소하는 것을 방지할 수 있다. 또한, 상기 산화물 박막트랜지스터는 오프전류가 낮기 때문에 화소전압의 강하를 최소화함으로써 화소의 스토리지용량을 낮출 수 있을 뿐만 아니라 소비 전력을 낮출 수 있게 된다.
본 발명에서는 하나의 박막트랜지스터에 다결정반도체의 장점과 산화물 반도체의 장점을 구현하기 위하여 박막트랜지스터에 제1반도체층(111)과 제2반도체층(118)을 형성한다.
상기 제1반도체층(111)과 제2반도체층(118)은 절연층(124,126)과 게이트전극(112)을 사이에 두고 수직(z축)으로 적층된다.
상기 기판(110)의 위에는 버퍼층(122)이 적층된다. 그러나, 상기 버퍼층(122)은 생략될 수 있다. 상기 버퍼층(122)은 단일층으로 구성될 수도 있고 복수의 층으로 구성될 수 있다. 도면에는 도시하지 않았지만, 상기 버퍼층(122)의 하부에는 차광층이 형성되어 제1반도체층(111)으로 입사되는 광을 차단한다. 이러한 광차단에 의해 제1반도체층(111)에 광이 조사되어 광전효과에 의해 누설전류가 발생하는 것을 방지할 수 있게 된다. 상기 버퍼층(122)은 SiO2나 SiNx와 같은 무기절연물질로 형성될 수 있다.
상기 버퍼층(122) 위에는 제1반도체층(111)이 형성된다. 상기 제1반도체층(111)은 채널영역(111a), 상기 채널영역(111a) 양측에 배치된 소스영역(111b) 및 드레인영역(111c)을 포함한다. 상기 채널영역(111a)은 게이트전극(112)과 중첩되는 영역이며, 소스영역(111b) 및 드레인영역(111c)은 불순물이 도핑된 영역이다.
제1반도체층(111)이 형성된 기판(110) 위의 버퍼층(122)에는 제1절연층(124)이 적층되어 상기 제1반도체층(111)을 덮는다. 이때, 상기 제1절연층(124)은 SiNx 또는 SiO2을 약 1000-1500Å의 두께로 형성할 수 있다.
또한, 제1절연층(124) 위에는 게이트전극(112)이 배치된다. 이때, 상기 게이트전극(112)은 제1절연층(124)을 사이에 두고 제1반도체층(111)과 중첩된다. 상기 게이트전극(112)이 형성된 제1절연층(124) 위에는 제2절연층(126)이 적층된다. 상기 제2절연층(126)은 SiNx의 단일층 또는 SiNx와 SiO2로 구성된 복수의 층으로 구성될 수 있다.
상기 제2절연층(126) 위에는 산화물 반도체물질로 이루어진 제2반도체층(118)이 배치되고 그 위에 SiNx의 또는 SiO2와 같은 무기절연물질로 구성된 제3절연층(134)이 배치된다. 이때, 상기 제2반도체층(118)은 제1절연층(124), 게이트전극(112) 및 제2절연층(126)을 사이에 두고 제1반도체층(111)과 중첩된다.
또한, 제2절연층(126) 위에는 제1소스전극(114), 제2소스전극(115) 및 드레인전극(116)이 배치된다. 상기 제1소스전극(114)은 제1절연층(124) 및 제2절연층(126)에 형성된 제1컨택홀(127a)을 통해 제1반도체층(111)에 연결되며, 드레인전극(116)은 제1절연층(124) 및 제2절연층(126)에 형성된 제2컨택홀(127b)을 통해 제1반도체층(111)에 연결된다. 또한, 상기 제2소스전극(115)은 제1연결배선(119a)를 통해 제2반도체층(118)의 측면과 접속되며, 상기 드레인전극(116)은 제2연결배선(119b)를 통해 제2반도체층(118)의 측면과 접속된다.
즉, 제1소스전극(114) 및 제2소스전극(115)은 각각 제1반도체층(111) 및 제2반도체층(118)에 일대일로 접속되는데 반해, 하나의 드레인전극(116)은 제1반도체층(111) 및 제2반도체층(118)에 접속된다. 이때, 드레인전극(116)을 제1드레인전극 및 제2드레인전극의 2개의 전극으로 구성하고, 제1드레인전극은 제1반도체층(111)에 접속하고 제2드레인전극은 제2반도체층(118)에 접속할 수도 있다. 이때, 상기 제1드레인전극과 제2드레인전극은 제1박막트랜지스터 및 제2박막트랜지스터를 연결하는 링크라인에 의해 전기적으로 접속될 수 있다.
이와 같이, 본 발명에서는 드레인전극(116)이 제1반도체층(111) 및 제2반도체층(118)에 접속됨으로써 제1박막트랜지스터와 제2박막트랜지스터가 드레인전극(116)을 공유하며, 이 공유된 드레인전극(116)에 의해 제1박막트랜지스터 및 제2박막트랜지스터가 전기적으로 연결된다.
상기 연결배선(119a,119b)은 도체화된 산화물반도체층으로, 제2절연층(126)상에 배치되어 제2반도체층(118)과 동일 레벨을 형성한다. 상기 연결배선(119a,119b)은 제2반도체층(118)과 동일 반도체물질로 형성될 수 있다. 즉, 제2반도체층(118)을 패터닝한 후, 제2반도체층(118)의 상부에 레지스트패턴을 배치하여 제2반도체층(118)의 일부 영역을 블로킹한 상태에서 Ar이나 AF6 등과 같은 가스를 주입하여 산화물 반도체물질에 포함된 산소를 외부로 배출함으로써 가스에 의해 주입된 영역을 도체화함으로써 상기 연결배선(119a,119b)을 형성한다.
상기 제1연결배선(119a)는 제2소스전극(115) 상부, 제2소스전극(115)과 제2반도체층(118) 사이 영역에 형성되어 제2소스전극(115)을 제2반도체층(118)에 접속하며, 제2연결배선(119b)은 드레인전극(116) 상부, 드레인전극(116)과 제2반도체층(118) 사이 영역에 형성되어 드레인전극(116)을 제2반도체층(118)에 접속한다. 또한, 상기 연결배선(119a,119b)은 제1소스전극(114) 상부에도 형성될 수 있다.
이와 같이, 제1연결배선(119a)이 제2소스전극(115)과 제2반도체층(118) 사이 영역에 배치되고 제2연결배선(119b)이 드레인전극(116)과 제2반도체층(118) 사이 영역에 배치됨으로써 다음과 같은 효과를 얻을 수 있다.
상기 구조와는 달리 제2절연층(126) 위에 별도의 절연층을 형성한 후, 제2소스전극(115)을 상기 절연층 위에 제2반도체층과 중첩되도록 형성할 수 있다. 이 경우 별도의 절연층에 형성된 컨택홀을 통해 제2소스전극(115)이 제2반도체층(118)과 접속된다. 또한, 드레인전극(116)을 제1박막트랜지스터와 제2박막트랜지스터가 공유하지 않고 제2박막트랜지스터용 드레인전극을 별도의 절연층에 배치한 후 컨택홀을 통해 제2반도체층(118)과 접속시킬 수 있다.
이러한 구조의 경우, 연결배선(119a,119b)이 없이 제2소스전극 및 별도의 제2드레인전극이 제2반도체층(118) 상부에 중첩되도록 배치되어 제2반도체층(118)에 직접 접속되므로, 제2소스전극(115)과 제2반도체층(118) 사이 및 드레인전극(116)과 제2반도체층(118) 사이에 도체화된 산화물반도체로 구성된 연결배선(119a,119b)과 같은 도전층이 배치되지 않게 된다.
따라서, 도전층에 의해 오버랩되지 않은 영역의 제2반도체층(118)에 오프셋(offset)이 발생하게 되는데, 이러한 오프셋은 박막트랜지스터의 전류구동능력을 저하시키는 원인이 된다. 또한, 제2절연층(126) 위에 별도의 절연층을 형성하고 제2소스전극(115) 및 제2드레인전극을 상기 절연층 위에 제2반도체층과 중첩되도록 배치하는 경우, 제2소스전극(115) 및 제2드레인전극이 게이트전극(112)과 오버랩됨에 따라 기생용량(Cgs)이 증가하는 문제도 있었다.
그러나, 본 발명에서는 도체화된 산화물반도체로 이루어진 제1연결배선(119a)이 제2소스전극(115)과 제2반도체층(118) 사이 영역에 배치되고 제2연결배선(119b)이 드레인전극(116)과 제2반도체층(118) 사이 영역에 배치하므로, 오프셋 발생에 의한 박막트랜지스터의 전류구동능력을 저하를 방지할 수 있으며, 기생용량(Cgs)을 최소화할 수 있게 된다.
제1박막트랜지스터 및 제2박막트랜지스터는 도핑되는 불순물에 따라 PMOS, NMOS 또는 CMOS로 구현될 수 있다. 제1박막트랜지스터 및 제2박막트랜지스터는 화소내의 스위치소자 또는 구동소자로 적용될 수 있으며, 화소에 데이터를 기입하기 위한 구동회로에 적용될 수 있다. 제1박막트랜지스터는 PMOS 트랜지스터로, 제2박막트랜지스터는 NMOS로 구현될 수 있다. 이 경우, 제1박막트랜지스터 및 제2박막트랜지스터는 멀티플렉서의 스위치소자로 활용될 수 있고 구동회로 내의 다른 스위치소자로 활용될 수도 있다.
도 2a-도 2e는 상기 구조의 박막트랜지스터 제조방법을 나타내는 도면이다.
우선, 도 2a에 도시된 바와 같이, 유리나 플라스틱과 같은 투명한 물질로 이루어진 기판(110) 위에 버퍼층(122)을 형성한 후 그 위에 제1반도체층(111)을 형성한다. 도면에는 도시되지 않았지만, 상기 제1반도체층(111) 하부의 상기 기판(100)에 금속으로 이루어진 차광층을 형성할 수도 있다.
상기 버퍼층(122)은 Si02나 SiNx 등의 무기물질을 CVD(Chemical Vapor Deposition)법에 의해 적층함으로써 형성된다. 또한, 제1반도체층(111)은 비정질실리콘(a-Si)을 증착하고, 탈수소화공정, 이온도핑(ion dopping)공정, 결정화공정을 순차적으로 실시하여 다결정실리콘으로 결정화한 후, 포토마스크공정에 의해 패터닝함으로써 형성된다.
이어서, 기판(110) 전체에 걸쳐서 SiO2나 SiNx와 같은 무기절연물질을 적층하여 제1절연층(124)을 형성한 후 그 위에 Cu, Mo, Ti, Al, Al합금과 같은 금속을 스퍼터링(sputtering)법에 의해 적층한 후 포토공정에 의해 패터닝하여 게이트전극(112)을 형성한다.
그 후, 도 2b에 도시된 바와 같이, 상기 게이트전극(112)을 마스크로 하여 제1반도체층(111)에 대하여 N+이온의 도핑, 애싱(ahsing), LDD도핑을 수행하여 게이트전극(112)의 하부에 채널영역(111a)을 형성하고 상기 채널영역(111a)의 양측에 소스영역(111b) 및 드레인영역(111c)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 기판(110) 전체에 걸쳐 제2절연막(126)을 적층한 후, 제1절연층(124) 및 제2절연층(126)을 패터닝하여 제1반도체층(111)의 소스영역(111b) 및 드레인영역(111c)이 노출되는 컨택홀(127a,127b)을 형성한다.
그 후, 상기 제2절연층(126) 위에 Cu, Mo, Ti, Al, Al합금과 같은 금속을 스퍼터링(sputtering)법에 의해 적층한 후 포토공정에 의해 패터닝하여, 제1소스전극(114), 제2소스전극(115) 및 드레인전극(116)을 형성한다. 이때, 상기 제1소스전극(114) 및 드레인전극(116)은 제1절연층(124) 및 제2절연층(126)을 통해 각각 제1반도체층(111)의 소스영역(111b) 및 드레인영역(111c)과 접속된다.
이어서, 제1소스전극(114), 제2소스전극(115) 및 드레인전극(116)이 형성된 제2절연층(126) 위에 IGZO, IGO 및 IZO 등의 산화물반도체를 CVD법으로 적층하여 패터닝하여 제1소스전극(114). 제2소스전극(115), 드레인전극(116)의 상면과 측면, 제2소스전극(115), 드레인전극(116) 사이의 영역에 반도체패턴(118a)을 형성한다.
그 후, 도 2d에 도시된 바와 같이, SiNx나 SiO2와 같은 무기절연물질을 적층하고 패터닝하여 반도체패턴(118a) 위에 제3절연층(134)을 형성한 후, 상기 제3절연층(134)에 의해 게이트전극(112) 상부의 제2절연층(126)에 배치된 반도체패턴(118a)을 블로킹한 상태에서 Ar가스나 SF6 등의 가스를 주입하면, 산화물반도체에 포함된 산소성분이 가스입자에 의해 반도체패턴(118a) 외부로 배출되어 도체화된 산화물반도체층이 형성되어, 도 2e에 도시된 바와 같이 제2절연층(126) 위에 제2반도체층(118), 제2반도체층(118)과 제2소스전극(115) 사이의 제1연결배선(119a), 제2반도체층(118)과 드레인전극(116) 사이의 제2연결배선(119b)을 형성한다. 이때, 제1연결배선(119a) 및 제2연결배선(119b)은 제2반도체층(118)과 사이드컨택(side contact)한다. 또한, 제1소스전극(114), 제2소스전극(115) 및 드레인전극(116)의 상면 및 측면에도 도체화된 산화물반도체층이 구비된다.
이와 같이, 본 발명에서는 제1박막트랜지스터와 제2박막트랜지스터를 적층구조 형성하므로, 평면구조로 형성하던 종래에 비해 제조공정이 단순화된다. 특히, 본 발명에서는 제2박막트랜지스터를 산화물반도체로 형성하므로 NMOS 박막트랜지스터로 제2박막트랜지터를 형성하던 종래의 평면구조에 비해 포토마스크공정을 감축할 수 있게 된다.
도 3은 본 발명의 제2실시예에 따른 박막트랜지스터의 구조를 나타내는 도면이다. 이때, 이 실시예의 박막트랜지스터는 이중게이트(double gate)방식 박막트랜지스터로서, 도 1에 도시된 실시예의 박막트랜지스터와는 게이트전극의 구조만이 다르고 다른 구조는 동일하다. 따라서, 이하의 설명에서는 구조가 다른 부분에 대해서만 주로 설명하고 동일한 부분에 대해서는 설명을 생략하거나 간단하게 한다.
도 3에 도시된 바와 같이, 이 구조의 박막트랜지스터는 제1박막트랜지스터와 제2박막트랜지스터가 적층구조로 배치된다.
상기 제1박막트랜지스터는 제1반도체층(211), 제1게이트전극(212), 제1소스전극(214), 드레인전극(215)을 포함한다. 이때, 제1소스전극(214)과 드레인전극(215)은 제1반도체층(211)에 오믹컨택된다.
제2박막트랜지스터는 제2반도체층(218), 제2게이트전극(232), 제2소스전극(215), 드레인전극(216)을 포함한다. 제2소스전극(215)과 드레인전극(216)은 제2반도체층(218)과 오믹컨택된다. 따라서, 제1실시예와는 달리 이 실시예의 제1박막트랜지스터 및 제2박막트랜지스터는 게이트전극을 공유하지 않고 각각 제1게이트전극(212) 및 제2게이트전극(232)를 보유한다.
상기 제1반도체층(211)은 다결정실리콘(p-Si)과 같은 다결정 반도체물질을 포함한다. 이때, 상기 제1반도체층(211)은 비정질실리콘(a-Si)을 적층한 후, 저온 다결정실리콘공법에 의해 형성될 수 있다. 상기 저온 다결정 박막트랜지스터는 전자이동도가 높고 신뢰성이 우수한 장점이 있다. 상기 제2반도체층(218)은 산화물 반도체물질을 포함한다. 상기 제2반도체층(218)은 IGZO, IGO, IZO0로 이루어진 일군으로부터 선택된 적어도 하나의 산화물 반도체물질로 구성된다. 이러한 산화물 박막트랜지스터는 오프전류가 낮다.
상기 제1반도체층(211)과 제2반도체층(218)은 절연층(124,126)과 제1게이트전극(212)을 사이에 두고 수직(z축)으로 적층된다.
상기 기판(210)의 위에는 버퍼층(222)이 적층되고 그 위에 제1반도체층(211)이 배치된다. 이때, 상기 제1반도체층(211)은 채널영역(211a), 상기 채널영역(211a) 양측에 배치된 소스영역(211b) 및 드레인영역(211c)을 포함한다. 이때, 상기 소스영역(211b) 및 드레인영역(211c)은 불순물이 도핑된 영역이다.
제1반도체층(211)이 형성된 기판(210) 위의 버퍼층(222)에는 제1절연층(224)이 적층되고 그 위에 제1게이트전극(212)이 배치된다. 이때, 상기 제1게이트전극(212)은 제1절연층(224)을 사이에 두고 제1반도체층(211)과 중첩된다. 상기 제1게이트전극(212)이 형성된 제1절연층(224) 위에는 제2절연층(226)이 적층되고 그 위에 산화물 반도체물질로 이루어진 제2반도체층(218)이 배치된다. 이때, 상기 제2반도체층(218)은 제1절연층(224), 제1게이트전극(212) 및 제2절연층(226)을 사이에 두고 제1반도체층(211)과 중첩된다.
또한, 제2절연층(226) 위에는 제1소스전극(214), 제2소스전극(215) 및 드레인전극(216)이 배치된다. 상기 제1소스전극(214)은 제1절연층(224) 및 제2절연층(226)에 형성된 제1컨택홀(227a)을 통해 제1반도체층(211)에 연결되며, 드레인전극(216)은 제1절연층(224) 및 제2절연층(226)에 형성된 제2컨택홀(227b)을 통해 제1반도체층(211)에 연결된다.
또한, 상기 제2소스전극(215)은 도체화된 산화물반도체층인 제2연결배선(219a)를 통해 제2반도체층(218)의 측면과 접속되며, 상기 드레인전극(216)은 제2연결배선(219b)를 통해 제2반도체층(218)의 측면과 접속된다.
상기 제2반도체층(218) 위에는 제3절연층(134)이 배치되고 그 위에 제2게이트전극(132)이 배치된다. 상기 제3절연층(134)은 SiNx나 SiO2와 같은 무기절연물질로 형성되며, 제2게이트전극(132)은 Cu, Mo, Ti, Al, Al합금과 같은 금속으로 구성된다. 상기 제3절연층(134) 및 제2게이트전극(132)은 제2반도체층(218)과 중첩되는 영역에 배치될 수 있다.
이와 같이, 이 실시예에서는 제1소스전극(214) 및 드레인전극(216)이 제1반도체층(211)에 접속되어 제1게이트전극(212)에 신호가 인가됨에 따라 제1소스전극(214) 및 드레인전극(216) 사이의 제1반도체층(211)에 채널이 형성되며, 제2소스전극(215) 및 드레인전극(216)이 제2반도체층(218)에 접속되어 제2게이트전극(232)에 신호가 인가됨에 따라 제2소스전극(215) 및 드레인전극(216) 사이의 제2반도체층(218)에 채널이 형성된다.
이 실시예에서는 하부에 배치되는 제1박막트랜지스터와 상부에 배치되는 제2박막트랜지스터가 드레인전극을 공유하여 제1박막트랜지스터와 제2박막트랜지스터가 전기적으로 연결된다.
이 실시예의 박막트랜지스터에서도 상기 제1연결배선(219a)이 제2소스전극(215) 상부, 제2소스전극(215)과 제2반도체층(218) 사이 영역에 형성되어 제2소스전극(215)을 제2반도체층(218)에 전기적으로 접속하며, 제2연결배선(219b)은 드레인전극(216) 상부, 드레인전극(216)과 제2반도체층(218) 사이 영역에 형성되어 드레인전극(216)을 제2반도체층(218)에 전기적으로 접속한다. 따라서, 오프셋 발생에 의한 박막트랜지스터의 전류구동능력을 저하를 방지할 수 있으며, 기생용량(Cgs)을 최소화할 수 있게 된다.
이러한 구조의 박막트랜지스터는 표시장치를 포함한 다양한 분야에 적용될 수 있다. 예를 들어, 본 발명의 박막트랜지스터가 표시장치에 적용되는 경우, 적층 구조의 박막트랜지스터는 표시장치의 회로구동부에 적용될 수 있다. 종래 표시장치에서는 CMOS 박막트랜지스터가 평면구조로 표시장치의 회로구동부에 적용하는데 반해, 본 발명에 따른 박막트랜지스터는 적층구조로 구성되므로, 종래 평면구조의 CMOS 박막트랜지스터에 비해 박막트랜지스터의 면적이 감소하게 되며, 그 결과 회로구동부가 배치되는 표시장치의 더미영역의 면적을 감소할 수 있게 되어 좁은 베젤의 구현이 가능하게 된다.
이하에서는 본 발명의 박막트랜지스터가 적용된 표시장치에 대해 설명한다. 이하에서는 표시장치중에서 유기전계발광 표시장치를 예시하여 설명하고 있지만, 본 발명이 이러한 유기전계발광 표시장치에만 한정되는 것이 아니라 액정표시장치나 전기영동 표시장치와 같이 다양한 표시장치에 적용될 수 있을 것이다.
도 4는 본 발명에 따른 표시장치의 구조를 나타내는 도면이다.
도 4에 도시된 바와 같이, 본 발명에 따른 표시장치는 회로구동부와 표시부로 구성된다.
회로구동부는 표시부에 신호를 인가하는 구동회로가 형성되는 영역이고 표시부는 복수의 화소를 구비하여 회로구동부의 구동회로로부터 신호가 인가되는 경우, 실제 화상을 구현하는 영역이다.
회로구동부에는 제1박막트랜지스터 및 제2박막트랜지스터가 적층구조로 배치되며, 표시부에는 제3박막트랜지스터가 배치된다.
상기 제1박막트랜지스터는 제1반도체층(311), 제1게이트전극(312), 제1소스전극(314), 제1드레인전극(315)을 포함한다. 이때, 제1소스전극(314)과 제1드레인전극(3115)은 제1반도체층(3111)에 오믹컨택된다.
제2박막트랜지스터는 제2반도체층(318), 제1게이트전극(312), 제2소스전극(315), 제1드레인전극(316)을 포함한다. 이때, 제2소스전극(315)과 제1드레인전극(316)은 제2반도체층(318)과 오믹컨택된다. 따라서, 제1박막트랜지스터 및 제2박막트랜지스터는 게이트전극(112)을 공유하며, 제1드레인전극(316)에 의해 전기적으로 연결된다.
제3박막트랜지스터는 제3반도체층(358), 제2게이트전극(352), 제3소스전극(355), 제2드레인전극(356)을 포함한다. 이때, 제3소스전극(355)과 제2드레인전극(356)은 제3반도체층(358)과 오믹컨택한다.
상기 제1반도체층(311)은 다결정실리콘(p-Si)과 같은 다결정 반도체물질로 구성되며, 제2반도체층(318) 및 제3반도체층(358)은 산화물 반도체물질로 구성된다.
이때, 상기 제1반도체층(311)과 제2반도체층(318)은 절연층(324,326)과 제1게이트전극(312)을 사이에 두고 수직(z축)으로 적층되며, 제2반도체층(318)과 제3반도체층(358)은 절연층(326)의 동일 평면상에 배치된다.
상기 기판(310)의 위에는 단일층 또는 복수층으로 이루어진 버퍼층(322)이 적층된다. 도면에는 도시하지 않았지만, 구동회로부의 상기 버퍼층(122) 하부에는 차광층이 형성되어 제1반도체층(311)으로 입사되는 광을 차단할 수 있다. 상기 버퍼층(322)은 SiO2나 SiNx와 같은 무기절연물질로 형성될 수 있다.
구동회로부의 상기 버퍼층(322) 위에는 제1반도체층(311)이 형성된다. 이때, 상기 제1반도체층(311)은 채널영역(311a), 상기 채널영역(311a) 양측에 배치된 소스영역(311b) 및 드레인영역(311c)으로 구성된다. 제1반도체층(311)이 형성된 기판(310) 위의 버퍼층(322)에는 제1절연층(324)이 적층된다.
제1절연층(324) 위의 구동회로부 및 표시부에는 각각 제1게이트전극(312) 및 제2게이트전극(352)이 배치된다. 이때, 구동회로부의 제1게이트전극(312)은 제1절연층(324)을 사이에 두고 제1반도체층(311)과 중첩된다. 상기 제1게이트전극(312) 및 제2게이트전극(352)이 형성된 제1절연층(324) 위에는 제2절연층(326)이 적층된다. 상기 제2절연층(326)은 SiNx의 단일층 또는 SiNx와 SiO2로 구성된 복수의 층으로 구성될 수 있다.
상기 제2절연층(126) 위의 구동회로부 및 표시부에는 각각 산화물반도체물질로 이루어진 제2반도체층(318) 및 제3반도체층(358)이 배치된다. 이때, 구동회로부의 제2반도체층(318)은 제1절연층(324), 게이트전극(312) 및 제2절연층(326)을 사이에 두고 제1반도체층(311)과 중첩된다.
또한, 구동회로부의 제2절연층(326) 위에는 제1소스전극(314), 제2소스전극(315) 및 제1드레인전극(316)이 배치된다. 이때, 상기 제1소스전극(314)은 제1절연층(324) 및 제2절연층(326)에 형성된 제1컨택홀(327a)을 통해 제1반도체층(311)과 오믹컨택하며, 제1드레인전극(316)은 제1절연층(324) 및 제2절연층(326)에 형성된 제2컨택홀(327b)을 통해 제1반도체층(311)과 오믹컨택한다. 또한, 상기 제2소스전극(315)은 도체화된 산화물반도체로 이루어진 제1연결배선(319a)를 통해 제2반도체층(318)과 사이드컨택하며, 상기 제1드레인전극(316)은 제2연결배선(319b)를 통해 제2반도체층(318)과 사이드컨택한다.
표시부의 제2절연층(326) 위에는 제3소스전극(355) 및 제2드레인전극(356)이 배치된다. 상기 제3소스전극(355)은 도체화된 산화물반도체로 이루어진 제3연결배선(359a)를 통해 제3반도체층(358)과 사이드컨택하며, 상기 제2드레인전극(356)은 제4연결배선(359b)를 통해 제3반도체층(358)과 사이드컨택한다.
회로구동부의 제1소스전극(314) 및 제2소스전극(315)은 각각 제1반도체층(311) 및 제2반도체층(318)에 접속되는데 반해, 제1드레인전극(316)은 제1반도체층(311) 및 제2반도체층(318)에 접속된다. 따라서, 제1드레인전극(316)이 제1반도체층(311) 및 제2반도체층(318)에 접속됨으로써 회로구동부의 제1박막트랜지스터와 제2박막트랜지스터가 드레인전극(316)을 공유하며, 이 공유된 드레인전극(316)에 의해 제1박막트랜지스터 및 제2박막트랜지스터가 전기적으로 연결된다.
회로구동부의 연결배선(319a,319b) 및 표시부의 연결배선(359a,359b)은 제2절연층(126)상에 배치되어 제2반도체층(318) 및 제3반도체층(358)과 동일 레벨을 형성한다. 본 발명에서 회로구동부의 연결배선(319a,319b) 및 표시부의 연결배선(359a,359b)은 제2반도체층(318) 및 제3반도체층(358)과 동일한 물질로 형성될 수 있다. 즉, 제2반도체층(318) 및 제3반도체층(358)을 패터닝한 후, 다른 영역의 산화물 반도체물질에 Ar이나 AF6 등과 같은 가스를 도핑하여 산화물 반도체물질에 포함된 산소를 외부로 배출함으로써 가스에 의해 도핑된 영역을 도체화함으로써 상기 연결배선(319a,319b,359a,359b)을 형성한다.
상기 제1연결배선(319a)에 의해 제2소스전극(315)과 제2반도체층(318)이 전기적으로 접속되고 제2연결배선(319b)에 의해 제1드레인전극(3116)과 제2반도체층(318)이 전기적으로 접속된다. 또한, 상기 제3연결배선(399a)에 의해 제3소스전극(355)과 제3반도체층(358)이 전기적으로 접속되고 제4연결배선(399b)에 의해 제2드레인전극(356)과 제3반도체층(358)이 전기적으로 접속된다.
상기 제3소스전극(355), 제3반도체층(358) 및 제2드레인전극(356)이 배치된 표시부의 제2절연층(326) 위에는 제3절연층(328)이 적층된다. 상기 제3절연층(328)은 SiO2와 같은 무기절연물질로 약 4500Å의 두께로 적층될 수 있다. 표시부의 상기 제3절연층(328) 위에는 컬러필터층(342)이 배치된다. 상기 컬러필터층(342)은 R,G,B컬러필터층으로서, 표시장치의 R,G,B 화소에 각각 R,G,B컬러필터층이 배치된다.
상기 컬러필터층(342)이 배치된 제3절연층 위에는 제4절연층(329)이 적층된다. 상기 제4절연층(329)은 제1기판(310)을 평탄화시키기 위한 오버코트층(overcoat layer)으로서, 포토아크릴과 같은 유기절연물질이 약 3㎛의 두께로 형성될 수 있다.
표시부의 제4절연층(329) 위에는 화소전극(360)이 형성된다. 이때, 표시부의 제2드레인전극(356)의 상부의 제3절연층(328)과 제4절연층(329)에는 컨택홀이 형성되어, 화소전극(360)이 컨택홀을 통해 제2드레인전극(356)과 전기적으로 접속된다.
또한, 상기 제4절연층(329) 위에는 뱅크층(bank layer;364)이 형성된다. 상기 뱅크층(364)은 일종의 격벽으로서, 각 화소를 구획하여 인접하는 화소에서 출력되는 특정 컬러의 광이 혼합되어 출력되는 것을 방지하기 위한 것이다. 또한, 상기 뱅크층(364)은 컨택홀의 일부를 채우기 때문에 단차를 감소시킨다. 도면에서는 상기 뱅크층(364)이 표시부에만 적층되지만, 상기 뱅크층(364)이 회로구동부에도 적층될 수 있다.
상기 화소전극(360)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oixde)와 같은 투명한 산화금속물질로 이루어지는데, 본 발명에서는 이러한 화소전극(360)이 약 500Å의 두께로 형성될 수 있다.
상기 화소전극(360) 위의 뱅크층(364) 사이에는 유기발광물질로 이루어진 유기발광부(365)가 배치된다. 유기발광부(365)는 백색광을 발광하는 백색 유기발광층을 포함한다. 상기 백색 유기발광층은 R,G,B의 단색광을 각각 발광하는 복수의 유기물질이 혼합되어 형성되거나 R,G,B의 단색광을 각각 발광하는 복수의 발광층이 적층되어 형성될 수 있다. 도면에는 도시하지 않았지만, 상기 유기발광부(365)에는 유기발광층 뿐만 아니라 유기발광층에 전자 및 정공을 각각 주입하는 전자주입층 및 정공주입층과 주입된 전자 및 정공을 유기발광층으로 각각 수송하는 전자수송층 및 정공수송층이 형성될 수도 있을 것이다.
상기 유기발광부(365) 위에는 제1기판(310) 전체에 걸쳐 공통전극(366)이 형성된다. 상기 공통전극(366)은 Ca, Ba, Mg, Al, Ag 등으로 이루어진다.
이때, 상기 공통전극(366)이 유기발광부(365)의 캐소드이고 화소전극(360)이 애노드로서, 공통전극(366)과 화소전극(360)에 전압이 인가되면, 상기 공통전극(366)으로부터 전자가 유기발광부(365)로 주입되고 화소전극(360)으로부터는 정공이 유기발광부(365)로 주입되어, 유기발광층내에는 여기자(exciton)가 생성되며, 이 여기자가 소멸(decay)함에 따라 발광층의 LUMO(Lowest Unoccupied Molecular Orbital)와 HOMO(Highest Occupied Molecular Orbital)의 에너지 차이에 해당하는 광이 발생하게 되어 외부(도면에서 제1기판(310)쪽으로)로 발산하게 된다. 이때, 유기발광층에 포함되는 R,G,B 발광층에서는 각각 적색광, 녹색광, 청색광이 발광하며, 이 광들이 혼합되어 백색광으로 발산하게 되는 것이다. 발산된 백색광은 각각 R,G,B-컬러필터층(342)를 투과하면서 해당 화소에 대응하는 컬러의 광만을 출력하게 된다.
상기 유기발광층은 실제 화상을 구현하는 화상구현소자이다. 한편, 본 발명의 박막트랜지스터는 유기전계발광 표시장치에만 적용되는 것이 아니라 다양한 표시장치에 적용될 수 있을 것이다. 예를 들어, 본 발명에 따른 박막트랜지스터가 액정표시장치에 적용되는 경우 상기 화상구현소자는 액정층이며, 전기영동 표시장치에 적용되는 경우 화상구현소자는 전기영동층이다.
상기 공통전극(366)의 상부에는 접착제가 도포되어 접착층(370)이 형성되며, 그 위에 제2기판(372)이 배치되어, 상기 접착층(370)에 의해 제2기판(372)이 제1기판(310)에 부착된다.
상기 접착제로는 부착력이 좋고 내열성 및 내수성이 좋은 물질이라면 어떠한 물질을 사용할 수 있지만, 본 발명에서는 주로 에폭시계 화합물, 아크릴레이트계 화합물 또는 아크릴계 러버과 같은 열경화성 수지를 사용한다. 이때, 상기 접착층(370)은 약 5-100㎛의 두께로 도포되며, 약 80-170도의 온도에서 경화된다. 상기 접착층(370)은 제1기판(310) 및 제2기판(372)을 합착할 뿐만 아니라 상기 유기전계발광 표시소자 내부로 수분이 침투하는 것을 방지하기 위한 봉지제의 역할도 한다. 따라서, 본 발명의 상세한 설명에서 도면부호 370의 용어를 접착제라고 표현하고 있지만, 이는 편의를 위한 것이며, 이 접착층을 봉지제라고 표현할 수도 있을 것이다.
상기 제2기판(372)은 상기 접착층(370)을 봉지하기 위한 봉지캡(encapsulation cap)으로서, PS(Polystyrene)필름, PE(Polyethylene)필름, PEN(Polyethylene Naphthalate)필름 또는 PI(Polyimide)필름 등과 같은 보호필름으로 이루어질 수 있다. 또한, 상기 제2기판(372)은 플라스틱이나 유리로 이루어질 수도 있으며, 상기 제1기판(310)에 형성된 구성물을 보호할 수 있다면 어떠한 물질도 가능할 것이다.
한편, 상기한 구조의 유기전계발광 표시장치에서는 도 1에 도시된 제1실시예의 박막트랜지스터가 적용되었지만, 도 3에 도시된 제2실시예의 박막트랜지스터도 적용 가능할 것이다.
상술한 바와 같이, 본 발명에서는 제1박막트랜지스터와 제2박막트랜지스터를 상하의 적층구조로 형성함으로써 박막트랜지스터의 면적을 감소시킬 수 있게 되며, 제1박막트랜지스터를 다결정 반도체로 구성하고 제2박막트랜지스터를 산화물 반도체로 구성함으로써 박막트랜지스터의 전자 이동도가 높고 신뢰성이 높으며, 누설전류를 최소화하고 소비 전력을 감축할 수 있게 된다.
한편, 상술한 설명에서는 특정 구조의 박막트랜지스터 및 표시장치가 개시되어 있지만, 본 발명이 이러한 특정 구조의 박막트랜지스터 및 표시장치에 한정되는 것은 아니다. 제1박막트랜지스터 및 제2박막트랜지스터를 적층구조로 형성하며 제1박막트랜지스터를 다결정반도체로 구성하고 제2박막트랜지스터를 산화물반도체로 구성하는 본 발명의 사상을 적용할 수 있는 모든 구조의 박막트랜지스터와 표시장치가 모두 본 발명의 범위에 포함될 것이다.
따라서, 본 발명의 권리의 범위는 상술한 상세한 설명에 의해 결정되는 것이 아니라 첨부한 특허청구범위에 의해 결정되어야만 한다.
111,118 : 반도체층 112 : 게이트전극
114,115 : 소스전극 116 : 드레인전극
119a,119b : 연결배선 122,124,126 : 절연층

Claims (15)

  1. 기판 위에 배치된 제1반도체층;
    상기 제1반도체층 위에 적층된 제1절연층;
    상기 제1절연층 위에 배치된 제1게이트전극;
    상기 제1게이트전극이 배치된 제1절연층 위에 적층된 제2절연층;
    상기 제2절연층 위에 배치되어 상기 제1반도체층과 접속하는 제1소스전극 및 드레인전극;
    상기 제2절연층 위에 배치된 제2소스전극;
    상기 제2절연층 위에 배치되어 상기 제2소스전극 및 상기 드레인전극과 접속되는 제2반도체층; 및
    상기 제2소스전극과 상기 제2반도체층 사이 및 상기 제2반도체층과 상기 드레인전극 사이에 각각 배치된 연결배선;
    상기 제2반도체층 위에 배치된 제3절연층; 및
    상기 제3절연층 위에 배치된 제2게이트전극을 포함하는 박막트랜지스터.
  2. 제1항에 있어서, 상기 제1반도체층은 다결정반도체층이고 제2반도체층은 산화물반도체층인 박막트랜지스터.
  3. 제1항에 있어서, 상기 연결배선은 도체화된 산화물반도체인 박막트랜지스터.
  4. 제1항에 있어서, 상기 제1소스전극 및 드레인전극은 제1절연층 및 제2절연층에 형성된 컨택홀을 통해 제1반도체층과 접속되는 박막트랜지스터.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 회로구동부와 표시부를 포함하는 기판;
    상기 회로구동부에 배치되며, 상기 기판에 배치된 제1게이트전극, 제1반도체층, 제1소스전극 및 제1드레인전극을 포함하는 제1박막트랜지스터;
    상기 회로구동부에 배치되며, 제2게이트전극, 제2반도체층, 제2소스전극, 상기 제1드레인전극을 포함하는 제2박막트랜지스터;
    상기 표시부에 배치되며, 제3게이트전극, 제3반도체층, 제3소스전극 및 제2드레인전극을 포함하는 제3박막트랜지스터;
    상기 표시부에 배치되어 제3박막트랜지스터를 통해 인가되는 신호에 의해 구동하여 화상을 구현하는 화상구현소자;를 포함하고,
    상기 제1게이트전극은 상기 제1반도체층 위에 배치된 제1절연층 위에 위치하고,
    상기 제1드레인전극은 상기 제1게이트전극 위에 배치된 제2절연층 위에 위치하고,
    상기 제2게이트전극은 상기 제2반도체층 위에 배치된 제3절연층 위에 위치하는 표시장치.
  10. 제9항에 있어서, 상기 제1박막트랜지스터와 상기 제2박막트랜지스터는 수직으로 적층되고 상기 제2박막트랜지스터와 상기 제3박막트랜지스터는 동일 평면에 배치되는 표시장치.
  11. 제9항에 있어서, 상기 제1박막트랜지스터는 다결정반도체를 포함하고 상기 제2박막트랜지스터는 산화물반도체를 포함하는 표시장치.
  12. 제9항에 있어서, 상기 제3박막트랜지스터는 산화물반도체를 포함하는 표시장치.
  13. 제9항에 있어서, 제2박막트랜지스터의 상기 제2반도체층과 상기 제2소스전극 사이 및 상기 제2반도체층과 상기 제1드레인전극 사이에 배치된 도체화된 산화물반도체층을 추가로 포함하는 표시장치.
  14. 제9항에 있어서, 상기 화상구현소자는 유기전계발광층, 액정층, 전기영동층을 포함하는 표시장치.
  15. 제1항에 있어서,
    상기 연결배선은
    상기 제1소스전극, 상기 제2소스전극 및 상기 드레인전극을 모두 덮는 박막트랜지스터.
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