JP2009037230A - アクティブマトリクス型表示装置及びそれを用いた電子機器 - Google Patents

アクティブマトリクス型表示装置及びそれを用いた電子機器 Download PDF

Info

Publication number
JP2009037230A
JP2009037230A JP2008175868A JP2008175868A JP2009037230A JP 2009037230 A JP2009037230 A JP 2009037230A JP 2008175868 A JP2008175868 A JP 2008175868A JP 2008175868 A JP2008175868 A JP 2008175868A JP 2009037230 A JP2009037230 A JP 2009037230A
Authority
JP
Japan
Prior art keywords
pixel
transistors
capacitor
transistor
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008175868A
Other languages
English (en)
Other versions
JP2009037230A5 (ja
JP5366458B2 (ja
Inventor
Tatsuya Honda
達也 本田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2008175868A priority Critical patent/JP5366458B2/ja
Publication of JP2009037230A publication Critical patent/JP2009037230A/ja
Publication of JP2009037230A5 publication Critical patent/JP2009037230A5/ja
Application granted granted Critical
Publication of JP5366458B2 publication Critical patent/JP5366458B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0876—Supplementary capacities in pixels having special driving circuits and electrodes instead of being connected to common electrode or ground; Use of additional capacitively coupled compensation electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0278—Details of driving circuits arranged to drive both scan and data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection

Abstract

【課題】単純な構造でデータ線に印加する電圧を低下させ、スイッチングトランジスタの劣化を防止して信頼性を向上させることが可能なアクティブマトリクス型表示装置を提供する。
【解決手段】各画素に対し設けられた画素容量と、各画素に対し前記画素容量とは別個に設けられたＮ個（Ｎは２以上の自然数）の蓄積容量と、第１のグループのトランジスタと、第２のグループのトランジスタと、データ線とを有し、第１のグループのトランジスタがオン状態で第２のグループのトランジスタがオフ状態のとき画素容量及びＮ個の蓄積容量はデータ線と基準電位との間に互いに並列に接続され、第１のグループのトランジスタがオフ状態で第２のグループのトランジスタがオン状態のときＮ個の蓄積容量は直列接続され、この直列接続体の一端は基準電位に接続され他端は画素容量の一端に接続され、画素容量の他端は基準電位に接続される構成とする。
【選択図】図２

Description

本発明は、アクティブマトリクス型表示装置及びそれを用いた電子機器に関する。
近年、液晶パネル等の表示装置では、各画素を対応するスイッチング素子を介して選択的にデータ線（または信号線）に接続することで各画素の電位を制御するアクティブマトリクス型（アクティブ駆動型ともいう）のものが多く用いられている。そのようなスイッチング素子としては、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が広く用いられている。このようなＴＦＴを用いたアクティブマトリクス型表示装置では、ＴＦＴに印加される電圧によりホットキャリアが発生してＴＦＴの特性が劣化する問題が生じる。ＴＦＴ特性が劣化し閾値電圧等が変化すると、画素へのデータの書き込みのタイミングがずれたり、ＴＦＴがオンとならないことによるデータの書き込み不良が発生する。このようなＴＦＴ特性の劣化を防止するため、一般的には、ＴＦＴ内部の電場を緩和するべくチャネル形成領域とドレイン領域及び／またはソース領域との間に低濃度不純物領域（またはＬＤＤ領域）を設けたＬＤＤ構造や、ＧＯＬＤ（Ｇａｔｅ ＯｖｅｒＬａｐｐｅｄ Ｄｒａｉｎ）構造とすることが行われている。しかし、これにより作製工程の増加や、ＴＦＴ特性にばらつきが生じたりするという問題がある。
特許文献１には、液晶表示装置の消費電力を低減するためデータ線に与える電位を小さく抑えつつ、液晶容量（即ち、各画素の画素電極、対向電極、及び液晶からなる容量）に印加される電圧は十分な大きさに維持することが可能な液晶表示装置が開示されている。この液晶表示装置は液晶容量とは別に蓄積容量を有しており、この蓄積容量の一端は液晶容量の一端に接続されるとともにスイッチング素子（ＴＦＴ）を介してデータ線に接続され、他端は電位が変動可能な容量線に接続されている。例えばデータ線にＨレベルの電位を与えた状態でスイッチング素子をオン状態にすると、液晶容量と蓄積容量の両方にＨレベルの電位に応じた電荷が蓄積される。その後、スイッチング素子をオフにするとともに蓄積容量の他端に接続された容量線の電位を持ち上げると、持ち上げられた分に相当する電荷が液晶容量に分配される。これにより、液晶容量に印加される電圧実効値を、データ線に与える電位より大きなものとし、液晶を駆動する（即ち、液晶を配向させる）のに十分な電圧を得ることができる。即ち、特許文献１に開示された液晶表示装置では、データ線に与える電位を、液晶を駆動するための電位よりも小さくすることができ、その分、ＴＦＴに印加される電圧も小さくなるためＴＦＴの劣化を抑制することができる。
しかしながら特許文献１に記載の液晶表示装置では、蓄積容量の他端の電位を容量線を通じて制御する必要があり、そのため容量線駆動用の信号を別途生成しなければならず構造が複雑化するという問題がある。
特開２００２−１９６３５８号公報
本発明の第１の目的は、単純な構造でデータ線の電位を低下させ、スイッチングトランジスタの劣化を防止して信頼性を向上させることが可能なアクティブマトリクス型表示装置を提供することである。
上記課題を解決するため、本発明に基づくと、各画素に対し設けられた画素容量と、各画素に対し前記画素容量とは別個に設けられたＮ個（Ｎは２以上の自然数）の蓄積容量と、第１のグループのトランジスタと、第２のグループのトランジスタと、データ線とを有し、前記第１のグループのトランジスタがオン状態で前記第２のグループのトランジスタがオフ状態のとき、前記画素容量及びＮ個の蓄積容量は前記データ線と基準電位との間に互いに並列に接続され、前記第１のグループのトランジスタがオフ状態で前記第２のグループのトランジスタがオン状態のとき、前記Ｎ個の蓄積容量は直列接続され、この直列接続体の一端は前記基準電位に接続され他端は前記画素容量の第１端子に接続され、前記画素容量の第２端子は前記基準電位に接続されることを特徴とするアクティブマトリクス型表示装置が提供される。
上記のような本発明のアクティブマトリクス型表示装置によれば、まず第１のグループのトランジスタをオン状態にし且つ第２のグループのトランジスタをオフ状態にして、画素容量及び各蓄積容量にデータ線の電位と基準電位との電位差に対応した電荷を蓄積した後（基準電位は画素容量及び各蓄積容量の一方の電極に与えられているものとする）、第１のグループのトランジスタをオフ状態にし且つ第２のグループのトランジスタをオン状態にすることで、データ線の電位と基準電位との電位差を昇圧した電圧を画素容量に加えることができるため、データ線に与える電位を画素を駆動するのに必要な電位より小さくすることができる。従ってアクティブマトリクス型表示装置内でスイッチング素子として働くトランジスタに印加される電圧を低減し、トランジスタの劣化を防止して信頼性を向上させることができる。
また、本発明に基づくと、各画素に対し設けられた画素容量と、各画素に対し前記画素容量とは別個に設けられたＮ個（Ｎは２以上の自然数）の蓄積容量と、第１の導電型のトランジスタからなる第１のグループのトランジスタと、前記第１の導電型とは逆の導電型の第２の導電型のトランジスタからなる第２のグループのトランジスタと、データ線と、走査線とを有し、前記第１のグループのトランジスタは、前記Ｎ個の蓄積容量のうち第１番目の蓄積容量の第１端子と前記データ線との間に接続されたトランジスタと、前記Ｎ個の蓄積容量のうち第ｉ番目（２≦ｉ≦Ｎ、ｉは自然数）の蓄積容量の第１端子と、第（ｉ−１）番目の蓄積容量の第１端子との間に接続されたトランジスタと、前記第ｉ番目の蓄積容量の第２端子と前記基準電位との間に接続されたトランジスタとを有し、前記第２のグループのトランジスタは、前記Ｎ個の蓄積容量のうち第ｊ番目（１≦ｊ≦（Ｎ−１）、ｊは自然数）の蓄積容量の第１端子と、第（ｊ＋１）番目の蓄積容量の第２端子との間に接続されたトランジスタを有し、前記第１番目の蓄積容量の第２端子は基準電位に接続され、第Ｎ番目の蓄積容量の第１端子は前記画素容量に接続され、前記画素容量の第２端子は前記基準電位に接続され、前記第１の導電型のトランジスタ及び前記第２の導電型のトランジスタの各々のゲートは共通の走査線に接続されることを特徴とするアクティブマトリクス型表示装置が提供される。一実施例では、第１のグループのトランジスタはＮ型トランジスタからなり、前記第２のグループのトランジスタはＰ型トランジスタからなる。また逆の導電型としてもよい。
このように、第１のグループのトランジスタと第２のグループのトランジスタが互いに導電型が逆のトランジスタからなるものとし、これらトランジスタのゲートを共通の走査線に接続することで、同じ制御信号で第１のグループのトランジスタと第２のグループのトランジスタを互いに排他的にオン／オフ動作させることができるので、それぞれの制御信号を提供する必要がなく構成の複雑化を回避することができる。
また好適には、前記Ｎ個の蓄積容量の静電容量が前記画素容量の静電容量より大きいとよい。これにより、昇圧率を高くし、データ線に与える電位を一層低下させることができる。
また、少なくとも２つの異なる画素は、それぞれ前記蓄積容量の静電容量が異なっているものとすることができる。これにより異なる画素に対するデータ線の電位と基準電位との電位差の昇圧率を変えて、輝度を調節することができる。
一実施例では、画素容量は、画素電極、対向電極、及び液晶からなる液晶容量である。別の実施例では、各画素の画素電極と対向電極の間に自発光材料を設けてもよい。
本発明に基づくアクティブマトリクス型表示装置によれば、簡単な構成でデータ線の電位と基準電位との電位差を昇圧した電圧を画素容量に加えることができるため、データ線に与える電位を画素を駆動するのに必要な電位より小さくすることができる。従ってアクティブマトリクス型表示装置内でスイッチング素子として働くトランジスタに印加される電圧を低減し、トランジスタの劣化を防止して信頼性を向上させることができる。
まず本発明の原理を図１を参照して説明する。図１には３つの容量Ｃｓ１、Ｃｓ２及びＣｌｉｑからなる回路が示されている。容量Ｃｓ１の一端は接地（即ち、グランド電位に接続）されている。容量Ｃｓ１の他端は容量Ｃｓ２の一端に接続され、容量Ｃｓ１とＣｓ２は直列に接続されている。容量Ｃｓ２の他端と容量Ｃｌｉｑの一端の間にはスイッチＳｗが設けられ、容量Ｃｌｉｑの他端は接地されている。
スイッチＳｗがオープン状態のとき容量Ｃｓ１、Ｃｓ２、ＣｌｉｑにはそれぞれＱ１、Ｑ２、Ｑの電荷が蓄積されているものとする。この状態からスイッチＳｗを閉じ、十分に時間が経ったときの容量Ｃｓ１、Ｃｓ２、Ｃｌｉｑに蓄えられた電荷をＱ１′、Ｑ２′、Ｑ′とすると、以下の式が成り立つ（以下の式において、各容量の静電容量は各容量を示す符号と同じ符号で示す）。
Ｑ２−Ｑ２′＝Ｑ１−Ｑ１′＝Ｑ′−Ｑ 式（１）
（Ｑ２′／Ｃｓ２）＋（Ｑ１′／Ｃｓ１）＝Ｑ′／Ｃｌｉｑ 式（２）
式（１）及び（２）からＱ１′及びＱ２′を削除すると、次の式（３）が得られる。
（−Ｑ′＋Ｑ＋Ｑ２）／Ｃｓ２＋（−Ｑ′＋Ｑ＋Ｑ１）／Ｃｓ１＝Ｑ′／Ｃｌｉｑ 式（３）
式（３）を整理すると、次の式（４）が得られる。
Ｑ′／Ｃｌｉｑ
＝［Ｃｓ１（Ｑ＋Ｑ２）＋Ｃｓ２（Ｑ＋Ｑ１）］
／［Ｃｓ１Ｃｓ２＋Ｃｓ１Ｃｌｉｑ＋Ｃｓ２Ｃｌｉｑ］ 式（４）
式（４）の右辺の分母分子をＣｓ１Ｃｓ２で割れば式（５）が得られる。
Ｑ′／Ｃｌｉｑ
＝［（Ｑ＋Ｑ２）／Ｃｓ２＋（Ｑ＋Ｑ１）／Ｃｓ１］
／［１＋Ｃｌｉｑ／Ｃｓ２＋Ｃｌｉｑ／Ｃｓ１］ 式（５）
ここでスイッチＳｗがオープン状態のとき、各容量の電圧が同じ電圧Ｖｓｉｇであり（即ち、Ｑ１／Ｃｓ１＝Ｑ２／Ｃｓ２＝Ｑ／Ｃｌｉｑ＝Ｖｓｉｇ）、各容量の静電容量が等しい（即ち、Ｃｓ１＝Ｃｓ２＝Ｃｌｉｑ）とすると、スイッチを閉じた後の容量Ｃｌｉｑにかかる電圧Ｑ′／Ｃｌｉｑは（４／３）Ｖｓｉｇとなる。即ち、容量Ｃｌｉｑの電圧が４／３倍に昇圧される。
昇圧の程度は容量Ｃｓ１、Ｃｓ２、Ｃｌｉｑの容量比によって変化する。例えば、スイッチＳｗがオープン状態のとき、各容量の両端の電圧が同じ電圧Ｖｓｉｇの場合、Ｃｓ１＝Ｃｓ２＝２Ｃｌｉｑとすると、スイッチＳｗを閉じた後の容量Ｃｌｉｑの電圧Ｑ′／Ｃｌｉｑ＝（３／２）Ｖｓｉｇとなり、スイッチＳｗを閉じる前の１．５倍に昇圧される。更に、Ｃｓ１＞＞Ｃｌｉｑ、Ｃｓ２＞＞Ｃｌｉｑとすると、Ｑ′／Ｃｌｉｑは２Ｖｓｉｇに概ね等しくなり、スイッチＳｗを閉じる前の２倍に昇圧される。
以上の説明からわかるように、図１の容量Ｃｓ１、Ｃｓ２を蓄積容量、容量Ｃｌｉｑを液晶容量とし、Ｖｓｉｇをデータ線に与える電位であるとすれば、データ線の電位Ｖｓｉｇを液晶の配向に必要な電位より低くしても、データ線の電位と基準電位との電位差を昇圧するため、液晶容量Ｃｌｉｑに液晶を駆動するのに十分な電圧を供給することができる。データ線に印加される電圧Ｖｓｉｇを低減することによって、スイッチングトランジスタの劣化を防止し信頼性を向上させることができる。この本発明の原理は液晶の駆動だけでなく、より高電圧を必要とする無機ＥＬや有機ＥＬのような自発光材料など別の材料の駆動に適用することもできる。本願ではそのような様々な材料で形成され得る各画素の容量を画素容量と呼ぶ。
図２は、上記した本発明の原理を用いたアクティブマトリクス型表示装置の１画素分の駆動回路の好適実施例を示す回路図である。この駆動回路１０は、画素容量としての１つの液晶容量Ｃｌｉｑと、第１及び第２の２つの蓄積容量Ｃｓ１、Ｃｓ２と、３個のＮ型トランジスタＮ１〜Ｎ３と、１個のＰ型トランジスタＰ１とを有する。各容量Ｃｓ１、Ｃｓ２、Ｃｌｉｑはそれぞれ２つの端子（第１端子と第２端子）を有する。Ｎ型トランジスタＮ１〜Ｎ３及びＰ型トランジスタＰ１は好適にはＴＦＴからなり、これらトランジスタＮ１〜Ｎ３、Ｐ１のゲートは走査線１１に共通に接続され、同じ信号でオン／オフが制御されるようになっている。Ｎ型トランジスタＮ１〜Ｎ３がオン状態のときはＰ型トランジスタＰ１はオフ状態に、Ｎ型トランジスタＮ１〜Ｎ３がオフ状態のときはＰ型トランジスタＰ１はオン状態となるように（即ち、互いに排他的にオン／オフされるように）走査線１１に信号が供給される。ただし、Ｎ型、Ｐ型トランジスタの閾値電圧は、それぞれをＶｔｈｎ、Ｖｔｈｐとするとき、Ｖｔｈｎ＞Ｖｔｈｐとなるようにチャネルドープにより閾値制御されているものとする。
第１の蓄積容量Ｃｓ１の第１端子はＮ型トランジスタＮ１を介してデータ線（信号線ともいう）１２に接続され、第２端子は基準電位としてのグランド電位に接続されている。第２の蓄積容量Ｃｓ２の第１端子はＮ型トランジスタＮ２を介して第１の蓄積容量Ｃｓ１の第１端子に接続され、第２端子はＮ型トランジスタＮ３を介してグランド電位に接続されている。液晶容量Ｃｌｉｑの第１端子は第２の蓄積容量Ｃｓ２の第１端子に接続され、第２端子はグランド電位に接続されている。更に第１の蓄積容量Ｃｓ１の第１端子はＰ型トランジスタＰ１を介して第２の蓄積容量Ｃｓ２の第２端子に接続されている。
このように構成された駆動回路１０の動作について以下に説明する。ここで、データ線１２上の電位は０〜Ｖｓｉｇの間で変動するものとする。まず、データ線１２上に電位Ｖｓｉｇを印加し、走査線１１の電位と基準電位との電位差がＮ型トランジスタＮ１〜Ｎ３の閾値電圧Ｖｔｈｎよりも高くなるように走査線１１の電位を高電位（ＶｇＨ）に設定する。つまりＮ型トランジスタＮ１〜Ｎ３をオン状態に、Ｐ型トランジスタＰ１をオフ状態にする。Ｎ型トランジスタＮ１〜Ｎ３の抵抗を無視し、Ｐ型トランジスタＰ１の抵抗を無限大とみなせば、図２の回路は図３の回路と等価である。
図３から明らかなように、Ｎ型トランジスタＮ１〜Ｎ３がオン状態でＰ型トランジスタＰ１がオフ状態のとき、第１及び第２の蓄積容量Ｃｓ１、Ｃｓ２及び液晶容量Ｃｌｉｑはデータ線１２とグランド電位との間に並列に接続される。従って、各容量Ｃｓ１、Ｃｓ２及びＣｌｉｑの電圧はいずれもデータ線１２の電位Ｖｓｉｇに等しくなり、第１の蓄積容量Ｃｓ１に蓄積される電荷Ｑ１、第２の蓄積容量Ｃｓ２に蓄積される電荷Ｑ２、液晶容量Ｃｌｉｑに蓄積される電荷Ｑは、それぞれ、Ｃｓ１＊Ｖｓｉｇ、Ｃｓ２＊Ｖｓｉｇ、及びＣｌｉｑ＊Ｖｓｉｇとなる。
次に、データ線１２に電位Ｖｓｉｇを印加したまま、走査線１１の電位をＰ型トランジスタＰ１の閾値電圧Ｖｔｈｐよりも低い電圧（ＶｇＬ）に設定し、Ｎ型トランジスタＮ１〜Ｎ３をオフ状態に、Ｐ型トランジスタＰ１をオン状態にする。このとき、Ｎ型トランジスタＮ１〜Ｎ３の抵抗を無限大とみなし、Ｐ型トランジスタＰ１の抵抗を無視すれば、図２の回路は図４の回路と等価である。即ち、第１及び第２の蓄積容量Ｃｓ１とＣｓ２は直列接続され、この直列接続体の一端はグランド電位に接続され、他端は液晶容量Ｃｌｉｑの一端に接続され、液晶容量Ｃｌｉｑの他端はグランド電位に接続されている。この図４の回路は図１の回路においてスイッチＳｗを閉じた状態と同じであることが理解されるだろう。従って、Ｃｓ１＞＞Ｃｌｉｑ且つＣｓ２＞＞Ｃｌｉｑの場合、液晶容量Ｃｌｉｑの両端にはデータ線１２上の電位Ｖｓｉｇが２倍に昇圧された２Ｖｓｉｇの電圧が加わる（ただし、基準電位を０Ｖに設定した場合）。つまり、液晶の配向に必要な電圧をＶｌｉｑとすると、データ線１２に与える電位ＶｓｉｇはＶｌｉｑの半分でよいということである。このようにデータ線１２に与える電位を低下させることによって、スイッチング素子としてのトランジスタ（Ｎ１〜Ｎ３、Ｐ１）に印加される電圧を低減し、トランジスタの劣化を防止して信頼性を向上させることができる。
尚、図２の回路において、スイッチングトランジスタのＮ型とＰ型を入れ替えてもよい。図３のように第１及び第２の蓄積容量Ｃｓ１、Ｃｓ２及び液晶容量Ｃｌｉｑをデータ線１２とグランド電位との間に互いに並列に接続するときオン状態となるトランジスタ（図２のトランジスタＮ１〜Ｎ３。第１グループのトランジスタという）と、図４のように蓄積容量Ｃｓ１、Ｃｓ２及び液晶容量Ｃｌｉｑを直列接続するときオン状態となるトランジスタ（図２のトランジスタＰ１。第２グループのトランジスタという）とが、互いに排他的にオン／オフすればよい。
また、図２〜図４では一画素分の駆動回路のみを示しているが、同様の駆動回路を複数の画素に設けることが可能であるのは勿論である。その場合、画素毎（１画素にＲＧＢ用のサブ画素がある場合はサブ画素毎）に蓄積容量の静電容量を変えて昇圧の割合を変えてもよい。これは、例えば画素毎に蓄積容量の電極の大きさを変えることで実現できる。これにより画素毎に輝度を調整することができる。例えば無機ＥＬなどは発光材料により発光輝度（または発光効率）が異なり、そのためＲＧＢ用の画素の間で発光輝度が異なり得るが、画素毎に蓄積容量の静電容量を調節することでＲＧＢの輝度を調節することができる。また表示装置が大型化すると各画素への配線の長さの差による配線抵抗の差が大きくなり、それによって各画素に印加される電圧にばらつきが生じる。その結果、例えば、液晶表示装置の場合は液晶の透過率に斑が生じ、ＥＬを用いた表示装置の場合はＥＬの輝度に斑が生じ得る。この場合も、各画素の配線抵抗に応じて蓄積容量の静電容量を変えることで各画素に印加される電圧を調整し、液晶透過率やＥＬ輝度の斑をなくすことができる。尚、各画素に適した蓄積容量の静電容量は配線レイアウトと単位長さ当たりの配線抵抗が分かれば設計段階で計算可能であり、それに基づいて各蓄積容量の電極の大きさを決定することができる。
図５は、本発明に基づくアクティブマトリクス型表示装置の１画素分の駆動回路の別の好適実施例を示す回路図である。この駆動回路２０は、第３の蓄積容量Ｃｓ３が追加され、３個の蓄積容量Ｃｓ１、Ｃｓ２、Ｃｓ３を有する点が図２の実施例と異なる。そのため、第２の蓄積容量Ｃｓ２の第１端子と第３の蓄積容量Ｃｓ３の第１端子との間に設けられたＮ型トランジスタＮ４、第３の蓄積容量Ｃｓ３の第２端子とグランド電位との間に設けられたＮ型トランジスタＮ５、及び第２の蓄積容量Ｃｓ２の第１端子と第３の蓄積容量Ｃｓ３の第２端子との間に設けられたＰ型トランジスタＰ２も追加して設けられている。
Ｎ型トランジスタＮ１〜Ｎ５及びＰ型トランジスタＰ１、Ｐ２のゲートは走査線１１に共通に接続され、同じ信号でオン／オフが制御される。Ｎ型トランジスタＮ１〜Ｎ５がオン状態のときはＰ型トランジスタＰ１、Ｐ２はオフ状態に、Ｎ型トランジスタＮ１〜Ｎ５がオフ状態のときはＰ型トランジスタＰ１、Ｐ２はオン状態となるように（即ち、互いに排他的にオン／オフされるように）走査線１１に信号が供給される。ただし、Ｎ型、Ｐ型トランジスタの閾値電圧は、それぞれをＶｔｈｎ、Ｖｔｈｐとするとき、Ｖｔｈｎ＞Ｖｔｈｐとなるようにチャネルドープにより閾値制御されているものとする。
駆動回路２０の動作は基本的に駆動回路１０と同じである。即ち、まずデータ線１２に電位Ｖｓｉｇを印加し、走査線１１の電位と基準電位との電位差がＮ型トランジスタＮ１〜Ｎ５の閾値電圧Ｖｔｈｎよりも高くなるように走査線１１の電位を高電位（ＶｇＨ）に設定し、Ｎ型トランジスタＮ１〜Ｎ５をオン状態に、Ｐ型トランジスタＰ１、Ｐ２をオフ状態にする。このとき、図５の回路は図６の回路と等価である。
図６から明らかなように、Ｎ型トランジスタＮ１〜Ｎ５がオン状態でＰ型トランジスタＰ１、Ｐ２がオフ状態のとき、第１〜第３の蓄積容量Ｃｓ１〜Ｃｓ３及び液晶容量Ｃｌｉｑはデータ線１２とグランド電位との間に並列に接続され、各容量Ｃｓ１〜Ｃｓ３、Ｃｌｉｑには等しくデータ線１２の電位Ｖｓｉｇと基準電位との電位差が加わる。
次に、データ線１２に電位Ｖｓｉｇを与えた状態で、走査線１１の電位と基準電位との電位差がＰ型トランジスタＰ１、Ｐ２の閾値電圧Ｖｔｈｐよりも低くなるように走査線１１の電位を低電位（ＶｇＬ）に設定し、Ｎ型トランジスタＮ１〜Ｎ５をオフ状態に、Ｐ型トランジスタＰ１、Ｐ２をオン状態にする。このとき、図５の回路は図７のような回路とみなすことができる。即ち、第１〜第３の蓄積容量Ｃｓ１〜Ｃｓ３は直列接続され、この直列接続体の一端はグランド電位に接続され、他端は液晶容量Ｃｌｉｑの一端に接続され、液晶容量Ｃｌｉｑの他端はグランド電位に接続されている。図７の回路は図１の回路においてスイッチＳｗを閉じた状態と同じであることが理解されるだろう。従って、Ｃｓ１＞＞Ｃｌｉｑ、Ｃｓ２＞＞Ｃｌｉｑ、且つＣｓ３＞＞Ｃｌｉｑとすると、液晶容量Ｃｌｉｑの両端にはデータ線１２上の電位Ｖｓｉｇと基準電位との電位差が３倍に昇圧された３Ｖｓｉｇの電圧が加わる（ただし、基準電位が０Ｖの場合）。つまり、液晶の配向に必要な電圧をＶｌｉｑとすると、データ線１２に与える電位ＶｓｉｇはＶｌｉｑの１／３でよいということである。このようにデータ線１２上に与える電位を低下させることによって、スイッチング素子としてのトランジスタ（Ｎ１〜Ｎ５、Ｐ１、Ｐ２）に印加される電圧を低減し、トランジスタの劣化を防止して信頼性を向上させることができる。
尚、上記図２の実施例は２つの蓄積容量Ｃｓ１、Ｃｓ２を有し、図５の実施例は３つの蓄積容量Ｃｓ１、Ｃｓ２、Ｃｓ３を有していたが、本発明はこれに限定されない。一般にＮ個（Ｎは２以上の自然数）の蓄積容量を用いることができる（即ち、図２の実施例ではＮ＝２、図５の実施例ではＮ＝３）。また、液晶の代わりに無機ＥＬや有機ＥＬのような自発光材料などの他の材料を用いた表示装置の駆動にも本発明を適用することが可能であり、データ線に与える電位を低減して、駆動回路で用いられるスイッチングトランジスタの劣化を防止し信頼性を向上させることができる。
次に、上記したような本発明の表示装置に用いることができる好適なトランジスタの構造及び作製方法について説明する。
図８（Ａ）乃至（Ｇ）は、トランジスタの構造及び作製方法の例を示す図である。図８（Ａ）は、トランジスタの構造の例を示す図である。図８（Ｂ）乃至（Ｇ）は、トランジスタの作製方法の例を示す図である。
なお、トランジスタの構造及び作製方法は、図８（Ａ）乃至（Ｇ）に示すものに限定されず、様々な構造及び作製方法を用いることができる。
まず、図８（Ａ）を参照し、トランジスタの構造の例について説明する。図８（Ａ）は複数の異なる構造を有するトランジスタの断面図である。ここで、図８（Ａ）においては、複数の異なる構造を有するトランジスタを並置して示しているが、これは、トランジスタの構造を説明するための表現であり、トランジスタが、実際に図８（Ａ）のように並置されている必要はなく、必要に応じて作り分けることができる。
次に、トランジスタを構成する各層の特徴について説明する。
基板１１１は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板又はステンレスを含む金属基板等を用いることができる。他にも、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック又はアクリル等の可撓性を有する合成樹脂からなる基板を用いることも可能である。可撓性を有する基板を用いることによって、折り曲げが可能である半導体装置を作製することが可能となる。可撓性を有する基板であれば、基板の面積及び基板の形状に大きな制限はないため、基板１１１として、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。
絶縁膜１１２は、下地膜として機能する。基板１１１からＮａなどのアルカリ金属又はアルカリ土類金属が、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。絶縁膜１１２としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の酸素又は窒素を有する絶縁膜の単層構造若しくはこれらの積層構造で設けることができる。例えば、絶縁膜１１２を２層構造で設ける場合、１層目の絶縁膜として窒化酸化珪素膜を設け、２層目の絶縁膜として酸化窒化珪素膜を設けるとよい。別の例として、絶縁膜１１２を３層構造で設ける場合、１層目の絶縁膜として酸化窒化珪素膜を設け、２層目の絶縁膜として窒化酸化珪素膜を設け、３層目の絶縁膜として酸化窒化珪素膜を設けるとよい。
半導体層１１３、１１４、１１５は、非晶質（アモルファス）半導体、微結晶（マイクロクリスタル）半導体、又は多結晶半導体層を用いても良い。少なくとも膜中の一部の領域には、０．５〜２０ｎｍの結晶領域を観測することができ、珪素を主成分とする場合にはラマンスペクトルが５２０ｃｍ−１よりも低波数側にシフトしている。Ｘ線回折では珪素結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。未結合手（ダングリングボンド）の補償するものとして水素又はハロゲンを少なくとも１原子％又はそれ以上含ませている。微結晶半導体は、材料ガスをグロー放電分解（プラズマＣＶＤ）して形成する。材料ガスとしては、ＳｉＨ４、その他にもＳｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ２、ＳｉＣｌ４、ＳｉＦ４などを用いることが可能である。あるいは、ＧｅＦ４を混合させても良い。この材料ガスをＨ２、あるいは、Ｈ２とＨｅ、Ａｒ、Ｋｒ、Ｎｅから選ばれた一種又は複数種の希ガス元素で希釈してもよい。希釈率は２〜１０００倍の範囲。圧力は概略０．１Ｐａ〜１３３Ｐａの範囲、電源周波数は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜６０ＭＨｚ。基板加熱温度は３００℃以下でよい。膜中の不純物元素として、酸素、窒素、炭素などの大気成分の不純物は１×１０２０ｃｍ−１以下とすることが望ましく、特に、酸素濃度は５×１０１９／ｃｍ３以下、好ましくは１×１０１９／ｃｍ３以下とする。ここでは、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコンを主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）で非晶質半導体層を形成し、当該非晶質半導体層をレーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの結晶化法により結晶化させる。
絶縁膜１１６は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の酸素又は窒素を有する絶縁膜の単層構造、若しくはこれらの積層構造で設けることができる。
ゲート電極１１７は、単層の導電膜、又は二層、三層の導電膜の積層構造とすることができる。ゲート電極１１７の材料としては、導電膜を用いることができる。たとえば、タンタル）、チタン、モリブデン、タングステン、クロムシリコンなどの元素の単体膜、あるいは、前記元素の窒化膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、あるいは、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、あるいは、前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）などを用いることができる。なお、上述した単体膜、窒化膜、合金膜、シリサイド膜などは、単層で用いてもよいし、積層して用いてもよい。
絶縁膜１１８は、スパッタ法又はプラズマＣＶＤ法等によって、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の酸素又は窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜の単層構造、若しくはこれらの積層構造で設けることができる。
絶縁膜１１９は、シロキサン樹脂、あるいは、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の酸素又は窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、あるいは、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料、からなる単層若しくは積層構造で設けることができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。あるいは、置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。なお、絶縁膜１１８を設けずにゲート電極１１７を覆うように直接絶縁膜１１９を設けることも可能である。
導電膜１２３は、Ａｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎなどの元素の単体膜、あるいは、前記元素の窒化膜、あるいは、前記元素を組み合わせた合金膜、あるいは、前記元素のシリサイド膜などを用いることができる。例えば、前記元素を複数含む合金として、Ｃ及びＴｉを含有したＡｌ合金、Ｎｉを含有したＡｌ合金、Ｃ及びＮｉを含有したＡｌ合金、Ｃ及びＭｎを含有したＡｌ合金等を用いることができる。例えば、積層構造で設ける場合、ＡｌをＭｏ又はＴｉなどで挟み込んだ構造とすることができる。こうすることで、Ａｌの熱や化学反応に対する耐性を向上させることができる。
次に、図８（Ａ）に示した、複数の異なる構造を有するトランジスタの断面図を参照して、各々の構造の特徴について説明する。
トランジスタ１０１は、シングルドレイントランジスタであり、簡便な方法で製造できるため、製造コストが低く、歩留まりを高く製造できる利点がある。ここで、半導体層１１３、１１５は、それぞれ不純物の濃度が異なり、半導体層１１３はチャネル領域、半導体層１１５はソース領域及びドレイン領域として用いる。このように、不純物の量を制御することで、半導体層の抵抗率を制御できる。半導体層と導電膜１２３との電気的な接続状態を、オーミック接続に近づけることができる。なお、不純物の量の異なる半導体層を作り分ける方法としては、ゲート電極１１７をマスクとして半導体層に不純物をドーピングする方法を用いることができる。
トランジスタ１０２は、ゲート電極１１７に一定以上のテーパ角を有するトランジスタであり、簡便な方法で製造できるため、製造コストが低く、歩留まりを高く製造できる利点がある。ここで、半導体層１１３、１１４、１１５は、それぞれ不純物濃度が異なり、半導体層１１３はチャネル領域、半導体層１１４は低濃度ドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）領域、半導体層１１５はソース領域及びドレイン領域として用いる。このように、不純物の量を制御することで、半導体層の抵抗率を制御できる。半導体層と導電膜１２３との電気的な接続状態を、オーミック接続に近づけることができる。ＬＤＤ領域を有するため、トランジスタ内部に高電界がかかりにくく、ホットキャリアによる素子の劣化を抑制することができる。なお、不純物の量の異なる半導体層を作り分ける方法としては、ゲート電極１１７をマスクとして半導体層に不純物をドーピングする方法を用いることができる。１０２においては、ゲート電極１１７が一定以上のテーパ角を有しているため、ゲート電極１１７を通過して半導体層にドーピングされる不純物の濃度に勾配を持たせることができ、簡便にＬＤＤ領域を形成することができる。
トランジスタ１０３は、ゲート電極１１７が少なくとも２層で構成され、下層のゲート電極が上層のゲート電極よりも長い形状を有するトランジスタである。本明細書中においては、上層のゲート電極及び下層のゲート電極の形状を、帽子型と呼ぶ。ゲート電極１１７の形状が帽子型であることによって、フォトマスクを追加することなく、ＬＤＤ領域を形成することができる。なお、１０３のように、ＬＤＤ領域がゲート電極１１７と重なっている構造を、特にＧＯＬＤ構造（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）と呼ぶ。なお、ゲート電極１１７の形状を帽子型とする方法としては、次のような方法を用いてもよい。
まず、ゲート電極１１７をパターニングする際に、ドライエッチングにより、下層のゲート電極及び上層のゲート電極をエッチングして側面に傾斜（テーパ）のある形状にする。続いて、異方性エッチングにより上層のゲート電極の傾斜を垂直に近くなるように加工する。これにより、断面形状が帽子型のゲート電極が形成される。その後、２回、不純物元素をドーピングすることによって、チャネル領域として用いる半導体層１１３、ＬＤＤ領域として用いる半導体層１１４、ソース電極及びドレイン電極として用いる半導体層１１５が形成される。
なお、ゲート電極１１７と重なっているＬＤＤ領域をＬｏｖ領域、ゲート電極１１７と重なっていないＬＤＤ領域をＬｏｆｆ領域と呼ぶことにする。ここで、Ｌｏｆｆ領域はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリアによるオン電流値の劣化を防ぐ効果は低い。一方、Ｌｏｖ領域はドレイン近傍の電界を緩和し、オン電流値の劣化の防止には有効であるが、オフ電流値を抑える効果は低い。よって、種々の回路毎に、求められる特性に応じた構造のトランジスタを作製することが好ましい。たとえば、半導体装置を表示装置として用いる場合、画素トランジスタは、オフ電流値を抑えるために、Ｌｏｆｆ領域を有するトランジスタを用いることが好適である。一方、周辺回路におけるトランジスタは、ドレイン近傍の電界を緩和し、オン電流値の劣化を防止するために、Ｌｏｖ領域を有するトランジスタを用いることが好適である。
トランジスタ１０４は、ゲート電極１１７の側面に接して、サイドウォール１２１を有するトランジスタである。サイドウォール１２１を有することによって、サイドウォール１２１と重なる領域をＬＤＤ領域とすることができる。
トランジスタ１０５は、半導体層にマスクを用いてドーピングすることにより、ＬＤＤ（Ｌｏｆｆ）領域を形成したトランジスタである。こうすることにより、確実にＬＤＤ領域を形成することができ、トランジスタのオフ電流値を低減することができる。
トランジスタ１０６は、半導体層にマスクを用いてドーピングすることにより、ＬＤＤ（Ｌｏｖ）領域を形成したトランジスタである。こうすることにより、確実にＬＤＤ領域を形成することができ、トランジスタのドレイン近傍の電界を緩和し、オン電流値の劣化を低減することができる。
次に、トランジスタの作製方法の例を、図８（Ｂ）乃至（Ｇ）に示す。
なお、トランジスタの構造及び作製方法は、図８（Ａ）乃至（Ｇ）に示すものに限定されず、様々な構造及び作製方法を用いることができる。
本実施の形態においては、基板１１１の表面に、絶縁膜１１２の表面に、半導体層１１３の表面に、１１４の表面に、１１５の表面に、絶縁膜１１６の表面に、絶縁膜１１８の表面に、又は絶縁膜１１９の表面に、プラズマ処理を用いて酸化又は窒化を行うことにより、半導体層又は絶縁膜を酸化又は窒化することができる。このように、プラズマ処理を用いて半導体層又は絶縁膜を酸化又は窒化することによって、当該半導体層又は当該絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。
なお、サイドウォール１２１は、酸化珪素又は窒化珪素を用いることができる。サイドウォール１２１をゲート電極１１７の側面に形成する方法としては、たとえば、ゲート電極１１７を形成した後に、酸化珪素又は窒化珪素を成膜した後に、異方性エッチングによって酸化珪素又は窒化珪素膜をエッチングする方法を用いることができる。こうすることで、ゲート電極１１７の側面にのみ酸化珪素又は窒化珪素膜を残すことができるので、ゲート電極１１７の側面にサイドウォール１２１を形成することができる。
以上のように、本実施の形態におけるトランジスタの作製方法を用いることにより本発明の表示装置を作製することができる。
次に、トランジスタを製造するための基板として、半導体基板を用いた例について説明する。半導体基板を用いて製造されたトランジスタは、移動度が高いため、トランジスタサイズを小さくすることができる。その結果、単位面積当たりのトランジスタ数を増やす（集積度を上げる）ことができ、同一の回路構成では集積度が大きいほど基板サイズを小さくすることができるため、製造コストを低減できる。さらに、同一の基板サイズでは集積度が大きいほど回路規模を大きくすることができるため、製造コストはほぼ同等のままで、より高い機能を持たせることが可能となる。その上、特性のばらつきが少ないため、製造の歩留まりも高くすることができる。さらに、動作電圧が小さいので、消費電力を低減することができる。さらに、移動度が高いため、高速動作が可能である。
半導体基板を用いて製造されたトランジスタを集積して構成された回路は、ＩＣチップ等の形態をとって装置に実装されることで、当該装置に様々な機能を持たせることができる。たとえば、表示装置の周辺駆動回路（データドライバ（ソースドライバ）、スキャンドライバ（ゲートドライバ）、タイミングコントローラ、画像処理回路、インターフェイス回路、電源回路、発振回路等）を、半導体基板を用いて製造されたトランジスタを集積して構成することで、サイズが小さく、消費電力が小さく、高速動作が可能な周辺駆動回路を、低コストで歩留まり高く製造することができる。なお、半導体基板を用いて製造されたトランジスタを集積して構成された回路は、単一の極性のトランジスタを有する構成であってもよい。こうすることで、製造プロセスを簡略化できるため、製造コストを低減できる。
半導体基板を用いて製造されたトランジスタを集積して構成された回路は、その他には、たとえば、表示パネルに用いることができる。より詳細には、ＬＣＯＳ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｏｎ Ｓｉｌｉｃｏｎ）等の反射型液晶パネル、微小ミラーを集積したＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）パネル、ＥＬパネル等に用いることができる。これらの表示パネルを、半導体基板を用いて製造することで、サイズが小さく、消費電力が小さく、高速動作が可能な表示パネルを、低コストで歩留まり高く製造することができる。なお、表示パネルには、大規模集積回路（ＬＳＩ）など、表示パネルの駆動以外の機能を持った素子上に形成されたものも含む。
以下に、半導体基板を用いてトランジスタを製造する方法について述べる。一例として、図９（Ａ）乃至（Ｃ）、図１０（Ａ）乃至（Ｄ）に示すような工程を用いて、トランジスタを製造すればよい。
図９（Ａ）乃至（Ｃ）、図１０（Ａ）乃至（Ｄ）では、半導体基板６００に素子を分離した領域６０４、６０６、絶縁膜６０２（フィールド酸化膜ともいう）、ｐウェル６０７、を示している。
半導体基板６００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
また、図９（Ａ）乃至（Ｃ）、図１０（Ａ）乃至（Ｄ）では、絶縁膜６３２、６３４、を示している。絶縁膜６３２、６３４は、例えば、熱処理を行い半導体基板６００に設けられた領域６０４、６０６の表面を酸化させることにより酸化珪素膜で絶縁膜６３２、６３４を形成することができる。
また、図９（Ａ）乃至（Ｃ）、図１０（Ａ）乃至（Ｄ）では、導電膜６３６、導電膜６３８を示している。
導電膜６３６、６３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。あるいは、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素、金属材料を導入したシリサイド等に代表される半導体材料により形成することもできる。
また、図９（Ａ）乃至（Ｃ）、図１０（Ａ）乃至（Ｄ）では、ゲート電極６４０、６４２、レジストマスク６４８、不純物領域６５２、チャネル形成領域６５０、レジストマスク６６６、不純物領域６７０、チャネル形成領域６６８、第２の絶縁膜６７２、配線６７４を示している。
第２の絶縁膜６７２は、ＣＶＤ法やスパッタ法等により、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、有機基はフルオロ基を含んでもよい。
配線６７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素、シリコンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。配線６７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線６７４を形成する材料として最適である。例えば、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。例えば、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元する。その結果、配線６７４は、結晶質半導体膜と、電気的および物理的に良好に接続することができる。
なお、トランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
ここまで、トランジスタの構造及びトランジスタの作製方法について説明した。ここで、配線、電極、導電層、導電膜、端子、ビア、プラグなどは、アルミニウム、タンタル、チタン、モリブデン、タングステン、ネオジム、クロム、ニッケル、白金、金、銀、銅、マグネシウム、スカンジウム、コバルト、亜鉛、ニオブ、シリコン、リン、ボロン、ヒ素）、ガリウム、インジウム、錫、酸素で構成された群から選ばれた一つもしくは複数の元素、または、前記群から選ばれた一つもしくは複数の元素を成分とする化合物、合金材料（例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛、酸化錫、酸化錫カドミウム、アルミネオジム（Ａｌ−Ｎｄ）、マグネシウム銀（Ｍｇ−Ａｇ）、モリブデンニオブ（Ｍｏ−Ｎｂ）など）で形成されることが望ましい。または、配線、電極、導電層、導電膜、端子などは、これらの化合物を組み合わせた物質などを有して形成されることが望ましい。もしくは、前記群から選ばれた一つもしくは複数の元素とシリコンの化合物（シリサイド）（例えば、アルミシリコン、モリブデンシリコン、ニッケルシリサイドなど）、前記群から選ばれた一つもしくは複数の元素と窒素の化合物（例えば、窒化チタン、窒化タンタル、窒化モリブデン等）を有して形成されることが望ましい。
なお、シリコンには、ｎ型不純物（リンなど）またはｐ型不純物（ボロンなど）を含んでいてもよい。シリコンが不純物を含むことにより、導電率の向上、又は通常の導体と同様な振る舞いをすることが可能となる。従って、配線、電極などとして利用しやすくなる。
なお、シリコンは、単結晶、多結晶（ポリシリコン）、微結晶（マイクロクリスタルシリコン）など、様々な結晶性を有するシリコンを用いることができる。あるいは、シリコンは非晶質（アモルファスシリコン）などの結晶性を有さないシリコンを用いることができる。単結晶シリコンまたは多結晶シリコンを用いることにより、配線、電極、導電層、導電膜、端子などの抵抗を小さくすることができる。非晶質シリコンまたは微結晶シリコンを用いることにより、簡単な工程で配線などを形成することができる。
なお、ＩＴＯ、ＩＺＯ、ＩＴＳＯ、酸化亜鉛、シリコン、酸化錫、酸化錫カドミウムは、透光性を有しているため、光を透過させる部分に用いることができる。たとえば、画素電極や共通電極として用いることができる。
なお、ＩＺＯは、エッチングしやすく、加工しやすいため、望ましい。ＩＺＯは、エッチングしたときに、残渣が残ってしまう、ということも起こりにくい。したがって、画素電極としてＩＺＯを用いると、液晶素子や発光素子に不具合（ショート、配向乱れなど）をもたらすことを低減できる。
なお、配線、電極、導電層、導電膜、端子、ビア、プラグなどは、単層構造でもよいし、多層構造になっていてもよい。単層構造にすることにより、配線、電極、導電層、導電膜、端子などの製造工程を簡略化することができ、工程日数を少なくでき、コストを低減することができる。あるいは、多層構造にすることにより、それぞれの材料のメリットを生かしつつ、デメリットを低減させ、性能の良い配線、電極などを形成することができる。たとえば、低抵抗材料（アルミニウムなど）を多層構造の中に含むことにより、配線の低抵抗化を図ることができる。別の例として、低耐熱性の材料を、高耐熱性の材料で挟む積層構造にすることにより、低耐熱性の材料の持つメリットを生かしつつ、配線、電極などの耐熱性を高くすることができる。例えば、アルミニウムを含む層を、モリブデン、チタン、ネオジムなどを含む層で挟む積層構造にすると望ましい。
ここで、配線、電極など同士が直接接する場合、お互いに悪影響を及ぼすことがある。例えば、一方の配線、電極などが他方の配線、電極など材料の中に入っていって、性質を変えてしまい、本来の目的を果たせなくなる。別の例として、高抵抗な部分を形成又は製造するときに、問題が生じて、正常に製造できなくなったりすることがある。そのような場合、積層構造により反応しやすい材料を、反応しにくい材料で挟んだり、覆ったりするとよい。例えば、ＩＴＯとアルミニウムとを接続させる場合は、ＩＴＯとアルミニウムとの間に、チタン、モリブデン、ネオジム合金を挟むことが望ましい。別の例として、シリコンとアルミニウムとを接続させる場合は、シリコンとアルミニウムとの間に、チタン、モリブデン、ネオジム合金を挟むことが望ましい。
なお、配線とは、導電体が配置されているものを言う。配線の形状は、線状でもよいし、線状ではなく短くてもよい。したがって、電極は、配線に含まれている。
なお、配線、電極、導電層、導電膜、端子、ビア、プラグなどとして、カーボンナノチューブを用いても良い。さらに、カーボンナノチューブは、透光性を有しているため、光を透過させる部分に用いることができる。たとえば、画素電極や共通電極として用いることができる。
以上のように本実施の形態のトランジスタの作製方法を用いて本発明の表示装置のトランジスタを作製することができる。また、本発明の該トランジスタと、他の配線、回路、素子などと合わせて本発明の表示装置を作製することができる。
次に、本発明を適用可能な表示装置の構成の一例について説明する。
図１１は、本発明を適用可能な表示装置の一例を示すブロック図である。本実施の形態における表示装置は、画素部４０５及び駆動回路部４０８を有し、画素部４０５には、信号線４１２が信号線駆動回路４０３から延伸して配置されている。画素部４０５には、走査線４１０が走査線駆動回路４０４から延伸して配置されている。そして、信号線４１２と走査線４１０との交差領域に、複数の画素がマトリクス状に配置されている。なお、複数の画素それぞれはスイッチング素子を有している。したがって、複数の画素それぞれに液晶分子の傾きを制御するための電圧を独立して入力することができる。
駆動回路部４０８は、制御回路４０２、信号線駆動回路４０３及び走査線駆動回路４０４を有する。制御回路４０２には映像信号４０１が入力されている。制御回路４０２は、この映像信号４０１に応じて、信号線駆動回路４０３及び走査線駆動回路４０４を制御する。そのため、制御回路４０２は、信号線駆動回路４０３及び走査線駆動回路４０４に、それぞれ制御信号を入力する。そして、この制御信号に応じて、信号線駆動回路４０３はビデオ信号を信号線４１２に入力し、走査線駆動回路４０４は走査信号を走査線４１０に入力する。そして、画素が有するスイッチング素子が走査信号に応じて選択され、画素の画素電極にビデオ信号が入力される。
なお、制御回路４０２は、電源と、照明手段を有する構成とすることもできる。電源は、映像信号４０１に応じて電力を制御し、照明手段へ電力を供給する手段を有している。照明手段としては、エッジライト式のバックライトユニット、又は直下型のバックライトユニットを用いることも可能である。ただし、照明手段４０６としては、フロントライトを用いてもよい。フロントライトとは、画素部の前面側に取りつけ、全体を照らす発光体及び導光体で構成された板状のライトユニットである。このような照明手段により、低消費電力で、均等に画素部を照らすことができる。
図１１（Ｂ）に示すように走査線駆動回路４０４は、シフトレジスタ４４１、レベルシフタ４４２、バッファ４４３として機能する回路を有する。シフトレジスタ４４１にはゲートスタートパルス（ＧＳＰ）、ゲートクロック信号（ＧＣＫ）等の信号が入力される。
図１１（Ｃ）に示すように信号線駆動回路４０３は、シフトレジスタ４３１、第１のラッチ４３２、第２のラッチ４３３、レベルシフタ４３４、バッファ４３５として機能する回路を有する。バッファ４３５として機能する回路とは、弱い信号を増幅させる機能を有する回路であり、オペアンプ等を有する。レベルシフタ４３４には、スタートパルス（ＳＳＰ）等の信号が、第１のラッチ４３２にはビデオ信号等のデータ（ＤＡＴＡ）が入力される。第２のラッチ４３３にはラッチ（ＬＡＴ）信号を一時保持することができ、一斉に画素部４０５へ入力させる。これを線順次駆動と呼ぶ。そのため、線順次駆動ではなく、点順次駆動を行う画素であれば、第２のラッチは不要とすることができる。
なお、本実施の形態において、画素部における画素構成には、様々なものを用いることができる。例えば、表示パネルとして、２つの基板の間に液晶層が封止された構成を用いることができる。一方の基板上には、トランジスタ、容量素子、画素電極又は配向膜などが形成されている。なお、一方の基板の上面と反対側には、偏光板、位相差板又はプリズムシートが配置されていてもよい。他方の基板上には、カラーフィルタ、ブラックマトリクス、対向電極又は配向膜などが形成されている。なお、他方の基板の上面と反対側には、偏光板又は位相差板が配置されていてもよい。なお、カラーフィルタ及びブラックマトリクスは、一方の基板の上面に形成されてもよい。なお、一方の基板の上面側又はその反対側にスリット（格子）を配置することで、３次元表示を行うことができる。
なお、偏光板、位相差板及びプリズムシートをそれぞれ、２つの基板の間に配置することが可能である。あるいは、２つの基板のうちのいずれかと一体とすることが可能である。
また、画素構成としては、２つの電極の間にＥＬ（エレクトロルミネッセンス）材料を設けた発光素子を用いる構成を適用することができる。
ＥＬ材料を用いた発光素子において、画素電極側、すなわちトランジスタ等が形成されている側に光が発せられる場合を下面放射、対向電極側に光が発せられる場合を上面放射と呼ぶ。
下面放射の場合、画素電極は透明導電膜によって形成されるのが好適である。逆に、上面放射の場合、対向電極は透明導電膜によって形成されるのが好適である。
カラー表示の発光装置においては、Ｒ、Ｇ、Ｂそれぞれの発光色を持つ発光素子を塗り分けても良いし、単色の発光素子を全体に塗り、カラーフィルタによってＲ、Ｇ、Ｂの発光を得るようにしても良い。
以上のように本発明の表示装置は、様々な構成とすることができる。
本発明のアクティブマトリクス型表示装置は、様々な電子機器に適用可能であり、例えば、デスクトップ、床置き、または壁掛け型ディスプレイ、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体に記録された映像や静止画を再生し、それを表示し得るディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１２（Ａ）〜（Ｈ）に示す。
図１２（Ａ）はデスクトップ、床置き、または壁掛け型ディスプレイであり、筐体３０１、支持台３０２、表示部３０３、スピーカー部３０４、ビデオ入力端子３０５等を含む。このようなディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用など任意の情報表示用表示装置として用いることができる。本発明のアクティブマトリクス型表示装置は、このようなディスプレイの表示部３０３に用いることができ、それによって表示部内のトランジスタの劣化を防止し信頼性を向上させることができる。また、データ線の電圧を低減することで消費電力を小さくすることができる。
図１２（Ｂ）はデジタルカメラであり、本体３１１、表示部３１２、受像部３１３、操作キー３１４、外部接続ポート３１５、シャッターボタン３１６等を有する。本発明のアクティブマトリクス型表示装置は、このようなデジタルカメラの表示部３１２に用いることができ、それによって表示部内のトランジスタの劣化を防止し信頼性を向上させることができる。また、データ線の電圧を低減することで消費電力を小さくすることができる。
図１２（Ｃ）はコンピュータであり、本体３２１、筐体３２２、表示部３２３、キーボード３２４、外部接続ポート３２５、ポインティングデバイス３２６等を有する。なおコンピュータには、中央演算装置（ＣＰＵ）、記録媒体等が一体形成された所謂ノート型コンピュータ、別体化された所謂デスクトップ型コンピュータが含まれる。本発明のアクティブマトリクス型表示装置は、このようなコンピュータの表示部３２３に用いることができ、それによって表示部内のトランジスタの劣化を防止し信頼性を向上させることができる。また、データ線の電圧を低減することで消費電力を小さくすることができる。
図１２（Ｄ）はモバイルコンピュータであり、本体３３１、表示部３３２、スイッチ３３３、操作キー３３４、赤外線ポート３３５等を有する。本発明のアクティブマトリクス型表示装置は、このようなモバイルコンピュータの表示部３３２に用いることができ、それによって表示部内のトランジスタの劣化を防止し信頼性を向上させることができる。また、データ線の電圧を低減することで消費電力を小さくすることができる。
図１２（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３４１、筐体３４２、第１表示部３４３、第２表示部３４４、記録媒体（ＤＶＤ等）読み込み部３４５、操作キー３４６、スピーカー部３４７等を有する。第１表示部３４３は主として画像情報を表示し、第２表示部３４４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明のアクティブマトリクス型表示装置は、このような画像再生装置の表示部３４３、３４４に用いることができ、それによって表示部内のトランジスタの劣化を防止し信頼性を向上させることができる。また、データ線の電圧を低減することで消費電力を小さくすることができる。
図１２（Ｆ）はゴーグル型ディスプレイであり、本体３５１、表示部３５２、アーム部３５３を有する。本発明のアクティブマトリクス型表示装置は、このようなゴーグル型ディスプレイの表示部３５２に用いることができ、それによって表示部内のトランジスタの劣化を防止し信頼性を向上させることができる。また、データ線の電圧を低減することで消費電力を小さくすることができる。
図１２（Ｇ）はビデオカメラであり、本体３６１、表示部３６２、筐体３６３、外部接続ポート３６４、リモコン受信部３６５、受像部３６６、バッテリー３６７、音声入力部３６８、操作キー３６９等を有する。本発明のアクティブマトリクス型表示装置は、このようなビデオカメラの表示部３６２に用いることができ、それによって表示部内のトランジスタの劣化を防止し信頼性を向上させることができる。また、データ線の電圧を低減することで消費電力を小さくすることができる。
図１２（Ｈ）は携帯電話機であり、本体３７１、筐体３７２、表示部３７３、音声入力部３７４、音声出力部３７５、操作キー３７６、外部接続ポート３７７、アンテナ３７８等を有する。本発明のアクティブマトリクス型表示装置は、このような携帯電話機の表示部３７３に用いることができ、それによって表示部内のトランジスタの劣化を防止し信頼性を向上させることができる。また、データ線の電圧を低減することで消費電力を小さくすることができる。
尚、上記したような電子機器の表示部は、例えば各画素にＬＥＤや有機ＥＬなどの発光素子を用いた自発光型とすることも、或いは、液晶ディスプレイのようにバックライトなど別の光源を用いたものとすることもできるが、自発光型の場合、バックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報の表示や、ＴＶ受像器として用いられたりすることが多くなり、特に動画情報を表示する機会が増してきている。表示部が自発光型の場合、有機ＥＬ等の発光材料の応答速度は液晶に比べて非常に速いため、そのような動画表示に好適である。また、時間分割駆動を行う上でも好ましい。将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
自発光型の表示部では発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部を自発光型とする場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
本発明の原理を説明するための回路図。 本発明に基づくアクティブマトリクス型表示装置の一画素分の駆動回路の一実施例を示す回路図。 図２の駆動回路においてトランジスタＮ１〜Ｎ３がオン状態、トランジスタＰ１がオフ状態のときの等価回路を示す回路図。 図２の駆動回路においてトランジスタＮ１〜Ｎ３がオフ状態、トランジスタＰ１がオン状態のときの等価回路を示す回路図。 本発明に基づくアクティブマトリクス型表示装置の一画素分の駆動回路の別の実施例を示す回路図。 図５の駆動回路においてトランジスタＮ１〜Ｎ５がオン状態、トランジスタＰ１、Ｐ２がオフ状態のときの等価回路を示す回路図。 図５の駆動回路においてトランジスタＮ１〜Ｎ５がオフ状態、トランジスタＰ１、Ｐ２がオン状態のときの等価回路を示す回路図。 図８（Ａ）は本発明で使用することが可能なトランジスタの構造の例を示す図であり、図８（Ｂ）乃至（Ｇ）は、トランジスタの作製方法の例を示す図。 半導体基板を用いてトランジスタを製造する方法の一例を示す図。 半導体基板を用いてトランジスタを製造する方法の一例を示す図。 本発明を適用可能な表示装置の一例を示すブロック図。 本発明が適用される電子機器を示す斜視図。
符号の説明
１０、２０ 駆動回路
Ｃｌｉｑ 液晶容量
Ｃｓ１ 第１の蓄積容量
Ｃｓ２ 第２の蓄積容量
Ｃｓ３ 第３の蓄積容量
Ｎ１〜Ｎ５ Ｎ型トランジスタ
Ｐ１、Ｐ２ Ｐ型トランジスタ
１１ 走査線
１２ データ線

Claims (7)

  1. 各画素に対し設けられた画素容量と、
    各画素に対し前記画素容量とは別個に設けられたＮ個（Ｎは２以上の自然数）の蓄積容量と、
    第１のグループのトランジスタと、
    第２のグループのトランジスタと、
    データ線とを有し、
    前記第１のグループのトランジスタがオン状態で前記第２のグループのトランジスタがオフ状態のとき、前記画素容量及びＮ個の蓄積容量は前記データ線と基準電位との間に互いに並列に接続され、
    前記第１のグループのトランジスタがオフ状態で前記第２のグループのトランジスタがオン状態のとき、前記Ｎ個の蓄積容量は直列接続され、この直列接続体の一端は前記基準電位に接続され他端は前記画素容量の第１端子に接続され、前記画素容量の第２端子は前記基準電位に接続されることを特徴とするアクティブマトリクス型表示装置。
  2. 各画素に対し設けられた画素容量と、
    各画素に対し前記画素容量とは別個に設けられたＮ個（Ｎは２以上の自然数）の蓄積容量と、
    第１の導電型のトランジスタからなる第１のグループのトランジスタと、
    前記第１の導電型とは逆の導電型の第２の導電型のトランジスタからなる第２のグループのトランジスタと、
    データ線と、
    走査線とを有し、
    前記第１のグループのトランジスタは、前記Ｎ個の蓄積容量のうち第１番目の蓄積容量の第１端子と前記データ線との間に接続されたトランジスタと、
    前記Ｎ個の蓄積容量のうち第ｉ番目（２≦ｉ≦Ｎ、ｉは自然数）の蓄積容量の第１端子と、第（ｉ−１）番目の蓄積容量の第１端子との間に接続されたトランジスタと、
    前記第ｉ番目の蓄積容量の第２端子と前記基準電位との間に接続されたトランジスタとを有し、
    前記第２のグループのトランジスタは、前記Ｎ個の蓄積容量のうち第ｊ番目（１≦ｊ≦（Ｎ−１）、ｊは自然数）の蓄積容量の第１端子と、第（ｊ＋１）番目の蓄積容量の第２端子との間に接続されたトランジスタを有し、
    前記第１番目の蓄積容量の第２端子は前記基準電位に接続され、第Ｎ番目の蓄積容量の第１端子は前記画素容量に接続され、前記画素容量の第２端子は前記基準電位に接続され、
    前記第１の導電型のトランジスタ及び前記第２の導電型のトランジスタの各々のゲートは共通の前記走査線に接続されていることを特徴とするアクティブマトリクス型表示装置。
  3. 前記Ｎ個の蓄積容量の静電容量が前記画素容量の静電容量より大きいことを特徴とする請求項１または請求項２に記載のアクティブマトリクス型表示装置。
  4. 少なくとも２つの異なる画素は、それぞれ前記蓄積容量の静電容量が異なっていることを特徴とする請求項１乃至３のいずれか一項に記載のアクティブマトリクス型表示装置。
  5. 前記画素容量は、画素電極、対向電極、及び液晶からなる液晶容量であることを特徴とする請求項１乃至４のいずれか一項に記載のアクティブマトリクス型表示装置。
  6. 各画素の画素電極と対向電極の間に自発光材料が設けられていることを特徴とする請求項１乃至４のいずれか一項に記載のアクティブマトリクス型表示装置。
  7. 請求項１乃至６のいずれか一項に記載のアクティブマトリクス型表示装置を有する電子機器。
JP2008175868A 2007-07-11 2008-07-04 アクティブマトリクス型表示装置及びそれを用いた電子機器 Expired - Fee Related JP5366458B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008175868A JP5366458B2 (ja) 2007-07-11 2008-07-04 アクティブマトリクス型表示装置及びそれを用いた電子機器

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007181889 2007-07-11
JP2007181889 2007-07-11
JP2008175868A JP5366458B2 (ja) 2007-07-11 2008-07-04 アクティブマトリクス型表示装置及びそれを用いた電子機器

Publications (3)

Publication Number Publication Date
JP2009037230A true JP2009037230A (ja) 2009-02-19
JP2009037230A5 JP2009037230A5 (ja) 2011-08-04
JP5366458B2 JP5366458B2 (ja) 2013-12-11

Family

ID=40439127

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008175868A Expired - Fee Related JP5366458B2 (ja) 2007-07-11 2008-07-04 アクティブマトリクス型表示装置及びそれを用いた電子機器

Country Status (2)

Country Link
US (1) US7808566B2 (ja)
JP (1) JP5366458B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009128900A (ja) * 2007-11-26 2009-06-11 Samsung Electronics Co Ltd 液晶表示装置
WO2019171204A1 (ja) * 2018-03-06 2019-09-12 株式会社半導体エネルギー研究所 表示装置および電子機器

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5391106B2 (ja) * 2010-02-25 2014-01-15 株式会社ジャパンディスプレイ 画素回路、液晶装置及び電子機器
CN103680447B (zh) * 2013-12-12 2016-01-13 深圳市华星光电技术有限公司 液晶显示设备及其像素驱动方法
CN105261638A (zh) * 2015-08-04 2016-01-20 广东顺德中山大学卡内基梅隆大学国际联合研究院 一种具有鳍型沟道结构的薄膜晶体管及其制备方法
CN107516503B (zh) * 2017-10-12 2020-01-31 深圳市华星光电技术有限公司 液晶面板驱动电路及液晶面板驱动方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05143021A (ja) * 1991-11-18 1993-06-11 Fujitsu Ltd アクテイブマトリクス型液晶表示装置の駆動方法
JP2002277898A (ja) * 2001-01-09 2002-09-25 Sharp Corp 電子装置およびその駆動方法
JP2006502454A (ja) * 2002-10-08 2006-01-19 ジェーピーエス グループ ホールディングス，リミテッド 容量分圧器を用いるｌｃｄドライバ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2730286B2 (ja) 1990-10-05 1998-03-25 松下電器産業株式会社 表示装置の駆動方法
JP2980068B2 (ja) 1997-07-17 1999-11-22 日本電気株式会社 半導体記憶装置の電源回路
JPH11328984A (ja) 1998-05-11 1999-11-30 Hitachi Ltd 半導体集積回路装置
JP3832240B2 (ja) * 2000-12-22 2006-10-11 セイコーエプソン株式会社 液晶表示装置の駆動方法
KR100961941B1 (ko) * 2003-01-03 2010-06-08 삼성전자주식회사 다중 도메인 액정 표시 장치용 박막 트랜지스터 표시판
TWI319110B (en) * 2005-05-02 2010-01-01 Au Optronics Corp Liquid crystal display device and forming method of the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05143021A (ja) * 1991-11-18 1993-06-11 Fujitsu Ltd アクテイブマトリクス型液晶表示装置の駆動方法
JP2002277898A (ja) * 2001-01-09 2002-09-25 Sharp Corp 電子装置およびその駆動方法
JP2006502454A (ja) * 2002-10-08 2006-01-19 ジェーピーエス グループ ホールディングス，リミテッド 容量分圧器を用いるｌｃｄドライバ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009128900A (ja) * 2007-11-26 2009-06-11 Samsung Electronics Co Ltd 液晶表示装置
WO2019171204A1 (ja) * 2018-03-06 2019-09-12 株式会社半導体エネルギー研究所 表示装置および電子機器
JPWO2019171204A1 (ja) * 2018-03-06 2021-04-08 株式会社半導体エネルギー研究所 表示装置および電子機器
US11204533B2 (en) 2018-03-06 2021-12-21 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP7246365B2 (ja) 2018-03-06 2023-03-27 株式会社半導体エネルギー研究所 表示装置および電子機器
US11822198B2 (en) 2018-03-06 2023-11-21 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device

Also Published As

Publication number Publication date
JP5366458B2 (ja) 2013-12-11
US7808566B2 (en) 2010-10-05
US20090073334A1 (en) 2009-03-19

Similar Documents

Publication Publication Date Title
KR102372179B1 (ko) 표시장치 및 전자기기
JP7083946B2 (ja) 電子機器
KR102288621B1 (ko) 반도체 장치 및 전자 기기
JP4748954B2 (ja) 液晶表示装置
KR20190021297A (ko) 반도체 장치
JP5386140B2 (ja) 表示装置
JP5288666B2 (ja) 表示装置
JP5300498B2 (ja) 表示装置
JP5366458B2 (ja) アクティブマトリクス型表示装置及びそれを用いた電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110621

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110621

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20110812

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130430

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130604

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130709

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130807

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130827

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130910

R150 Certificate of patent or registration of utility model

Ref document number: 5366458

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees