JP4732599B2 - 薄膜トランジスタ装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ装置に関する。
【０００２】
【従来の技術】
従来の薄膜トランジスタ装置、主として画像表示装置等に用いられている薄膜トランジスタ（ＴＦＴ）が形成される母体薄膜には、主として高温poly-Siが用いられてきた。
【０００３】
これは、絶縁体基板である石英基板上に900℃前後の高温熱処理によって多結晶Siを形成したもので、比較的大きな粒径（500〜600nm）の多結晶Siが形成される。この高温poly-Si薄膜に形成されたＴＦＴは、粒界密度が低く結晶性のよいSi薄膜をチャネルとして利用するために、電子移動度が100〜150[cm2/Vs]と単結晶Siのそれ(〜500[cm2/Vs], S. M. Sze, Physics of Semiconductor Devices, p.29, Second Edition, Wiley)に近い値を得ることができる。
【０００４】
しかし、この高温poly-Si薄膜は、絶縁体基板として高温プロセスに耐えられるよう高価な石英基板を使用する必要があるため、基板コストが原因となって装置全体のコスト低減が困難なためＴＦＴの普及が制限されていた。
【０００５】
近年、これに代わるものとして低温poly-Si薄膜が盛んに研究されてきた。これは、低コストのガラス基板あるいはプラスティック基板上にプラズマＣＶＤ法等で形成した非晶質Si薄膜を、エキシマレーザーアニールなどの溶融再結晶化法を用いて結晶化した多結晶Si薄膜である。
【０００６】
この手法を用いると多結晶Si薄膜を低温（〜150℃）で形成可能のため、非常に廉価なＴＦＴを形成できるという利点がある。しかし、これまでの低温poly-Si薄膜は高温poly-Si薄膜と比べて粒径が小さく、かつ面方位の無秩序な多結晶Si薄膜しか形成することができなかった。
【０００７】
結晶粒が小さいとキャリア経路に存在する粒界密度が大きくなり、また面方位が無秩序であると粒界におけるトラップ準位密度が相対的に大きくなるため、いずれの場合もトランジスタ特性を悪化させる。
【０００８】
このため従来の低温poly-Si薄膜を素子材とした製品ベースのＴＦＴは電界効果移動度が〜150[cm2/Vs]程度に限られていた。このような小さな移動度では実用上必要とされる素子速度に到達できないために、同一のガラス（あるいはプラスティック）基板上に形成できる素子の種類が制限されるという問題が起こる。
【０００９】
例えば、画像表示装置の場合では、画素部はガラス（あるいはプラスティック）上に形成できるが、その他のソースドライバ、ゲートドライバ、シフトレジスタ、周辺コントローラなどの回路は従来のプリント基板上に形成し、これを基板とケーブル端子で接続して用いなければならないと言う不都合が生じる。このような方法では、画面サイズが小さく（４インチ〜１０インチ）なる上に、装置全体のコストが高くなってしまうという問題があった。
【００１０】
このような問題を改善するためには、結晶粒径を大きくすることと、結晶粒の位置と面方位を揃える技術が必要である。これまでにも低温poly-Si薄膜を大粒径化し、かつ結晶粒の位置と面方位を制御するために様々な技術が提案されてきた。
【００１１】
絶縁体基板上に形成された非晶質Si薄膜に選択的に結晶化を助長する金属元素を導入し、基板に平行方向に結晶成長を行わせることにより、キャリア移動方向に[111]軸を持った多結晶Si薄膜を形成する技術（例えば特開平7-321339号公報）、熱処理用ビームの形状と照射位置移動量を精密に制御して基板垂直方向に＜100＞軸、ビーム走査方向に平行（または45°）の{220}面を持った矩形状多結晶Si薄膜を形成する技術（例えば特開平10-41234号公報）、基板上に第１の多結晶Si層を形成し、異方性エッチングで特定面（{100}、{110}、{111}）のいずれかを持った種結晶を形成、その上に第２の多結晶Si層を形成することにより、面方位の揃った柱状の多結晶Si層を形成する技術（例えば特開平8-55808号公報）などである。しかし、これら数多くの試みにもかかわらず、十分高移動度のＴＦＴを得るには至っていない。
【００１２】
【発明が解決しようとする課題】
上記の結晶化法は、いずれも十分に完成した技術とは言えず、到達できる最大粒径は約2μｍと不十分であった。これでは大画面の液晶表示パネルに要求される薄膜トランジスタの実用的大きさ約8μｍには及ばず、また、結晶粒の位置ずれによる素子間の特性のばらつきを抑制できていない。
【００１３】
このため、これらの技術では既存の低機能の薄膜トランジスタ装置を置き換えるに至っていない。これは、基板と接している場合のSi結晶における最適格子構造をこれらの技術が実現していないことが原因であり、膜の形成方法や熱処理方法によらずSiと基板間の界面歪みによって決まる本質的な限界である。
【００１４】
従って高性能で大面積の画像表示装置を低コストで実現するために、本発明はＴＦＴの素子材となる低温poly-Si薄膜を、基板との界面歪みを考慮した最適格子構造を持つ面方位に揃えた状態で大粒径化（擬似的な単結晶）し、かつ結晶位置を制御するための技術を提供することで高移動度のＴＦＴを実現することを課題とする。
【００１５】
【課題を解決するための手段】
上記課題を解決するため、本発明の薄膜トランジスタ装置はIV属結晶であるC,Si,Ge,Sn及びPbの群から選ばれる何れか一つ若しくはそれらの混晶からなる結晶の、{110}面が最も未結合手密度が小さいことに着目し、基板界面での歪みエネルギーを最小化し、かつチャネル長相当の成長距離を持つ面方位を選んで結晶成長させることにより、大粒径、かつ面方位制御された結晶粒でチャネルを形成することで高移動度ＴＦＴを実現する。
【００１６】
本発明の薄膜トランジスタ装置の特徴事項を以下に具体的に列挙する。
(１)絶縁体基板と、前記絶縁体基板上に形成された多結晶薄膜、前記多結晶薄膜上に形成されたソース、ドレイン、チャネル及びゲートからなるトランジスタとを有する薄膜トランジスタ装置であって、前記多結晶薄膜はIV属のC,Si,Ge,Sn及びPbの群から選ばれる何れか一つの結晶、もしくはそれらの混晶からなる結晶であり、前記ソースとドレインとを結ぶ少なくとも一つの経路上において、前記基板垂直方向に対して０〜５度の角度を持つ＜１１０＞軸と、経路方向に対し０〜３０度の角度を持つ＜１００＞軸とを持つ結晶粒が、一つもしくは複数個連なっていることを特徴とする。
(２)絶縁体基板と、前記絶縁体基板上に形成された多結晶薄膜と、前記多結晶薄膜上に形成されたソース、ドレイン、チャネル及びゲートからなるトランジスタとを有する薄膜トランジスタ装置において、前記多結晶薄膜はIV属のC,Si,Ge,Sn及びPbの群から選ばれる何れか一つの結晶、もしくはそれらの混晶からなる結晶であり、前記ソースとドレインとを結ぶ少なくとも一つの経路上において、前記基板垂直方向に対し０〜５度の角度を持つ＜１１０＞軸を持つ結晶粒が複数個連なり、前記連なった結晶粒の＜１００＞軸同士が互いに０〜１０度の角度で揃っていることを特徴とする。
（３）前記（１）もしくは（２）において、前記多結晶薄膜は特にSi薄膜であり、Si薄膜は膜厚10nm〜100nmであり、前記結晶粒の{100}面における断面が特に幅300nm〜5μmであることを特徴とする。
（４）前記（１）もしくは（２）において、多結晶薄膜は特にSi薄膜であり、Si薄膜は膜厚10nm〜100nmであり、前記結晶粒の{100}面における断面が特に幅300nm〜5μmであり、かつ複数の結晶粒間で幅がほぼ揃っていることを特徴とする。
（５）前記（１）もしくは（２）において、多結晶薄膜は特にSi薄膜であり、Si薄膜は膜厚10nm〜100nmであり、前記結晶粒の{100}面における断面が特に幅300nm〜5μmであり、かつ複数の結晶粒間で幅がほぼ揃っていることを特徴とする。
（６）前記（１）もしくは（２）において、ソースとドレインのいずれか、または両方において、ソース（またはドレイン）の一部または近傍に微結晶領域を持ち、微結晶領域の平均粒径は前記チャネル領域における結晶粒の平均粒径より小さく、かつ面方位は前記チャネル領域における結晶粒より無秩序であることを特徴とする。
（７）前記（１）もしくは（２）において、チャネルの一方または両方の側部近傍において微結晶領域を持ち、微結晶領域の平均粒径は前記チャネル領域における結晶粒の平均粒径より小さく、かつ面方位は前記チャネル領域における結晶粒より無秩序であることを特徴とする。
（８）前記（１）もしくは（２）において、ソースとドレインの一方または両方の側部近傍において微結晶領域を持ち、前記微結晶領域の平均粒径は前記チャネル領域における結晶粒の平均粒径より小さく、かつ面方位は前記チャネル領域における結晶粒より無秩序であることを特徴とする。
（９）絶縁体基板と、前記絶縁体基板上に形成された多結晶薄膜、前記多結晶薄膜上に形成されたソース、ドレイン、チャネル及びゲートからなるトランジスタとを有する薄膜トランジスタ装置であって、前記多結晶薄膜はIV属の結晶であるC,Si,Ge,Sn及びPbの群から選ばれる何れか一つ、もしくはそれらの混晶からなる結晶であり、前記チャネルが唯一つの結晶粒から形成され、前記結晶粒は基板垂直方向に対し０〜５度の角度を持つ＜１１０＞軸を持つことを特徴とする。
（１０）絶縁体基板と、前記絶縁体基板上に形成された多結晶薄膜、前記多結晶薄膜上に形成されたソース、ドレイン、チャネル及びゲートからなるトランジスタと、前記トランジスタを複数個集積した回路とを有する薄膜トランジスタ装置であって、前記トランジスタのチャネル長方向の大きさをＬとし、チャネル幅方向の多きさをＷとしたとき、前記多結晶薄膜の少なくともひとつの方向において、ＬまたはＷの整数倍の間隔で微結晶領域を持ち、前記微結晶領域における結晶粒の平均粒径は、前記チャネル部における結晶粒の平均粒径より小さいことを特徴とする。
（１１）前記（１）もしくは（２）に記載のトランジスタ装置を、同一基板上に複数個組み合わせて形成したことを特徴とする。
【００１７】
【発明の実施の形態】
以下、図１１〜図１４を参照して本発明をさらに詳細に説明する。
まず、結晶成長速度の面方位依存性と基板との界面エネルギーについて説明する。なお、本明細書では面方位(110)、(101)、(011)のように結晶学的に等価な面方位群をまとめて{110}のように表記している。さらに、軸方位[１１０]、[１０１]、[０１１]のような結晶学的に等価な軸方位群をまとめて＜１１０＞のように表記している。
【００１８】
また、説明を簡単にするためここでは以下はSiを代表例として説明するが、全てのIV属結晶(C,Si,Ge,Sn,Pbの何れか、もしくはそれらの混晶からなる結晶)についても全く同様のことが成り立つことは言うまでもない。
【００１９】
図１１は、成長過程にあるSi結晶の格子図で、紙面に平行に{110}面、垂直に{111}面があり、紙面右方向に向かって{111}面が成長していく様子を示したものである。同図において、中央部の点線から左側が結晶化したc-Si、右側が未だ結晶化していない非晶質a-Siに対応する。
【００２０】
図中の未結合手と示されているのは、Siボンドのうち共有結合相手のいない状態のものである。この未結合手先端には、図の丸点線で示されたように次にSi原子が入ることのできる空格子が存在する。結晶成長は、この空格子近傍のSi原子が非晶質Siボンド（図中に二つのＸ印で表示）を切って空格子位置に入ることを次々と繰り返すことで進む。
【００２１】
図１２は、結晶成長のエネルギーを模式的に示したもので、縦軸は自由エネルギー、横軸は非晶質度である。非晶質a-Si状態から結晶c-Si状態へ行くには中間にあるエネルギーギャップEgを飛び越えなければならない。このエネルギーギャップEgは、図１１において非晶質Siボンドを切って空格子位置に移動するのに必要なエネルギーに相当する。
【００２２】
エネルギーギャップEgを越えてc-Si領域に行くと、面方位に応じて決まるエネルギー状態に入る。c-Siのエネルギーが面方位に依るのは、図１１における未結合手の数がそれぞれの面方位によって異なるからである。例えば、図１１のように{111}面成長の場合、成長する原子層１層ごとに未結合手１本と３本が交互に成長面に現れる。{110}面成長の場合も同じである。
【００２３】
ところが{100}面成長の場合、この数は原子層によらず常に２本である。空格子位置に来たSi原子の安定度は、この未結合手が多いほど大きくなるが、逆に１本の場合は極端に小さくなる。このため{111}、{110}面成長の場合、未結合手１本の場合が起こりうるため、空格子位置に来たSi原子が再びボンドを切って非晶質化してしまう逆過程が優勢となり、結果としてc-Siにおけるエネルギー状態が不安定のものとなるのである。
【００２４】
このように結晶化の順過程と逆過程を総合すると結果として{100}面成長が最も早い成長速度を持つこととなる。成長速度の定量的な測定は極めて困難であるが、これまで知られている{100}面成長速度（レーザーアニールの場合）は約7m/sである。それに対し{111}面成長はそれより約１桁小さい。これについては、文献、Laser Annealing of Semiconductors, J. M. Poate, Academic Press, NewYork, 1982を参照されたい。
【００２５】
Si薄膜のエネルギーはそれだけに留まらず、実際は基板との界面が非常に重要な要因となる。格子定数の異なるものどうしが界面を形成すれば本質的に歪みが生じるが、その界面エネルギーは両者の格子定数差だけでなくSiの面方位によっても異なる。
【００２６】
図１３は、左から{100}面、{110}面、{111}面における未結合手の位置をそれぞれ示している。この未結合手の面密度は大きい方から順に{100}面、{111}面、{110}面である。未結合手密度が大きいとそれだけ基板との接合が密なため、歪みエネルギーの損が大きいことを意味する。
【００２７】
実際には、石英などストイキオメトリックなSiO2組成を持つ硬質な基板との界面ほど面方位による界面エネルギー損得差が激しく、プラスティックなど高分子で軟質な基板との界面ではこの差は比較的小さい。いずれにしても大粒径を形成するためには広い界面を持つことが必須であり、そのためには未結合手密度が最も小さい{110}面が有利となる。
【００２８】
図１４は、絶縁体基板上のSi薄膜における結晶粒が取り得る面方位を模式的に示したものである。図中、左から基板平行に{100}面、{110}面、{111}面を示している。Si薄膜中に大粒径を形成するためには、これら結晶粒が横方向に大きく成長する必要がある。そのためには上で述べたように{100}面成長が不可欠であるが、その面を膜内横方向に持つためには基板と平行な{100}面または{110}面を持つ必要があることがわかる。
【００２９】
さらに界面での歪みエネルギーの損得を考慮すると、大粒径を実現する最も有利な格子構造は、基板に平行に{110}面、キャリア経路に対し垂直な{100}面の両方を満たす構造であることがわかる。
以上で結晶成長速度の面方位依存性と基板との界面エネルギーについての説明を終わる。以下では本発明の実施例に関する説明を行う
【００３０】
【実施例】
（実施例１）
図１は、本発明の第１の実施例に係わる薄膜トランジスタ装置の展開図である。上段が縦断面図、その下段はチャネル部分を横に切断した平面図、その右は縦断面図を90°異なる角度から描いたものである。絶縁体基板１上に膜厚１０１の多結晶Si薄膜からなるチャネル２を持つ。膜厚１０１は本実施例では50nmである。
【００３１】
この多結晶Si薄膜には、ソース３、ドレイン４、およびチャネル２上にゲート絶縁膜５、ゲート６が形成されている。チャネル２のうち、特にゲート絶縁膜５直下の領域は電界効果トランジスタの活性領域であり、電流密度が最も大きい。その部分の平面図が、その下段に描かれているが、本実施例はこの平面上における多結晶Si薄膜の粒径と面方位が以下の構造を持つことを特徴とする。
【００３２】
それは、ソース３とドレイン４を結ぶ一つのキャリア経路７を考えた場合、その経路にそって存在する結晶粒が、基板に平行な{110}面を持つ{110}結晶粒９であり、かつその{110}結晶粒９の{100}面がキャリア経路７に垂直であることを特徴とする。
【００３３】
このような格子構造をとると、上述したように界面エネルギーを最小化することで大粒径を形成できると同時に、チャネル長１０２方向に最成長面{100}を揃えることで、ソース３、ドレイン４間をひとつもしくはほんの少数の結晶粒だけから形成することができるという利点がある。
【００３４】
これによりキャリア経路７を流れる電流に働く散乱を最小化でき、高移動度が実現できる。トランジスタの実用的なチャネル長１０２は約4μmであるから、例えばソース３、ドレイン４間を単一の{110}結晶粒９で構成した場合、その成長速度差から{110}結晶粒幅１０４は300〜500nmになる。
【００３５】
これはトランジスタのチャネル幅１０３の4μmに比べ小さいが、実際に流れる電流がほとんどキャリア経路７に集中しているため影響は少ない。また、このような経路がチャネルの中で少なくとも一つあれば本実施例は有効であるので、その他の粒界、例えば結晶粒８が無秩序な面方位のものであり、その結果として{110}結晶粒との間に大きな粒界１０が存在してもかまわない。
【００３６】
さらに{110}結晶粒９の内部に双晶粒界１１が存在しても、これ自体は散乱にほとんど寄与しないため一向にかまわない。このように、ソース３、ドレイン４間を結ぶ一つのキャリア経路７上のチャネル２が{110}結晶粒９によって形成され、その{110}結晶粒９がキャリア経路７に垂直な{100}面を持つことが本実施例の特徴である。
（実施例２）
図２は、本発明の第２の実施例に係わる薄膜トランジスタ装置の展開図である。本実施例でも、一つのキャリア経路７上のSi薄膜が{110}結晶粒９から形成されているが、実施例１と異なり{110}結晶粒９の{100}面がキャリア経路７と平行であることが特徴である。
【００３７】
このような構造にすると、上で述べたように{110}結晶粒幅１０４が300〜500nmのため、チャネル長１０２を単一の{110}結晶粒９で形成することができなくなるが、その反面キャリア経路７を横切る粒界１０の数のばらつきを抑制できるという利点がある。
【００３８】
実際の薄膜トランジスタ装置では、高移動度とならんで素子間ばらつきが大きな問題であり、そのばらつきは粒界の数のばらつきに強く依存している。このため大粒径で高移動度を実現する手法と並んで、中粒径で中移動度をばらつきなく実現する手法も大変有効となる。
【００３９】
本実施例は{110}結晶粒９を連ねてキャリア経路７を横断させることにより、チャネル長１０２における粒界１０の数を常に一定にできる。また、この際にも、{110}結晶粒９は双晶粒界１１を含んでいてもかまわない。
（実施例３）
図３は、本発明の第３の実施例に係わる薄膜トランジスタ装置の展開図である。本実施例でも、一つのキャリア経路７上のSi薄膜が{110}結晶粒９、１２、１３から形成されているが、上述の実施例と異なり、それぞれの{110}結晶粒９、１２、１３の面内における{100}面方向は互いに任意であることが特徴である。
【００４０】
このような構造にすると、{110}結晶粒９どうしの間にも結晶粒界１０ができるため、キャリア経路７を横切る結晶粒界１０が必ず現れて移動度を低下される欠点を持つ。しかし、後で述べるように結晶化を行うレーザーアニール工程で、結晶種形成や２段照射など複雑な工程を必要としないため製造工程を大幅に簡略化でき、{110}結晶粒９の大粒径の利点を得ながら低コスト化を同時に実現できるという利点がある。
（実施例４）
図４は、本発明の第４の実施例に係わる薄膜トランジスタ装置の平面図である。本図ではチャネル２、ソース３、ドレイン４を実線で、また、それらを形成しているSi薄膜の結晶構造を点線で模式的に描いてある。
【００４１】
本実施例では、チャネル２が{110}結晶粒９が連なった{110}結晶粒領域１５からなり、その{110}結晶粒９の{100}面がチャネル長１０２方向に垂直になっている点が実施例１と同様であるが、ソース３、ドレイン４の一部に微結晶領域１４を含むことを特徴とする。
【００４２】
この微結晶領域１４は、平均粒径がチャネル２における{110}結晶粒９の平均粒径より小さく、かつ面方位はそれより無秩序である。また、この微結晶領域はソース３とドレイン４のどちらか一方のみにあってもいいし、ソース３、ドレイン４の内部でなく外部近傍にあってもよい。いずれにしてもこのような微結晶領域１４をチャネル２の近傍に設けることで２つの利点がある。
【００４３】
その一つは、この微結晶領域１４を種結晶としてレーザーアニール等の熱処理を行うことでより大粒径の{110}結晶粒９をチャネル２に形成でき易くすること、もう一つは形成された{110}結晶粒９の界面歪みを平均的に緩和すること、つまり{110}結晶粒９周囲の粒界における表面凹凸を平坦化できる点である。
【００４４】
従来のレーザーアニールなどの結晶成長法では、結晶化する際の体積膨張が粒界での押し合いを招き、逃げ場を失った体積分を表面凹凸の形で緩和していたが、こうやって形成された凹凸がゲートリーク電流の原因となっていた。これを避けるために厚いゲート酸化膜を必要とし、それがさらに特性を劣化させるという悪循環があった。
【００４５】
本実施例の微結晶領域はこの体積膨張をチャネル２から外側に開放することで、{110}結晶粒９周囲の粒界における凹凸を抑制する働きがあり、結果として素子特性を向上させる利点がある。
（実施例５）
図５は、本発明の第５の実施例に係わる薄膜トランジスタ装置の平面図である。本実施例では、チャネル２が{110}結晶粒９が連なった{110}結晶粒領域１５からなり、その{110}結晶粒９の{100}面がチャネル長１０２方向に平行になっている点が実施例２と同様であるが、チャネル２の一方または両方の側部近傍において微結晶領域１４を持つことを特徴とする。
【００４６】
この微結晶領域１４は実施例４と同様、平均粒径がチャネル２における{110}結晶粒９の平均粒径より小さく、かつ面方位はそれより無秩序である。このような微結晶領域１４を設けることで、微結晶領域１４を種結晶としてレーザーアニール等の熱処理による大粒径の{110}結晶粒９を形成でき易くするとともに、{110}結晶粒９周囲の粒界における表面凹凸を平坦化できる利点がある点も同様である。
（実施例６）
図６は、本発明の第６の実施例に係わる薄膜トランジスタ装置の平面図である。本実施例ではチャネル２が{110}単結晶粒１６からなり、その{110}単結晶粒１６の周囲に{110}結晶粒領域１５、微結晶領域１４が存在する点が特徴である。
【００４７】
このような構造にすることで、微結晶領域１４を種結晶として{110}結晶粒領域１５を形成し、次に{110}結晶粒領域１５を種とした２段レーザーアニールなどの方法で{110}単結晶粒１６を形成することができる。この{110}単結晶粒１６は基板に平行な{110}面を持てばよく、面内の方位は任意である。
【００４８】
また、これら微結晶領域１４や{110}結晶粒領域１５はチャネル２の側部の一方や、ソース３、ドレイン４の一方の近傍のみにあってもよい。いずれにしてもこのような微結晶領域１４と{110}結晶粒領域１５をチャネル２の近傍に設けることで、チャネル２を{110}単結晶粒１６により形成し高移動度を実現できる利点がある。
（実施例７）
図７は、本発明の実施例４を用いてガラス基板上のSi薄膜に形成する周辺回路部のパターン形成例を示したものである。ソース３のバターン（点線）、ドレイン４のパターン（実線）、ゲート６のパターン（実線）を高集積度で組み込んだ例で、各パターンはコンタクト１７を通してチャネル層に接続されている。
【００４９】
これらのパターンと共に、微結晶領域１４のパターンを図のように周期的かつ他のパターンの空白部分に形成する。各トランジスタのチャネルは{110}結晶粒により形成されていることはいうまでもない。このようにすることで実装面積を大きくすることなく実施例４の利点を得ることができる。
【００５０】
また、このような周期的な微結晶パターンは、レーザーアニールなどの熱処理方法にとって製造工程の効率が良い。それは、図の横方向にビーム照射の移動方向を決めることでパルスレーザーの照射時間／周期と基板を保持するステージの移動速度を調整し、単一工程でこのような周期的な微結晶領域パターンを形成することが可能なためである。以上のパターンは一部の例であり、実施例４の利点を持った多様なパターン形状を持つことが可能である。
（実施例８）
図８は、本発明の実施例５を用いてガラス基板上のSi薄膜に形成する周辺回路部のパターン形成例を示したものである。微結晶領域１４のパターンを図のようにソース３やドレイン４のコンタクト１７の間隔部分に設けることで、実施例７と同様、実装面積を大きくすることなく実施例５の利点を得ることができる。
【００５１】
各トランジスタのチャネルは{110}結晶粒により形成されている。レーザーアニールなどの熱処理方法にとって製造工程の効率が良い点も実施例７と同様である。この場合、ビーム照射の移動方向を図の上下に設定すればよいだけである。以上のパターンは一部の例であり、実施例５の利点を持った多様なパターン形状を持つことが可能である。
（実施例９）
図９は、本発明の実施例６を用いてガラス基板上のSi薄膜に形成する周辺回路部のパターン形成例を示したものである。各トランジスタのチャネルは{110}単結晶粒により形成され、その近傍には{110}結晶粒領域が実施例６同様に存在している。
【００５２】
この実施例の場合、ビーム照射の移動方向を図の左右方向に一度設定して実施例７の構造を形成し、次に移動方向を図の上下方向に変えて、もう一度レーザーアニールすれば実現できる。この場合工程が２倍になるため製造コストが増すが、反面チャネルが単結晶化されるという利点がある。以上のパターンは一部の例であり、実施例６の利点を持った多様なパターン形状を持つことが可能である。
（実施例１０）
図１０は、本発明の薄膜トランジスタ半導体装置を利用した画像表示装置の一例を示す。基板２０上にSi薄膜を形成し、その上に画素ドライバ領域２１、その周囲にバッファアンプ領域２２、ゲートドライバ領域２３、シフトレジスタ領域２４及びデータドライバ領域２５などからなる回路が集積されており、それらが一体となって、画素１９を持つ画像表示パネル１８に接続されて機能する。
【００５３】
これらの回路を構成するトランジスタには要求される性能がそれぞれ異なるため、本発明の実施例１〜３が選択的かつ複合的に組み合わされて利用されている。このような構成では、大面積のガラス基板上に主要な回路を集積することができ、従来の周辺回路のほとんどを集積した画像表示装置を形成することができる。さらに、低コストのガラス基板を用いて数少ない工程により製造できるという利点がある。
【００５４】
【発明の効果】
本発明によれば、IV属結晶(C,Si,Ge,Sn及びPbの群から選ばれる何れか一つ、もしくはそれらの混晶からなる結晶)の最も未結合手密度が小さい{110}面を基板界面との接合に使用することにより、界面歪みエネルギーを最小化しかつチャネル長相当の成長距離を持つ面方位を選んで結晶成長させることができ、大粒径かつ面方位制御された結晶粒でチャネルを形成することで高移動度ＴＦＴを実現する。
【００５５】
これにより、同一ガラス基板上に、画素部、周辺回路を集約的に形成することが可能となるため、大面積（例えば１５インチ以上）画像表示装置を高集積化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係わる薄膜トランジスタ装置の展開図である。上段が縦断面図、その下段はチャネル部分を横に切断した平面図、その右は縦断面図を90°異なる角度から描いたものである。
【図２】本発明の第２の実施例に係わる薄膜トランジスタ装置の展開図である。
【図３】本発明の第３の実施例に係わる薄膜トランジスタ装置の展開図である。
【図４】本発明の第４の実施例に係わる薄膜トランジスタ装置の平面図である。本図ではチャネル２、ソース３、ドレイン４を実線で、またそれらが形成しているSi薄膜の結晶構造を点線で模式的に描いてある。
【図５】本発明の第５の実施例に係わる薄膜トランジスタ装置の平面図である。
【図６】本発明の第６の実施例に係わる薄膜とランジスタ装置の平面図である。
【図７】本発明の実施例７のパターン形成例を示した平面図である。
【図８】本発明の実施例８のパターン形成例を示した平面図である。
【図９】本発明の実施例９のパターン形成例を示した平面図である。
【図１０】本発明の実施例１０に係わる画像表示装置を示す。
【図１１】成長過程にあるSi結晶の格子図で、紙面に平行に{110}面、垂直に{111}面があり、紙面右方向に向かって{111}面成長していく様子を描いてある。
【図１２】結晶成長のエネルギーを模式的に描いたものである。
【図１３】未結合手の位置を示した図で、左から{100}面、{110}面、{111}面である。
【図１４】絶縁体基板上のSi薄膜における結晶粒が取り得る面方位を模式的に描いた図である。
【符号の説明】
１…絶縁体基板、
２…チャネル、
３…ソース、
４…ドレイン、
５…ゲート絶縁膜、
６…ゲート、
７…キャリア経路、
８…結晶粒、
９…{110}結晶粒、
１０…結晶粒界、
１１…双晶粒界、
１２…{110}結晶粒、
１３…{110}結晶粒、
１４…微結晶領域、
１５…{110}結晶粒領域、
１６…{110}単結晶領域、
１７…コンタクト、
１８…画像表示パネル、
１９…画素、
２０…基板、
２１…画素ドライバ領域、
２２…バッファアンプ領域、
２３…ゲートドライバ領域、
２４…シフトレジスタ領域、
２５…データドライバ領域、
１０１…膜厚、
１０２…チャネル長、
１０３…チャネル幅、
１０４…{110}結晶粒幅、

Claims (3)

  1. 絶縁体基板と、前記絶縁体基板上に形成された多結晶薄膜と、前記多結晶薄膜上に形成されたソース、ドレイン、チャネル及びゲートからなるトランジスタとを有する薄膜トランジスタ装置において、前記多結晶薄膜はIV属のC,Si,Ge,Sn及びPbの群から選ばれる何れか一つの結晶、もしくはそれらの混晶からなる結晶であり、前記ソースとドレインとを結ぶ少なくとも一つの経路上において、前記基板垂直方向に対し０〜５度の角度を持つ＜１１０＞軸と、経路方向に対し０〜３０度の角度を持つ＜１００＞軸とを持つ結晶粒が、一つもしくは複数個連なっており、
    前記ソース及び前記ドレインの少なくとも一方において、前記ソースまたはドレインの一部または近傍に微結晶領域を持ち、前記微結晶領域の平均粒径は前記チャネル領域における結晶粒の平均粒径より小さく、かつ、面方位は前記チャネル領域における結晶粒より無秩序であることを特徴とする薄膜トランジスタ装置。
  2. 前記多結晶薄膜はSi薄膜であり、前記Si薄膜は膜厚10nm〜100nmであり、前記結晶粒の{100}面における断面が幅300nm〜5μmであることを特徴とする請求項１記載の薄膜トランジスタ装置。
  3. 絶縁体基板と、前記絶縁体基板上に形成された多結晶薄膜と、前記多結晶薄膜上に形成されたソース、ドレイン、チャネル及びゲートからなるトランジスタとを有する薄膜トランジスタ装置において、前記多結晶薄膜はIV属のC,Si,Ge,Sn及びPbの群から選ばれる何れか一つの結晶、もしくはそれらの混晶からなる結晶であり、前記ソースとドレインとを結ぶ少なくとも一つの経路上において、前記基板垂直方向に対し０〜５度の角度を持つ＜１１０＞軸と、経路方向に対し０〜３０度の角度を持つ＜１００＞軸とを持つ結晶粒が、一つもしくは複数個連なっており、
    前記チャネルの一方または両方の側部近傍において微結晶領域を持ち、前記微結晶領域の平均粒径は前記チャネル領域における結晶粒の平均粒径より小さく、かつ、面方位は前記チャネル領域における結晶粒より無秩序であることを特徴とする薄膜トランジスタ装置。
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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555449B1 (en) 1996-05-28 2003-04-29 Trustees Of Columbia University In The City Of New York Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication
US6830993B1 (en) 2000-03-21 2004-12-14 The Trustees Of Columbia University In The City Of New York Surface planarization of thin silicon films during and after processing by the sequential lateral solidification method
US7115503B2 (en) 2000-10-10 2006-10-03 The Trustees Of Columbia University In The City Of New York Method and apparatus for processing thin metal layers
US20020117718A1 (en) * 2001-02-28 2002-08-29 Apostolos Voutsas Method of forming predominantly <100> polycrystalline silicon thin film transistors
JP2003124230A (ja) * 2001-10-12 2003-04-25 Hitachi Ltd 薄膜トランジスタ装置、その製造方法及びこの装置を用いた画像表示装置
KR100483985B1 (ko) * 2001-11-27 2005-04-15 삼성에스디아이 주식회사 박막 트랜지스터용 다결정 실리콘 박막 및 이를 사용한디바이스
US6864520B2 (en) * 2002-04-04 2005-03-08 International Business Machines Corporation Germanium field effect transistor and method of fabricating the same
JP4900756B2 (ja) * 2002-04-16 2012-03-21 セイコーエプソン株式会社 半導体装置の製造方法、電気光学装置、集積回路、および電子機器
JP2003332350A (ja) * 2002-05-17 2003-11-21 Hitachi Ltd 薄膜半導体装置
KR100483987B1 (ko) * 2002-07-08 2005-04-15 삼성에스디아이 주식회사 티에프티용 다결정 실리콘 박막 및 이를 사용한 디바이스
TWI360707B (en) 2002-08-19 2012-03-21 Univ Columbia Process and system for laser crystallization proc
JP2006512749A (ja) 2002-08-19 2006-04-13 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 種々の照射パターンを有するシングルショット半導体処理システム及び方法
WO2004075263A2 (en) 2003-02-19 2004-09-02 The Trustees Of Columbia University In The City Of New York System and process for processing a plurality of semiconductor thin films which are crystallized using sequential lateral solidification techniques
JP4501859B2 (ja) * 2003-06-27 2010-07-14 日本電気株式会社 薄膜トランジスタ、薄膜トランジスタ基板、電子機器及び多結晶半導体薄膜の製造方法
WO2005029546A2 (en) 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Method and system for providing a continuous motion sequential lateral solidification for reducing or eliminating artifacts, and a mask for facilitating such artifact reduction/elimination
TWI359441B (en) 2003-09-16 2012-03-01 Univ Columbia Processes and systems for laser crystallization pr
US7364952B2 (en) 2003-09-16 2008-04-29 The Trustees Of Columbia University In The City Of New York Systems and methods for processing thin films
TWI366859B (en) 2003-09-16 2012-06-21 Univ Columbia System and method of enhancing the width of polycrystalline grains produced via sequential lateral solidification using a modified mask pattern
US7164152B2 (en) 2003-09-16 2007-01-16 The Trustees Of Columbia University In The City Of New York Laser-irradiated thin films having variable thickness
TWI351713B (en) 2003-09-16 2011-11-01 Univ Columbia Method and system for providing a single-scan, con
US7318866B2 (en) 2003-09-16 2008-01-15 The Trustees Of Columbia University In The City Of New York Systems and methods for inducing crystallization of thin films using multiple optical paths
US7311778B2 (en) 2003-09-19 2007-12-25 The Trustees Of Columbia University In The City Of New York Single scan irradiation for crystallization of thin films
KR100611744B1 (ko) 2003-11-22 2006-08-10 삼성에스디아이 주식회사 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법
KR100611225B1 (ko) * 2003-11-22 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조방법
KR100712101B1 (ko) * 2004-06-30 2007-05-02 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
US7645337B2 (en) 2004-11-18 2010-01-12 The Trustees Of Columbia University In The City Of New York Systems and methods for creating crystallographic-orientation controlled poly-silicon films
US8274073B2 (en) * 2005-03-11 2012-09-25 Spansion Llc Memory device with improved switching speed and data retention
US8221544B2 (en) 2005-04-06 2012-07-17 The Trustees Of Columbia University In The City Of New York Line scan sequential lateral solidification of thin films
KR100731752B1 (ko) 2005-09-07 2007-06-22 삼성에스디아이 주식회사 박막트랜지스터
JP2007088364A (ja) 2005-09-26 2007-04-05 Hitachi Displays Ltd 表示装置
TW200733240A (en) 2005-12-05 2007-09-01 Univ Columbia Systems and methods for processing a film, and thin films
JP4282699B2 (ja) * 2006-09-01 2009-06-24 株式会社東芝 半導体装置
US8614471B2 (en) 2007-09-21 2013-12-24 The Trustees Of Columbia University In The City Of New York Collections of laterally crystallized semiconductor islands for use in thin film transistors
KR20100074179A (ko) 2007-09-25 2010-07-01 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 측방향으로 결정화된 박막상에 제조된 박막 트랜지스터 장치에 높은 균일성을 생산하기 위한 방법
CN103354204A (zh) 2007-11-21 2013-10-16 纽约市哥伦比亚大学理事会 用于制备外延纹理厚膜的系统和方法
WO2009067688A1 (en) 2007-11-21 2009-05-28 The Trustees Of Columbia University In The City Of New York Systems and methods for preparing epitaxially textured polycrystalline films
US8012861B2 (en) 2007-11-21 2011-09-06 The Trustees Of Columbia University In The City Of New York Systems and methods for preparing epitaxially textured polycrystalline films
US8569155B2 (en) 2008-02-29 2013-10-29 The Trustees Of Columbia University In The City Of New York Flash lamp annealing crystallization for large area thin films
WO2009108936A1 (en) * 2008-02-29 2009-09-03 The Trustees Of Columbia University In The City Of New York Lithographic method of making uniform crystalline si films
KR20110094022A (ko) 2008-11-14 2011-08-19 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 박막 결정화를 위한 시스템 및 방법
US9087696B2 (en) 2009-11-03 2015-07-21 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse partial melt film processing
US8440581B2 (en) 2009-11-24 2013-05-14 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse sequential lateral solidification
US9646831B2 (en) 2009-11-03 2017-05-09 The Trustees Of Columbia University In The City Of New York Advanced excimer laser annealing for thin films
CN103081078A (zh) * 2011-07-05 2013-05-01 松下电器产业株式会社 薄膜晶体管及其制造方法以及显示装置
US9761417B2 (en) * 2011-08-10 2017-09-12 Entegris, Inc. AION coated substrate with optional yttria overlayer
CN102664144B (zh) * 2012-05-18 2015-04-15 北京大学 一种适于锗基器件的界面处理方法
KR101983157B1 (ko) * 2013-11-19 2019-05-28 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP6471379B2 (ja) * 2014-11-25 2019-02-20 株式会社ブイ・テクノロジー 薄膜トランジスタ、薄膜トランジスタの製造方法及びレーザアニール装置
WO2016148739A1 (en) 2015-03-18 2016-09-22 Entegris, Inc. Articles coated with fluoro-annealed films
JP6655301B2 (ja) * 2015-05-19 2020-02-26 株式会社ブイ・テクノロジー レーザアニール装置及び薄膜トランジスタの製造方法
JP6434872B2 (ja) * 2015-07-31 2018-12-05 東芝メモリ株式会社 半導体装置
JP2020004859A (ja) * 2018-06-28 2020-01-09 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
US11164809B2 (en) * 2018-12-17 2021-11-02 Intel Corporation Integrated circuits and methods for forming integrated circuits
CN114270530A (zh) * 2019-08-09 2022-04-01 美光科技公司 晶体管及形成晶体管的方法
US11024736B2 (en) 2019-08-09 2021-06-01 Micron Technology, Inc. Transistor and methods of forming integrated circuitry
US11637175B2 (en) 2020-12-09 2023-04-25 Micron Technology, Inc. Vertical transistors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235492A (ja) * 1994-02-23 1995-09-05 Semiconductor Energy Lab Co Ltd 半導体装置作製方法
JPH1140815A (ja) * 1997-07-14 1999-02-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH11145056A (ja) * 1997-11-07 1999-05-28 Sony Corp 半導体材料

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2777794B2 (ja) * 1991-08-21 1998-07-23 東陶機器株式会社 トイレ装置
KR100270620B1 (ko) * 1992-10-19 2000-12-01 윤종용 다결정 실리콘 박막의 제조방법
KR0155304B1 (ko) * 1994-12-23 1998-10-15 정선종 다결정 박막 트랜지스터 및 그 제조방법
KR100205069B1 (ko) * 1995-12-21 1999-07-01 정선종 다결정 실리콘 박막 트랜지스터의 제조방법
JPH101994A (ja) * 1996-06-17 1998-01-06 Naoya Suzuki 腰掛便器での男子用排尿介助器
JPH101996A (ja) * 1996-06-18 1998-01-06 Hitachi Home Tec Ltd 衛生洗浄器の火傷防止装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235492A (ja) * 1994-02-23 1995-09-05 Semiconductor Energy Lab Co Ltd 半導体装置作製方法
JPH1140815A (ja) * 1997-07-14 1999-02-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH11145056A (ja) * 1997-11-07 1999-05-28 Sony Corp 半導体材料

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