KR100704331B1 - 박막 트랜지스터 장치 - Google Patents

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시바다께오
기무라요시노부
박성기
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은, 박막 트랜지스터 장치에 관한 것으로, 목적으로 하는 것은 박막 트랜지스터의 소자 재료가 되는 저온 poly-Si 박막을 기판과의 계면 왜곡을 고려한 최적 격자 구조를 갖는 결정 방위로 맞춰진 상태에서 대입자 크기화(의사적 단결정)하고, 또한 결정 위치를 제어함으로써, 고이동도의 박막 트랜지스터 장치를 실현하는 것에 있다. 이러한 목적은, Ⅵ족 결정(C, Si, Ge, Sn 및 Pb의 군으로부터 선택되는 어느 하나, 혹은 이들의 혼정으로 이루어지는 결정)의 {110}면이 가장 미결합수 밀도가 작은 것에 주목하여 기판 계면에서의 왜곡 에너지를 최소화하고, 또한, 채널 길이 상당의 성장 거리를 갖는 결정 방위를 선택하여 결정 성장시킴으로써, 대입자 크기, 또한, 결정 방위 제어된 결정립으로 채널을 형성함으로써 고이동도 박막 트랜지스터 장치를 실현하는 것에 의해 달성된다.
절연체 기판, 다결정 박막, 미결정 영역, 결정립, 박막 트랜지스터

Description

박막 트랜지스터 장치{THIN FILM TRANSISTOR DEVICE}
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 장치의 전개도로 상단이 종단면도, 그 하단은 채널 부분을 가로로 절단한 평면도, 그 우측은 종단면도를 90。 다른 각도로부터 도시한 도면.
도 2는 본 발명의 제2 실시예에 따른 박막 트랜지스터 장치의 전개도.
도 3은 본 발명의 제3 실시예에 따른 박막 트랜지스터 장치의 전개도.
도 4는 본 발명의 제4 실시예에 따른 박막 트랜지스터 장치의 평면도로, 채널(2), 소스(3), 드레인(4)을 실선으로, 또한 이들이 형성하고 있는 Si 박막의 결정 구조를 점선으로 모식적으로 나타낸 도면.
도 5는 본 발명의 제5 실시예에 따른 박막 트랜지스터 장치의 평면도.
도 6은 본 발명의 제6 실시예에 따른 박막과 트랜지스터 장치의 평면도.
도 7은 본 발명의 실시예 7의 패턴 형성예를 나타낸 평면도.
도 8은 본 발명의 실시예 8의 패턴 형성예를 나타낸 평면도.
도 9는 본 발명의 실시예 9의 패턴 형성예를 나타낸 평면도.
도 10은 본 발명의 실시예 10에 관계되는 화상 표시 장치를 나타낸 도면.
도 11은 성장 과정에 있는 Si 결정의 격자도로서, 지면에 평행하게 {110}면, 수직으로 {111}면이 있고, 지면 우측 방향을 향해 {111}면이 성장해 가는 모습을 나타낸 도면.
도 12는 결정 성장의 에너지를 모식적으로 나타낸 도면.
도 13은 미결합수의 위치를 나타낸 것으로, 좌측으로부터 {100}면, {110}면, {111}면을 나타낸 도면.
도 14는 절연체 기판 상의 Si 박막에 있어서의 결정립을 얻을 수 있는 결정 방위를 모식적으로 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 절연체 기판
2 : 채널
3 : 소스
4 : 드레인
5 : 게이트 절연막
6 : 게이트
7 : 캐리어 경로
8 : 결정립
9 : {110}결정립
10 : 결정립계
11 : 쌍입자 경계
12 : {110}결정립
13 : {110}결정립
14 : 미결정 영역
15 : {110}결정립 영역
16 : {110}단결정 영역
17 : 컨택트
18 : 화상 표시 패널
19 : 화소
20 : 기판
21 : 화소 드라이버 영역
22 : 버퍼 증폭기 영역
23 : 게이트 드라이버 영역
24 : 시프트 레지스터 영역
25 : 데이터 드라이버 영역
101 : 막 두께
102 : 채널 길이
103 : 채널 폭
104 : {110}결정립 폭
본 발명은 박막 트랜지스터 장치에 관한 것이다.
종래의 박막 트랜지스터 장치, 주로 화상 표시 장치 등에 이용되고 있는 박막 트랜지스터(TFT : Thin Film Transistor의 약칭)가 형성되는 모체 박막에는 주로 고온 poly -Si가 이용되어 왔다.
이것은 절연체 기판인 석영 기판 상에 900℃ 전후의 고온 열 처리에 의해 다결정 Si를 형성한 것으로, 비교적 큰 입자 크기(500∼600㎚)의 다결정 Si가 형성된다. 이 고온 poly-Si 박막에 형성된 TFT는 입계 밀도가 낮고 결정성이 좋은 Si 박막을 채널로서 이용하기 때문에, 전자 이동도가 100∼150[㎠/Vs]으로 단결정 Si의 전자 이동도(∼500[㎠/Vs], S. M. Sze, Physics of Semiconductor Devices, p.29, Second Edition, Wiley)에 가까운 값을 얻을 수 있다.
그러나, 이 고온 poly-Si 박막은 절연체 기판으로서 고온 프로세스에 견디도록 고가의 석영 기판을 사용할 필요가 있기 때문에, 기판 비용이 원인이 되어 장치 전체의 비용 저감이 곤란하기 때문에 TFT의 보급이 제한되어 있었다.
최근, 이것 대신에 저온 poly-Si 박막이 한창 연구되고 있다. 이것은 저비용의 유리 기판 혹은 플라스틱 기판 상에 플라즈마 CVD법 등으로 형성한 비정질 Si 박막을 엑시머 레이저 어닐링 등의 용융 재결정화법을 이용하여 결정화한 다결정 Si 박막이다.
이 수법을 이용하면 다결정 Si 박막을 저온(∼150℃)으로 형성할 수 있기 때문에, 매우 염가인 TFT를 형성할 수 있다고 하는 이점이 있다. 그러나, 지금까지의 저온 poly-Si 박막은 고온 poly-Si 박막과 비교하여 입자 크기가 작고, 또한 결정 방위가 무질서한 다결정 Si 박막밖에 형성할 수 없었다.
결정립이 작으면 캐리어 경로에 존재하는 입계 밀도가 커지고, 또한 결정 방위가 무질서하면 입계에 있어서의 트랩 준위 밀도가 상대적으로 커지기 때문에, 어느 쪽의 경우도 트랜지스터 특성을 악화시킨다.
이 때문에 종래의 저온 poly-Si 박막을 소자 재료로 한 제품 베이스의 TFT는 전계 효과 이동도가 ∼150[㎠/Vs] 정도로 한정되어 있었다. 이러한 작은 이동도로서는 실용상 필요한 소자 속도에 도달할 수 없기 때문에, 동일한 유리(혹은 플라스틱) 기판 상에 형성할 수 있는 소자의 종류가 제한되는 문제가 발생한다.
예를 들면, 화상 표시 장치의 경우에서는 화소부는 유리(혹은 플라스틱) 상에 형성할 수 있지만, 그 밖의 소스 드라이버, 게이트 드라이버, 시프트레지스터, 주변 컨트롤러 등의 회로는 종래의 프린트 기판 상에 형성하고, 이것을 기판과 케이블 단자에 접속하여 이용해야 하는 문제점이 생긴다. 이러한 방법으로는 화면 사이즈가 작아(4인치∼10인치)질 뿐만 아니라, 장치 전체의 비용이 상승하는 문제가 있었다.
이러한 문제를 개선하기 위해서는, 결정 입자 크기를 크게 하는 것과, 결정립의 위치와 결정 방위를 맞추는 기술이 필요하다. 지금까지 저온 poly-Si 박막을 대 입자 크기화하고, 또한 결정립의 위치와 결정 방위를 제어하기 위해 여러 가지 기술이 제안되어 왔다.
절연체 기판 상에 형성된 비정질 Si 박막에 선택적으로 결정화를 조장하는 금속 원소를 도입하고, 기판에 평행 방향으로 결정 성장을 행하게 함으로써, 캐리어 이동 방향에 [111]축을 갖은 다결정 Si 박막을 형성하는 기술(예를 들면 특개평7-321339호 공보), 열 처리용 빔의 형상과 조사 위치 이동량을 정밀하게 제어하여 기판 수직 방향에 <100>축, 빔 주사 방향에 평행(또는 45°)한 {220}면을 갖은 구형 다결정 Si 박막을 형성하는 기술(예를 들면 특개평10-41234호 공보), 기판 상에 제1 다결정 Si층을 형성하고, 이방성 에칭으로 특정면({100}, {110}, {111}) 중 어느 하나를 갖은 종결정을 형성, 그 위에 제2 다결정 Si층을 형성함으로써, 결정 방위가 맞춰진 기둥형의 다결정 Si층을 형성하는 기술(예를 들면 특개평8-55808호 공보) 등이다. 그러나, 이들 수많은 시도에도 불구하고, 충분한 고이동도의 TFT를 얻지 못했다.
상기한 결정화법은 어느 것도 충분히 완성된 기술이라고는 할 수 없고, 도달할 수 있는 최대 입자 크기는 약 2㎛로 불충분하였다. 또한 그것에 의해서는 대화면의 액정 표시 패널에서 요구되는 박막 트랜지스터의 실용적 크기인 약 8㎛에는 미치지 못하고, 또한, 결정립의 위치 어긋남에 의한 소자 간의 특성 변동을 억제할 수 없다.
이 때문에, 이들 기술로서는 기존의 저기능의 박막 트랜지스터 장치를 치환할 수 없다. 이것은 기판과 접하고 있는 경우의 Si 결정에 있어서의 최적 격자 구조를 이들 기술이 실현할 수 없는 것이 원인이고, 막의 형성 방법이나 열 처리 방법에 상관없이 Si와 기판 간의 계면 왜곡에 의해 결정되는 본질적인 한계이다.
따라서 고성능이며 대면적의 화상 표시 장치를 저비용으로 실현하기 위해서, 본 발명의 목적은 TFT의 소자 재료가 되는 저온 poly-Si 박막을, 기판과의 계면 왜 곡을 고려한 최적 격자 구조를 갖는 결정 방위로 맞춰진 상태에서 대입자 크기화(의사적 단결정)하고, 또한 결정 위치를 제어하기 위한 기술을 제공함으로써 고이동도의 TFT를 실현하는 것에 있다.
상기 목적을 달성하기 위해서, 본 발명의 박막 트랜지스터 장치는 Ⅳ족 결정인 C, Si, Ge, Sn 및 Pb의 군으로부터 선택되는 어느 하나 혹은 이들 혼정으로 이루어지는 결정의, {110}면이 가장 미결합수 밀도가 작은 것에 주목하여 기판 계면에서의 왜곡 에너지를 최소화하고, 또한 채널 길이 상당의 성장 거리를 갖는 결정 방위를 선택하여 결정 성장시킴으로써, 대입자 크기, 또한 결정 방위 제어된 결정립으로 채널을 형성함으로써 고이동도 TFT를 실현한다.
본 발명의 박막 트랜지스터 장치의 특징 사항을 이하에 구체적으로 열거한다.
(1) 절연체 기판과, 상기 절연체 기판 상에 형성된 다결정 박막, 상기 다결정 박막 상에 형성된 소스, 드레인, 채널 및 게이트로 이루어지는 트랜지스터를 갖는 박막 트랜지스터 장치에 있어서, 상기 다결정 박막은 Ⅳ족의 C, Si, Ge, Sn 및 Pb의 군으로부터 선택되는 어느 하나의 결정, 혹은 이들의 혼정으로 이루어지는 결정이고, 상기 소스와 드레인을 연결하는 적어도 하나의 경로 상에 있어서, 상기 기판 수직 방향에 대해 0∼5도의 각도를 갖는 <110>축과, 경로 방향에 대해 0∼30도의 각도를 갖는 <100>축을 갖는 결정립이 한개 또는 여러개 배열되어 있는 것을 특징으로 한다.
(2) 절연체 기판과, 상기 절연체 기판 상에 형성된 다결정 박막과, 상기 다결정 박막 상에 형성된 소스, 드레인, 채널 및 게이트로 이루어지는 트랜지스터를 갖는 박막 트랜지스터 장치에 있어서, 상기 다결정 박막은 Ⅳ족의 C, Si, Ge, Sn 및 Pb의 군으로부터 선택되는 어느 하나의 결정, 혹은 이들의 혼정으로 이루어지는 결정이고, 상기 소스와 드레인을 연결하는 적어도 하나의 경로 상에 있어서, 상기 기판 수직 방향에 대해 0∼5도의 각도를 갖는 <110>축을 갖는 결정립이 여러개 배열되고, 상기 배열된 결정립의 <100>축끼리가 상호 0∼10도의 각도에서 일정한 것을 특징으로 한다.
(3) 상기 (1) 혹은 (2)에 있어서, 상기 다결정 박막은 특히 Si 박막이고, Si 박막은 막 두께 10㎚∼100㎚이며, 상기 결정립의 {100}면에 있어서의 단면이 특히 폭 300㎚∼5㎛인 것을 특징으로 한다.
(4) 상기 (1) 혹은 (2)에 있어서, 다결정 박막은 특히 Si 박막이고, Si 박막은 막 두께 10㎚∼100㎚이며, 상기 결정립의 {100}면에 있어서의 단면이 특히 폭 300㎚∼5㎛이고, 또한 복수의 결정립 간에서 폭이 거의 일정한 것을 특징으로 한다.
(5) 상기 (1) 혹은 (2)에 있어서, 다결정 박막은 특히 Si 박막이고, Si 박막은 막 두께 10㎚∼100㎚이며, 상기 결정립의 {100}면에 있어서의 단면이 특히 폭 300㎚∼5㎛이고, 또한 복수의 결정립 간에서 폭이 거의 일정한 것을 특징으로 한다.
(6) 상기 (1) 혹은 (2)에 있어서, 소스와 드레인 중 어느 하나, 또는 양방에 있어서, 소스(또는 드레인)의 일부 또는 근방에 미결정 영역을 갖고, 미결정 영역의 평균 입자 크기는 상기 채널 영역에 있어서의 결정립의 평균 입자 크기보다 작고, 또한 결정 방위는 상기 채널 영역에 있어서의 결정립보다 무질서한 것을 특징으로 한다.
(7) 상기 (1) 혹은 (2)에 있어서, 채널의 한쪽 또는 양방의 측부 근방에 있어서 미결정 영역을 갖고, 미결정 영역의 평균 입자 크기는 상기 채널 영역에 있어서의 결정립의 평균 입자 크기보다 작고, 또한 결정 방위는 상기 채널 영역에서의 결정립보다 무질서한 것을 특징으로 한다.
(8) 상기 (1) 혹은 (2)에 있어서, 소스와 드레인의 한쪽 또는 양방의 측부 근방에 있어서 미결정 영역을 갖고, 상기 미결정 영역의 평균 입자 크기는 상기 채널 영역에 있어서의 결정립의 평균 입자 크기보다 작고, 또한 결정 방위는 상기 채널 영역에 있어서의 결정립보다 무질서한 것을 특징으로 한다.
(9) 절연체 기판과, 상기 절연체 기판 상에 형성된 다결정 박막, 상기 다결정 박막 상에 형성된 소스, 드레인, 채널 및 게이트로 이루어지는 트랜지스터를 갖는 박막 트랜지스터 장치에 있어서, 상기 다결정 박막은 Ⅵ족의 결정인 C, Si, Ge, Sn 및 Pb의 군으로부터 선택되는 어느 하나, 혹은 이들의 혼정으로 이루어지는 결정이고, 상기 채널이 단 하나의 결정립으로 형성되며, 상기 결정립은 기판 수직 방향에 대해 0∼5도의 각도를 갖는 <110>축을 갖는 것을 특징으로 한다.
(10) 절연체 기판과, 상기 절연체 기판 상에 형성된 다결정 박막, 상기 다결정 박막 상에 형성된 소스, 드레인, 채널 및 게이트로 이루어지는 트랜지스터와, 상기 트랜지스터를 여러개 집적한 회로를 갖는 박막 트랜지스터 장치에 있어서, 상기 트랜지스터의 채널 길이 방향의 크기를 L로 하고, 채널 폭 방향의 크기를 W로 하였을 때, 상기 다결정 박막의 적어도 하나의 방향에 있어서, L 또는 W의 정수배의 간격으로 미결정 영역을 갖고, 상기 미결정 영역에 있어서의 결정립의 평균 입자 크기는 상기 채널부에 있어서의 결정립의 평균 입자 크기보다 작은 것을 특징으로 한다.
(11) 상기 (1) 혹은 (2)에 기재된 트랜지스터 장치를 동일 기판 상에 여러개 조합하여 형성한 것을 특징으로 한다.
이상 설명한 특징을 갖는 본 발명에 따르면, Ⅵ족 결정(C, Si 톤 Ge, Sn 및 Pb의 군으로부터 선택되는 어느 하나, 혹은 이들의 혼정으로 이루어지는 결정)의 가장 미결합수 밀도가 작은 {110}면을 기판 계면과의 접합에 사용함으로써, 계면 왜곡 에너지를 최소화하며 또한 채널 길이 상당의 성장 거리를 갖는 결정 방위를 선택하여 결정 성장시킬 수 있고, 대입자 크기 또한 결정 방위 제어된 결정립으로 채널을 형성함으로써 고이동도 TFT를 실현할 수 있다.
이에 따라, 동일 유리 기판 상에 화소부, 주변 회로를 집약적으로 형성하는 것이 가능해지기 때문에, 대면적(예를 들면 15인치 이상) 화상 표시 장치를 고집적화 할 수 있다.
<실시 형태>
이하, 도 11∼도 14를 참조하여 본 발명을 더욱 상세하게 설명한다.
우선, 결정 성장 속도의 결정 방위 의존성과 기판과의 계면 에너지에 관해 설명한다. 또, 본 명세서에서는 결정 방위(110), (101), (011)과 같이 결정학적으로 등가인 결정 방위군을 통합하여 {110}과 같이 표기하고 있다. 또한, 축 방위[110], [101], [011]과 같은 결정학적으로 등가인 축 방위군을 통합하여 <110>과 같이 표기하고 있다.
또한, 설명을 간단하게 하기 위해 여기서는 이하에 Si를 대표예로서 설명하지만, 모든 Ⅵ족 결정(C, Si, Ge, Sn, Pb 중 어느 하나, 혹은 이들의 혼정으로 이루어지는 결정)에 관해서도 마찬가지의 것이 성립하는 것은 물론이다.
도 11은 성장 과정에 있는 Si 결정의 격자도로, 지면에 평행으로 {110}면, 수직으로 {111}면이 있고, 지면 우측 방향을 향해 {111}면이 성장하여 가는 모습을 나타낸 것이다. 도 11에 있어서, 중앙부의 점선으로부터 좌측이 결정화한 c-Si, 우측이 아직 결정화되지 않은 비정질 a-Si에 대응한다.
도 11 중의 미결합수로 표시되어 있는 것은 Si 본드 중 공유 결합 상대가 없는 상태이다. 이 미결합수 선단에는 도 11의 동그라미 점선으로 도시된 바와 같이 다음에 Si 원자가 들어 갈 수 있는 빈 격자가 존재한다. 결정 성장은, 이 빈 격자 근방의 Si 원자가 비정질 Si 본드(도 11 중에 두개의 X로 표시)를 절단하여 빈 격자 위치에 들어가는 것을 차례차례 반복함으로써 진행된다.
도 12는 결정 성장의 에너지를 모식적으로 나타낸 것으로, 종축은 자유 에너지, 횡축은 비정질도이다. 비정질 a-Si 상태에서 결정 c-Si 상태로 가기 위해서는 중간에 있는 에너지 갭 Eg을 뛰어넘어야 한다. 이 에너지 갭 Eg는, 도 11에 있어서 비정질 Si 본드를 절단하여 빈 격자 위치로 이동하는 데 필요한 에너지에 상당 한다.
에너지 갭 Eg를 넘어 c-Si 영역으로 가면, 결정 방위에 따라 결정되는 에너지 상태에 들어간다. c-Si의 에너지가 결정 방위에 의존하는 것은, 도 11에 있어서의 미결합수의 수가 각각의 결정 방위에 따라 다르기 때문이다. 예를 들면, 도 11과 같이 {111}면 성장의 경우, 성장하는 원자층 1층마다 미결합수 1개와 3개가 교대로 성장면에 나타난다. {110}면 성장의 경우도 동일하다.
그런데 {100}면 성장의 경우, 이 수는 원자층에 상관없이 항상 2개이다. 빈 격자 위치에 온 Si 원자의 안정도는 이 미결합수가 많을수록 커지지만, 반대로 1개인 경우에는 극단적으로 작아진다. 이 때문에 {111}면, {110}면 성장의 경우, 미결합수가 1개인 경우가 발생할 수 있기 때문에, 빈 격자 위치에 온 Si 원자가 다시 본드를 절단하여 비정질화되는 역과정이 우세해져, 결과로서 c-Si에 있어서의 에너지 상태가 불안정해진다.
이와 같이 결정화의 순과정과 역과정을 통합하면 결과로서 {100}면 성장이 가장 빠른 성장 속도를 갖게 된다. 성장 속도의 정량적인 측정은 매우 곤란하지만, 지금까지 알려져 있는 {100}면 성장 속도(레이저 어닐링의 경우)는 약 7㎧이다. 그것에 반해 {111}면 성장은 그것보다 약 1자릿수 작다. 이것에 대해서는, 문헌, Laser Annealing of Semiconductors, J. M. Poate, Academic Press, New York, 1982를 참조하면 된다.
Si 박막의 에너지는 그것에 한정되는 것이 아니라, 실제로는 기판과의 계면이 매우 중요한 요인이 된다. 격자 상수가 다른 것끼리가 계면을 형성하면 본질적 으로 왜곡이 생기지만, 그 계면 에너지는 양자의 격자 상수차뿐만 아니라 Si의 결정 방위에 따라서도 다르다.
도 13은 좌측으로부터 {100}면, {110}면, {111}면에 있어서의 미결합수의 위치를 각각 나타내고 있다. 이 미결합수의 면 밀도는 큰 쪽으로부터 순서적으로 {100}면, {111}면, {110}면이다. 미결합수 밀도가 크면 그만큼 기판과의 접합이 친밀해지기 때문에, 왜곡 에너지의 손실이 큰 것을 의미한다.
실제로는, 석영 등 화학 양론적 SiO2 조성을 갖는 경질한 기판과의 계면만큼 결정 방위에 의한 계면 에너지 손익차가 심하고, 플라스틱 등 고분자로 연질인 기판과의 계면에서는 이 차는 비교적 작다. 어쨌든 대입자 크기를 형성하기 위해서는 넓은 계면을 갖는 것이 필수이고, 그 때문에 미결합수 밀도가 가장 작은 {110}면이 유리하다.
도 14는 절연체 기판 상의 Si 박막에 있어서의 결정립을 얻을 수 있는 결정 방위를 모식적으로 나타낸 것이다. 도 14 중, 좌측으로부터 기판에 평행한 {100}면, {110}면, {111}면을 나타내고 있다. Si 박막 중에 대입자 크기를 형성하기 위해서는, 이들 결정립이 가로 방향으로 크게 성장할 필요가 있다. 그 때문에는 위에서 진술한 바와 같이 {100}면 성장이 불가결하지만, 그 면을 막 내 가로 방향에 갖기 위해서는 기판과 평행한 {100}면 또는 {110}면을 갖을 필요가 있는 것을 알 수 있다.
또한 계면에서의 왜곡 에너지의 손익을 고려하면, 대입자 크기를 실현하는 가장 유리한 격자 구조는 기판에 평행한 {110}면, 캐리어 경로에 대해 수직인 {100}면의 양방을 만족시키는 구조인 것을 알 수 있다.
이상으로 결정 성장 속도의 결정 방위 의존성과 기판과의 계면 에너지에 관해 설명을 끝낸다. 이하에서는 본 발명의 실시예에 관한 설명을 행한다.
(실시예 1)
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 장치의 전개도이다. 상단이 종단면도, 그 하단은 채널 부분을 가로로 절단한 평면도, 그 우측은 종단면도를 90° 다른 각도로부터 도시한 것이다. 절연체 기판(1) 상에 막 두께(101)의 다결정 Si 박막으로 이루어지는 채널(2)을 갖는다. 막 두께(101)는 본 실시예에서는 50㎚ 이다.
이 다결정 Si 박막에는 소스(3), 드레인(4) 및 채널(2) 상에 게이트 절연막(5), 게이트(6)가 형성되어 있다. 채널(2) 중, 특히 게이트 절연막(5) 바로 아래의 영역은 전계 효과 트랜지스터의 활성 영역이고, 전류 밀도가 가장 크다. 그 부분의 평면도가 그 하단에 도시되어 있지만, 본 실시예는 이 평면 상에 있어서의 다결정 Si 박막의 입자 크기와 결정 방위가 이하의 구조를 갖는 것을 특징으로 한다.
그것은, 소스(3)와 드레인(4)을 연결하는 하나의 캐리어 경로(7)를 생각한 경우, 그 경로를 따라 존재하는 결정립이 기판에 평행한 {110}면을 갖는 {110}결정립(9)이고, 또한 그 {110}결정립(9)의 {100}면이 캐리어 경로(7)에 수직인 것을 특징으로 한다.
이러한 격자 구조를 취하면, 상술한 바와 같이 계면 에너지를 최소화함으로써 대입자 크기를 형성할 수 있음과 동시에 채널 길이(102) 방향에 가장 큰 성장면{100}을 맞춤으로써, 소스(3), 드레인(4) 간을 한개 혹은 거의 소수의 결정립만으로 형성할 수 있다고 하는 이점이 있다.
이에 따라 캐리어 경로(7)를 흐르는 전류에 작용하는 산란을 최소화할 수 있어 고이동도를 실현할 수 있다. 트랜지스터의 실용적인 채널 길이(102)는 약 4㎛이므로, 예를 들면 소스(3), 드레인(4) 간을 단일한 {110}결정립(9)으로 구성한 경우, 그 성장 속도차로부터 {110}결정립 폭(104)은 300∼500㎚가 된다.
이것은 트랜지스터의 채널 폭(103)인 4㎛에 비해 작지만, 실제로 흐르는 전류가 거의 캐리어 경로(7)에 집중되어 있기 때문에 영향은 적다. 또한, 이러한 경로가 채널 중에 적어도 하나 있으면 본 실시예는 유효하기 때문에, 그 밖의 입계, 예를 들면 결정립(8)이 무질서한 결정 방위인 것으로, 그 결과로서 {110}결정립 간에 큰 입계(10)가 존재하여도 상관없다.
또한 {110}결정립(9)의 내부에 쌍입자 경계(11)가 존재하여도, 이것 자체는 산란에 거의 기여하지 않기 때문에 전혀 상관이 없다. 이와 같이, 소스(3), 드레인(4) 간을 연결하는 하나의 캐리어 경로(7) 상의 채널(2)이 {110}결정립(9)에 의해 형성되고, 그 {110}결정립(9)이 캐리어 경로(7)에 수직인 {100}면을 갖는 것이 본 실시예의 특징이다.
(실시예 2)
도 2는 본 발명의 제2 실시예에 따른 박막 트랜지스터 장치의 전개도이다. 본 실시예에서도 한개의 캐리어 경로(7) 상의 Si 박막이 {110}결정립(9)으로부터 형성되어 있지만, 실시예 1과 달리 {110}결정립(9)의 {100}면이 캐리어 경로(7)와 평행한 것이 특징이다.
이러한 구조로 하면, 위에서 진술한 바와 같이 {110}결정립 폭(104)이 300∼500㎚이기 때문에, 채널 길이(102)를 단일한 {110}결정립(9)으로 형성할 수 없지만, 그 반면 캐리어 경로(7)를 가로지르는 입계(10)의 수 변동을 억제할 수 있다고 하는 이점이 있다.
실제의 박막 트랜지스터 장치에서는 고이동도와 함께 소자간 변동이 큰 문제이고, 그 변동은 입계의 수 변동에 강하게 의존하고 있다. 이 때문에 대입자 크기로 고이동도를 실현하는 수법과 더불어, 중입자 크기로 중이동도를 변동없이 실현하는 수법도 대단히 유효하다.
본 실시예는 {110}결정립(9)을 배열하여 캐리어 경로(7)를 횡단시킴으로써, 채널 길이(102)에 있어서의 입계(10)의 수를 항상 일정하게 할 수 있다. 또한, 이 때에도 {110}결정립(9)은 쌍입자 경계(11)를 포함하여도 상관없다.
(실시예 3)
도 3은 본 발명의 제3 실시예에 따른 박막 트랜지스터 장치의 전개도이다. 본 실시예에서도 한개의 캐리어 경로(7) 상의 Si 박막이 {110}결정립(9, 12, 13)으로부터 형성되어 있지만, 상술한 실시예와 달리 각각의 {110}결정립(9, 12, 13)의 면 내에 있어서의 {100}면 방향은 상호 임의인 것이 특징이다.
이러한 구조로 하면 {110}결정립(9)끼리 간에도 결정립계(10)가 생기기 때문 에, 캐리어 경로(7)를 가로지르는 결정립계(10)가 반드시 나타나 이동도가 저하되는 결점을 갖는다. 그러나, 후에 진술한 바와 같이 결정화를 행하는 레이저 어닐링 공정에서, 결정종 형성이나 2단 조사 등 복잡한 공정을 필요로 하지 않기 때문에 제조 공정을 대폭 간략화할 수 있고, {110}결정립(9)의 대입자 크기의 이점을 얻으면서 저비용화를 동시에 실현할 수 있다고 하는 이점이 있다.
(실시예 4)
도 4는 본 발명의 제4 실시예에 따른 박막 트랜지스터 장치의 평면도이다. 본 도 4에서는 채널(2), 소스(3), 드레인(4)을 실선으로, 또한, 이들을 형성하고 있는 Si 박막의 결정 구조를 점선으로 모식적으로 나타내고 있다.
본 실시예에서는, 채널(2)이 {110}결정립(9)이 배열된 {110}결정립 영역(15)으로 이루어지고, 그 {110}결정립(9)의 {100}면이 채널 길이(102) 방향에 수직으로 되어 있는 점이 실시예 1과 마찬가지이지만, 소스(3), 드레인(4)의 일부에 미결정 영역(14)을 포함하는 것을 특징으로 한다.
이 미결정 영역(14)은 평균 입자 크기가 채널(2)에 있어서의 {110}결정립(9)의 평균 입자 크기보다 작고, 또한 결정 방위는 그것보다 무질서하다. 또한, 이 미결정 영역은 소스(3)와 드레인(4) 중 어느 한쪽에만 있어도 좋고, 소스(3), 드레인(4)의 내부가 아니라 외부 근방을 있어도 좋다. 어쨌든 이러한 미결정 영역(14)을 채널(2)의 근방에 설치함으로써 2개의 이점이 있다.
그 하나는, 이 미결정 영역(14)을 종결정으로서 레이저 어닐링 등의 열 처리를 행함으로써 대입자 크기의 {110}결정립(9)을 채널(2)에 쉽게 형성할 수 있고, 또 하나는 형성된 {110}결정립(9)의 계면 왜곡을 평균적으로 완화하는 것, 즉 {110}결정립(9) 주위의 입계에 있어서의 표면 요철을 평탄화할 수 있는 점이다.
종래의 레이저 어닐링 등의 결정 성장법에서는, 결정화할 때의 체적 팽창이 입계에서의 서로 밀어냄을 발생시키고, 도망갈 장소를 잃은 체적분을 표면 요철의 형으로 완화했지만, 이렇게 하여 형성된 요철이 게이트 누설 전류의 원인이 되고 있다. 이것을 피하기 위해 두꺼운 게이트 산화막을 필요로 하고, 그것이 또한 특성을 열화시킨다고 하는 악순환이 있었다.
본 실시예의 미결정 영역은 이 체적 팽창을 채널(2)로부터 외측에 개방함으로써, {110}결정립(9) 주위의 입계에 있어서의 요철을 억제하는 기능이 있고, 결과로서 소자 특성을 향상시키는 이점이 있다.
(실시예 5)
도 5는 본 발명의 제5 실시예에 따른 박막 트랜지스터 장치의 평면도이다. 본 실시예에서는, 채널(2)이 {110}결정립(9)이 배열된 {110}결정립 영역(15)으로 이루어지고, 그 {110}결정립(9)의 {100}면이 채널 길이(102) 방향에 평행하게 되어 있는 점이 실시예 2와 마찬가지이지만, 채널(2)의 한쪽 또는 양방의 측부 근방에 있어서 미결정 영역(14)을 갖는 것을 특징으로 한다.
이 미결정 영역(14)은 실시예 4와 마찬가지로, 평균 입자 크기가 채널(2)에 있어서의 {110}결정립(9)의 평균 입자 크기보다 작고, 또한 결정 방위는 그것보다 무질서하다. 이러한 미결정 영역(14)을 설치함으로써, 미결정 영역(14)을 종결정으로서 레이저 어닐링 등의 열 처리에 의한 대입자 크기의 {110}결정립(9)을 쉽게 형성할 수 있음과 함께, {110}결정립(9) 주위의 입계에 있어서의 표면 요철을 평탄화할 수 있는 이점이 있는 점도 동일하다.
(실시예 6)
도 6은 본 발명의 제6 실시예에 따른 박막 트랜지스터 장치의 평면도이다. 본 실시예에서는 채널(2)이 {110}단결정립(16)으로 이루어지고, 그 {110}단결정립(16)의 주위에 {110}결정립 영역(15), 미결정 영역(14)이 존재하는 점이 특징이다.
이러한 구조로 함으로써, 미결정 영역(14)을 종결정으로서 {110}결정립 영역(15)을 형성하고, 다음에 {110}결정립 영역(15)을 종(seed)으로 한 2단 레이저 어닐링 등의 방법으로 {110}단결정립(16)을 형성할 수 있다. 이 {110}단결정립(16)은 기판에 평행한 {110}면을 갖으면 좋고, 면 내의 방위는 임의이다.
또한, 이들 미결정 영역(14)이나 {110}결정립 영역(15)은 채널(2)의 측부의 한쪽이나, 소스(3), 드레인(4)의 한쪽의 근방에만 있어도 좋다. 어쨌든 이러한 미결정 영역(14)과 {110}결정립 영역(15)을 채널(2)의 근방에 설치함으로써, 채널(2)을{110}단결정립(16)에 의해 형성하고 고이동도를 실현할 수 있는 이점이 있다.
(실시예 7)
도 7은 본 발명의 실시예 4를 이용하여 유리 기판 상의 Si 박막에 형성하는 주변 회로부의 패턴 형성예를 나타낸 것이다. 소스(3)의 패턴(점선), 드레인(4)의 패턴(실선), 게이트(6)의 패턴(실선)을 고집적도로 조립한 예로, 각 패턴은 컨택트(17)를 통해 채널층에 접속되어 있다.
이들 패턴과 함께, 미결정 영역(14)의 패턴을 도 7과 같이 주기적으로 또한 다른 패턴의 공백 부분에 형성한다. 각 트랜지스터의 채널은 {110}결정립에 의해 형성되어 있는 것은 물론이다. 이와 같이 함으로써 실장 면적을 크게 하지 않고 실시예 4의 이점을 얻을 수 있다.
또한, 이러한 주기적인 미결정 패턴은 레이저 어닐링 등의 열 처리 방법에 있어서 제조 공정의 효율이 좋다. 그것은, 도 7의 가로 방향에 빔 조사의 이동 방향을 결정함으로써 펄스 레이저의 조사 시간/주기와 기판을 유지하는 스테이지의 이동 속도를 조정하고, 단일 공정으로 이러한 주기적인 미결정 영역 패턴을 형성하는 것이 가능하기 때문이다. 이상의 패턴은 일부의 예이고, 실시예 4의 이점을 갖는 다양한 패턴 형상을 갖는 것이 가능하다.
(실시예 8)
도 8은 본 발명의 실시예 5를 이용하여 유리 기판 상의 Si 박막에 형성하는 주변 회로부의 패턴 형성예를 나타낸 것이다. 미결정 영역(14)의 패턴을 도 8과 같이 소스(3)나 드레인(4)의 컨택트(17)의 간격 부분에 설치함으로써, 실시예 7과 마찬가지로, 실장 면적을 크게 하지 않고 실시예 5의 이점을 얻을 수 있다.
각 트랜지스터의 채널은 {110}결정립에 의해 형성되어 있다. 레이저 어닐링 등의 열 처리 방법에 있어서 제조 공정의 효율이 좋은 점도 실시예 7과 마찬가지이다. 이 경우, 빔 조사의 이동 방향을 도 7의 상하로 설정하면 좋다. 이상의 패턴은 일부의 예이고, 실시예 5의 이점을 갖는 다양한 패턴 형상을 갖는 것이 가능하 다.
(실시예 9)
도 9는 본 발명의 실시예 6을 이용하여 유리 기판 상의 Si 박막에 형성하는 주변 회로부의 패턴 형성예를 나타낸 것이다. 각 트랜지스터의 채널은 {110}단결정립에 의해 형성되고, 그 근방에는 {110}결정립 영역이 실시예 6과 마찬가지로 존재하고 있다.
이 실시예의 경우, 빔 조사의 이동 방향을 도 9의 좌우 방향에 한번 설정하여 실시예 7의 구조를 형성하고, 다음에 이동 방향을 도 9의 상하 방향으로 바꿔 다시 한번 레이저 어닐링하면 실현할 수 있다. 이 경우 공정이 2배로 되기 때문에 제조 비용이 증가하지만, 반면 채널이 단결정화된다고 하는 이점이 있다. 이상의 패턴은 일부의 예이고, 실시예 6의 이점을 갖은 다양한 패턴 형상을 갖는 것이 가능하다.
(실시예 10)
도 10은 본 발명의 박막 트랜지스터 반도체 장치(TFT)를 이용한 화상 표시 장치의 일례를 나타낸다. 기판(20) 상에 Si 박막을 형성하고, 그 위에 화소 드라이버 영역(21), 그 주위에 버퍼 증폭기 영역(22), 게이트 드라이버 영역(23), 시프트 레지스터 영역(24) 및 데이터 드라이버 영역(25) 등으로 이루어지는 회로가 집적되어 있고, 이들이 일체가 되어 화소(19)를 갖는 화상 표시 패널(18)에 접속되어 기능한다.
이들 회로를 구성하는 트랜지스터에는 요구되는 성능이 각각 다르기 때문에, 본 발명의 실시예 1∼실시예 3이 선택적으로 또한 복합적으로 조합되어 이용되고 있다. 이러한 구성에서는, 대면적의 유리 기판 상에 주요한 회로를 집적할 수 있고, 종래의 주변 회로의 대부분을 집적한 화상 표시 장치를 형성할 수 있다.
또한, 저비용의 유리 기판을 이용하여 적은 공정에 의해 제조할 수 있다고 하는 이점이 있다.

Claims (6)

  1. 박막 트랜지스터 장치에 있어서,
    절연체 기판과,
    상기 절연체 기판 상에 형성된 다결정 박막과,
    상기 다결정 박막 상에 형성된 소스, 드레인, 채널 및 게이트로 이루어지는 트랜지스터를 포함하며,
    상기 다결정 박막은 Ⅳ족의 C, Si, Ge, Sn 및 Pb의 군으로부터 선택되는 어느 하나의 결정, 혹은 이들의 혼정으로 이루어지는 결정이고, 상기 소스와 드레인을 연결하는 적어도 하나의 경로 상에 있어서, 상기 기판 수직 방향에 대해 0∼5도의 각도를 갖는 <110>축과, 경로 방향에 대해 0∼30도의 각도를 갖는 <100>축을 포함하는 결정립이 한개 혹은 여러개 배열되어 있으며,
    상기 소스 및 상기 드레인의 적어도 한쪽에 있어서, 상기 소스 또는 드레인의 일부 또는 근방에 미결정 영역을 포함하고, 상기 미결정 영역의 평균 입자 크기는 상기 채널 영역에 있어서의 결정립의 평균 입자 크기보다 작고, 또한, 결정 방위는 상기 채널 영역에 있어서의 결정립보다 무질서한 것을 특징으로 하는 박막 트랜지스터 장치.
  2. 제1항에 있어서,
    상기 다결정 박막은 Si 박막이고, 상기 Si 박막은 막 두께 10㎚∼100㎚이며, 상기 결정립의 {100}면에 있어서의 단면이 폭 300㎚∼5㎛인 것을 특징으로 하는 박막 트랜지스터 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 채널의 한쪽 또는 양방의 측부 근방에 있어서 미결정 영역을 포함하고, 상기 미결정 영역의 평균 입자 크기는 상기 채널 영역에 있어서의 결정립의 평균 입자 크기보다 작고, 또한, 결정 방위는 상기 채널 영역에 있어서의 결정립보다 무질서한 것을 특징으로 하는 박막 트랜지스터 장치.
  5. 삭제
  6. 삭제
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