KR100761619B1 - 박막 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터에 관한 것으로, 그 목적으로 하는 부분은 박막 트랜지스터의 소자 재료가 되는 저온 poly-Si 박막에 있어서, 입계(grain boundary) 산란을 억제하고, 표면 요철을 작게 하여 정공 캐리어에 대해서도 고 이동도를 실현할 수 있는 결정 구조를 갖는 다결정 박막을 실현하는 것이고, 고성능이며 대면적인 화상 표시 장치를 저비용으로 실현하기 위해 바람직한 박막 트랜지스터를 제공하는 것에 있다.
상기 목적은 다결정 Si 박막 중에 Ge를 도입하고 결정화에 따른 상 분리로 결정립 내와 결정입계 사이에 Ge 조성비를 다르게 함으로써, 결정입계에 있어서의 캐리어 산란 요인을 억제하며, 또한 결정의 체적차를 이용하여 표면 요철을 억제함으로써 고 이동도 TFT를 실현하는 것에 의해 달성된다.
절연체 기판, 화상 표시 장치, 시프트 레지스터, 박막 트랜지스터

Description

박막 반도체 장치 및 그 제조 방법{THIN FILM SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THEREOF}
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 장치의 전개도로, 상단이 종단면도, 그 하단은 채널 부분을 가로로 절단한 평면도.
도 2는 본 발명의 제2 실시예에 따른 박막 트랜지스터 장치와 그 제조 과정을 모식적으로 나타낸 도면.
도 3은 동일하게 본 발명의 제2 실시예에 따른 박막 트랜지스터 장치와 그 제조 과정을 모식적으로 나타낸 도면.
도 4는 동일하게 본 발명의 제2 실시예에 따른 박막 트랜지스터 장치와 그 제조 과정을 모식적으로 나타낸 도면.
도 5는 본 발명의 박막 트랜지스터 장치를 이용한 화상 표시 장치의 예를 나타낸 도면.
도 6은 종래 TFT의 모재인 엑시머 레이저 어닐링에 의해 형성한 다결정 Si 박막의 표면 SEM(주사 전자 현미경)상인 PRIOR ART를 나타내는 도면.
도 7은 본 발명의 다결정 SiGe 박막의 표면 SEM상(좌측도) 및 평면 TEM(투과 전자 현미경)상을 나타내는 도면.
도 8은 본 발명의 다결정 SiGe 박막의 결정 구조 모식도.
도 9는 종래 다결정 Si 박막의 SEM상(좌측도)과 그 사각 영역에 있어서의 AFM(원자간 힘 현미경)상(우측도)인 PRIOR ART를 나타내는 도면.
도 10은 본 발명의 다결정 SiGe 박막의 SEM상(좌측도)과 그 사각 영역에 있어서의 AFM상(우측도)을 나타내는 도면.
도 11은 상기 도 10의 AFM상(좌측도)과, 그 직선 부분에 있어서의 고저차 분포를 나타내는 도면(우측도).
도 12는 본 발명의 다결정 Si1-xGex 박막을 형성하기 위해 필요한 레이저 어닐링 조건을 Ge 조성비 x=0.3인 경우에 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 절연체 기판
2 : Si1-xGex 박막
3 : 소스
4 : 드레인
5 : 게이트 절연막
6 : 게이트 절연막
17 : 화소 드라이버 영역
18 : 버퍼 증폭기 영역
19 : 게이트 드라이버 영역
20 : 시프트 레지스터 영역
본 발명은 박막 트랜지스터 장치 및 그 제조 방법에 관한 것으로, 특히 다결정 실리콘(poly-Si) 박막을 이용한 트랜지스터에 바람직한 박막 트랜지스터 장치 및 그 제조 방법에 관한 것이다.
박막 트랜지스터 장치는, 예를 들면 액정 표시 장치(LCD)나 플라즈마 표시 장치(PDP) 등의 주로 화상 표시 장치에, 화소 혹은 주변 회로 구동용 박막 트랜지스터(TFT)로서 이용되고 있다.
종래의 박막 트랜지스터가 형성되는 모체 박막에는 주로 고온 다결정 Si가 이용되어 왔다. 이것은 절연체 기판인 석영 기판 상에 900℃ 전후의 고온 열 처리에 의해 다결정 Si(poly-Si) 박막을 형성한 것으로, 비교적 큰 입자 크기(예를 들면 500∼600㎚)의 다결정 Si가 형성된다.
이 고온 다결정 Si(이하, 고온 poly-Si로 함) 박막 상에 형성된 TFT는 입계 밀도가 낮고 결정성이 좋은 Si 박막을 채널로서 이용하기 때문에, 전계 효과 이동도가 100∼150[㎠/Vs]와 Si 기판 상의 종래형 Si-LSi의 전계 효과 이동도(∼500[c㎠/Vs], 문헌 S. M. Sze, Physics of Semiconductor Devices, p.29, Second Edition, Wiley)에 가까운 값을 얻을 수 있다.
그러나, 이 고온 poly-Si는 고온 프로세스에 견디도록 절연체 기판으로서 고가인 석영 기판을 사용할 필요가 있기 때문에, 기판 비용이 원인이 되어 반도체 장 치 전체의 비용 저감이 곤란하고 TFT의 보급이 제한되어 있었다.
최근, 이것 대신에 저온 다결정 Si(이하, 저온 poly-Si로 함)가 한창 연구되고 있다. 이것은 저비용의 유리 기판 혹은 플라스틱 기판 상에 플라즈마 CVD법 등의 프로세스로 형성한 비정질 Si를 엑시머 레이저 어닐링 등의 용융 재결정화법을 이용하여 결정화한 다결정 Si이다. 이 수법을 이용하면, 다결정 Si 박막을 저온(∼150℃)으로 형성할 수 있기 때문에, 매우 염가인 TFT를 형성할 수 있다고 하는 이점이 있다.
그러나, 지금까지의 저온 poly-Si는 고온 poly-Si와 비교하여 결정 입자 크기가 작고(∼100㎚), 또한 표면 요철이 큰(∼50㎚) 다결정 Si밖에 형성할 수 없었다.
결정 입자 크기가 작으면, 캐리어 경로에 존재하는 입계 밀도가 커져 입계 산란을 통해 캐리어 이동도를 저하시키는 결점이 있다.
또한, 표면 요철이 크면, 게이트 누설 전류를 억제하기 위해 그 만큼 게이트 절연막을 두껍게(∼100㎚) 할 필요가 있고, 그 때문에 동일 게이트 전압에 의해 채널에 야기되는 캐리어수가 작아지기 때문에, 역시 캐리어 이동도를 저하시키게 된다.
이 때문에 종래의 저온 poly-Si를 소자 재료로 한 제품 베이스의 TFT에서는 전계 효과 이동도가 전자 캐리어의 경우에 ∼150[㎠/Vs], 정공 캐리어의 경우에 ∼50[㎠/Vs] 정도로 억제되어 있었다. 이러한 작은 이동도로는 필요로 하는 소자 속도에 도달할 수 없기 때문에, 동일한 유리(혹은 플라스틱) 기판 상에 형성할 수 있는 소자의 종류가 제한된다고 하는 문제가 발생한다.
예를 들면 화상 표시 장치의 경우에서는 비교적 요구 성능이 낮은 화소 회로부는 유리(혹은 플라스틱) 상에 형성할 수 있지만 그 밖의 요구 성능이 높은 소스 드라이버, 게이트 드라이버, 시프트 레지스터, 주변 컨트롤러 등의 회로는 동일 기판 상에 형성할 수 없기 때문에, 종래의 Si-LSI 기술을 이용한 반도체 칩으로서 프린트 기판 상에 집적하고, 이것을 유리 기판과 접속하여 이용해야 한다.
이러한 방법으로는 주변 회로부를 실장하는 면적에 의해 화면 사이즈가 작아질(4인치∼10인치)뿐만 아니라, 화상 표시 장치 전체의 비용이 매우 상승하는 문제가 있었다. 또한, 장래의 시장이 유망시되는 전력 절약화 화상 표시 장치에서는 TFT의 CMOS(상보형 MOS)화가 필수적이지만, 그 때문에 정공 캐리어의 전계 효과 이동도에 대한 요구 성능은 더욱 커질 것으로 예측된다.
이러한 문제를 개선하기 위해서는, 저온 poly-Si의 입계 산란을 억제하고, 또한 표면 요철을 작게 할 수 있는 다결정 박막을 실현함으로써 TFT를 고성능화하는 기술이 필요하다. 지금까지 저온 poly-Si를 이와 같이 고기능화하기 위해 이하에 예시된 바와 같은 여러 가지 기술이 제안되어 왔다.
이들은 예를 들면, 절연체 기판 상에 형성된 비정질 Si막에 선택적으로 결정화를 조장하는 금속 원소를 도입하고, 기판에 평행 방향으로 결정 성장을 행하게 함으로써, 캐리어 이동 방향에 [111]축을 갖는 다결정 Si를 형성하는 기술(예를 들면 특개평7-321339호 공보); 열 처리용 빔 형상과 조사 위치 이동량을 정밀하게 제 어하여 기판 수직 방향에 <100>축, 빔 주사 방향에 평행(또는 45°의 각도)한 {220}면을 갖는 구형 다결정 Si를 형성하는 기술(예를 들면 특개평10-41234호 공보); 기판 상에 제1 다결정 Si층을 형성하고, 이방성 에칭으로 특정면({100}, {110}, {111}) 중 어느 하나를 갖는 종결정을 형성, 그 위에 제2 다결정 Si층을 형성함으로써, 면 방위가 맞춰진 기둥형의 다결정 Si층을 형성하는 기술(예를 들면 특개평8-55808호 공보) 등이다.
그러나, 이들 수많은 시도에도 불구하고, 충분한 고 이동도의 TFT를 얻을 수 없었다.
상기 종래의 저온 poly-Si 박막의 결정화법은 모두 충분하게 완성된 기술이라고는 할 수 없고, 도달할 수 있는 최대 입자 크기, 표면 요철 중 어느 것을 선택하여도, 예를 들면 주변 회로 집적형의 액정 표시 패널에 요구되는 TFT의 요구 성능에는 미치지 못한다. 이 때문에 이들 기술로서는 기존의 저기능의 박막 트랜지스터 장치를 충분하게 치환할 수 없다. 따라서 고성능이며 대면적인 화상 표시 장치를 저비용으로 실현한다고 하는 기술 과제는 매우 중요하다.
그래서, 본 발명의 제1 목적은 TFT의 소자 재료가 되는 저온 poly-Si에 있어서, 결정입계에서의 캐리어 산란을 억제하고, 표면 요철을 작게 하여 정공 캐리어에 관해서도 고 이동도를 실현할 수 있는 결정 구조를 갖는 다결정 박막을 실현하여, 종래 기술에서는 얻어지지 않는 특성이 우수한 박막 트랜지스터 장치를 제공하는 것이고, 제2 목적은 이 박막 트랜지스터 장치를 용이하게 얻을 수 있는 제조 방법을 제공하는 것이고, 제3 목적은 이 박막 트랜지스터 장치를 이용한 화상 표시 장치를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명자 등은 TFT를 형성하기 위한 저온 poly-Si에 관해 여러 가지 실험 검토 결과, poly-Si 박막 중에 Ge를 도입하고, 결정화에 따르는 상 분리로 결정립 내와 결정입계 사이에 Ge 조성비를 다르게 함으로써(자세하게는 결정입계의 Ge 조성비를 결정립 내에서 Ge 조성이 최소가 되는 부분보다도 크게 함), 결정입계에 있어서의 캐리어 산란 요인을 억제하고, 또한 결정의 체적차를 이용하여 표면 요철을 억제함으로써 고 이동도 TFT를 실현할 수 있다고 하는 중요한 지견을 얻었다.
본 발명은 이러한 지견에 기초하여 이루어진 것으로, 상기 제1 목적은 절연체 기판과, 상기 절연체 기판 상에 형성된 다결정 박막과, 상기 다결정 박막 상에 형성된 소스, 드레인, 채널 및 게이트로 이루어지는 트랜지스터를 갖고, 상기 트랜지스터의 채널부에 있어서의 상기 다결정 박막은 실리콘 게르마늄 다결정 Si1-xGex로 이루어지고, 단, Si에 대한 Ge의 조성비 x는 0<x<1이고, 또한 상기 다결정 박막 중의 Ge의 조성비 x는 결정립 내에서 Ge 조성이 최소가 되는 부분보다도 입계에 있어서 보다 큰 것을 특징으로 하는 박막 트랜지스터 장치에 의해 달성된다.
그리고 바람직하게는, 상기 다결정 박막의 두께가 10∼100㎚이고, 상기 다결정 박막을 구성하는 결정립의 중심부에 있어서의 Ge의 조성비 x가 0<x≤0.3, 입계에 있어서의 Ge의 조성비 x가 0.1≤x<1.0이고, 상기 Ge의 조성비 x는 항상 결정립 내에서 Ge 조성이 최소가 되는 부분보다도 입계에 있어서 보다 큰 것이다.
또한 바람직한 본 발명 박막 트랜지스터 장치의 특징점을 이하에 열거한다.
상기 박막 트랜지스터 장치에 있어서, 다결정 Si1-xGex 박막은 입계에 있어서의 표면 요철이 30㎚ 이하인 것을 특징으로 한다.
상기 박막 트랜지스터 장치에 있어서, 상기 트랜지스터의 채널부를 흐르는 주캐리어가 정공인 것을 특징으로 한다.
상기 박막 트랜지스터 장치는 절연체 기판과, 상기 절연체 기판 상에 형성된 다결정 박막과, 상기 다결정 박막 상에 형성된 소스, 드레인, 채널 및 게이트로 이루어지는 트랜지스터를 갖고, 상기 트랜지스터의 채널부에 있어서의 상기 결정 박막은, 기판에 평행한 {110}결정면을 갖고, 입계에 있어서의 평균 격자 상수가 결정립 내부에 있어서의 평균 격자 상수보다 큰 것을 특징으로 한다.
상기 박막 트랜지스터 장치는 절연체 기판과, 상기 절연체 기판 상에 형성된 다결정 Si1-xGex 박막, 단, Si에 대한 Ge의 조성비 x는 0<x<1과, 상기 다결정 Si 1-xGex 박막 상에 형성된 소스, 드레인, 채널 및 게이트로 이루어지는 트랜지스터를 복수개 집적하여 구성한 회로부를 보유하고, 상기 회로부는 p타입의 트랜지스터 및 n타입의 트랜지스터 양자를 혼재시킨 CMOS형 트랜지스터를 포함하는 것을 특징으로 한다.
그리고 상기 박막 트랜지스터 장치는 상기 회로부를 구성하는 p타입의 트랜지스터의 Ge 조성비 x가, n타입의 트랜지스터의 Ge 조성비보다 큰 것을 특징으로 한다.
상기 제2 목적은 절연체 기판 상에 막 두께 10∼100㎚의 비정질 Si1-xGex층, 단, Si에 대한 Ge의 조성비 x는 0<x<1을 형성하는 공정과, 상기 비정질 Si1-xGex층을 에너지 밀도 200∼300mJ/㎠, 펄스수 1∼50개의 엑시머 레이저에 의해 결정화하는 열 처리 공정을 갖는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법에 의해 달성된다.
그리고 바람직하게는, 상기 박막 트랜지스터 장치의 제조 방법에 있어서, 상기 열 처리 공정은 상기 비정질 Si1-xGex층의 막 두께가 T ㎚일 때 에너지 밀도를(180+T)∼(200+T)mJ/㎠로 하여 막 두께에 대응하여 변화시키는 것을 특징으로 한다.
상기 제3 목적은 화상 표시부와, 상기 화상 표시부의 표시를 제어하고, 적어도 데이터 드라이버, 게이트 드라이버 및 버퍼 증폭기를 포함하는 화상 표시 회로와, 상기 화상 표시 회로의 주변에 위치하여 상기 화상 표시 회로를 제어하는 주변 회로부를 갖는 화상 표시 장치에 있어서, 상기 화상 표시 회로 및 상기 주변 회로부는상기 화상 표시부를 구성하는 기판과 동일한 기판 상에 집적됨과 함께, 상기 화상 표시 회로 및 상기 주변 회로부는 절연체 기판과, 상기 절연체 기판 상에 형성된 다결정 Si1-xGex 박막, 단, Si에 대한 Ge의 조성비 x는 0<x<1과, 상기 다결정 Si1-xGex 박막 상에 형성된 소스, 드레인, 채널 및 게이트로 이루어지는 트랜지스터를 복수개 집적하여 구성한 회로부를 보유하고, 상기 회로부는 p타입의 트랜지스터 혹은 n타입의 트랜지스터 중 어느 한쪽, 혹은 양자를 혼재시킨 CMOS형 트랜지스터를 포함하는 것을 특징으로 하는 화상 표시 장치에 의해 달성된다.
그리고 바람직하게는, 상기 화상 표시 장치에 있어서, 상기 회로부를 구성하는 p타입 트랜지스터의 Ge 조성비 x가, n타입 트랜지스터의 Ge 조성비보다 큰 것을 특징으로 한다.
더 바람직하게는, 상기 회로부에 상기 p타입 트랜지스터, 상기 n타입 트랜지스터 및 상기 CMOS형 트랜지스터 중 어느 하나의 종류를 구별하기 위해, 이들 회로 근방에 설치된 위치 정렬 마크를 보유하는 것을 특징으로 한다.
이상 설명한 바와 같이, 본 발명에 따르면, Si 중에 Ge를 도입하여 결정화에 따르는 상 분리로 결정립 내와 결정입계 사이에 Ge 조성비를 다르게 함으로써, 결정입계에 있어서의 캐리어 산란 요인을 억제하며, 또한 결정의 체적차를 이용하여 표면 요철을 억제함으로써 고 이동도 TFT를 실현한다. 이에 따라, 동일 유리 기판 상에 화소부, 주변 회로를 집약적으로 형성하는 것이 가능해지기 때문에, 대면적(예를 들면 15인치 이상) 화상 표시 장치를 고집적화할 수 있다.
<실시 형태>
이하, 도 6∼도 12를 이용하는 종래 기술과의 대비에 있어서, 본 발명의 특징인 SiGe의 결정 성장 특성에 관해 상세하게 설명한다. 또, 본 명세서에서는 결정면방위(110), (101), (011)과 같이 결정학적으로 등가인 면 방위군을 통합하여 {110}과 같이 표기하고 있다.
도 6은 종래 TFT의 모재인 엑시머 레이저 어닐링에 의해 형성한 다결정 Si 박막의 표면 SEM(주사 전자 현미경)상인 PRIOR ART를 나타낸다.
또, 이 다결정 Si 박막은 유리 기판 상에 주지의 플라즈마 CVD법에 의해 막 두께 50㎚로 성막하고, 그것을 엑시머 레이저에 의해 에너지 밀도 340mJ/㎠의 조건으로 어닐링한 것이다.
이 저온 poly-Si의 평균 입자 크기는 50∼100㎚로 비교적 작은 것을 예로 들었지만, 현재 도달할 수 있는 최대 입자 크기는 200∼300㎚ 정도이다. 그러나, 입자 크기가 커짐에 따라 입자 크기 변동도 증대하며, 그 결과 TFT 이동도에 큰 변동이 생기는 것이 문제가 되었다.
이 때문에 실용적인 결정 입자 크기로서는 도 6에 예를 든 50∼100㎚가 전형적인 예이다. 각 결정립의 입계는 어두운 콘트라스트로 되어 있지만, 그것에 인접한 부분에 여기저기 밝은 콘트라스트의 영역이 나타난다. 이러한 콘트라스트의 차이는 표면 요철에 상당한다.
엑시머 레이저 어닐링 등의 열 처리법에서는 용융으로부터 고화하는 과정에서 Si 결정의 체적 팽창을 동반한다. 이 때문에 각 결정립이 서로 부딪치는 입계 부근에서는 팽창한 체적분을 방출하기 위해 기판에 수직인 상측 방향으로 들어 올리는 힘이 작용한다. 결정입계의 3중점 부근에서는 이 힘이 더욱 커져 표면 요철의 원인이 된다. 막 두께 50㎚의 Si 다결정에 대해 평균적 표면 요철은 50㎚에나 도달한다.
도 7은 본 발명의 저온 다결정 Si1-xGex 박막의 표면 SEM상(좌측도) 및 평면 TEM(투과 전자 현미경)상이다. Ge 조성비는 x=0.3, KrF 엑시머 레이저 에너지 밀도 240mJ/㎠, 30회 조사에 의해 형성한 것이다.
또, 이 경우도 다결정 Si 박막은 유리 기판 상에 주지의 플라즈마 CVD법에 의해 막 두께 50㎚로 성막하였지만, 그 때에 CVD 가스 중에 소스로서 Ge를 Si에 대해 30mol% 도입하고, Si0.7Ge0.3 박막(이하, 단순히 SiGe 박막으로 약기)으로 하였다. 그것을 엑시머 레이저에 의해, 에너지 밀도 240mJ/㎠의 조건으로 어닐링한 것이다.
도 7의 좌측도를 보면, 결정 입자 크기는 도 6의 다결정 Si 박막의 결정 입자 크기와 거의 동일하지만, 입자 내와 입계의 콘트라스트 관계가 반전되어 있는 것을 알 수 있다. 이것은 도 6의 경우와는 반대로, 입계쪽이 입자 내보다 위로 볼록하게 되어 있는 것이 원인이다. 원소 분석의 결과, 이 입계에는 입자 내보다 훨씬 고농도의 Ge가 검출되고, 그 고농도 영역과 본 도 7에 있어서의 밝은 콘트라스트 영역과는 거의 일치하였다.
이 다결정 Si0.7Ge0.3 박막의 평면 TEM의 암시야상(도 7의 우측도)을 보면 결정 구조를 상세하게 알 수 있다. 본 도 7(도 7의 우측도)에서는 기판면에 평행한 {110}면이 밝게 표시되는 조건에서 측정되고 있다. 도 7을 보면 대부분의 결정립은 동일 밝기를 구비하고 있고, 약간 수의 검은 입자가 사이에 존재하는 것을 알 수 있다. 결정립 내에는 스태킹 포트나 쌍정으로 생각되는 직선 상의 모양이 여기저기 나타나지만 그 의외는 거의 깨끗한 단결정으로 되어 있는 것을 알 수 있다.
도 8은 도 7에 도시한 본 발명의 저온 다결정 SiGe 박막의 결정 구조 모식도이다. 대부분의 결정립이 기판에 평행한 {110}면을 갖고 있고, 약간 수의 면 방위가 다른 입자가 사이에 존재하고 있다. 이들 면 방위가 다른 입자는 조건을 바꾼 TEM 관찰에 의해, {110}면이 기판 평행면으로부터 1∼10도 기운 것을 알 수 있다. 이 때문에 본 발명의 다결정 SiGe 박막은 기본적으로 {110}면 방위를 갖는 다결정인 것을 알 수 있다. 각 입자 내에는 어닐링 전에 도입하고 있는 Ge 조성비보다 Si-rich이고, 입계에서는 그것에 대해 Ge 조성비가 큰 결정으로 되어 있다.
이러한 상 분리(Ge 조성비가 결정립 내와 입계에서 다름)가 발생하는 원인은, Si 중에 있어서의 Ge의 확산 계수와 Si대Ge의 결합 에너지에 기인하고 있다. 비정질 Si 중의 Ge 확산 계수는 비교적 크고 600℃에서도 D=8.0×10-20[㎡/s]이다(문헌 S. M. Prokes and F. Spaepen, Appl. Phys. Lett., vol47, p234(1985) 참조).
이러한 이동 조건 하에서 결정이 안정된 격자를 조합하기 위해서는, 각 원자 사이의 결합 에너지를 최소화한 쪽이 좋다. Si-Si, Si-Ge, Ge-Ge 사이의 결합 에너지는 각각 3.73eV, 3.65eV, 3.56eV이다(문헌 K. Nakagawa, N. Sugii, S. Yamaguchi, and M. Miyao, J. Cryst. Growth, vol210, p560, (1999)참조).
이 때문에 Ge는 Si와 결합하는 것보다 Ge끼리 결합하는 쪽이 에너지적으로 안정된다. 어닐링 전에 Si 쪽이 Ge보다 많은 조건으로 설정하여 놓으면, 결정화의 초기 단계인 임의의 장소에 Si 결정핵이 생기고, 그것이 성장하는 과정에 있어서 Ge를 주변으로 몰아내면서 Si를 많이 내포한 결정립이 성장한다. 이러한 결정립이 도처에 성장함으로써, 상술한 바와 같은 결정 구조를 갖는 다결정 SiGe가 형성된다고 생각된다.
이러한 복수종으로 이루어지는 원소 사이의 상 분리 자체는 종래로부터 알려져 있다. 상 분리한 원소 각각을 p형/n형으로 절단함으로써 다결정 박막을 열전 변환 재료로 이용한 예도 있다(예를 들면 특개평2000-261043호 공보). 그러나, 본 발명의 다결정 SiGe 박막과 같이 입계 구조의 도처에서 깨끗하게 Ge-rich가 되고, 이하에 진술한 바와 같이 입계에 있어서의 표면 요철을 억제할 수 있고 TFT에 응용할 수 있는 다결정 SiGe 박막은 지금까지 알려져 있지 않다.
또한, 이와 같이 Ge-rich인 상이 생기면 특히 정공 이동도에 있어서 유리한 구조가 된다. 재료 자체의 성질로서 단결정 Ge(전자 이동도∼3000㎠/Vs, 정공 이동도∼1500㎠/Vs)는 단결정 Si(전자 이동도∼1500㎠/Vs, 정공 이동도∼500㎠/Vs)보다 큰 이동도를 갖고 있다(문헌 M. V.Fischetti and S. E. Laux, J. Appl. Phys. Vbl80, p2234, (1996)참조).
종래 문제시되어 온 Ge/산화막 계면 안정성의 문제도 열 산화막이 아니라 피착 산화막이면 그다지 문제가 되지 않는 것을 알 수 있다. 이러한 잠재 능력이 높은 Ge가 TFT로 이용되고 있지 않은 이유는 형성할 수 있는 다결정 Ge의 입자 크기가 매우 작고 입계 산란이 커 실용화되지 않기 때문이다. 그러나 본 발명과 같은 다결정 SiGe 박막 구조이면 입자 크기는 다결정 Si 박막의 입자 크기에 필적하고, 산란이 큰 입계 부근에 고 이동도의 Ge-rich상이 존재함으로써 전체로서 고 이동도를 실현할 수 있다고 하는 이점이 있다.
도 9는 종래의 다결정 Si 박막의 SEM상(좌측도)의 사각 영역에 있어서의 AMF(원자간 힘 현미경)상(우측도)인 PRIOR ART를 나타낸다. 이 AFM상은 표면 요철을 그대로 직접 콘트라스트비로 표시하고 있다. 다결정 Si 박막에 있어서의 결정립의 3중점 부근에서 도처에 밝은 볼록부가 나타난다. 이들 볼록부의 정점과 오목부의 바닥과의 고저차는 상술한 바와 같이 약 50㎚로 매우 크다. 이것은 체적 팽창에 의해 작용하는 상향의 힘이 3중점에서 매우 크기 때문이다.
한편, 도 10은 본 발명의 다결정 SiGe 박막의 SEM상(좌측도) 및 그 사각 영역에 있어서의 AFM상(우측도)이다. AFM상을 보면 분명해지듯이 입계에 상당하는 부분에서 모두 밝고, 볼록부가 형성되어 있는 것을 알 수 있다.
도 11의 좌측도는 상기 도 10의 우측도와 마찬가지의 AFM상이지만, 우측도는 그 직선 부분에 있어서의 고저차 분포를 나타내는 도면이다. 이 도 11에서 밝은 부분이 볼록부, 어두운 부분이 오목부에 상당하는 것을 분명하게 알 수 있다. 이 볼록부의 정점과 오목부의 바닥과의 고저차는 최대로 20㎚ 정도로 상술한 도 7에 도시한 다결정 Si 박막의 50㎚와 비교하여 대폭 억제되어 있는 것을 알 수 있다.
이것은 주로 Si, Ge 사이에서 체적 팽창 계수나 탄성 계수가 다른 것이 원인으로 생각된다. 즉, 어닐링 이전에는 비정질 SiGe 혼정으로서의 격자 상수(>비정질 Si)로 박막이 형성되어 있지만, 고화할 때의 상 분리에 의해 비교적 딱딱한 Si 결정의 주위에 부드러운 Ge-rich 상이 형성됨으로써 체적 팽창분을 입계로 완화할 수 있고, 그 결과 표면 요철을 억제할 수 있다고 생각된다. 어쨌든 본 발명의 다결정 SiGe 박막은 종래의 다결정 Si 박막보다 매우 작은 표면 요철밖에 갖고 있지 않는 것을 알 수 있다.
도 12는 본 발명의 다결정 SiGe 박막을 형성하기 위해 필요한 레이저 어닐링 조건을 Ge 조성비 x=0.3인 경우를 예로 나타낸 것이다. 가로축은 엑시머(KrF) 레이저의 에너지 밀도[mJ/㎠], 세로축은 다결정 SiGe 박막의 막 두께(㎚)이고, 조사 횟수는 전부 30회이다. 에너지 밀도를 최저의 140[mJ/㎠]로부터 서서히 증대시켜 가면, 표면 볼록부를 나타내는 밝은 콘트라스트 영역이 차차로 증가해 간다.
이 중 막 두께 50㎚ 및 30㎚인 경우에만, 각각 240[mJ/㎠], 220[mJ/㎠]로 특이적으로 볼록부가 결정입계 구조에 일치하는 것을 알 수 있다. 이러한 구조는 다른 Ge 조성비(예를 들면 x=0.1 등)에서도 볼 수 있지만, 어느 쪽의 경우도 매우 좁은 어닐링 조건에 있어서 밖에 실현할 수 없는 것을 알 수 있다. 이 원인은 어닐링 전에 도입한 Ge 농도가 고화 과정에서 정확히 편석할 수 있는 조건이 그만큼 넓지 않기 때문이다라고 생각되지만, 본 발명에서는 이들 특이적인 어닐링 처리 조건에서 실현하는 다결정 SiGe 박막을 유효 이용한다.
이상으로 본 발명의 특징인 다결정 SiGe 박막의 결정 성장 특성에 관한 설명을 끝낸다. 이하에서는 본 발명의 실시예에 관한 설명을 행한다.
이하, 도 1∼도 5를 이용하여 본 발명의 실시예를 구체적으로 설명한다.
(실시예 1)
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 장치의 전개도이다. 상단이 종단면도, 그 하단은 채널 부분을 가로(X-X’ 방향)로 절단한 평면도이다. 유리판으로 이루어지는 절연체 기판(1) 상에, 하기의 플라즈마 CVD에 의한 성막 조 건 및 레이저 어닐링 조건으로 다결정 Si1-xGex 박막(2)을 형성하였다.
즉, 원료 가스로서 실란 및 게르마늄을 이용하고, Si대Ge의 유량비가 0.7대0.3이 되도록 가스량을 조정하면서, 합계 막 두께가 50㎚가 되도록 플라즈마 CVD에 의해 비정질 Si1-xGex 박막을 형성하였다.
다음에, 성막한 표면에 대해, 레이저 어닐링 조건으로서 에너지 밀도240[mJ/㎠], 펄스수 30회, 펄스 주파수 100㎐에서 엑시머 레이저를 조사하여 다결정 Si1-xGex 박막(2)을 형성하였다.
이 다결정 Si1-xGex 박막에는 소스(3), 드레인(4) 및 채널 상에 게이트 절연막(5), 게이트(6)가 형성되어 있다. 채널 중, 특히 게이트 절연막(5) 바로 아래의 영역은 전계 효과 트랜지스터의 활성 영역이고 전류 밀도가 가장 크다. 그 부분의 평면도가 도 1의 하단의 도면에 도시되어 있지만, 본 실시예에서는 이 평면 상에 있어서의 다결정 Si1-xGex 박막의 결정립(7) 내부의 Ge 조성비 x를 0<x≤0.1, 결정입계(8)에 있어서의 Ge 조성비 x를 0.3≤x<1로 하였다.
이러한 격자 구조를 취하면, 상술한 바와 같이 결정입계(8)의 표면(볼록부)과 결정립(7)의 표면(오목부)과의 고저차가 20㎚ 정도로 대폭 억제되어 게이트 절연막(5)을 비교적 얇게(∼50㎚) 할 수 있다. 이 때문에 비교적 작은 게이트 전압으로 많은 캐리어를 채널에 야기할 수 있어 고 이동도를 실현할 수 있다.
또한, 결정립(7)의 대부분이 기판(1)에 평행한 {110}면에 맞춰져 있음으로써 결정입계(8)의 격자 정합이 비교적 정리되어 캐리어의 입계 산란을 억제할 수 있는 효과도 갖는다. 또한, 입계(8)에 고 이동도의 Ge-rich상이 형성되어 있음으로써 막 전체의 이동도가 향상된다고 하는 이점도 갖는 것이 본 실시예의 특징이다.
또, 다결정 Si1-xGex 박막 중의 Si에 대한 Ge 조성비 x의 측정은 이하의 방법으로 행하였다.
투과형 전자 현미경(TEM) 내에 구비한 X선 미량 분석계의 프로브용의 전자 빔을 작게(약 100㎚) 조여 시료 표면에 조사하고, 조사된 영역으로부터 방출되는 특성 X선의 파장과 강도를 측정함으로써, Si와 Ge와의 농도를 측정한다.
다음에, 이 Si와 Ge와의 농도의 측정 결과로부터 계산에 의해, Si에 대한 Ge 조성비 x를 구한다.
또한, 결정립의 조성비의 측정은 빔 조사 영역이 결정립 내부가 되도록 행한다. 입계의 조성비의 측정은 빔 조사 영역이 입계를 포함하도록 행한다. 여기서, 빔 조사 영역이 입계로부터 비어져 나와 결정립에 걸쳐져 있어도 좋다.
(실시예 2)
도 2∼도 4는 본 발명의 제2 실시예에 따른 박막 반도체 장치와 그 제조 과정을 모식적으로 나타낸 것이다. 본 실시예에서는 다결정 Si1-xGex 박막을 부분적으로 도입하여 트랜지스터를 CMOS(상보형 MOS)화하는 것이다.
우선, 도 2에 도시한 바와 같이, 절연체 기판(유리판 : 1) 상에 비정질 Si 박막(9)을 형성한다. 그 일부를 통상의 포토 프로세스로 에칭 제거하고, 매립형의 Ge 조성비 증가 영역(10)을 설치한다. 이와 같이 하여 얻은 박막 표면을 KrF 엑시머 레이저로 조사하면서, 기판(1)을 보유한 스테이지를 순차 이동시킴으로써 레이저 빔 조사 영역(11)을 주사시킨다. 이 때 미리 스테이지 이동 영역을 프로그램 제어함으로써, 후에 트랜지스터 영역이 되는 부분만을 선택적으로 결정화한다.
이와 같이 하여, 도 3에 도시한 바와 같이 비정질 Si 박막(9)의 필요 영역에만, 순수 Si 다결정(12) 및 다결정 Si1-xGex 박막(2) 영역이 형성된다.
다음에, 도 4에 도시한 바와 같이, 결정화한 박막에 As이온을 주입함으로써 n형 영역(14)을, 또한, B이온을 주입함으로써 p형 영역(13)을, 각각 주입용 마스크를 사용하여 순서 있게 또한 영역 선택적으로 형성한다. 이 후 질소 분위기 중에서 600℃로 1시간 정도의 화로 어닐링을 행하여 n형 영역(14) 및 p형 영역(13)의 캐리어 활성화를 행하고, 그 위에 게이트 절연막(5), 게이트(6)를 설치하여 트랜지스터를 형성한다.
이렇게 함으로써 p형 영역(13)에는 다결정 Si 박막(12)으로 이루어지는 n타입 트랜지스터가, 또한, n형 영역(14)에는 다결정 Si1-xGex 박막(2)으로 이루어지는 p타입 트랜지스터가 각각 생기고, 저소비 전력과 고 이동도를 양립시킨 CMOS형 트랜지스터가 형성된다고 하는 이점이 있다.
(실시예 3)
도 5는 본 발명의 박막 반도체 장치를 이용한 화상 표시 장치의 분해 조립도 예를 나타낸다. 절연체 기판(유리판 : 1) 상에 다결정 Si 박막과 다결정 Si1-xGex 박막을 선택적으로 형성하고, 그 위에 화소 드라이버 영역(17), 버퍼 증폭기 영역(18), 게이트 드라이버 영역(19), 시프트 레지스터 영역(20), 데이터 드라이버 영역(21) 등으로 이루어지는 회로가 집적되어 있고, 이들이 일체가 되어 화소(16)를 갖는 화상 표시 패널(15)에 접속되어 기능한다.
이들 회로를 구성하는 트랜지스터에는 요구되는 성능이 각각 다르기 때문에, 본 발명의 실시예 1∼실시예 3의 트랜지스터가 선택적으로 또한 복합적으로 조합되어 이용되고 있다. 이러한 구성에서는 대면적의 유리 기판 상에 주요한 회로를 집적할 수 있고, 종래의 주변 회로의 대부분을 집적한 화상 표시 장치를 형성할 수 있다. 또한 저비용의 유리 기판을 이용하여 적은 공정에 의해 제조할 수 있다고 하는 이점이 있다.
본 발명에 따라, 대면적의 유리 기판 상에 주요한 회로를 집적할 수 있고, 종래의 주변 회로의 대부분을 집적한 화상 표시 장치를 형성할 수 있다. 또한 저비용의 유리 기판을 이용하여 적은 공정에 의해 제조할 수 있다.

Claims (11)

  1. 절연체 기판과, 상기 절연체 기판 상에 형성된 다결정 박막과, 상기 다결정 박막 상에 형성된 소스, 드레인, 채널 및 게이트로 이루어지는 트랜지스터를 포함하고, 상기 트랜지스터의 채널부에 있어서의 상기 다결정 박막은 실리콘 게르마늄 다결정 Si1-xGex로 이루어지고, 단, Si에 대한 Ge의 조성비 x는 0<x<1이고, 또한 상기 다결정 박막 중의 Ge의 조성비 x는 결정립 내에서 Ge 조성이 최소가 되는 부분보다도 입계(grain boundary)에 있어서 큰 것을 특징으로 하는 박막 트랜지스터 장치.
  2. 제1항에 있어서,
    상기 다결정 박막의 두께가 10∼100㎚이고, 상기 다결정 박막을 구성하는 결정립 내에서 Ge 조성이 최소가 되는 부분에 있어서의 Ge의 조성비 x가 0<x≤0.3, 입계에 있어서의 Ge의 조성비 x가 0.1≤x<1.0이고, 상기 Ge의 조성비 x는 항상 결정립의 중심부보다도 입계에 있어서 큰 것을 특징으로 하는 박막 트랜지스터 장치.
  3. 제1항에 있어서,
    상기 다결정 Si1-xGex 박막은 입계에 있어서의 표면 요철이 30㎚ 이하인 것을 특징으로 하는 박막 트랜지스터 장치.
  4. 제1항에 있어서,
    상기 트랜지스터의 채널부를 흐르는 주캐리어가 정공인 것을 특징으로 하는 박막 트랜지스터 장치.
  5. 절연체 기판과, 상기 절연체 기판 상에 형성된 다결정 박막과, 상기 다결정 박막 상에 형성된 소스, 드레인, 채널 및 게이트로 이루어지는 트랜지스터를 포함하고, 상기 트랜지스터의 채널부에 있어서의 상기 다결정 박막은, 기판에 평행한 {110} 결정면을 포함하고, 입계에 있어서의 평균 격자 상수가 결정립 내부에 있어서의 평균 격자 상수보다 큰 것을 특징으로 하는 박막 트랜지스터 장치.
  6. 절연체 기판과, 상기 절연체 기판 상에 형성된 다결정 Si1-xGex 박막 - 단, Si에 대한 Ge의 조성비 x는 0<x<1임 - 과, 상기 다결정 Si1-xGex 박막 상에 형성된 소스, 드레인, 채널 및 게이트로 이루어지는 트랜지스터를 복수개 집적하여 구성한 회로부를 보유하고, 상기 회로부는 p타입의 트랜지스터 및 n타입의 트랜지스터의 양자를 혼재시킨 CMOS형 트랜지스터를 포함하고, 적어도 상기 p타입의 트랜지스터는 제1항에 기재된 트랜지스터로 이루어지는 것을 특징으로 하는 박막 트랜지스터 장치.
  7. 화상 표시부와, 상기 화상 표시부의 표시를 제어하고, 적어도 데이터 드라이버, 게이트 드라이버 및 버퍼 앰프를 포함하는 화상 표시 회로와, 상기 화상 표시 회로의 주변에 위치하여 상기 화상 표시 회로를 제어하는 주변 회로부를 포함하는 화상 표시 장치로서, 상기 화상 표시 회로 및 상기 주변 회로부는, 상기 화상 표시부를 구성하는 기판과 동일한 기판 상에 집적됨과 함께, 상기 화상 표시 회로 및 상기 주변 회로부는, 절연체 기판과, 상기 절연체 기판 상에 형성된 다결정 Si1-xGex 박막 - 단, Si에 대한 Ge의 조성비 x는 O<x<1임 - 과, 상기 다결정 Si1-xGex 박막 상에 형성된 소스, 드레인, 채널 및 게이트로 이루어지는 트랜지스터를 복수개 집적하여 구성한 회로부를 보유하고, 상기 회로부는 p타입의 트랜지스터 혹은 n타입의 트랜지스터 중 어느 한쪽, 혹은 양자를 혼재시킨 CMOS형 트랜지스터를 포함하는 것을 특징으로 하는 화상 표시 장치.
  8. 제7항에 있어서,
    상기 회로부를 구성하는 p타입의 트랜지스터의 Ge 조성비 x가, n타입의 트랜지스터의 Ge 조성비보다 큰 것을 특징으로 하는 화상 표시 장치.
  9. 제7항 또는 제8항에 있어서,
    상기 회로부에 상기 p타입의 트랜지스터, 상기 n타입의 트랜지스터 및 상기 CMOS형 트랜지스터 중 어느 하나의 종류를 구별하기 위해, 이들 회로 근방에 설치된 위치 정렬 마크를 보유하는 것을 특징으로 하는 화상 표시 장치.
  10. 절연체 기판 상에, 막 두께 1O~100nm의 비정질 Si1-xGex층 - 단, Si에 대한 Ge의 조성비 x는 0<x<1임 - 을 형성하는 공정과, 상기 비정질 Si1-xGex층을 에너지 밀도 200~300mJ/cm2, 펄스수 1~50개의 엑시머 레이저에 의해 결정화하는 열처리 공정을 포함하여, 비정질 Si1-xGex층을 다결정 Si1-xGex로, Ge의 조성비 x를 0<x<1로 변화시키고, 상기 다결정 박막 중의 Ge의 조성비 x를, 결정립 내에서 Ge 조성이 최소가 되는 부분보다도 입계에 있어서 크게 되도록 한 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 열처리 공정은, 상기 비정질 Si1-xGex층의 막 두께가 T nm일 때 에너지 밀도를 (180+T)~(200+T)mJ/cm2로 하여, 막 두께에 대응하여 변화시키는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
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