JP2002231958A - 薄膜トランジスタ装置およびその製造方法 - Google Patents
薄膜トランジスタ装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】 （修正有）
【課題】高性能で大面積の画像表示装置を低コストで実
現するため、薄膜トランジスタの素子材となる低温poly
-Si薄膜において粒界散乱を抑制し、表面凹凸を小さく
し、正孔キャリアについても高移動度が実現できる結晶
構造を持つ多結晶薄膜を実現する技術を提供する。 【解決手段】薄膜トランジスタ装置は、多結晶Si薄膜中
にGeを導入し結晶化に伴う相分離で結晶粒内７と結晶粒
界８との間にGe組成比を異ならせることで、結晶粒界８
におけるキャリア散乱要因を抑制し、かつ結晶の体積差
を利用して表面凹凸を抑制することにより高移動度ＴＦ
Ｔを実現する。
現するため、薄膜トランジスタの素子材となる低温poly
-Si薄膜において粒界散乱を抑制し、表面凹凸を小さく
し、正孔キャリアについても高移動度が実現できる結晶
構造を持つ多結晶薄膜を実現する技術を提供する。 【解決手段】薄膜トランジスタ装置は、多結晶Si薄膜中
にGeを導入し結晶化に伴う相分離で結晶粒内７と結晶粒
界８との間にGe組成比を異ならせることで、結晶粒界８
におけるキャリア散乱要因を抑制し、かつ結晶の体積差
を利用して表面凹凸を抑制することにより高移動度ＴＦ
Ｔを実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
装置およびその製造方法に係り、特に多結晶シリコン（p
oly-Si）薄膜を用いたトランジスタに好適な薄膜トラン
ジスタ装置およびその製造方法に関する。
装置およびその製造方法に係り、特に多結晶シリコン（p
oly-Si）薄膜を用いたトランジスタに好適な薄膜トラン
ジスタ装置およびその製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタ装置は、例えば液晶表
示装置（ＬＣＤ）やプラズマ表示装置（ＰＤＰ）等の主
として画像表示装置に、画素もしくは周辺回路駆動用薄
膜トランジスタ（ＴＦＴ）として用いられている。
示装置（ＬＣＤ）やプラズマ表示装置（ＰＤＰ）等の主
として画像表示装置に、画素もしくは周辺回路駆動用薄
膜トランジスタ（ＴＦＴ）として用いられている。
【０００３】従来の薄膜トランジスタが形成される母体
薄膜には、主として高温多結晶Siが用いられてきた。こ
れは絶縁体基板である石英基板上に、900℃前後の高温
熱処理によって多結晶Si（poly-Si）薄膜を形成したも
ので、比較的大きな粒径（例えば500〜600nm）の多結晶
Siが形成される。
薄膜には、主として高温多結晶Siが用いられてきた。こ
れは絶縁体基板である石英基板上に、900℃前後の高温
熱処理によって多結晶Si（poly-Si）薄膜を形成したも
ので、比較的大きな粒径（例えば500〜600nm）の多結晶
Siが形成される。
【０００４】この高温多結晶Si（以下、高温poly-Siと言
う）薄膜上に形成されたＴＦＴは、粒界密度が低く結晶
性のよいSi薄膜をチャネルとして利用するために、電界
効果移動度が100〜150[cm2/Vs]とSi基板上の従来型Si-L
Siのそれ(〜500[cm2/Vs],文献 S. M. Sze, Physics of
Semiconductor Devices, p.29, Second Edition, Wile
y)に近い値を得ることができる。
う）薄膜上に形成されたＴＦＴは、粒界密度が低く結晶
性のよいSi薄膜をチャネルとして利用するために、電界
効果移動度が100〜150[cm2/Vs]とSi基板上の従来型Si-L
Siのそれ(〜500[cm2/Vs],文献 S. M. Sze, Physics of
Semiconductor Devices, p.29, Second Edition, Wile
y)に近い値を得ることができる。
【０００５】しかし、この高温poly-Siは、高温プロセ
スに耐えられるよう絶縁体基板として高価な石英基板を
使用する必要があるため、基板コストが原因となって半
導体装置全体のコスト低減が困難でＴＦＴの普及が制限
されていた。
スに耐えられるよう絶縁体基板として高価な石英基板を
使用する必要があるため、基板コストが原因となって半
導体装置全体のコスト低減が困難でＴＦＴの普及が制限
されていた。
【０００６】近年、これに代わるものとして低温多結晶
Si（以下、低温poly-Siと言う）が盛んに研究されてき
た。これは、低コストのガラス基板あるいはプラスティ
ック基板上にプラズマＣＶＤ法等のプロセスで形成した
非晶質Siを、エキシマレーザーアニールなどの溶融再結
晶化法を用いて結晶化した多結晶Siである。この手法を
用いると、多結晶Si薄膜を低温（〜150℃）で形成可能
のため、非常に廉価なＴＦＴを形成できるという利点が
ある。
Si（以下、低温poly-Siと言う）が盛んに研究されてき
た。これは、低コストのガラス基板あるいはプラスティ
ック基板上にプラズマＣＶＤ法等のプロセスで形成した
非晶質Siを、エキシマレーザーアニールなどの溶融再結
晶化法を用いて結晶化した多結晶Siである。この手法を
用いると、多結晶Si薄膜を低温（〜150℃）で形成可能
のため、非常に廉価なＴＦＴを形成できるという利点が
ある。
【０００７】しかし、これまでの低温poly-Siは、高温p
oly-Siと比べて結晶粒径が小さく（〜100nm）、かつ表
面凹凸の大きな（〜50nm）多結晶Siしか形成することが
できなかった。
oly-Siと比べて結晶粒径が小さく（〜100nm）、かつ表
面凹凸の大きな（〜50nm）多結晶Siしか形成することが
できなかった。
【０００８】結晶粒径が小さいと、キャリア経路に存在
する粒界密度が大きくなり、粒界散乱を通してキャリア
移動度を低下させてしまうという欠点がある。また、表
面凹凸が大きいと、ゲートリーク電流を抑えるためにそ
の分ゲート絶縁膜を厚く（〜100nm）する必要が生じ、
そのため同じゲート電圧によってチャネルに誘起される
キャリア数が小さくなるために、やはりキャリア移動度
を低下させてしまう。
する粒界密度が大きくなり、粒界散乱を通してキャリア
移動度を低下させてしまうという欠点がある。また、表
面凹凸が大きいと、ゲートリーク電流を抑えるためにそ
の分ゲート絶縁膜を厚く（〜100nm）する必要が生じ、
そのため同じゲート電圧によってチャネルに誘起される
キャリア数が小さくなるために、やはりキャリア移動度
を低下させてしまう。
【０００９】このため従来の低温poly-Siを素子材とし
た製品ベースのＴＦＴでは電界効果移動度が電子キャリ
アの場合で〜150[cm2/Vs]、正孔キャリアの場合で〜50
[cm2/Vs]程度に抑えられていた。このような小さな移動
度では必要とされる素子速度に到達できないために、同
一のガラス（あるいはプラスティック）基板上に形成で
きる素子の種類が制限されるという問題が起こる。
た製品ベースのＴＦＴでは電界効果移動度が電子キャリ
アの場合で〜150[cm2/Vs]、正孔キャリアの場合で〜50
[cm2/Vs]程度に抑えられていた。このような小さな移動
度では必要とされる素子速度に到達できないために、同
一のガラス（あるいはプラスティック）基板上に形成で
きる素子の種類が制限されるという問題が起こる。
【００１０】例えば画像表示装置の場合では、比較的要
求性能が低い画素回路部はガラス（あるいはプラスティ
ック）上に形成できるがその他の要求性能が高いソース
ドライバ、ゲートドライバ、シフトレジスタ、周辺コン
トローラなどの回路は、同一基板上に形成できないた
め、従来のSi-LSI技術を用いた半導体チップとしてプリ
ント基板上に集積し、これをガラス基板と接続して用い
なければならない。
求性能が低い画素回路部はガラス（あるいはプラスティ
ック）上に形成できるがその他の要求性能が高いソース
ドライバ、ゲートドライバ、シフトレジスタ、周辺コン
トローラなどの回路は、同一基板上に形成できないた
め、従来のSi-LSI技術を用いた半導体チップとしてプリ
ント基板上に集積し、これをガラス基板と接続して用い
なければならない。
【００１１】このような方法では、周辺回路部を実装す
る面積によって画面サイズが小さく（４インチ〜１０イ
ンチ）なる上に、画像表示装置全体のコストが非常に高
くなってしまうという問題があった。さらに、将来の市
場が有望視される省電力画像表示装置ではＴＦＴのCMOS
（相補型MOS）化が必須であるが、そのためには正孔キ
ャリアの電界効果移動度に対する要求性能はさらに大き
くなると予測される。
る面積によって画面サイズが小さく（４インチ〜１０イ
ンチ）なる上に、画像表示装置全体のコストが非常に高
くなってしまうという問題があった。さらに、将来の市
場が有望視される省電力画像表示装置ではＴＦＴのCMOS
（相補型MOS）化が必須であるが、そのためには正孔キ
ャリアの電界効果移動度に対する要求性能はさらに大き
くなると予測される。
【００１２】このような問題を改善するためには、低温
poly-Siの粒界散乱を抑制し、かつ表面凹凸を小さくで
きるような多結晶薄膜を実現することでＴＦＴを高性能
化する技術が必要である。これまで低温poly-Siを、こ
のように高機能化するために以下に例示するように様々
な技術が提案されてきた。
poly-Siの粒界散乱を抑制し、かつ表面凹凸を小さくで
きるような多結晶薄膜を実現することでＴＦＴを高性能
化する技術が必要である。これまで低温poly-Siを、こ
のように高機能化するために以下に例示するように様々
な技術が提案されてきた。
【００１３】それらは例えば、絶縁体基板上に形成され
た非晶質Si膜に選択的に結晶化を助長する金属元素を導
入し、基板に平行方向に結晶成長を行わせることによ
り、キャリア移動方向に[111]軸を持った多結晶Siを形
成する技術（例えば特開平7-321339号公報）；熱処理用
ビームの形状と照射位置移動量を精密に制御して基板垂
直方向に＜100＞軸、ビーム走査方向に平行（または45
°の角度）の{220}面を持った矩形状多結晶Siを形成す
る技術（例えば特開平10-41234号公報）；基板上に第１
の多結晶Si層を形成し、異方性エッチングで特定面（{1
00}、{110}、{111}）のいずれかを持った種結晶を形
成、その上に第２の多結晶Si層を形成することにより、
面方位の揃った柱状の多結晶Si層を形成する技術（例え
ば特開平8-55808号公報）などである。しかし、これら
数多くの試みにもかかわらず、十分高移動度のＴＦＴを
得るにはいたっていない。
た非晶質Si膜に選択的に結晶化を助長する金属元素を導
入し、基板に平行方向に結晶成長を行わせることによ
り、キャリア移動方向に[111]軸を持った多結晶Siを形
成する技術（例えば特開平7-321339号公報）；熱処理用
ビームの形状と照射位置移動量を精密に制御して基板垂
直方向に＜100＞軸、ビーム走査方向に平行（または45
°の角度）の{220}面を持った矩形状多結晶Siを形成す
る技術（例えば特開平10-41234号公報）；基板上に第１
の多結晶Si層を形成し、異方性エッチングで特定面（{1
00}、{110}、{111}）のいずれかを持った種結晶を形
成、その上に第２の多結晶Si層を形成することにより、
面方位の揃った柱状の多結晶Si層を形成する技術（例え
ば特開平8-55808号公報）などである。しかし、これら
数多くの試みにもかかわらず、十分高移動度のＴＦＴを
得るにはいたっていない。
【００１４】
【発明が解決しようとする課題】上記従来の低温poly-S
i薄膜の結晶化法はいずれも十分に完成した技術とは言
えず、到達できる最大粒径、表面凹凸のいずれをとって
も、例えば周辺回路集積型の液晶表示パネルに要求され
るＴＦＴの要求性能には及んでいない。このためこれら
の技術では既存の低機能の薄膜トランジスタ装置を十分
に置き換えるにはいたっていない。従って高性能で大面
積の画像表示装置を低コストで実現すると言う技術課題
は極めて重要である。
i薄膜の結晶化法はいずれも十分に完成した技術とは言
えず、到達できる最大粒径、表面凹凸のいずれをとって
も、例えば周辺回路集積型の液晶表示パネルに要求され
るＴＦＴの要求性能には及んでいない。このためこれら
の技術では既存の低機能の薄膜トランジスタ装置を十分
に置き換えるにはいたっていない。従って高性能で大面
積の画像表示装置を低コストで実現すると言う技術課題
は極めて重要である。
【００１５】そこで、本発明の第一の目的はＴＦＴの素
子材となる低温poly-Siにおいて、結晶粒界でのキャリ
ア散乱を抑制し、表面凹凸を小さくして、正孔キャリア
についても高移動度が実現できるような結晶構造を持つ
多結晶薄膜を実現して、従来技術では得られない特性の
優れた薄膜トランジスタ装置を提供することにあり、第
二の目的はこの薄膜トランジスタ装置を容易に得ること
のできる製造方法を提供することにあり、第三の目的は
この薄膜トランジスタ装置を用いた画像表示装置を提供
することにある。
子材となる低温poly-Siにおいて、結晶粒界でのキャリ
ア散乱を抑制し、表面凹凸を小さくして、正孔キャリア
についても高移動度が実現できるような結晶構造を持つ
多結晶薄膜を実現して、従来技術では得られない特性の
優れた薄膜トランジスタ装置を提供することにあり、第
二の目的はこの薄膜トランジスタ装置を容易に得ること
のできる製造方法を提供することにあり、第三の目的は
この薄膜トランジスタ装置を用いた画像表示装置を提供
することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明者等はＴＦＴを形成するための低温poly-Si
について種々実験検討の結果、poly-Si薄膜中にGeを導
入し、結晶化に伴う相分離で結晶粒内と結晶粒界との間
にGe組成比を異ならせることで（詳しくは結晶粒界のGe
組成比を結晶粒内でＧｅ組成が最小となる部分よりも大
きくする）、結晶粒界におけるキャリア散乱要因を抑制
し、かつ結晶の体積差を利用して表面凹凸を抑制するこ
とにより高移動度ＴＦＴを実現することができると言う
重要な知見を得た。
に、本発明者等はＴＦＴを形成するための低温poly-Si
について種々実験検討の結果、poly-Si薄膜中にGeを導
入し、結晶化に伴う相分離で結晶粒内と結晶粒界との間
にGe組成比を異ならせることで（詳しくは結晶粒界のGe
組成比を結晶粒内でＧｅ組成が最小となる部分よりも大
きくする）、結晶粒界におけるキャリア散乱要因を抑制
し、かつ結晶の体積差を利用して表面凹凸を抑制するこ
とにより高移動度ＴＦＴを実現することができると言う
重要な知見を得た。
【００１７】本発明は、このような知見に基づいてなさ
れたもので、上記第一の目的は、絶縁体基板と、前記絶縁
体基板上に形成された多結晶薄膜と、前記多結晶薄膜上
に形成されたソース、ドレイン、チャネル及びゲートか
らなるトランジスタとを有し、前記トランジスタのチャ
ネル部における前記多結晶薄膜は、シリコンゲルマニウ
ム多結晶Ｓｉ1-xＧｅxからなり、ただし、Ｓｉに対する
Ｇｅの組成比ｘは０＜x＜１であり、かつ前記多結晶薄
膜中のＧｅの組成比xは、結晶粒内でＧｅ組成が最小と
なる部分よりも粒界においてより大きいことを特徴とす
る薄膜トランジスタ装置により、達成される。
れたもので、上記第一の目的は、絶縁体基板と、前記絶縁
体基板上に形成された多結晶薄膜と、前記多結晶薄膜上
に形成されたソース、ドレイン、チャネル及びゲートか
らなるトランジスタとを有し、前記トランジスタのチャ
ネル部における前記多結晶薄膜は、シリコンゲルマニウ
ム多結晶Ｓｉ1-xＧｅxからなり、ただし、Ｓｉに対する
Ｇｅの組成比ｘは０＜x＜１であり、かつ前記多結晶薄
膜中のＧｅの組成比xは、結晶粒内でＧｅ組成が最小と
なる部分よりも粒界においてより大きいことを特徴とす
る薄膜トランジスタ装置により、達成される。
【００１８】そして好ましくは、前記多結晶薄膜の厚さ
が１０〜１００nmであり、前記多結晶薄膜を構成する結
晶粒の中心部におけるＧｅの組成比xが０＜x≦０.３、
粒界におけるＧｅの組成比xが０.１≦x＜１.０であっ
て、前記Ｇｅの組成比xは常に結晶粒内でＧｅ組成が最
小となる部分よりも粒界においてより大きいことであ
る。
が１０〜１００nmであり、前記多結晶薄膜を構成する結
晶粒の中心部におけるＧｅの組成比xが０＜x≦０.３、
粒界におけるＧｅの組成比xが０.１≦x＜１.０であっ
て、前記Ｇｅの組成比xは常に結晶粒内でＧｅ組成が最
小となる部分よりも粒界においてより大きいことであ
る。
【００１９】さらに好ましい本発明薄膜トランジスタ装
置の特徴点を以下に列挙する。上記薄膜トランジスタ装
置において、多結晶Ｓｉ1-xＧｅx薄膜は、粒界における
表面凹凸が３０ｎｍ以下であることを特徴とする。
置の特徴点を以下に列挙する。上記薄膜トランジスタ装
置において、多結晶Ｓｉ1-xＧｅx薄膜は、粒界における
表面凹凸が３０ｎｍ以下であることを特徴とする。
【００２０】上記薄膜トランジスタ装置において、 前
記トランジスタのチャネル部を流れる主キャリアが正孔
であることを特徴とする。
記トランジスタのチャネル部を流れる主キャリアが正孔
であることを特徴とする。
【００２１】上記薄膜トランジスタ装置は、絶縁体基板
と、前記絶縁体基板上に形成された多結晶薄膜と、前記
多結晶薄膜上に形成されたソース、ドレイン、チャネル
及びゲートからなるトランジスタとを有し、前記トラン
ジスタのチャネル部における前記結晶薄膜は、基板に平
行な{110}結晶面を有し、粒界における平均格子定数が
結晶粒内部における平均格子定数より大きいことを特徴
とする。
と、前記絶縁体基板上に形成された多結晶薄膜と、前記
多結晶薄膜上に形成されたソース、ドレイン、チャネル
及びゲートからなるトランジスタとを有し、前記トラン
ジスタのチャネル部における前記結晶薄膜は、基板に平
行な{110}結晶面を有し、粒界における平均格子定数が
結晶粒内部における平均格子定数より大きいことを特徴
とする。
【００２２】上記薄膜トランジスタ装置は、絶縁体基板
と、前記絶縁体基板上に形成された多結晶Ｓｉ1-xGex薄
膜、ただし、Ｓｉに対するＧｅの組成比ｘは０＜x＜１
と、前記多結晶Ｓｉ1-xGex薄膜上に形成されたソース、
ドレイン、チャネル及びゲートからなるトランジスタを
複数個集積して構成した回路部とを保持し、前記回路部
はｐタイプのトランジスタ及びｎタイプのトランジスタ
の両者を混在させたＣＭＯＳ型トランジスタを含むこと
を特徴とする。
と、前記絶縁体基板上に形成された多結晶Ｓｉ1-xGex薄
膜、ただし、Ｓｉに対するＧｅの組成比ｘは０＜x＜１
と、前記多結晶Ｓｉ1-xGex薄膜上に形成されたソース、
ドレイン、チャネル及びゲートからなるトランジスタを
複数個集積して構成した回路部とを保持し、前記回路部
はｐタイプのトランジスタ及びｎタイプのトランジスタ
の両者を混在させたＣＭＯＳ型トランジスタを含むこと
を特徴とする。
【００２３】そして上記薄膜トランジスタ装置は、前記
回路部を構成するｐタイプのトランジスタのGe組成比x
が、ｎタイプのトランジスタのＧｅ組成比より大きいこ
とを特徴とする。
回路部を構成するｐタイプのトランジスタのGe組成比x
が、ｎタイプのトランジスタのＧｅ組成比より大きいこ
とを特徴とする。
【００２４】上記第二の目的は、絶縁体基板上に、膜厚1
0〜100nmの非晶質Ｓｉ1-xGex層、ただし、Ｓｉに対する
Ｇｅの組成比ｘは０＜x＜１、を形成する工程と、前記
非晶質Ｓｉ1-xGex層をエネルギー密度200〜300mJ/cm2、
パルス数1〜50個のエキシマレーザーにより結晶化する
熱処理工程とを有することを特徴とする薄膜トランジス
タ装置の製造方法により、達成される。
0〜100nmの非晶質Ｓｉ1-xGex層、ただし、Ｓｉに対する
Ｇｅの組成比ｘは０＜x＜１、を形成する工程と、前記
非晶質Ｓｉ1-xGex層をエネルギー密度200〜300mJ/cm2、
パルス数1〜50個のエキシマレーザーにより結晶化する
熱処理工程とを有することを特徴とする薄膜トランジス
タ装置の製造方法により、達成される。
【００２５】そして好ましくは、上記薄膜トランジスタ
装置の製造方法において、前記熱処理工程は、前記非晶
質Ｓｉ1-xGex層の膜厚がＴnmのときエネルギー密度を
（180+Ｔ）〜（200+Ｔ）mJ/cm2として、膜厚に対応して
変化させることを特徴とする。
装置の製造方法において、前記熱処理工程は、前記非晶
質Ｓｉ1-xGex層の膜厚がＴnmのときエネルギー密度を
（180+Ｔ）〜（200+Ｔ）mJ/cm2として、膜厚に対応して
変化させることを特徴とする。
【００２６】上記第三の目的は、画像表示部と、前記画
像表示部の表示を制御し、少なくともデータドライバ、
ゲートドライバ及びバッファアンプを含む画像表示回路
と、前記画像表示回路の周辺に位置して前記画像表示回
路を制御する周辺回路部とを有する画像表示装置であっ
て、前記画像表示回路及び前記周辺回路部は、前記画像
表示部を構成する基板と同一の基板上に集積されると共
に、前記画像表示回路及び前記周辺回路部は、絶縁体基
板と、前記絶縁体基板上に形成された多結晶Ｓｉ1-xGex
薄膜、ただし、Ｓｉに対するＧｅの組成比ｘは０＜x＜
１と、前記多結晶Ｓｉ1-xGex薄膜上に形成されたソー
ス、ドレイン、チャネル及びゲートからなるトランジス
タを複数個集積して構成した回路部とを保持し、前記回
路部はｐタイプのトランジスタもしくはｎタイプのトラ
ンジスタのいずれか一方、もしくは両者を混在させたＣ
ＭＯＳ型トランジスタを含むことを特徴とする画像表示
装置により、達成される。
像表示部の表示を制御し、少なくともデータドライバ、
ゲートドライバ及びバッファアンプを含む画像表示回路
と、前記画像表示回路の周辺に位置して前記画像表示回
路を制御する周辺回路部とを有する画像表示装置であっ
て、前記画像表示回路及び前記周辺回路部は、前記画像
表示部を構成する基板と同一の基板上に集積されると共
に、前記画像表示回路及び前記周辺回路部は、絶縁体基
板と、前記絶縁体基板上に形成された多結晶Ｓｉ1-xGex
薄膜、ただし、Ｓｉに対するＧｅの組成比ｘは０＜x＜
１と、前記多結晶Ｓｉ1-xGex薄膜上に形成されたソー
ス、ドレイン、チャネル及びゲートからなるトランジス
タを複数個集積して構成した回路部とを保持し、前記回
路部はｐタイプのトランジスタもしくはｎタイプのトラ
ンジスタのいずれか一方、もしくは両者を混在させたＣ
ＭＯＳ型トランジスタを含むことを特徴とする画像表示
装置により、達成される。
【００２７】そして好ましくは、上記画像表示装置にお
いて、前記回路部を構成するｐタイプトランジスタのGe
組成比xが、ｎタイプトランジスタのＧｅ組成比より大
きいことを特徴とする。
いて、前記回路部を構成するｐタイプトランジスタのGe
組成比xが、ｎタイプトランジスタのＧｅ組成比より大
きいことを特徴とする。
【００２８】更に好ましくは、前記回路部に前記ｐタイ
プトランジスタ、前記ｎタイプトランジスタ及び前記Ｃ
ＭＯＳ型トランジスタのいずれかの種類を区別するため
に、これら回路近傍に設けられた位置合わせマークを保
持することを特徴とする。
プトランジスタ、前記ｎタイプトランジスタ及び前記Ｃ
ＭＯＳ型トランジスタのいずれかの種類を区別するため
に、これら回路近傍に設けられた位置合わせマークを保
持することを特徴とする。
【００２９】
【発明の実施の形態】以下、図６〜図１２を用い従来技
術との対比において、本発明の特徴であるSiGeの結晶成
長特性について詳細に説明する。なお、本明細書では結
晶面方位(110)、(101)、(011)のように結晶学的に等価
な面方位群をまとめて{110}のように表記している。
術との対比において、本発明の特徴であるSiGeの結晶成
長特性について詳細に説明する。なお、本明細書では結
晶面方位(110)、(101)、(011)のように結晶学的に等価
な面方位群をまとめて{110}のように表記している。
【００３０】図６は、従来ＴＦＴの母材であるエキシマ
レーザーアニールにより形成した多結晶Si薄膜の表面SE
M（走査電子顕微鏡）像である。なお、この多結晶Si薄
膜は、ガラス基板上に周知のプラズマＣＶＤ法によって
膜厚50nmに成膜し、それをエキシマレーザーにより、エ
ネルギー密度340mJ/cm2 の条件でアニールしたものであ
る。
レーザーアニールにより形成した多結晶Si薄膜の表面SE
M（走査電子顕微鏡）像である。なお、この多結晶Si薄
膜は、ガラス基板上に周知のプラズマＣＶＤ法によって
膜厚50nmに成膜し、それをエキシマレーザーにより、エ
ネルギー密度340mJ/cm2 の条件でアニールしたものであ
る。
【００３１】この低温poly-Siの平均粒径は50〜100nmと
比較的小さめの例を挙げたが、現在到達できる最大粒径
は200〜300nm程度である。しかし、粒径が大きくなるに
したがい粒径ばらつきも増大し、その結果ＴＦＴ移動度
に大きなばらつきが生じることが問題となっている。
比較的小さめの例を挙げたが、現在到達できる最大粒径
は200〜300nm程度である。しかし、粒径が大きくなるに
したがい粒径ばらつきも増大し、その結果ＴＦＴ移動度
に大きなばらつきが生じることが問題となっている。
【００３２】このため実用的な結晶粒径としては図に挙
げた50〜100nmが典型例である。各結晶粒の粒界は暗い
コントラストとなっているが、それに隣接した部分にお
いてところどころ明るいコントラストの領域が見られ
る。このようなコントラストの違いは表面凹凸に相当す
る。
げた50〜100nmが典型例である。各結晶粒の粒界は暗い
コントラストとなっているが、それに隣接した部分にお
いてところどころ明るいコントラストの領域が見られ
る。このようなコントラストの違いは表面凹凸に相当す
る。
【００３３】エキシマレーザーアニールなどの熱処理法
では溶融から固化する過程でSi結晶の体積膨張を伴う。
このため各結晶粒がぶつかり合う粒界付近では膨張した
体積分を逃がすために基板に垂直な上方向へ膜を持ち上
げる力が働く。結晶粒界の３重点付近ではこの力がさら
に大きくなり表面凹凸の原因となっている。膜厚50nmの
Si多結晶に対し平均的表面凹凸は50nmにも達する。
では溶融から固化する過程でSi結晶の体積膨張を伴う。
このため各結晶粒がぶつかり合う粒界付近では膨張した
体積分を逃がすために基板に垂直な上方向へ膜を持ち上
げる力が働く。結晶粒界の３重点付近ではこの力がさら
に大きくなり表面凹凸の原因となっている。膜厚50nmの
Si多結晶に対し平均的表面凹凸は50nmにも達する。
【００３４】図７は、本発明の低温多結晶Si1-xGex薄膜
の表面SEM像（左図）および平面TEM（透過電子顕微鏡）
像である。Ge組成比はx=0.3、KrFエキシマレーザーエネ
ルギー密度240mJ/cm2、30回照射により形成したもので
ある。
の表面SEM像（左図）および平面TEM（透過電子顕微鏡）
像である。Ge組成比はx=0.3、KrFエキシマレーザーエネ
ルギー密度240mJ/cm2、30回照射により形成したもので
ある。
【００３５】なお、この場合も多結晶Si薄膜は、ガラス
基板上に周知のプラズマＣＶＤ法によって膜厚50nmに成
膜したが、その際にＣＶＤガス中にソースとしてＧｅを
Ｓｉに対して３０mol％導入し、Si0.7Ge0.3薄膜（以下、
単にSiGe薄膜と略記）とした。それをエキシマレーザー
により、エネルギー密度240mJ/cm2の条件でアニールし
たものである。
基板上に周知のプラズマＣＶＤ法によって膜厚50nmに成
膜したが、その際にＣＶＤガス中にソースとしてＧｅを
Ｓｉに対して３０mol％導入し、Si0.7Ge0.3薄膜（以下、
単にSiGe薄膜と略記）とした。それをエキシマレーザー
により、エネルギー密度240mJ/cm2の条件でアニールし
たものである。
【００３６】図７の左図を見ると、結晶粒径は図６の多
結晶Si薄膜のそれとほとんど同じであるが、粒内と粒界
のコントラスト関係が反転していることがわかる。これ
は図６の場合とは逆に、粒界の方が粒内より上に凸とな
っていることが原因である。元素分析の結果、この粒界
には粒内よりはるかに高濃度のGeが検出され、その高濃
度領域と本図における明るいコントラスト領域とはほぼ
一致した。
結晶Si薄膜のそれとほとんど同じであるが、粒内と粒界
のコントラスト関係が反転していることがわかる。これ
は図６の場合とは逆に、粒界の方が粒内より上に凸とな
っていることが原因である。元素分析の結果、この粒界
には粒内よりはるかに高濃度のGeが検出され、その高濃
度領域と本図における明るいコントラスト領域とはほぼ
一致した。
【００３７】この多結晶Si0.7Ge0.3薄膜の平面TEMの暗
視野像（図７の右図）を見ると結晶構造の詳細を知るこ
とができる。本図（図７の右図）では基板面に平行な{1
10}面が明るく表示されるような条件で測定されてい
る。図を見るとほとんどの結晶粒は同じ明るさに揃って
おり、若干数の黒い粒が間に存在することがわかる。結
晶粒内にはスタッキングフォールトか双晶と思われる直
線上の模様がところどころ見えるがそれ意外はほぼきれ
いな単結晶となっていることがわかる。
視野像（図７の右図）を見ると結晶構造の詳細を知るこ
とができる。本図（図７の右図）では基板面に平行な{1
10}面が明るく表示されるような条件で測定されてい
る。図を見るとほとんどの結晶粒は同じ明るさに揃って
おり、若干数の黒い粒が間に存在することがわかる。結
晶粒内にはスタッキングフォールトか双晶と思われる直
線上の模様がところどころ見えるがそれ意外はほぼきれ
いな単結晶となっていることがわかる。
【００３８】図８は、図７に示した本発明の低温多結晶S
iGe薄膜の結晶構造模式図である。大部分の結晶粒が基
板に平行な{110}面を持って揃っており、若干数の面方
位の異なる粒が間に存在している。これら面方位の異な
る粒は条件を変えたTEM観察によって、{110}面が基板平
行面から1〜10度傾いたものであることがわかってい
る。このため本発明の多結晶SiGe薄膜は基本的に{110}
面方位を持った多結晶であることがわかる。各粒内はア
ニール前に導入していたGe組成比よりSi-richであり、
粒界ではそれに対しGe組成比の大きな結晶となってい
る。
iGe薄膜の結晶構造模式図である。大部分の結晶粒が基
板に平行な{110}面を持って揃っており、若干数の面方
位の異なる粒が間に存在している。これら面方位の異な
る粒は条件を変えたTEM観察によって、{110}面が基板平
行面から1〜10度傾いたものであることがわかってい
る。このため本発明の多結晶SiGe薄膜は基本的に{110}
面方位を持った多結晶であることがわかる。各粒内はア
ニール前に導入していたGe組成比よりSi-richであり、
粒界ではそれに対しGe組成比の大きな結晶となってい
る。
【００３９】このような相分離（Ge組成比が結晶粒内と
粒界とで異なる）が起こる原因は、Si中におけるGeの拡
散係数とSi対Geの結合エネルギーに起因している。非晶
質Si中のGe拡散係数は比較的大きく600℃でもD=8.0×10
-20[m2/s]である（文献S. M.Prokes and F. Spaepen, A
ppl. Phys. Lett., vol 47, p234 (1985)参照）。
粒界とで異なる）が起こる原因は、Si中におけるGeの拡
散係数とSi対Geの結合エネルギーに起因している。非晶
質Si中のGe拡散係数は比較的大きく600℃でもD=8.0×10
-20[m2/s]である（文献S. M.Prokes and F. Spaepen, A
ppl. Phys. Lett., vol 47, p234 (1985)参照）。
【００４０】このような移動条件のもと結晶が安定な格
子を組むためには、各原子間の結合エネルギーを最小化
した方がよい。Si-Si、Si-Ge、Ge-Ge間の結合エネルギ
ーはそれぞれ3.73eV、3.65eV、3.56eVである（文献K. N
akagawa, N. Sugii, S. Yamaguchi, and M. Miyao, J.
Cryst. Growth, vol 210, p560, (1999)参照）。
子を組むためには、各原子間の結合エネルギーを最小化
した方がよい。Si-Si、Si-Ge、Ge-Ge間の結合エネルギ
ーはそれぞれ3.73eV、3.65eV、3.56eVである（文献K. N
akagawa, N. Sugii, S. Yamaguchi, and M. Miyao, J.
Cryst. Growth, vol 210, p560, (1999)参照）。
【００４１】このためGeはSiと結合するよりGe同士で結
合する方がエネルギー的に安定となる。アニール前にSi
の方がGeより多い条件に設定しておくと、結晶化の初期
段階である任意の場所にSi結晶核ができ、それが成長す
る過程においてGeを周辺に追い出しながらSiを多く内包
した結晶粒が成長する。このような結晶粒がいたるとこ
ろ成長することにより、上述のような結晶構造を持つ多
結晶SiGeが形成されると思われる。
合する方がエネルギー的に安定となる。アニール前にSi
の方がGeより多い条件に設定しておくと、結晶化の初期
段階である任意の場所にSi結晶核ができ、それが成長す
る過程においてGeを周辺に追い出しながらSiを多く内包
した結晶粒が成長する。このような結晶粒がいたるとこ
ろ成長することにより、上述のような結晶構造を持つ多
結晶SiGeが形成されると思われる。
【００４２】このような複数種からなる元素間の相分離
自体は従来から知られている。相分離した元素それぞれ
をｐ型／ｎ型に切り分けることで多結晶薄膜を熱電変換
材料に利用した例もある（例えば特開平2000-261043号
公報）。しかし、本発明の多結晶SiGe薄膜のように粒界
構造のいたるところできれいにGe-richとなり、以下で
述べるように粒界における表面凹凸を抑制できＴＦＴに
応用できる多結晶SiGe薄膜はこれまで知られていない。
自体は従来から知られている。相分離した元素それぞれ
をｐ型／ｎ型に切り分けることで多結晶薄膜を熱電変換
材料に利用した例もある（例えば特開平2000-261043号
公報）。しかし、本発明の多結晶SiGe薄膜のように粒界
構造のいたるところできれいにGe-richとなり、以下で
述べるように粒界における表面凹凸を抑制できＴＦＴに
応用できる多結晶SiGe薄膜はこれまで知られていない。
【００４３】また、このようにGe-richな相ができると
特に正孔移動度にとって有利な構造となる。材料自体の
性質として単結晶Ge（電子移動度〜3000cm2/Vs、正孔移
動度〜1500cm2/Vs）は、単結晶Si（電子移動度〜1500cm
2/Vs、正孔移動度〜500cm2/Vs）より大きな移動度を持
っている（文献M. V. Fischetti and S. E. Laux, J.Ap
pl. Phys. Vol 80, p2234, (1996)参照）。
特に正孔移動度にとって有利な構造となる。材料自体の
性質として単結晶Ge（電子移動度〜3000cm2/Vs、正孔移
動度〜1500cm2/Vs）は、単結晶Si（電子移動度〜1500cm
2/Vs、正孔移動度〜500cm2/Vs）より大きな移動度を持
っている（文献M. V. Fischetti and S. E. Laux, J.Ap
pl. Phys. Vol 80, p2234, (1996)参照）。
【００４４】従来問題視されてきたGe／酸化膜界面安定
性の問題も熱酸化膜ではなく堆積酸化膜であればそれほ
ど問題ではないこともわかっている。このような潜在能
力の高いGeがＴＦＴで用いられていない理由は形成でき
る多結晶Geの粒径が極めて小さく粒界散乱が大きくて実
用にならないからである。しかし本発明のような多結晶
SiGe薄膜構造であれば粒径は多結晶Si薄膜のそれに匹敵
し、散乱の大きい粒界付近に高移動度のGe-rich相が存
在することにより全体として高移動度を実現できるとい
う利点がある。
性の問題も熱酸化膜ではなく堆積酸化膜であればそれほ
ど問題ではないこともわかっている。このような潜在能
力の高いGeがＴＦＴで用いられていない理由は形成でき
る多結晶Geの粒径が極めて小さく粒界散乱が大きくて実
用にならないからである。しかし本発明のような多結晶
SiGe薄膜構造であれば粒径は多結晶Si薄膜のそれに匹敵
し、散乱の大きい粒界付近に高移動度のGe-rich相が存
在することにより全体として高移動度を実現できるとい
う利点がある。
【００４５】図９は、従来の多結晶Si薄膜のSEM像（左
図）の四角領域におけるAFM（原子間力顕微鏡）像（右
図）である。このAFM像は表面凹凸をそのまま直接コン
トラスト比で表示している。多結晶Si薄膜における結晶
粒の３重点付近でいたるところ明るい凸部が見られる。
これら凸部の頂点と凹部の底との高低差は上述したよう
に約50nmと非常に大きい。これは体積膨張によって働く
上向きの力が３重点で極めて大きいためである。
図）の四角領域におけるAFM（原子間力顕微鏡）像（右
図）である。このAFM像は表面凹凸をそのまま直接コン
トラスト比で表示している。多結晶Si薄膜における結晶
粒の３重点付近でいたるところ明るい凸部が見られる。
これら凸部の頂点と凹部の底との高低差は上述したよう
に約50nmと非常に大きい。これは体積膨張によって働く
上向きの力が３重点で極めて大きいためである。
【００４６】一方、図１０は、本発明の多結晶SiGe薄膜
のSEM像（左図）、およびその四角領域におけるAFM像
（右図）である。AFM像を見れば明らかなように粒界に
相当する部分でまんべんなく明るく、凸部が形成されて
いることがわかる。
のSEM像（左図）、およびその四角領域におけるAFM像
（右図）である。AFM像を見れば明らかなように粒界に
相当する部分でまんべんなく明るく、凸部が形成されて
いることがわかる。
【００４７】図１１の左図は、上記図１０の右図と同様
のAFM像であるが、右図はその直線部分における高低差
分布を示す図である。この図から明るい部分が凸部、暗
い部分が凹部に相当することがはっきりわかる。この凸
部の頂点と凹部の底との高低差は最大で20nm程度と上述
の図７に示した多結晶Si薄膜の50nmと比較して大幅に抑
制されていることがわかる。
のAFM像であるが、右図はその直線部分における高低差
分布を示す図である。この図から明るい部分が凸部、暗
い部分が凹部に相当することがはっきりわかる。この凸
部の頂点と凹部の底との高低差は最大で20nm程度と上述
の図７に示した多結晶Si薄膜の50nmと比較して大幅に抑
制されていることがわかる。
【００４８】これは主としてSi、Ge間で体積膨張係数や
弾性係数が異なることが原因と考えられる。つまり、ア
ニール前には非晶質SiGe混晶としての格子定数（＞非晶
質Si）で薄膜が形成されていたが、固化する際の相分離
によって比較的硬いSi結晶の周りに柔らかいGe-rich相
が形成されることで体積膨張分を粒界で緩和でき、その
結果表面凹凸を抑制できていると考えられる。いずれに
しても本発明の多結晶SiGe薄膜は、従来の多結晶Si薄膜
より非常に小さな表面凹凸しか持たないことがわかる。
弾性係数が異なることが原因と考えられる。つまり、ア
ニール前には非晶質SiGe混晶としての格子定数（＞非晶
質Si）で薄膜が形成されていたが、固化する際の相分離
によって比較的硬いSi結晶の周りに柔らかいGe-rich相
が形成されることで体積膨張分を粒界で緩和でき、その
結果表面凹凸を抑制できていると考えられる。いずれに
しても本発明の多結晶SiGe薄膜は、従来の多結晶Si薄膜
より非常に小さな表面凹凸しか持たないことがわかる。
【００４９】図１２は、本発明の多結晶SiGe薄膜を形成
するために必要なレーザーアニール条件を、Ge組成比x
＝0.3の場合を例に示したものである。横軸は、エキシ
マ(KrF)レーザーのエネルギー密度[mJ/cm2]、縦軸は多
結晶SiGe薄膜の膜厚(nm)であり、照射回数はすべて30回
である。エネルギー密度を最低の140[mJ/cm2]から徐々
に増大させていくと、表面凸部を示す明るいコントラス
ト領域がしだいに増していく。
するために必要なレーザーアニール条件を、Ge組成比x
＝0.3の場合を例に示したものである。横軸は、エキシ
マ(KrF)レーザーのエネルギー密度[mJ/cm2]、縦軸は多
結晶SiGe薄膜の膜厚(nm)であり、照射回数はすべて30回
である。エネルギー密度を最低の140[mJ/cm2]から徐々
に増大させていくと、表面凸部を示す明るいコントラス
ト領域がしだいに増していく。
【００５０】このうち膜厚50nmおよび30nmの場合だけ、
それぞれ240[mJ/cm2]、220[mJ/cm2]で特異的に凸部が結
晶粒界構造に一致することがわかる。このような構造は
他のGe組成比（たとえばx=0.1など）でも見ることがで
きるが、いずれの場合も極めて狭いアニール条件におい
てしか実現できないことがわかっている。この原因は、
アニール前に導入したGe濃度が固化過程でちょうど偏析
できる条件がそれほど広くないことによるためと思われ
るが、本発明ではこれら特異的なアニール処理条件で実
現する多結晶SiGe薄膜を有効利用する。以上で本発明の
特徴である多結晶SiGe薄膜の結晶成長特性についての説
明を終わる。以下では本発明の実施例に関する説明を
行。
それぞれ240[mJ/cm2]、220[mJ/cm2]で特異的に凸部が結
晶粒界構造に一致することがわかる。このような構造は
他のGe組成比（たとえばx=0.1など）でも見ることがで
きるが、いずれの場合も極めて狭いアニール条件におい
てしか実現できないことがわかっている。この原因は、
アニール前に導入したGe濃度が固化過程でちょうど偏析
できる条件がそれほど広くないことによるためと思われ
るが、本発明ではこれら特異的なアニール処理条件で実
現する多結晶SiGe薄膜を有効利用する。以上で本発明の
特徴である多結晶SiGe薄膜の結晶成長特性についての説
明を終わる。以下では本発明の実施例に関する説明を
行。
【００５１】
【実施例】以下、図１〜図５を用いて本発明の実施例を
具体的に説明する。 （実施例１）図１は、本発明の第１の実施例に係わる薄
膜ｔランジスタ装置の展開図である。上段が縦断面図、
その下段はチャネル部分を横（Ｘ−Ｘ‘方向）に切断し
た平面図である。ガラス板からなる絶縁体基板１上に、
下記のプラズマＣＶＤによる成膜条件、及びレーザーア
ニール条件で多結晶Si1-xGex薄膜２を形成した。
具体的に説明する。 （実施例１）図１は、本発明の第１の実施例に係わる薄
膜ｔランジスタ装置の展開図である。上段が縦断面図、
その下段はチャネル部分を横（Ｘ−Ｘ‘方向）に切断し
た平面図である。ガラス板からなる絶縁体基板１上に、
下記のプラズマＣＶＤによる成膜条件、及びレーザーア
ニール条件で多結晶Si1-xGex薄膜２を形成した。
【００５２】すなわち、原料ガスとして、シラン及びゲ
ルマンを用い、Ｓｉ対Ｇｅの流量比が0.7対0.3になるよ
うにガス量を調整しながら、合計膜厚が50nmとなるよう
プラズマＣＶＤにより非晶質Si1-xGex薄膜を形成した。
ルマンを用い、Ｓｉ対Ｇｅの流量比が0.7対0.3になるよ
うにガス量を調整しながら、合計膜厚が50nmとなるよう
プラズマＣＶＤにより非晶質Si1-xGex薄膜を形成した。
【００５３】次に、成膜した表面に対し、レーザーアニ
ール条件としてエネルギー密度240[mJ/cm2]、パルス数
３０回、パルス周波数100Hzでエキシマレーザーを照射
し、多結晶Si1-xGex薄膜２を形成した。
ール条件としてエネルギー密度240[mJ/cm2]、パルス数
３０回、パルス周波数100Hzでエキシマレーザーを照射
し、多結晶Si1-xGex薄膜２を形成した。
【００５４】この多結晶Si1-xGex薄膜には、ソース３、
ドレイン４、およびチャネル上にゲート絶縁膜５、ゲー
ト６が形成されている。チャネルのうち、特にゲート絶
縁膜５直下の領域は電界効果トランジスタの活性領域で
あり電流密度が最も大きい。その部分の平面図が図１の
下段の図に描かれているが、本実施例ではこの平面上に
おける多結晶Si1-xGex薄膜の結晶粒７内部のGe組成比x
を0＜x≦0.1、結晶粒界８におけるGe組成比xを0.3≦x＜
１とした。
ドレイン４、およびチャネル上にゲート絶縁膜５、ゲー
ト６が形成されている。チャネルのうち、特にゲート絶
縁膜５直下の領域は電界効果トランジスタの活性領域で
あり電流密度が最も大きい。その部分の平面図が図１の
下段の図に描かれているが、本実施例ではこの平面上に
おける多結晶Si1-xGex薄膜の結晶粒７内部のGe組成比x
を0＜x≦0.1、結晶粒界８におけるGe組成比xを0.3≦x＜
１とした。
【００５５】このような格子構造をとると、上述したよ
うに結晶粒界８の表面（凸部）と結晶粒７の表面（凹
部）との高低差が20nm程度と大幅に抑制されて、ゲート
絶縁膜５を比較的薄く（〜50nm）することができる。こ
のため比較的小さなゲート電圧で多くのキャリアをチャ
ネルに誘起することができ高移動度を実現できる。
うに結晶粒界８の表面（凸部）と結晶粒７の表面（凹
部）との高低差が20nm程度と大幅に抑制されて、ゲート
絶縁膜５を比較的薄く（〜50nm）することができる。こ
のため比較的小さなゲート電圧で多くのキャリアをチャ
ネルに誘起することができ高移動度を実現できる。
【００５６】また、結晶粒７の大半が基板１に平行な{1
10}面に揃っていることで結晶粒界８の格子整合が比較
的整いキャリアの粒界散乱を抑制できる効果も持つ。さ
らに、粒界８に高移動度のGe-rich相が形成されている
ことで膜全体の移動度が向上されるという利点も持つこ
とが本実施例の特徴である。
10}面に揃っていることで結晶粒界８の格子整合が比較
的整いキャリアの粒界散乱を抑制できる効果も持つ。さ
らに、粒界８に高移動度のGe-rich相が形成されている
ことで膜全体の移動度が向上されるという利点も持つこ
とが本実施例の特徴である。
【００５７】なお、多結晶Si1-xGex薄膜中のＳｉに対す
るＧｅ組成比xの測定は、以下の方法で行った。透過型電
子顕微鏡（ＴＥＭ）内に備えたＸ線微量分析計のプロー
ブ用の電子ビームを小さく（約100nm）絞って試料表面
に照射し、照射された領域から放出される特性Ｘ線の波
長と強度を測定することにより、ＳｉとＧｅとの濃度を
測定する。次に、このＳｉとＧｅとの濃度の測定結果か
ら計算により、Ｓｉに対するＧｅ組成比xを求める。
るＧｅ組成比xの測定は、以下の方法で行った。透過型電
子顕微鏡（ＴＥＭ）内に備えたＸ線微量分析計のプロー
ブ用の電子ビームを小さく（約100nm）絞って試料表面
に照射し、照射された領域から放出される特性Ｘ線の波
長と強度を測定することにより、ＳｉとＧｅとの濃度を
測定する。次に、このＳｉとＧｅとの濃度の測定結果か
ら計算により、Ｓｉに対するＧｅ組成比xを求める。
【００５８】また、結晶粒の組成比の測定は、ビーム照
射領域が結晶粒内部に納まるように行う。粒界の組成比
の測定は、ビーム照射領域が粒界を含むように行う。こ
こで、ビーム照射領域が粒界からはみ出して結晶粒にま
たがっても良い。 （実施例２）図２〜図４は、本発明の第２の実施例に係
わる薄膜半導体装置とその製造過程を模式的に示したも
のである。本実施例では多結晶Si1-xGex薄膜を部分的に
導入してトランジスタをCMOS（相補型MOS）化するもの
である。
射領域が結晶粒内部に納まるように行う。粒界の組成比
の測定は、ビーム照射領域が粒界を含むように行う。こ
こで、ビーム照射領域が粒界からはみ出して結晶粒にま
たがっても良い。 （実施例２）図２〜図４は、本発明の第２の実施例に係
わる薄膜半導体装置とその製造過程を模式的に示したも
のである。本実施例では多結晶Si1-xGex薄膜を部分的に
導入してトランジスタをCMOS（相補型MOS）化するもの
である。
【００５９】まず、図２に示したように、絶縁体基板（ガ
ラス板）１上に非晶質Si薄膜９を形成する。その一部を
通常のフォトプロセスでエッチング除去し、埋め込み型
のGe組成比増加領域１０を設ける。このようにして得た
薄膜表面をKrFエキシマレーザーで照射しつつ、基板１
を保持したステージを順次移動させることでレーザービ
ーム照射領域１１を走査させる。このとき予めステージ
移動領域をプログラム制御することで、後にトランジス
タ領域となる部分だけを選択的に結晶化する。
ラス板）１上に非晶質Si薄膜９を形成する。その一部を
通常のフォトプロセスでエッチング除去し、埋め込み型
のGe組成比増加領域１０を設ける。このようにして得た
薄膜表面をKrFエキシマレーザーで照射しつつ、基板１
を保持したステージを順次移動させることでレーザービ
ーム照射領域１１を走査させる。このとき予めステージ
移動領域をプログラム制御することで、後にトランジス
タ領域となる部分だけを選択的に結晶化する。
【００６０】このようにして、図３に示したように非晶
質Si薄膜９の必要領域にのみ、純粋Si多結晶１２および
多結晶Si1-xGex薄膜２領域が形成される。
質Si薄膜９の必要領域にのみ、純粋Si多結晶１２および
多結晶Si1-xGex薄膜２領域が形成される。
【００６１】次に、図４に示したように、結晶化した薄
膜にAsイオンを注入することでｎ型領域１４を、また、
Bイオンを注入することでｐ型領域１３を、それぞれ注
入用マスクを使用して順序よくかつ領域選択的に形成す
る。この後窒素雰囲気中で600℃1時間程度の炉アニール
を行いｎ型領域１４およびｐ型領域１３のキャリア活性
化を行い、その上にゲート絶縁膜５、ゲート６を設けて
トランジスタを形成する。
膜にAsイオンを注入することでｎ型領域１４を、また、
Bイオンを注入することでｐ型領域１３を、それぞれ注
入用マスクを使用して順序よくかつ領域選択的に形成す
る。この後窒素雰囲気中で600℃1時間程度の炉アニール
を行いｎ型領域１４およびｐ型領域１３のキャリア活性
化を行い、その上にゲート絶縁膜５、ゲート６を設けて
トランジスタを形成する。
【００６２】こうすることでｐ型領域１３には、多結晶
Si薄膜１２からなるｎタイプトランジスタが、また、ｎ
型領域１４には、多結晶Si1-xGex薄膜２からなるｐタイ
プトランジスタがそれぞれでき、低消費電力と高移動度
を両立させたCMOS型トランジスタが形成されるという利
点がある。 （実施例３）図５は、本発明の薄膜半導体装置を利用し
た画像表示装置の分解組み立て図の例を示す。絶縁体基
板（ガラス板）１上に多結晶Si薄膜と多結晶Si1-xGex薄
膜を選択的に形成し、その上に画素ドライバ領域１７、
バッファアンプ領域１８、ゲートドライバ領域１９、シ
フトレジスタ領域２０、データドライバ領域２１などか
らなる回路が集積されており、それらが一体となって、
画素１６を持つ画像表示パネル１５に接続されて機能す
る。
Si薄膜１２からなるｎタイプトランジスタが、また、ｎ
型領域１４には、多結晶Si1-xGex薄膜２からなるｐタイ
プトランジスタがそれぞれでき、低消費電力と高移動度
を両立させたCMOS型トランジスタが形成されるという利
点がある。 （実施例３）図５は、本発明の薄膜半導体装置を利用し
た画像表示装置の分解組み立て図の例を示す。絶縁体基
板（ガラス板）１上に多結晶Si薄膜と多結晶Si1-xGex薄
膜を選択的に形成し、その上に画素ドライバ領域１７、
バッファアンプ領域１８、ゲートドライバ領域１９、シ
フトレジスタ領域２０、データドライバ領域２１などか
らなる回路が集積されており、それらが一体となって、
画素１６を持つ画像表示パネル１５に接続されて機能す
る。
【００６３】これらの回路を構成するトランジスタには
要求される性能がそれぞれ異なるため、本発明の実施例
１〜３のトランジスタが選択的かつ複合的に組み合わさ
れて利用されている。このような構成では、大面積のガ
ラス基板上に主要な回路を集積することができ、従来の
周辺回路のほとんどを集積した画像表示装置を形成する
ことができる。さらに低コストのガラス基板を用いて数
少ない工程により製造できるという利点がある。
要求される性能がそれぞれ異なるため、本発明の実施例
１〜３のトランジスタが選択的かつ複合的に組み合わさ
れて利用されている。このような構成では、大面積のガ
ラス基板上に主要な回路を集積することができ、従来の
周辺回路のほとんどを集積した画像表示装置を形成する
ことができる。さらに低コストのガラス基板を用いて数
少ない工程により製造できるという利点がある。
【００６４】
【発明の効果】本発明によれば、Si中にGeを導入し結晶
化に伴う相分離で結晶粒内と結晶粒界との間にGe組成比
を異ならせることで、結晶粒界におけるキャリア散乱要
因を抑制し、かつ結晶の体積差を利用して表面凹凸を抑
制することにより高移動度ＴＦＴを実現する。これによ
り、同一ガラス基板上に、画素部、周辺回路を集約的に
形成することが可能となるため、大面積（例えば１５イ
ンチ以上）画像表示装置を高集積化することができる。
化に伴う相分離で結晶粒内と結晶粒界との間にGe組成比
を異ならせることで、結晶粒界におけるキャリア散乱要
因を抑制し、かつ結晶の体積差を利用して表面凹凸を抑
制することにより高移動度ＴＦＴを実現する。これによ
り、同一ガラス基板上に、画素部、周辺回路を集約的に
形成することが可能となるため、大面積（例えば１５イ
ンチ以上）画像表示装置を高集積化することができる。
【図１】本発明の第１の実施例に係わる薄膜トランジス
タ装置の展開図である。上段が縦断面図、その下段はチ
ャネル部分を横に切断した平面図である。
タ装置の展開図である。上段が縦断面図、その下段はチ
ャネル部分を横に切断した平面図である。
【図２】本発明の第２の実施例に係わる薄膜トランジス
タ装置とその製造過程を模式的に示したものである。
タ装置とその製造過程を模式的に示したものである。
【図３】同じく本発明の第２の実施例に係わる薄膜トラ
ンジスタ装置とその製造過程を模式的に示したものであ
る。
ンジスタ装置とその製造過程を模式的に示したものであ
る。
【図４】同じく本発明の第２の実施例に係わる薄膜トラ
ンジスタ装置とその製造過程を模式的に示したものであ
る。
ンジスタ装置とその製造過程を模式的に示したものであ
る。
【図５】本発明の薄膜トランジスタ装置を利用した画像
表示装置の例を示したものである。
表示装置の例を示したものである。
【図６】従来ＴＦＴの母材であるエキシマレーザーアニ
ールにより形成した多結晶Si薄膜の表面SEM（走査電子
顕微鏡）像である。
ールにより形成した多結晶Si薄膜の表面SEM（走査電子
顕微鏡）像である。
【図７】本発明の多結晶SiGe薄膜の表面SEM像（左図）
および平面TEM（透過電子顕微鏡）像である。
および平面TEM（透過電子顕微鏡）像である。
【図８】本発明の多結晶SiGe薄膜の結晶構造模式図であ
る。
る。
【図９】従来多結晶Si薄膜のSEM像（左図）とその四角
領域におけるAFM（原子間力顕微鏡）像（右図）であ
る。
領域におけるAFM（原子間力顕微鏡）像（右図）であ
る。
【図１０】本発明の多結晶SiGe薄膜のSEM像（左図）と
その四角領域におけるAFM像（右図）である。
その四角領域におけるAFM像（右図）である。
【図１１】上記図１０のAFM像（左図）と、その直線部
分における高低差分布を示す図（右図）である。
分における高低差分布を示す図（右図）である。
【図１２】本発明の多結晶Si1-xGex薄膜を形成するため
に必要なレーザーアニール条件を、Ge組成比x＝0.3の場
合で示したものである。
に必要なレーザーアニール条件を、Ge組成比x＝0.3の場
合で示したものである。
１…絶縁体基板、 ２…多結晶Si1-xGex薄膜、 ３…ソース、 ４…ドレイン、 ５…ゲート絶縁膜、 ６…ゲート、 ７…結晶粒、 ８…結晶粒界、 ９…非晶質Si薄膜、 １０…Ge組成比増加領域、 １１…レーザービーム照射領域、 １２…純粋Si多結晶、 １３…ｐ型領域、 １４…ｎ型領域、 １５…画像表示パネル、 １６…画素、 １７…画素ドライバ領域、 １８…バッファアンプ領域、 １９…ゲートドライバ領域、 ２０…シフトレジスタ領域、 ２１…データドライバ領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 波多野 睦子 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 朴 成基 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 2H092 JA24 JA33 JA34 JA37 JA41 KA04 KA08 KA10 MA30 NA21 NA22 NA24 5F052 AA02 BB07 DA01 DA03 DA10 DB03 JA01 JA04 5F110 AA04 BB02 BB04 CC01 GG01 GG07 GG13 GG16 GG17 GG32 GG45 PP03 PP05
Claims (11)
- 【請求項１】絶縁体基板と、前記絶縁体基板上に形成さ
れた多結晶薄膜と、前記多結晶薄膜上に形成されたソー
ス、ドレイン、チャネル及びゲートからなるトランジス
タとを有し、前記トランジスタのチャネル部における前
記多結晶薄膜は、シリコンゲルマニウム多結晶Ｓｉ1-x
Ｇｅxからなり、ただし、Ｓｉに対するＧｅの組成比ｘ
は０＜x＜１であり、かつ前記多結晶薄膜中のＧｅの組
成比xは、結晶粒内でＧｅ組成が最小となる部分よりも
粒界において大きいことを特徴とする薄膜トランジスタ
装置。 - 【請求項２】前記多結晶薄膜の厚さが１０〜１００nmで
あり、前記多結晶薄膜を構成する結晶粒内でＧｅ組成が
最小となる部分におけるＧｅの組成比xが０＜x≦０.
３、粒界におけるＧｅの組成比xが０.１≦x＜１.０であ
って、前記Ｇｅの組成比xは常に結晶粒の中心部よりも
粒界ににおいて大きいことを特徴とする請求項１記載の
薄膜トランジスタ装置。 - 【請求項３】前記多結晶Ｓｉ1-xＧｅx薄膜は、粒界にお
ける表面凹凸が３０ｎｍ以下であることを特徴とする請
求項１記載の薄膜トランジスタ装置。 - 【請求項４】前記トランジスタのチャネル部を流れる主
キャリアが正孔であることを特徴とする請求項１記載の
薄膜トランジスタ装置。 - 【請求項５】絶縁体基板と、前記絶縁体基板上に形成さ
れた多結晶薄膜と、前記多結晶薄膜上に形成されたソー
ス、ドレイン、チャネル及びゲートからなるトランジス
タとを有し、前記トランジスタのチャネル部における前
記結晶薄膜は、基板に平行な{110}結晶面を有し、粒界
における平均格子定数が結晶粒内部における平均格子定
数より大きいことを特徴とする薄膜トランジスタ装置。 - 【請求項６】絶縁体基板と、前記絶縁体基板上に形成さ
れた多結晶Ｓｉ1-xGex薄膜、ただし、Ｓｉに対するＧｅ
の組成比ｘは０＜x＜１と、前記多結晶Ｓｉ1-xGex薄膜
上に形成されたソース、ドレイン、チャネル及びゲート
からなるトランジスタを複数個集積して構成した回路部
とを保持し、前記回路部はｐタイプのトランジスタ及び
ｎタイプのトランジスタの両者を混在させたＣＭＯＳ型
トランジスタからなり、少なくとも前記ｐタイプのトラ
ンジスタは、請求項１記載のトランジスタからなること
を特徴とする薄膜トランジスタ装置。 - 【請求項７】画像表示部と、前記画像表示部の表示を制
御し、少なくともデータドライバ、ゲートドライバ及び
バッファアンプを含む画像表示回路と、前記画像表示回
路の周辺に位置して前記画像表示回路を制御する周辺回
路部とを有する画像表示装置であって、前記画像表示回
路及び前記周辺回路部は、前記画像表示部を構成する基
板と同一の基板上に集積されると共に、前記画像表示回
路及び前記周辺回路部は、絶縁体基板と、前記絶縁体基
板上に形成された多結晶Ｓｉ1-xGex薄膜、ただし、Ｓｉ
に対するＧｅの組成比ｘは０＜x＜１と、前記多結晶Ｓ
ｉ1-xGex薄膜上に形成されたソース、ドレイン、チャネ
ル及びゲートからなるトランジスタを複数個集積して構
成した回路部とを保持し、前記回路部はｐタイプのトラ
ンジスタもしくはｎタイプのトランジスタのいずれか一
方、もしくは両者を混在させたＣＭＯＳ型トランジスタ
を含むことを特徴とする画像表示装置。 - 【請求項８】前記回路部を構成するｐタイプトのランジ
スタのGe組成比xが、ｎタイプのトランジスタのＧｅ組
成比より大きいことを特徴とする請求項７記載の画像表
示装置。 - 【請求項９】前記回路部に前記ｐタイプのトランジス
タ、前記ｎタイプのトランジスタ及び前記ＣＭＯＳ型ト
ランジスタのいずれかの種類を区別するために、これら
回路近傍に設けられた位置合わせマークを保持すること
を特徴とする請求項７もしくは８記載の画像表示装置。 - 【請求項１０】絶縁体基板上に、膜厚10〜100nmの非晶
質Ｓｉ1-xGex層、ただし、Ｓｉに対するＧｅの組成比ｘ
は０＜x＜１、を形成する工程と、前記非晶質Ｓｉ1-xGe
x層をエネルギー密度200〜300mJ/cm2、パルス数1〜50個
のエキシマレーザーにより結晶化する熱処理工程とを有
することを特徴とする薄膜トランジスタ装置の製造方
法。 - 【請求項１１】前記熱処理工程は、前記非晶質Ｓｉ1-xG
ex層の膜厚がＴnmのときエネルギー密度を（180+Ｔ）〜
（200+Ｔ）mJ/cm2として、膜厚に対応して変化させるこ
とを特徴とする請求項１０記載の薄膜トランジスタ装置
の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001025531A JP4358998B2 (ja) | 2001-02-01 | 2001-02-01 | 薄膜トランジスタ装置およびその製造方法 |
| TW090103950A TW478171B (en) | 2001-02-01 | 2001-02-21 | Thin film semiconductor device and method for producing thereof |
| US09/790,545 US6521909B2 (en) | 2001-02-01 | 2001-02-23 | Thin film semiconductor device containing polycrystalline Si-Ge alloy and method for producing thereof |
| KR1020010009646A KR100761619B1 (ko) | 2001-02-01 | 2001-02-26 | 박막 반도체 장치 및 그 제조 방법 |
| US10/277,140 US6716726B2 (en) | 2001-02-01 | 2002-10-22 | Thin film semiconductor device containing polycrystalline Si—Ge alloy and method for producing thereof |
| US10/274,995 US6690064B2 (en) | 2001-02-01 | 2002-10-22 | Thin-film semiconductor device containing poly-crystalline Si-Ge alloy and method for producing thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001025531A JP4358998B2 (ja) | 2001-02-01 | 2001-02-01 | 薄膜トランジスタ装置およびその製造方法 |
Publications (3)
| Publication Number | Publication Date |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7193693B2 (en) | 2004-01-30 | 2007-03-20 | Hitachi Displays, Ltd. | Apparatus for manufacturing flat panel display devices |
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