KR100618184B1 - 결정화 방법 - Google Patents

결정화 방법 Download PDF

Info

Publication number
KR100618184B1
KR100618184B1 KR1020030019953A KR20030019953A KR100618184B1 KR 100618184 B1 KR100618184 B1 KR 100618184B1 KR 1020030019953 A KR1020030019953 A KR 1020030019953A KR 20030019953 A KR20030019953 A KR 20030019953A KR 100618184 B1 KR100618184 B1 KR 100618184B1
Authority
KR
South Korea
Prior art keywords
region
single crystal
seed
crystallization
thin film
Prior art date
Application number
KR1020030019953A
Other languages
English (en)
Other versions
KR20040085310A (ko
Inventor
류명관
이호년
박재철
김억수
Original Assignee
비오이 하이디스 테크놀로지 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 비오이 하이디스 테크놀로지 주식회사 filed Critical 비오이 하이디스 테크놀로지 주식회사
Priority to KR1020030019953A priority Critical patent/KR100618184B1/ko
Priority to TW092131894A priority patent/TWI310059B/zh
Priority to US10/714,226 priority patent/US7135388B2/en
Priority to JP2003391471A priority patent/JP2004311935A/ja
Priority to CNB2004100013826A priority patent/CN100377294C/zh
Publication of KR20040085310A publication Critical patent/KR20040085310A/ko
Application granted granted Critical
Publication of KR100618184B1 publication Critical patent/KR100618184B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/42—Bombardment with radiation
    • H01L21/423—Bombardment with radiation with high-energy radiation
    • H01L21/428—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B13/00—Single-crystal growth by zone-melting; Refining by zone-melting
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02678—Beam shaping, e.g. using a mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Optics & Photonics (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 레이저 조사(irradiation)가 되는 박막층이 있는 기판 상에서 비정질 또는 다결정질 박막들로부터 원하는 위치에 원하는 크기로 단결정을 형성할 수 있는 결정화 방법을 개시한다. 개시된 본 발명의 결정화 방법은, 유리, 플라스틱, 절연막과 같은 기판 상에 증착된 박막층의 레이저 조사를 통한 결정화 방법에 있어서, 상기 박막층에 대해 제1방향으로 스캔되는 1차 결정화를 통하여 다수개의 결정립을 포함하는 적어도 하나 이상의 다결정 시드(seed) 영역을 형성하고, 상기 다결정 시드 영역을 하나의 결정립을 시드로 하여 제1방향과 직교하는 제2방향으로 스캔되는 제2결정화를 통해 적어도 하나 이상의 단결정 시드 영역으로 형성하며, 상기 단결정 시드 영역을 시드로 하여 기판 상의 박막층 전체 또는 특정 영역을 단결정 영역으로 형성하는 것을 특징으로 한다.

Description

결정화 방법{Method of crystallization}
도 1은 SLS 공정을 위한 열원(레이저), 마스크 및 시편 배치 개념도.
도 2a는 슬릿 패턴 마스크.
도 2b는 도 2a의 마스크를 적용 후 형성된 결정질 Si 패턴.
도 2c는 도 2b의 결정화된 영역의 확대된 개략도.
도 3a∼3d는 슬릿을 통한 레이저 조사로 인해 레이저가 조사된 영역이 결정화되는 양상을 보여주는 개략도.
도 4a∼4c는 슬릿을 통한 레이저 조사에 의한 결정화 후 결정립의 측면(lateral) 성장방향으로 결정 추가 성장 과정을 보여주는 개념도.
도 5a는 레이저 빔의 이동에 의한 용융 및 응고의 반복으로 일방향 결정립 성장과정을 보여주는 도면.
도 5b는 도 5a에 보인 공정에 의해 완성된 poly-Si 패턴 아일런드.
도 6은 도 5b에서 완성된 poly-Si 아일런드에서 일방향 성장이 진행된 방향과 수직방향으로 2차 레이저 스캔을 진행하기 위해, poly-Si 한쪽 끝 모서리에 레이저 빔을 조사한 상황을 보여주는 개략도.
도 7a∼7c는 레이저 빔에 의해 길게 늘어진 poly-Si 일부가 레이저 빔에 의해 조사되고, 용융된 상태에서 스캔 방향으로 레이저 빔이 이동하여 거의 1개의 결 정립으로 이루어진 패턴화된 Si 아일런드의 형성과정을 보여주는 개략도.
도 8a, b는 2차 스캔시 단결정이 얻어지기 어려운 상황의 예, 즉 시드 결정립이 2개이고, x방향으로의 스캔시 두 결정립의 성장속도도 비슷하여, 결과적으로 Si 아일런드 패턴내에 결정 배향이 다른 영역 2개가 형성되는 경우.
도 9a∼9g는 단결정 Si 영역을 시드로 하여 추가 SLS 공정을 통해 단결정 Si영역을 확장시키는 과정을 보여주는 개략도.
도 10은 도 9a∼9g과정을 통해 완성된 단결정 Si영역을 다시 시드로 하여 추가 SLS 하여 y방향의 역방향(아래쪽 방향:화살표)으로 단결정 Si영역을 넓혀가는 방식을 보여주는 개략도.
도 11a∼11d는 도 6, 9 및 도 10의 과정을 통해 기판 전체 영역에 단결정 Si을 형성시키는 과정을 보여주는 순서도.
도 12a,b는 본 발명의 다른 실시예로서 공정 시간을 단축시키기 위해 단결정 Si 시드영역 몇 개를 여러군데에 동시에 형성시켜 이들 단결정 Si 시드영역으로부터 기판전체에 단결정 실리콘 영역 타일(tile)들을 형성시키는 방안.
도 13a∼13e는 본 발명의 또 다른 실시예로서, 공정시간을 보다 단축시키기 위해서 단결정 Si 시드영역으로부터 기판전체에 걸쳐 다양한 패턴의 단결정 Si 타일을 만드는 것을 보여주는 도면.
도 14는 본 발명의 또 다른 실시예로서, 패널 한쪽 부분만 단결정 형성시켜서 불필요한 부분을 단결정화시키는데 드는 공정시간과 비용을 감소한 도면.
도 15는 본 발명의 또 다른 실시예로서, 패널부 주변회로 형성지역만 단결정 을 형성시키고, 픽셀영역과 패널이외의 부분은 결정화를 적용시키지 않는 형태로 a-Si 상태로 남겨둔 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
610 : poly-Si 아일런드 630,830 : 레이저 빔
640 : 레이저 빔 길이 670 : 세로 길이
650 : 레이저 빔폭
710, 711, 730, 731, 870 : 결정립
740,810 : poly-Si 영역 751 : 새로 자라난 영역
750 : 결정화된 영역 800 : 스캔전 결정립계
820,821 : 시드 결정
850,851,880,881 : 결정립영역의 크기
본 발명은 결정화 방법에 관한 것으로, 보다 상세하게는, 레이저 조사가 되는 박막층이 있는 기판 상에서 비정질 또는 다결정질 박막들로부터 원하는 위치에 원하는 크기로 단결정을 형성할 수 있는 결정화 방법에 관한 것이다.
삭제
LCD(Liquid Crystal Display) 또는 유기 EL(Organic Electroluminescent) 재료를 이용한 OLED(Organic Electroluminescent Display) 등에 스위칭소자로 이용되는 박막트랜지스터(Thin Film Transistor; 이하, TFT라 칭함)는 상기의 평판디스플레이(Flat Panel Display; 이하 FPD라 칭함)들의 성능에 있어 가장 중요한 반도체 장치이다. TFT의 성능을 판단하는 기준인 이동도(mobility)나 누설전류(leakage current) 등은 전하운반자가 이동하는 경로인 활성층(active layer)의 재료인 실리콘(Si) 박막이 어떤 상태(state) 또는 어떤 구조(structure)를 갖느냐에 따라 크게 좌우된다. 현재 상용화되고 있는 LCD의 경우, 대부분 TFT의 활성층이 비정질 실리콘(amorphous Si; 이하, a-Si) 박막이다.
a-Si를 이용한 a-Si TFT는 이동도가 0.5㎠/Vs 내외로 매우 낮기 때문에 LCD에 들어가는 모든 스위칭소자를 만들기엔 제한적이다. 이는 LCD의 주변회로용 스위칭소자의 경우, 매우 빠른 스피드로 동작해야 하기 때문에 a-Si TFT로는 구현이 불가능하기 때문이다. 따라서, 주변회로용 스위칭부품들, 예를들어, 구동회로(driver circuit), 여러가지 콘트롤러, 그리고, 디지털-아날로그-컨버터(Digital-Analogue-Converter, DAC) 등은 단결정-Si 위에 집적된 스위칭소자들로 구성되어 LCD구동에 필요한 빠른 스피드에 대응하게 된다. 반면, a-Si TFT의 경우, 스위칭기능을 가짐과 동시에 화질을 확보하는데 필수적인 낮은 누설전류특성을 보이기 때문에 화소 스위칭소자로 적용된다.
다결정-Si(이하, poly-Si)를 이용한 TFT는 이동도가 수십∼수백㎠/Vs로 높기 때문에 주변회로용으로 대응가능한 높은 구동속도를 낼 수 있다. 때문에, 기판인 유리 위에 poly-Si을 형성시키면, 화소영역뿐만 아니라 주변회로영역까지 구현이 가능하게 된다. 따라서, 주변회로 형성에 필요한 별도의 부품실장공정이 필요하지 않고, 화소영역을 형성할 때 함께 주변회로까지 형성할 수 있어서, 주변회로용 부품비용의 절감을 기대할 수 있다. 뿐만 아니라, 높은 이동도 때문에 기존 a-Si 보다 작게 TFT를 만들 수 있고, 집적 공정을 통해 주변회로와 화소영역을 형성시키기 때문에 선폭미세화가 보다 용이해져서 a-Si TFT-LCD에 비해 고해상도를 실현할 수 있다. 또한, 높은 전류 특성을 낼 수 있기 때문에 차세대 FPD의 전류 구동형 디스플레이인 OLED에 적합하여, 최근 유리기판 상에서 poly-Si을 형성시키고 TFT를 제작하는 연구가 활발하다.
poly-Si을 유리기판상에서 형성시키기 위해서는 a-Si을 증착 후 소정의 열처리를 통해 poly-Si으로 결정화시키는 방법이 대표적인데, 유리기판이 600℃이상의 고온에서는 변형되므로, 기판에 열적손상을 주지않고, a-Si만 결정화시키는 엑시머 레이저 어닐링(excimer laser annealing, 이하 ELA라 칭함)이 대표적인 결정화방법이다. 보통의 경우, ELA에 의한 결정화시 a-Si은 레이저에 의해 조사되어, a-Si이 용융(melting)되고 다시 응고(solidification)되면서 결정질이 얻어진다. 결정화시 결정립들은 랜덤(random)하게 형성되며, 레이저 조사 조건에 따라 수십 nm∼수 μm까지의 다양한 크기를 갖는다.
일반적으로 결정립크기가 클수록 TFT소자의 이동도가 커지며, 주변회로 집적시 집적할 수 있는 부품의 범위가 넓어지기 때문에, 가능한 큰 결정립을 얻을 수 있는 ELA 조건을 얻는 것이 좋지만, 결정립의 크기가 커질수록 결정립분포의 균일도(uniformity)가 커지며, 이는 곧 소자특성의 균일도의 저하가 유발되어, 결과적으로, 신뢰성에 문제가 발생하게 된다. 따라서, ELA결정화된 poly-Si을 LCD에 적용할 때는, 균일도가 보장되는 범위에서 적당한 크기의 결정립을 갖는 poly-Si을 적용하게 된다. 그러나, 이때는 결정립 크기의 한계로 이동도가 높은 poly-Si TFT를 제작할 수 없고, 따라서 주변회로집적에 있어서도 제한적일 수 밖에 없다.
최근 미국특허 제6,368,945와 제6,322,625에서 균일도가 보장되면서 결정립크기가 큰 결정화방법을 발표하였는데, 순차 측면 응고(Sequential Lateral Solidification, 이하 SLS라 칭함)로 불리우는 이 방법의 원리를 설명하면 다음과 같다.
도 1은 SLS 공정을 하기 위한 레이저 장비의 개념도로서, a-Si(120)이 증착된 기판(110)이 높여지는 스테이지(100) 위에서 마스크(140)를 통해 레이저 빔(130)을 조사하는 것이다. 상기 마스크(140) 내에는 다양한 패턴이 있을 수 있는데, 그 대표적인 예는 도 2a에 보인 슬릿 형태의 마스크(200)이다. 마스크(200) 내에는 소정 폭(220) 및 길이(230)의 슬릿들이 패턴되어 있고, 이 마스크(200)를 통해 레이저를 1차적으로 조사하면 마스크를 통과한 레이저는 빔릿(beamlet) 형태로 조사된다. 이때, 조사되는 레이저의 에너지는 a-Si를 완전히 용융시킬 정도이다.
도 3a는 슬릿 하나를 확대하여 도시한 것이다. 레이저가 조사되기 전의 상황으로, 참조부호 310은 슬릿(330)에서 노출되는 영역의 폭을 나타내고, 레이저 조사에 노출되기 전에는 a-Si(320)이 존재한다.
도 3b는 슬릿을 통해 레이저가 조사된 직후를 도시한 것이다.(레이저는 수십 ns정도 동안만 조사되고 차단된 상태이다.) 도시된 바와 같이, 노출된 영역은 용융되어 액상-Si(360)으로 변화된 상태이며, 슬릿의 가장자리부근에 액상-Si(360)과 a-Si(340)의 경계가 형성되며, 그 경계 부분에는 미세 크기의 poly-Si(350)이 형성된다.
시간이 경과하게 되면, poly-Si(350)을 시드(seed)로 하여, 도 3c에 도시된 바와 같이, 결정립(370)의 성장이 슬릿 중심부로 진행된다. 결정립(370)의 성장과정에서 성장속도가 느린 결정립들은 성장속도가 빠른 결정립에 의해 성장이 차단되어 일부 결정립들만 계속해서 성장해 간다. poly-Si과 액상-Si의 계면(380)은 계속 이동하여, 도 3d에 도시된 바와 같이, 최종적으로는 슬릿 중앙에서 만나게 된다. 이때, 성장된 결정립 크기(392)는 대략 슬릿 폭의 절반이다. 슬릿 폭이 넓거나, 레이저 조사후 용융된 실리콘의 과냉각속도가 빠르게 되면, 슬릿의 양쪽 경계에서부터 자라온 결정립들이 경계(381)에서 만나기전에 액상-Si(361) 내에서 핵생성이 발생할 수 있다. 그러한 경우는 원치않는 상황이기 때문에 레이저 조사 조건과 기판 온도 및 슬릿 형태를 최적화하여 상기의 핵생성이 발생하지 않도록 하는 것이 중요하다.
1차 레이저 조사가 완료된 후, 레이저 빔의 조사위치를 도 4a와 같이 "450"만큼 이동시킨 후, 다시 슬릿을 통해 2차 레이저 조사를 실시한다. 2차 레이저 조사 후, 도 4b와 같이, 슬릿경계 "420"과 "421" 사이에 해당하는 부분은 액상-Si(460)으로 바뀌고, 1차 조사후 형성되었던 poly-Si 영역(440)은 남아있는 상태로 다시 결정화가 진행된다. 이때, "421"의 경계쪽은 미세한 poly-Si 영역 형성후 그 poly-Si들을 시드로 결정립 성장이 진행되는 반면, "420"의 경계에서는 1차 레이저 조사후 형성된 결정립들(440) 중에 2차 조사후 용융된 부분을 제외한 영역을 시드로 하여 결정립성장이 진행되어 최종적으로 도 4c와 같은 형태가 된다. 즉, 2차 레이저 조사후 슬릿 양쪽으로부터 결정립 성장이 진행되어 만나는 경계(470)는 최초위치(491)로부터 2차 레이저 조사를 하기 위해 조사 위치를 시프트(shift)한 양(491)만큼 이동한다. 이 과정을 통해, 스캔(scan) 방향으로 결정립 길이의 증가로 결정립 크기가 커지게 된다. 또한, 2차 레이저 조사시 시드 결정과 새로이 생겨난 결정은 결정배향이 바뀌지 않는 상태로 연속적인 성장을 겪게 되므로, "480"의 경계는 보이지 않는다.
상기의 과정을 반복하면서 어느 정도의 길이동안 이동한 후의 양상을 도 5a에서 보여준다. 도 5a의 아래쪽은 한쪽 방향으로 계속 성장이 진행되어온 결정립들이 길게 늘어진 형태로 존재하고, 성장 앞단에서 슬릿에 노출된 이후 각 슬릿 경계 "510" 및 "511"로부터 성장되어온 결정립들의 성장계면 "520"과 "521"이 액상-Si (530) 내로 성장하고 있는 과정이다. 이후, 스캔과정이 "551" 지점까지 진행되며, a-Si 지역(550)이 결정화되어 도 5b에서와 같이 된다. 스캔한 거리는 대략 참조부호 580 정도되며, 성장한 결정립의 길이는 상기 스캔 거리(580)에 해당한다. 마스크별로 슬릿이 패턴되어 있기 때문에 소정의 스캔 거리동안 이동시키면, 도 2b, 도 2c와 같은 poly-Si 패턴들이 형성되는 것이다. 각 poly-Si 패턴은 도 5b와 같은 결정립 구조들을 갖고 있는데, 스캔이 시작된 초기영역에서는 많은 결정립들이 서로 경쟁하면서 성장하므로 미세한 결정립들이 많이 보이는 영역 즉 참조 부호 560이 존재하고 그 위로 결정립들이 길게 자란 영역 즉 참조부호 570이 존재한다. 실제 실험결과는 대부분의 경우, 참조부호 560의 경우 1㎛ 이내로 poly-Si 패턴 영역에 있어서 거의 무시할 정도로 작다["Sequential Lateral Solidification of thin silicon films on SiO2", R.S. Sposil and James S. lm, Appl. Phys. Lett. 69(19), 2864(1996)].
그러므로, SLS 방법의 장점은 마스크의 형태에 따라 다양한 모양이 얻어지고, 일부 마스크에 대해서는 TFT의 채널영역이 형성되는 부분에 단결정 Si 아일런드(island) 영역을 선택적으로 형성해 줄 수 있다는 것이다.(USP 322,625). 따라서, 이러한 방법을 이용하면, poly-Si 구조 및 소자 특성의 균일도와 성능 향상을 함께 얻을 수 있다.
그러나, 상기의 SLS 방법의 결과로 얻어지는 Si 박막은 사각형이나 육각형 등의 배열로 이루어진 단결정-Si 어레이(array) 및 단결정-Si 형성에 있어 규칙성을 LCD 기판 상에서의 픽셀배치 및 주변회로배치 설계와 맞도록 하지 않으면 균일성에 오히려 역효과가 날 수 있다. 따라서, 기존 SLS 방법의 경우, 결정화를 위한 마스크 설계와 픽셀 및 주변회로 설계를 매치시켜줘야 하므로, 설계면에서 제한적인 면이 발생할 가능성이 있다.
또한, 상기의 SLS 방법중에 단결정을 얻는 방법도 엄밀히 말하면 단결정-Si 아일런드를 형성하는 것이므로, 결정립계가 기판 곳곳에 존재하게 되며, 이 결정립계를 피하여 픽셀이나 주변회로를 구성해주어야 우수한 소자 특성과 균일도를 동시에 기대할 수 있을 것이다.
결과적으로 어떠한 설계 도식(scheme)에서도 균일도와 우수한 소자성능을 보장 받으려면, 기판 전체에 걸쳐 단결정 실리콘을 형성시키거나 주변회로부만 단결정-Si을 키우고 나머지 픽셀영역은 a-Si 상태로 두어서 누설전류가 낮은 픽셀영역과 스위칭특성이 우수한 주변회로용 단결정-Si을 픽셀영역 외부에 형성시키는 방식등을 통해 불균일성을 유발할 수 있는 결정립계의 형성 자체를 아예 원천적으로 막는 방법이 궁극적이 해법일 것이다.
따라서, 본 발명은 상기와 같은 종래 제반 문제점들을 해결하기 위해 안출된 것으로서, 보다 손쉬운 방법으로 원하는 위치에 원하는 크기로 단결정-Si을 형성시킬 수 있는 결정화 방법을 제공함에 그 목적이 있다.
또한, 본 발명은 LCD나 OLED 등에 응용되는 화소 또는 주변회로 구동소자인 박막트랜지스터의 활성층인 저온 폴리실리콘의 결정성을 향상시켜 단결정-Si을 형성하는 새로운 결정화 방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 유리, 플라스틱, 절연막과 같은 기판 상에 증착된 박막층의 레이저 조사를 통한 결정화 방법에 있어서, 상기 박막층에 대해 제1방향으로 스캔되는 1차 결정화를 통하여 다수개의 결정립을 포함하는 적어도 하나 이상의 다결정 시드(seed) 영역을 형성하고, 상기 다결정 시드 영역을 하나의 결정립을 시드로 하여 제1방향과 직교하는 제2방향으로 스캔되는 제2결정화를 통해 적어도 하나 이상의 단결정 시드 영역으로 형성하며, 상기 단결정 시드 영역을 시드로 하여 기판 상의 박막층 전체 또는 특정 영역을 단결정 영역으로 형성하는 것을 특징으로 하는 결정화 방법을 제공한다.
여기서, 상기 1차 결정화는, 상기 소정 크기의 기판 상에 마스크를 통한 특정 모양의 형태로 레이저를 조사해서 레이저가 조사된 부분을 1차적으로 결정화하여 다수개의 결정립 시드를 형성하고, 다시 상기 레이저를 상기 제1방향으로 소정 간격만큼 이동시켜 1차적으로 결정화된 다수개의 결정립 시드로부터 소정 거리만큼 결정성장시키는 과정을 반복하는 1차 스캔과정을 수행하고, 상기 1차 스캔과정이 소정의 거리만큼 진행된 후 종료시켜 다수개의 결정립을 포함하는 다결정 시드 영역을 형성하는 것으로 구성되고, 상기 2차 결정화는, 레이저빔의 조사 위치를 90도 회전시켜 상기 다결정 시드 영역의 하나의 결정립을 시드로 하여 제2방향으로 2차 스캔을 진행해서 단결정 시드 영역을 형성하는 것으로 구성되는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 유리, 플라스틱, 절연막과 같은 기판 상에 증착된 박막층의 레이저 조사를 통한 결정화 방법에 있어서, 상기 박막층에 대해 일부분을 제1방향으로 스캔되는 1차 결정화를 통해 다수개의 결정립을 포함하는 하나의 다결정 시드 영역으로 형성하고, 상기 다결정 시드 영역을 하나의 결정립을 시드로 하여 제1방향과 직교하는 제2방향으로 스캔되는 제2결정화를 통해 단결정 시드 영역으로 형성하며, 상기 단결정 시드 영역을 시드로 하여 단결정 영역을 확장시키도록 지그재그 형상을 따라 추가적으로 스캔을 진행해서 상기 기판 상에 단결정 시드 영역으로부터 확장된 하나의 단결정 영역을 형성하는 것을 특징으로 하는 결정화 방법을 제공한다.
게다가, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 유리, 플라스틱, 절연막과 같은 기판 상에 증착된 박막층의 레이저 조사를 통한 결정화 방법에 있어서, 상기 박막층에 대해 일부분을 제1방향으로 스캔되는 1차 결정화를 통해 다수개의 결정립을 포함하는 다수개의 다결정 시드 영역으로 형성하고, 상기 각 다결정 시드 영역을 하나의 결정립을 시드로 하여 제1방향과 직교하는 제2방향으로 스캔되는 제2결정화를 통해 단결정 시드 영역으로 형성하며, 상기 각 단결정 시드 영역을 시드로 하여 단결정 영역을 확장시키도록 추가적인 스캔을 진행하여 기판 상에 제1방향을 따라 분활된 다수개의 단결정 영역을 형성하는 것을 특징으로 하는 결정화 방법을 제공한다.
아울러, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 유리, 플라스틱, 절연막과 같은 기판 상에 증착된 박막층의 레이저 조사를 통한 결정화 방법에 있어서, 상기 박막층에 대해 제1방향으로 스캔되는 1차 결정화를 통해 다수개의 결정립을 포함하는 다수개의 다결정 시드 영역을 형성하고, 상기 각각의 다결정 시드 영역을 하나의 결정립을 시드로 하여 제1방향과 직교하는 제2방향으로 스캔되는 제2결정화를 통해 단결정 시드 영역을 형성하며, 상기 각각의 단결정 시드 영역을 시드로 하여 단결정 영역이 확장되도록 성장시켜 기판 전체에 걸쳐 단결정 타일을 형성하는 것을 특징으로 하는 결정화 방법을 제공한다.
(실시예)
이하, 본 발명에 따른 결정화 방법에 대하여 첨부된 도면을 참조로 상세히 설명한다.
유리나 플라스틱 및 절연체(insulator) 등과 같은 비정질의 기판 상에 poly-Si 또는 단결정 박막을 형성시킬 때의 결정성 향상과 동시에 균일도를 확보하기 위해, 본 발명에서는 기판 전체에 단결정 또는 위치가 정확히 제어된 단결정 타일(tile)을 형성함으로써 종래 기술의 문제점을 해결한다. 본 발명에서는 그 대표적인 방법을 a-Si의 결정화 과정을 예로들어 설명한다. 요약하면, 본 발명은 종래의 SLS 과정을 거친 poly-Si 아일런드 패턴에서 결정립이 성장한 방향과 수직하게 추가적인 스캔을 진행하여 단결정-Si 시드 영역을 형성하고, 이후. 이 시드 영역을 이용한 SLS를 통해 기판 전체 또는 공정시간 단축을 위해 패널이 형성되는 부분이나 주변회로부분과 같은 특정영역에 단결정-Si 또는 단결정-Si 타일을 형성한다.
도 6은 도 5b에서 완성된 poly-Si 아일런드(610)(가로 660, 세로 670)의 모습과 2차 스캔을 하기 위한 레이저 빔(길이 640, 폭 650)(630)의 배치를 보여준다. 레이저 빔(630)은 1차 스캔 방향과 수직하게 제1방향, 예컨데, x방향으로 이동시키며, 시작 위치는 poly-Si 아이런드(610)내의 한쪽 끝이다. 2차 스캔을 위한 레이저 빔 길이(640)은 일반적으로 poly-Si 아일런드(610)의 세로길이(670)와 거의 동일하게 하는 것이 바람직하며, 1차 종료후 2차 스캔전에 마스크를 90도 만큼 회전시키거나 시편을 90도만큼 회전시켜 준다.
도 7a, 7b 및 7c는 2차 스캔과정을 보다 자세히 보여준다. 여기서 레이저 빔폭(650)은 SLS의 경우 통상적으로 수 ㎛정도이고, poly-Si 아이런드(610)내에 길게 성장되어 있는 결정립의 폭도 1∼수 ㎛정도이다. 도 7a는 poly-Si 아일런드 내에서 한쪽 끝부분에 결정립들이 존재하는 양상을 대략적으로 보여준다. "710"의 결정립의 경우, 1차 스캔과정에서 길게 발달되어 형성되어 있다. "711"의 결정립은 초기 성장과정에서 자라지 못한 상태이다. 상기에서 언급하였듯이, 결정립(711)의 경우, 그 크기가 1㎛ 이내로 매우 작다. SLS 장비에서 레이저 빔의 정렬 정확도는 서브-㎛ 정도이므로, 적절한 정렬을 통해 도 7b처럼 레이저 빔이 결정립(710) 일부만을 녹이도록 정렬을 할 수 있다. 물론, "730"의 결정립의 경우도 일부가 녹거나 전체가 녹을 수 있다. 중요한 것은, poly-Si 아일런드 전체에 걸쳐 길게 발달된 결정립크기(길이와 폭)가 레이저 빔 크기 레벨(dimension level)과 비슷하다는 점이다.
이렇게 해서 2차 스캔의 첫 번째 조사후 영역(730)은 액상이 되고, 액상으로된 부분은 다시 응고한다. 이때, 시드는 "710"의 결정립과 "731"의 결정립 정도로 극히 작으며, 시드의 대부분은 결정립(710) 하나이므로, 2차 스캔을 poly-Si 영역(740)으로 진행시키게 되면, 도 7b의 poly-Si 영역(740)이 용융 및 응고 과정을 거쳐 도 7c와 같은 단결정-Si영역으로 바뀌게 된다. 물론, "731"의 결정립이 2차 스캔의 첫 번째 조사시 부분적으로 용융된 경우, 스캔 과정에서 성장이 일어날 수 있지만, 그 크기가 워낙 작고, 성장속도도 이미 1차 스캔 과정에서 드러난 것처럼 "710"의 결정립에 비해 경쟁력이 떨어지므로, 새로 자라난 영역(751)의 크기는 무시할 정도다. 2차 스캔의 첫 번째 조사시 용융된 부분과 남아있던 부분의 경계(760)는 보이지 않게 되는데, 이는 시드 영역(710)과 결정화된 영역(750)이 동일한 배향(orientation)을 갖기 때문이다.
한편, 레이저 빔의 정렬 정확도가 부정확하거나, 시드 영역에서 긴 결정립하나가 아닌 최악의 경우가 발생할 수 있다. 1차 스캔과정에서 형성된 아래쪽의 작은 결정립들(예, 731)을 무시한다면, 이 경우, 시드 결정이 2개 정도(서로 성장속도가 유사한)가 될 수 있다.
도 8a 및 8b는 이러한 상황에서의 2차 스캔과정을 보여준다. 초기 두 개의 시드결정(820),(821)이 레이저빔(830)의 스캔으로 poly-Si 영역(810)을 없애면서 스캔이 완료되면, 스캔전 결정립계(800)가 이어지면서 poly-Si 아이런드가 2개의 결정립으로 이루어지게 된다. 이 경우는 "870"의 결정립 성장이 "871"의 결정립 성장 보다 비교적 우세해서 최종적으로 "870"의 결정립 영역이 큰 경우를 보여준다. 이러한 경우라 하더라도, 남아있는 기판 영역 또는 특정 영역을 단결정화하기 위한 단결정 시드층으로 충분하다. 왜냐하면, 각 결정립 영역의 크기(850,851,880,881)가 슬릿을 통해 나온 레이저 빔의 폭 보다 충분히 큰 수십 ㎛ 정도이므로, 적당한 결정립을 선택해서 시드 결정으로 하여 이후의 결정화에 적용하면 되기 때문이다.
상기의 방식을 이용하여 기판 전체에 걸쳐 단결정-Si을 형성시키는 방법을 도 11a 내지 도 11d에 도시하였다.
도 11a는 레이저빔(1130)을 1차 스캔시 생겨난 poly-Si 아일런드(1120)의 한쪽 끝변에서부터 조사하여 2차 스캔을 그림에 보여진 스캔 방향으로 진행해서 기판(1110)의 한쪽 끝변까지 진행시키는 것을 보여준다.
이렇게 하면, 도 11b와 같이 2차 스캔후 레이저 빔(1160)이 기판(1110)의 반대편까지 도착될 때, 직사각형의 단결정-Si 시드 영역(1150)이 생기고, 나머지 영역(1140)은 a-Si 상태로 남는다.
그 이후는, 레이저 빔을 도 11c에 도시된 바와 같이 단결정-Si 시드 영역(1150)의 일부에 조사시켜 용융과 응고를 반복한다. 조사는 1170,1171,....,1180의 순서로 진행하고, 조사하는 경로는 1190처럼 지그재그 형상으로 진행한다. 이런식으로 하여 최종적으로 도 11d에서와 같이 기판 전체에 단결정-Si 영역을 형성시킨다. 도 11c에서 각 조사 1170,1171은 레이저빔 조사조건에 따라 한번에 조사영역을 여러군데로 하여 공정시간을 단축시킬 수도 있다.(예를 들어, 1170과 1172를 한번에 조사하고, 그 다음에 조사영역을 시프트하여 1171과 1173을 조사하는 방식이 있을 수 있다.) 이러한 방법은 James lm등이 최근에 제안한 "2 shot SLS process"(미국특허 제6,368,945호)와 다음과 같은 차별성을 갖는다. 이것은 본 발명의 경우는 y방향으로의 1차 스캔과 x방향으로의 2차 스캔을 통해서 단결정-Si 영역을 만들며, 특히, 2차 스캔의 경우, 시드 결정의 수가 거의 1∼2개 정도로 작기 때문에 적은 수의 결정으로부터의 2차 스캔이 단결정 시드 영역을 만들 수 있기 때문이다. 이들 시드 영역이 일단 형성되면, James lm등의 "2 shot SLS process"와 동일한 방식으로 결정화를 진행한다. 결과적으로 나오는 구조는 James lm등의 경우, 도 3에서 보인 poly-Si 영역들이 배열된 형태이고, 본 발명의 경우는 단결정-Si 영역이 나오게 된다. 즉, 초기에 단결정-Si 영역을 형성시켜주는 공정의 추가로 최종적인 박막의 미세구조가 크게 달라지게 된다. 물론, 본 발명의 경우는 단결정-Si 영역을 형성시키기 위해 추가적인 공정, 즉, 1차 및 2차 스캔 과정이 요구되지만, 결과적으로 나오는 구조가 "2 shot SLS process"와는 달리 균일도나 설계 자유도가 매우 높다는 장점이 있고, 추가적인 공정은 이후에 설명할 다른 실시예에서처럼 일부 개선을 통해 보완할 수 있다.
도 9a 내지 도 9g 및 도 10은 도 11c에 보인 과정을 좀더 자세히 보여주는 도면들이다. 도 9a는 2차 스캔(도 11b)시 형성된 단결정-Si 영역(900)에 대해 레이저빔(910)을 역 y방향으로 참조부호 931만큼 시프트하여 조사하는 상황을 보여준다. 이때, 조사된 영역은 최초 단결정-Si 영역(921)과 a-Si 영역(920)을 모두 포함하여 도 9b에서 처럼 두 영역을 모두 합한 영역(940)이 용융된다. 레이저 조사가 끝난 직후의 성장은, 도 9c에서 보여지는 바와 같이, 최초 단결정-Si 영역이던 곳으로부터 성장하는 영역(951)과 a-Si 영역으로부터 성장되는 영역(950)이 함께 존재한다. 결정화가 완료되면, 도 9d에서와 같이, 단결정-Si 영역(961)과 poly-Si 영역(960)이 경계(962)에서 만나게 된다. 이렇게 하면, 단결정-Si 영역의 크기는 레이저 조사를 위해 역 y방향 만큼 이동한 거리(931) 정도 더 커지게 되어, 결과적으로 단결정-Si 영역이 커지게 되는 것이다. 이때, 레이저 조사 조건은 참조부호 961 및 960이 형성되기 전에, 도 9c의 용융된 Si 영역(952) 내부에 핵생성에 의해서 형성되는 결정립이 없도록 해야 한다. 새로 형성된 단결정-Si 영역(961)은 최초 단결정이던 영역(900)으로부터 자라나왔기 때문에 경계(963)는 거의 관찰되지 않는다. 이후, 다음 레이저 조사를 위해 레이저 빔을 x방향으로 이동시켜 조사하되, 도 9e에서와 같이, 레이저 빔(970)이 조사되는 영역과 이전에 형성된 영역의 일부를 약간 겹치게 해서(972) 경계 효과가 없도록 해준다. 이때, 조사된 영역(971)은 융융되고, 도 9f에서와 같이, 단결정 영역으로부터 성장해가는 영역(983)과 a-Si 영역으로부터 형성되가는 영역(982)가 존재하게 된다.
성장이 종료되면, 도 9g에서와 같이, 단결정 영역(991)과 poly-Si 영역(990)이 만나게 된다. 이때, 이전에 형성된 단결정 역역(994)과 새로이 형성된 단결정 영역(991)의 경계(992), 그리고, 최초 단결정 영역(900)과 이들 단결정 영역들과의 경계(993)는 사실상 관찰되지 않는다. 이것은 서로 다른 배향(orientation)을 갖는 결정립들이 만나서 형성되는 결정립계가 아니고, 이들 결정립들(990,991,992)이 모두 동일한 결정배향을 가지고 있기 때문이다. 이러한 방식으로 x방향으로 스캔을 계속하면, 단결정 영역의 크기가 커지고, x방향으로 스캔이 완료되면, 다시 역 x방향으로 스캔을 진행하면서, 레이저 조사를 한다.
이러한 상황을 도 10에서 보여준다. x방향 스캔 완료후, 다시 레이저 조사 영역을 역y방향으로 약간 시프트해서 조사하되, 단결정 영역(1020)을 시드(seed)로 할 수 있게끔 해주고, 동시에 poly-Si 영역(1030)을 융융시키도록 한다. 이렇게 해서, 레이저(1040)에 의해 조사된 영역(1050)은 다시 융융과 결정화를 반복하게 된다. 이러한 스캔을 도 11c와 같이 진행하면, 최종적으로 도 11d와 같이 기판 전체에 걸쳐 단결정-Si이 형성되게 되는 것이다.
상기의 결정화 방법은 단결정-Si을 기판 전체에 형성하는 방법이다. 기존 SLS 방식에 비해 이 방식의 경우, 초기 단결정 시드(seed) 영역을 형성하는데 필요한 추가 공정으로 공정시간이 다소 증가한다. 따라서, 이를 보완하기 위한 실시예들을 이하에서 설명하도록 한다.
도 12a 및 도 12b는 1차 및 2차 스캔으로 형성되는 단결정-Si 시드 영역을 동시에 여러개를 형성시키는 방법을 도시한 것이다. 기판(1200) 상에 a-Si(1210)을 증착하고, 슬릿 패턴들이 형성된 마스크를 사용하여 레이저 조사를 진행한다. 이때, 마스크내 슬릿 패턴이 여러개 형성되어 있기 때문에 레이저 조사시 1차 스캔으로 다수개의 poly-Si 아일런드(가로 1230, 세로 1220)(1221,1222,1223,1224)를 동시에 형성시키고, 2차 스캔시에도 동시에 x방향으로 진행시킨뒤에 2차 스캔으로 형성된 단결정-Si 영역을 시드로하여 역y방향으로 다시 레이저 조사과정을 반복하면, 도 12b와 같은 단결정-Si 타일(tile)들(1231,1232,1233,1234)이 형성된다. 이러한 방식은(1231∼1234) 서로 다른 배향을 갖기 때문에 각 단결정-Si 타일간의 경계가 생긴다는 단점이 있지만, 앞서의 기판 전체에 단결정-Si을 형성시키는 방법에 비해 공정시간을 1/4정도 단축시킬 수 있다. 이 경우, 패널 영역은 단결정-Si 타일 영역보다 작은 제품에 대해 적용하면 유용하다.
또 다른 실시예로서, 도 13a 내지 도 13e에 도시한 방법이 있다. 먼저, 기판(1300) 상에 a-Si을 증착하고, 슬릿 패턴들이 구성된 마스크를 통해 레이저를 조사한다. 마스크(1304) 내에는 "1307"의 길이 및 "1306"의 폭을 갖는 슬릿(slit)이 "1360"의 간격만큼씩 떨어져 있도록 규칙적으로 배치되어 있다.
1차 스캔(scan)을 통해 이동하는 거리는 참조부호 1301과 같다. 1차 스캔 종료후, 일정한 간격으로 각 지역에는 poly-Si 아일런드(1311)들이 형성되며, 참조부호 1302는 아직 a-Si 상태다. 2차 스캔시 "1310"의 경계 근처에 레이저 빔이 1차 스캔 방향과 수직하게 놓이도록 정렬한 후 x방향으로 2차 스캔을 하되, 스캔 거리는 참조부호 1302만큼 되도록 조절한다. 이렇게 하면, 각 poly-Si 아일런드 내의 특정 결정립을 시드로 하여 a-Si 영역(1312) 지역으로 단결정-Si의 성장이 진행되어, 도 13b와 같은 형태로 박막 전체에 걸쳐 poly-Si 아일런드와 단결정-Si 영역(1322)로 이루어진 타일(tile)들이 형성된다.
이후, 추가적으로 단결정 영역(1322)를 시드로 하여 스캔을 계속하면, 도 13c에서와 같이, poly-Si 아일런드이었던 영역들이 단결정-Si 영역(1311)로 바뀌게 되며, 전체적으로는 "1333"의 가로 및 "1334"의 세로 길이를 갖는 단결정-Si 영역들이 타일 형태로 기판 전체에 걸쳐 형성된다. 이때, 도 13b의 poly-Si 아일런드와 단결정-Si 영역 경계이던 참조부호 1323은 사실상 관찰되지 않는다. 스캔 방향과 추가 단계(step) 여부에 따라 도 13d나 도 13d와 같은 다양한 단결정-Si 타일 형태가 나올 수 있다. 이러한 방식은 도 11b에 보인 기판 전체에 걸친 2차 스캔의 길이를 크게 줄여주기 때문에 공정시간이 현저히 단축되는 장점이 있다. 물론, 기판 전체에 걸쳐 단결정이 형성되지 않지만, 패널 크기에 따라 기판 전체를 단결정으로 할 필요가 없는 경우나, 단결정 Si정도의 높은 질(quality)의 Si 박막이 요구되지 않고 균일도 확보가 중요한 제품들에 대해 비용을 낮출 필요가 있을 경우 적용할 수 있다. 이때, 타일의 크기(1302),(1303)가 균일도에 영향을 주지 않도록 충분히 작을 필요가 있다.
또 다른 실시예로서 도 14와 같이 스캔(scan) 방향과 수를 적절히 조절하여 기판(1400) 상에 패널(Panel)(1420)이 형성되는 부분(pixel영역(1440)과 주변회로영역(1430))만 단결정으로 만들어주고 나머지는 poly-Si 타일(1410) 형태로 하여 공정시간 단축과 균일도 확보를 동시에 얻을 수도 있다. 이러한 방식은 주변회로 스위칭속도가 빠르고 패널 크기가 큰 제품에 대해 적용할 수 있을 것이다.
또 다른 실시예로서 도 15와 같이 기판(1500) 상에 a-Si(1420) 증착 후, 패널(1510)의 주변회로 부분(1530)만 단결정으로 만들어주고 화소 영역(1540)은 a-Si으로 남겨두는 경우가 있을 수 있다. 이 경우는, 낮은 누설전류를 갖는 a-Si TFT를 화소부에 배치하고 높은 스위칭속도를 요구하는 주변부 TFT는 단결정으로 제작하는 경우에 사용될 수 있으며, 공정시간의 현격한 감소와, 화소부의 낮은 누설전류특성을 동시에 확보하는 경우에 적용될 수 있다.
상기의 모든 결정화방법들은 레이저 조사 방향과 마스크 정렬의 적절한 대응으로 가능한 방법들이며, 비용, 제품특성 및 다양한 설계안에 대응하기 위한 방안들이라고 할 수 있다.
이상에서와 같이, 본 발명은 종래의 SLS 방법에 따라 형성된 poly-Si 아일런드내에 길게 발달된 결정립 1∼2개를 시드 결정으로 이용해서 추가 레이저 조사공정을 통해 단결정-Si 시드 영역을 형성하고, 이 시드 영역을 기점으로 박막 전체 또는 특정 영역에 단결정-Si 영역을 형성시킬 수 있다. 이로서, 본 발명은 균일도 문제를 근본적으로 해결할 수 있으며, 그래서, 다양한 제품 설계에 대응할 수 있다.
또한, 본 발명은 단결정-Si 영역 위에 패널을 제작할 때, 주변회로에서 스위칭속도에 대응할 수 있으며, 따라서, 주변회로부품을 집적하게 되므로, 모듈 부품 비용이 감소된다.
게다가, 본 발명은 기존 공정과는 달리 단결정-Si을 적용하므로, 구동회로 뿐만 아니라 각종 인터페이스 부품까지 집적할 수 있는 충분한 스위칭 속도를 낼 수 있기 때문에 궁극적으로 시스템-온-패널을 형성할 수 있어서, 기존 LTPS TFT-LCD 제품영역보다 넓은 제품영역을 갖는다.
아울러, 본 발명은 화소 부분은 a-Si로 형성할 수 있기 때문에 낮는 누설전류특성을 가지면서 주변회로가 집적되어 있는 제품을 만들 수 있고 공정 비용 또한 크게 감소시킬 수 있다.
부가해서, 본 발명은 화소부에 단결정-Si을 만드는 경우, 높은 전류를 낼 수 있어서 전류 구동형 디스플레이인 OLED에 적합하며 저전압 구동이 가능해진다.
뿐만 아니라, 본 발명은 대형 유리 상에서의 단결정-Si 뿐만 아니라 Si-웨이퍼와 같은 소형기판 상에서도 실현 가능하므로 반도체 메모리 집적회로공정에 있어서 SOI(System-on-insulator)나 3차원 집적회로공정에도 응용이 가능하다.
또한, 레이저 결정화를 Si이 아닌 알루미늄(Al)이나 구리(Cu)와 같는 배선재료에도 적용함으로써, 단결정의 형성시, 초고집적회로에서의 일렉트로 마이그레이션(electro-migration)에 의한 배선 불량도 감소시킬 수 있다.

Claims (9)

  1. 유리, 플라스틱, 절연막과 같은 기판 상에 증착된 박막층의 레이저 조사를 통한 결정화 방법에 있어서,
    상기 박막층에 대해 제1방향으로 스캔되는 1차 결정화를 통하여 다수개의 결정립을 포함하는 적어도 하나 이상의 다결정 시드(seed) 영역을 형성하고,
    상기 다결정 시드 영역을 하나의 결정립을 시드로 하여 제1방향과 직교하는 제2방향으로 스캔되는 제2결정화를 통해 적어도 하나 이상의 단결정 시드 영역으로 형성하며,
    상기 단결정 시드 영역을 시드로 하여 기판 상의 박막층 전체 또는 특정 영역을 단결정 영역으로 형성하는 것을 특징으로 하는 결정화 방법.
  2. 제 1 항에 있어서,
    상기 1차 결정화는, 상기 소정 크기의 기판 상에 마스크를 통한 특정 모양의 형태로 레이저를 조사해서 레이저가 조사된 부분을 1차적으로 결정화하여 다수개의 결정립 시드를 형성하고, 다시 상기 레이저를 상기 제1방향으로 소정 간격만큼 이동시켜 1차적으로 결정화된 다수개의 결정립 시드로부터 소정 거리만큼 결정성장시키는 과정을 반복하는 1차 스캔과정을 수행하고, 상기 1차 스캔과정이 소정의 거리만큼 진행된 후 종료시켜 다수개의 결정립을 포함하는 다결정 시드 영역을 형성하는 것으로 구성되고,
    상기 2차 결정화는, 레이저빔의 조사 위치를 90도 회전시켜 상기 다결정 시드 영역의 하나의 결정립을 시드로 하여 제2방향으로 2차 스캔을 진행해서 단결정 시드 영역을 형성하는 것으로 구성되는 것을 특징으로 하는 결정화 방법.
  3. 제 1 항에 있어서, 상기 절연막은 Si, Al, Cu, Ti 및 W으로 구성된 그룹으로부터 선택되는 어느 하나의 물질을 포함하는 질화막 또는 산화막인 것을 특징으로 하는 결정화 방법.
  4. 제 1 항에 있어서, 상기 결정화되는 박막층은 a-Si, a-Ge, a-SixGey, poly-Si, poly-Ge 및 poly-SixGey으로 구성된 그룹으로부터 선택되는 어느 하나의 반도체 박막층인 것을 특징으로 하는 결정화 방법.
  5. 제 1 항에 있어서, 상기 결정화되는 박막층은 Al, Cu, Ti, W, Au 및 Ag로 구성된 그룹으로부터 선택되는 어느 하나의 금속막 또는 이들 금속막과 반도체간의 화합물막인 것을 특징으로 하는 결정화 방법.
  6. 제 1 항에 있어서, 상기 레이저는 엑시머 레이저인 것을 특징으로 하는 결정화 방법.
  7. 유리, 플라스틱, 절연막과 같은 기판 상에 증착된 박막층의 레이저 조사를 통한 결정화 방법에 있어서,
    상기 박막층에 대해 일부분을 제1방향으로 스캔되는 1차 결정화를 통해 다수개의 결정립을 포함하는 하나의 다결정 시드 영역으로 형성하고,
    상기 다결정 시드 영역을 하나의 결정립을 시드로 하여 제1방향과 직교하는 제2방향으로 스캔되는 제2결정화를 통해 단결정 시드 영역으로 형성하며,
    상기 단결정 시드 영역을 시드로 하여 단결정 영역을 확장시키도록 지그재그 형상을 따라 추가적으로 스캔을 진행해서 상기 기판 상에 단결정 시드 영역으로부터 확장된 하나의 단결정 영역을 형성하는 것을 특징으로 하는 결정화 방법.
  8. 유리, 플라스틱, 절연막과 같은 기판 상에 증착된 박막층의 레이저 조사를 통한 결정화 방법에 있어서,
    상기 박막층에 대해 일부분을 제1방향으로 스캔되는 1차 결정화를 통해 다수개의 결정립을 포함하는 다수개의 다결정 시드 영역으로 형성하고,
    상기 각 다결정 시드 영역을 하나의 결정립을 시드로 하여 제1방향과 직교하는 제2방향으로 스캔되는 제2결정화를 통해 단결정 시드 영역으로 형성하며,
    상기 각 단결정 시드 영역을 시드로 하여 단결정 영역을 확장시키도록 추가적인 스캔을 진행하여 기판 상에 제1방향을 따라 분활된 다수개의 단결정 영역을 형성하는 것을 특징으로 하는 결정화 방법.
  9. 유리, 플라스틱, 절연막과 같은 기판 상에 증착된 박막층의 레이저 조사를 통한 결정화 방법에 있어서,
    상기 박막층에 대해 제1방향으로 스캔되는 1차 결정화를 통해 다수개의 결정립을 포함하는 다수개의 다결정 시드 영역을 형성하고,
    상기 각각의 다결정 시드 영역을 하나의 결정립을 시드로 하여 제1방향과 직교하는 제2방향으로 스캔되는 제2결정화를 통해 단결정 시드 영역을 형성하며,
    상기 각각의 단결정 시드 영역을 시드로 하여 단결정 영역이 확장되도록 성장시켜 기판 전체에 걸쳐 단결정 타일을 형성하는 것을 특징으로 하는 결정화 방법.
KR1020030019953A 2003-03-31 2003-03-31 결정화 방법 KR100618184B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020030019953A KR100618184B1 (ko) 2003-03-31 2003-03-31 결정화 방법
TW092131894A TWI310059B (en) 2003-03-31 2003-11-14 Method for fabricating single crystal silicon film
US10/714,226 US7135388B2 (en) 2003-03-31 2003-11-14 Method for fabricating single crystal silicon film
JP2003391471A JP2004311935A (ja) 2003-03-31 2003-11-20 単結晶シリコン膜の製造方法
CNB2004100013826A CN100377294C (zh) 2003-03-31 2004-01-07 单晶硅膜的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030019953A KR100618184B1 (ko) 2003-03-31 2003-03-31 결정화 방법

Publications (2)

Publication Number Publication Date
KR20040085310A KR20040085310A (ko) 2004-10-08
KR100618184B1 true KR100618184B1 (ko) 2006-08-31

Family

ID=32985911

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030019953A KR100618184B1 (ko) 2003-03-31 2003-03-31 결정화 방법

Country Status (5)

Country Link
US (1) US7135388B2 (ko)
JP (1) JP2004311935A (ko)
KR (1) KR100618184B1 (ko)
CN (1) CN100377294C (ko)
TW (1) TWI310059B (ko)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400510B1 (ko) * 2000-12-28 2003-10-08 엘지.필립스 엘시디 주식회사 실리콘 결정화 장치와 실리콘 결정화 방법
KR100496251B1 (ko) * 2002-11-25 2005-06-17 엘지.필립스 엘시디 주식회사 순차측면고상 결정화 기술을 이용한 비정질 실리콘층의결정화 방법
US7164152B2 (en) 2003-09-16 2007-01-16 The Trustees Of Columbia University In The City Of New York Laser-irradiated thin films having variable thickness
US7318866B2 (en) 2003-09-16 2008-01-15 The Trustees Of Columbia University In The City Of New York Systems and methods for inducing crystallization of thin films using multiple optical paths
WO2005034193A2 (en) 2003-09-19 2005-04-14 The Trustees Of Columbia University In The City Ofnew York Single scan irradiation for crystallization of thin films
JP5068171B2 (ja) * 2004-11-18 2012-11-07 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 結晶方位制御ポリシリコン膜を生成するためのシステム及び方法
US7645337B2 (en) 2004-11-18 2010-01-12 The Trustees Of Columbia University In The City Of New York Systems and methods for creating crystallographic-orientation controlled poly-silicon films
KR100599043B1 (ko) * 2005-03-18 2006-07-12 삼성전자주식회사 반도체 장치의 제조 방법
US8221544B2 (en) 2005-04-06 2012-07-17 The Trustees Of Columbia University In The City Of New York Line scan sequential lateral solidification of thin films
KR101167662B1 (ko) * 2005-08-04 2012-07-23 삼성전자주식회사 순차 측면 고상화용 마스크 및 이의 제조 방법
KR101132404B1 (ko) * 2005-08-19 2012-04-03 삼성전자주식회사 다결정 실리콘 박막의 제조 방법 및 이를 포함하는 박막트랜지스터의 제조 방법
KR100731752B1 (ko) 2005-09-07 2007-06-22 삼성에스디아이 주식회사 박막트랜지스터
TW200733240A (en) 2005-12-05 2007-09-01 Univ Columbia Systems and methods for processing a film, and thin films
KR100928664B1 (ko) * 2007-04-09 2009-11-27 삼성전자주식회사 낸드 플래시 메모리 소자의 제조 방법
US20070262311A1 (en) * 2006-05-11 2007-11-15 Toppoly Optoelectronics Corp. Flat panel display and fabrication method and thereof
KR100803867B1 (ko) * 2006-09-14 2008-02-14 연세대학교 산학협력단 비정질 실리콘층의 결정화 방법 및 이를 이용한 박막트랜지스터의 제조방법
KR101397567B1 (ko) * 2007-01-24 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막의 결정화 방법 및 반도체장치의 제작방법
US8394483B2 (en) 2007-01-24 2013-03-12 Micron Technology, Inc. Two-dimensional arrays of holes with sub-lithographic diameters formed by block copolymer self-assembly
US8083953B2 (en) 2007-03-06 2011-12-27 Micron Technology, Inc. Registered structure formation via the application of directed thermal energy to diblock copolymer films
US8557128B2 (en) 2007-03-22 2013-10-15 Micron Technology, Inc. Sub-10 nm line features via rapid graphoepitaxial self-assembly of amphiphilic monolayers
JP2008244374A (ja) * 2007-03-29 2008-10-09 Nec Lcd Technologies Ltd 半導体薄膜の製造方法、半導体薄膜及び薄膜トランジスタ
US8294139B2 (en) 2007-06-21 2012-10-23 Micron Technology, Inc. Multilayer antireflection coatings, structures and devices including the same and methods of making the same
US7959975B2 (en) 2007-04-18 2011-06-14 Micron Technology, Inc. Methods of patterning a substrate
US8097175B2 (en) 2008-10-28 2012-01-17 Micron Technology, Inc. Method for selectively permeating a self-assembled block copolymer, method for forming metal oxide structures, method for forming a metal oxide pattern, and method for patterning a semiconductor structure
US8372295B2 (en) * 2007-04-20 2013-02-12 Micron Technology, Inc. Extensions of self-assembled structures to increased dimensions via a “bootstrap” self-templating method
US8404124B2 (en) 2007-06-12 2013-03-26 Micron Technology, Inc. Alternating self-assembling morphologies of diblock copolymers controlled by variations in surfaces
US8080615B2 (en) 2007-06-19 2011-12-20 Micron Technology, Inc. Crosslinkable graft polymer non-preferentially wetted by polystyrene and polyethylene oxide
US7776718B2 (en) * 2007-06-25 2010-08-17 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor substrate with reduced gap size between single-crystalline layers
US8614471B2 (en) 2007-09-21 2013-12-24 The Trustees Of Columbia University In The City Of New York Collections of laterally crystallized semiconductor islands for use in thin film transistors
TWI418037B (zh) 2007-09-25 2013-12-01 Univ Columbia 藉由改變形狀、大小或雷射光束在製造於橫向結晶化薄膜上之薄膜電晶體元件中產生高一致性的方法
JP2009135448A (ja) * 2007-11-01 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法及び半導体装置の作製方法
WO2009067688A1 (en) 2007-11-21 2009-05-28 The Trustees Of Columbia University In The City Of New York Systems and methods for preparing epitaxially textured polycrystalline films
CN103354204A (zh) 2007-11-21 2013-10-16 纽约市哥伦比亚大学理事会 用于制备外延纹理厚膜的系统和方法
US8012861B2 (en) 2007-11-21 2011-09-06 The Trustees Of Columbia University In The City Of New York Systems and methods for preparing epitaxially textured polycrystalline films
US8999492B2 (en) 2008-02-05 2015-04-07 Micron Technology, Inc. Method to produce nanometer-sized features with directed assembly of block copolymers
US8101261B2 (en) * 2008-02-13 2012-01-24 Micron Technology, Inc. One-dimensional arrays of block copolymer cylinders and applications thereof
US8569155B2 (en) 2008-02-29 2013-10-29 The Trustees Of Columbia University In The City Of New York Flash lamp annealing crystallization for large area thin films
US8425982B2 (en) 2008-03-21 2013-04-23 Micron Technology, Inc. Methods of improving long range order in self-assembly of block copolymer films with ionic liquids
US8426313B2 (en) 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
US8114300B2 (en) 2008-04-21 2012-02-14 Micron Technology, Inc. Multi-layer method for formation of registered arrays of cylindrical pores in polymer films
US8114301B2 (en) 2008-05-02 2012-02-14 Micron Technology, Inc. Graphoepitaxial self-assembly of arrays of downward facing half-cylinders
JP2009302251A (ja) * 2008-06-12 2009-12-24 Sharp Corp レーザ結晶化装置、マスク、レーザ結晶化方法、結晶材、および半導体素子
US7914619B2 (en) * 2008-11-03 2011-03-29 International Business Machines Corporation Thick epitaxial silicon by grain reorientation annealing and applications thereof
KR20110094022A (ko) 2008-11-14 2011-08-19 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 박막 결정화를 위한 시스템 및 방법
US9087696B2 (en) 2009-11-03 2015-07-21 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse partial melt film processing
US9646831B2 (en) 2009-11-03 2017-05-09 The Trustees Of Columbia University In The City Of New York Advanced excimer laser annealing for thin films
US8440581B2 (en) 2009-11-24 2013-05-14 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse sequential lateral solidification
KR101642834B1 (ko) 2010-04-09 2016-08-11 삼성전자주식회사 Ｌｅｇ 공정을 이용하여 벌크 실리콘 웨이퍼의 필요한 영역내에 ｓｏⅰ층을 형성하는 반도체 소자의 제조방법
US8304493B2 (en) 2010-08-20 2012-11-06 Micron Technology, Inc. Methods of forming block copolymers
US8900963B2 (en) 2011-11-02 2014-12-02 Micron Technology, Inc. Methods of forming semiconductor device structures, and related structures
US9356171B2 (en) * 2012-01-25 2016-05-31 The Trustees Of Dartmouth College Method of forming single-crystal semiconductor layers and photovaltaic cell thereon
US9087699B2 (en) 2012-10-05 2015-07-21 Micron Technology, Inc. Methods of forming an array of openings in a substrate, and related methods of forming a semiconductor device structure
US9229328B2 (en) 2013-05-02 2016-01-05 Micron Technology, Inc. Methods of forming semiconductor device structures, and related semiconductor device structures
US9177795B2 (en) 2013-09-27 2015-11-03 Micron Technology, Inc. Methods of forming nanostructures including metal oxides
CN106702495A (zh) * 2016-12-27 2017-05-24 陕西科技大学 一种单晶薄膜的制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3213338B2 (ja) * 1991-05-15 2001-10-02 株式会社リコー 薄膜半導体装置の製法
US6326248B1 (en) * 1994-06-02 2001-12-04 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor device
TW303526B (ko) * 1994-12-27 1997-04-21 Matsushita Electric Ind Co Ltd
KR100234895B1 (ko) * 1997-05-12 1999-12-15 구본준 비정질 실리콘의 결정화 방법
US6326286B1 (en) * 1998-06-09 2001-12-04 Lg. Philips Lcd Co., Ltd. Method for crystallizing amorphous silicon layer
JP3715848B2 (ja) * 1999-09-22 2005-11-16 シャープ株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
TW200419017A (en) 2004-10-01
US7135388B2 (en) 2006-11-14
TWI310059B (en) 2009-05-21
KR20040085310A (ko) 2004-10-08
CN100377294C (zh) 2008-03-26
CN1534725A (zh) 2004-10-06
US20040192013A1 (en) 2004-09-30
JP2004311935A (ja) 2004-11-04

Similar Documents

Publication Publication Date Title
KR100618184B1 (ko) 결정화 방법
US7354810B2 (en) Method of and apparatus for manufacturing semiconductor thin film, and method of manufacturing thin film transistor
US6495405B2 (en) Method of optimizing channel characteristics using laterally-crystallized ELA poly-Si films
KR100704331B1 (ko) 박막 트랜지스터 장치
US7645337B2 (en) Systems and methods for creating crystallographic-orientation controlled poly-silicon films
JP4583004B2 (ja) アクティブ・マトリクス基板の製造方法
JP5068171B2 (ja) 結晶方位制御ポリシリコン膜を生成するためのシステム及び方法
JP2002246312A (ja) 横方向に結晶化したｅｌａ多結晶ｓｉ膜を形成するために複数のマスクを使用してチャネル特性を最適化する方法
JP2003124230A (ja) 薄膜トランジスタ装置、その製造方法及びこの装置を用いた画像表示装置
JP2002261016A (ja) 横方向に結晶化した多結晶ｓｉ膜の品質の均一性を向上させるマスクパターン設計
JP4169073B2 (ja) 薄膜半導体装置および薄膜半導体装置の製造方法
US7008863B2 (en) Method for forming polycrystalline silicon film
JP2007281421A (ja) 半導体薄膜の結晶化方法
US7033915B2 (en) Method for crystallizing amorphous silicon film
JP4169071B2 (ja) 表示装置
JP4169072B2 (ja) 薄膜半導体装置および薄膜半導体装置の製造方法
KR100713895B1 (ko) 다결정막의 형성방법
JP2009152224A (ja) 半導体素子の製造方法、アクティブマトリクス基板の製造方法、表示装置の製造方法、及び、レーザー結晶化装置
KR100860007B1 (ko) 박막트랜지스터, 박막트랜지스터의 제조방법, 이를 구비한유기전계발광표시장치 및 그의 제조방법
KR101095368B1 (ko) 다결정 박막 형성방법
KR100709163B1 (ko) 다결정 실리콘 박막 형성 방법
JP2005167007A (ja) 半導体薄膜の製造方法および薄膜半導体素子
JP2007157894A (ja) 表示装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120709

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130711

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160718

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180724

Year of fee payment: 13