JP2008244374A - 半導体薄膜の製造方法、半導体薄膜及び薄膜トランジスタ - Google Patents

半導体薄膜の製造方法、半導体薄膜及び薄膜トランジスタ Download PDF

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Abstract

【課題】大粒径の結晶粒が広域にわたって形成された半導体薄膜を提供する。
【解決手段】非晶質シリコン１０に、複数の凹パターン１１ａを含むビームパターン１１を、第１のスキャン方向１２にスキャン照射する（第１の結晶化工程）。次に、第１のスキャン方向１２と９０°異なる第２のスキャン方向１５にビームパターン１６をスキャン照射する（第２の結晶化工程）。その結果、第１の結晶化工程で形成された帯状結晶粒１３を種にして、第２のスキャン方向１５に結晶粒径が拡大する。すなわち、粒径が拡大した新たな帯状結晶粒１７が得られる。
【選択図】図１

Description

本発明は、特に結晶粒界を制御した半導体薄膜の製造方法、並びにこの製造方法によって得られた半導体薄膜及び薄膜トランジスタに関する。
液晶表示装置における画素を構成するスイッチング素子として、ガラス基板上に形成された薄膜トランジスタ（以下「ＴＦＴ」という。）が利用されている。近年、高精細の液晶表示装置の実現に加え、システム・オン・グラスの実現のために、ＴＦＴの動作速度向上の要求が高まっていて、高品質なレーザアニール多結晶シリコンＴＦＴ形成技術が注目を浴びている。
上記したＴＦＴは、通常、図１３に示すように製造される。例えば、図１３（１）に示すように、ガラス基板1203の表面に形成した絶縁膜1202上に、アモルファスシリコン1201を形成する。続いて、図１３（２）に示すように、アモルファスシリコン1201の表面にレーザ光1204を照射し、多結晶シリコン1201'を形成する。続いて、図１３（３）に示すように、得られた多結晶シリコン1201'に、ソース領域1207，ドレイン領域1209，及びソース領域1207とドレイン領域1209とに挟まれたチャネル（活性層）1208を形成し、これらの上にゲート絶縁膜1212、ゲート電極1206を形成する。ゲート電極1206、ゲート絶縁膜1212を覆うようにして層間絶縁膜1211を形成した後、当該層間絶縁膜1211及びゲート絶縁膜1212を貫通するコンタクトホールを形成する。そして、層間絶縁膜1211の上に、ソース領域1207のコンタクトホールと接続するソース電極1205、及びドレイン領域1209のコンタクトホールと接続するドレイン電極1210を、それぞれ形成することにより、ＴＦＴが完成する。
近年、ますます多結晶ＴＦＴの動作速度の向上が要望されている。チャネル内のキャリア（電子又は正孔）移動度が大きいほど、動作が速くなるが、チャネル内に結晶粒界が多数存在すると、キャリア移動度が低下するという問題がある。このようなことから、レーザアニールの際の結晶成長を制御することにより、上記チャネル内の結晶粒界の数を低減させて、キャリア移動度を向上させる技術が下記のように提案されている。
［第1従来技術］
非特許文献1には、ビームパターンとして細線ビームをスキャンして、当該スキャン方向に巨大な結晶粒を形成する技術が開示されている。この技術について以下に説明する。
まず、図１４（１）に示すように、所定のマスクによりパルスレーザ光を細線ビーム1302に整形し、その整形した細線ビーム1302を基板に沿ってスキャンしながら基板のアモルファスシリコン1301に照射する。これにより、アモルファスシリコン1301を順次加熱（アニール）していく。
図１４（２）に示すように、１回目に細線ビーム1302を照射することにより、融解したアモルファスシリコン膜の結晶化は次のように進行する。まず、隣接する非融解領域との固液界面をなす細線ビームのスキャン方向（ビーム幅方向）端部を起点として、それぞれ結晶が融解領域の中央部へ向って成長する。その結果、凝固部分は結晶化した多結晶シリコン1301'となる。また、各結晶は当該中央部付近で衝突してその成長が停止し、この部分に結晶粒界が形成される。なお、スキャン方向と垂直な方向（ビーム長方向）には、スキャン方向に沿う多数の結晶粒界が生じる。
続いて、図１４（３）に示すように、２回目の細線ビーム1302'の照射を行う。２回目の細線ビーム1032’のスキャン量は、１回目の細線ビーム1302’のスキャン方向に沿って結晶化した結晶粒の粒径以下である。
続いて、図１４（４）に示すように、２回目の細線ビーム1302'の照射に伴って、１回目の照射で成長した結晶粒を種として結晶成長が行われる。
レーザの照射領域を順次スキャンしてアモルファスシリコン1301の融解と結晶化とを繰り返すことにより、図１４（５）に示すように、スキャン方向へ沿って伸びる結晶粒1303を形成できる。隣接する結晶粒1303相互の境界が結晶粒界1304である。
［第２従来技術］
特許文献1では、図１５（１）に示す遮光部1402とジグザグパターンの透過部1401とを有する遮光マスクを用いて、ビームを透過部1401に通過させて、ジグザグのビームパターンに整形してスキャン照射する技術が開示されている。この技術では、スキャン方向の成長だけではなく、ビームパターンの頂点を起点として、スキャン方向と垂直な方向にも結晶成長が行われる。この結果、図１５（２）に示すように、ジグザグパターンの周期に対応して、位置制御された結晶粒1502を形成できることが報告されている。図１５（２）において、1501は高密度粒界領域，1503は結晶粒界を示す。
［第３従来技術］
特許文献２では、細線ビーム又はジグザグパターンのビームパターンによって、スキャン方向に成長した結晶粒を形成する第１の照射を行った後、第１の照射のスキャン方向に対して垂直方向に細線ビームによってスキャン照射（第２の照射）することによって、粒径の大きい結晶粒を形成できることが開示されている。
［第４従来技術］
特許文献３では、凹形状に整形したビームパターンをスキャン照射する技術が開示されている。この技術では、スキャン方向の成長だけではなく、ビームパターンの頂点を起点として、スキャン方向と垂直な方向にも結晶成長が行われるので、所望の位置に帯状結晶粒を形成することが可能である。更に、複数の凹パターンを有するビームパターンをスキャン照射することで、帯状結晶粒をスキャン方向と垂直方向に並べて形成することが可能である。
"Sequential lateral solidification of thin silicon films on SiO2", Robert S. Sposili and James S. Im, Appl. Phys. Lett. 69 (19) 1996 pp.2864-2866 特開 平１１−０６４８８３号公報 特開２００２−０５７１０５号公報 特開２００６−２４５５２０号公報
第１従来技術で述べたレーザアニール法の場合、レーザ光をスキャンする方向（ビーム幅方向）に結晶粒を伸ばすことは可能である。しかし、レーザ光をスキャンする方向と直交する方向（ビーム長方向）には温度勾配がないため、ビーム長方向に結晶粒界がランダムに発生する。そのため、結晶粒の成長が途切れることがある、及びビーム長方向の粒径が１μｍ程度と短くなる、という問題がある。この結果、スキャン方向と平行にキャリアが移動するようにチャネルを設けて、ＴＦＴを作製する場合、結晶粒界位置が制御されていないことから、チャネル内に結晶粒界が存在し、キャリア移動度が低下する、移動度やしきい値電圧の変動が大きい、という問題が生じる。また、スキャン方向と垂直方向にキャリアが移動するようにチャネルを設けて、ＴＦＴを作製する場合、結晶粒界位置が制御されていないことから、チャネル内にキャリアの移動を遮るように結晶粒界が存在し、キャリア移動度が低下する、移動度やしきい値電圧の変動が大きい、という問題が生じる。
また、スキャンステップごとに、結晶粒界に沿って突起が生じる。ビーム幅方向の結晶粒界はランダムに形成されていることから、ビーム幅方向の突起の配置はランダムになる。チャネル内に突起を含むＴＦＴでは、動作時の電界が突起に集中し、しきい値電圧の変動が起こる。すなわち、チャネル内の突起の配置及び数がランダムになる第１従来技術で作製したＴＦＴでは、しきい値電圧のばらつきが大きくなる。
第２従来技術で述べたような遮光マスクを用いたレーザアニール法において、遮光マスク上でのビームパターンは、一般に図１５（１）に示す矩形状（レーザ照射領域1403）である。そのため、第２従来技術で用いるにジグザグパターンのマスクにレーザを通す場合、第１従来技術で使用する細線ビームを形成する場合と比較して、レーザ光の透過率が減少する。この結果、基板上に照射されるビーム長が短くなることにより、一度のスキャン照射で得られる多結晶領域が狭くなるため、基板処理に要する時間が長くなるという問題がある。
また、得られた結晶において、照射開始位置及び照射終了位置では、図１５（２）に示すような高密度粒界領域1501が広い範囲に発生するという問題がある。また、マスク作製工程において、複雑なジグザグパターンを形成することは、直線パターンの場合と比較して、コストが上昇する。また、ジグザグパターンビームを成形するためには、レーザアニール装置に高解像度を要する光学系が必要となる。
第３従来技術で述べたような２回のスキャン照射をして結晶粒径を拡大する方法において、第１の照射のビームパターンが細線ビームの場合は、第１の照射のスキャン方向と垂直な方向において結晶粒界が制御されていない。したがって、第２の照射によって結晶粒の大きさを拡大することは可能であるが、結晶粒の位置を制御できない。
また、第１の照射のビームパターンがジグザグパターンの場合、第２従来技術の問題点で述べたように、基板処理に要する時間が長くなる、作製コストが高い、レーザアニール装置に高解像度を要する光学系が必要となる、といった問題が生じる。また、ジグザグパターンが単一であることから、第２の照射のビームパターンのスキャン方向と反対側の辺の位置を、第１の照射によって形成した単一の結晶粒の内部に調整する必要がある。したがって、レーザアニール装置に高度なアライメント機構が必要となる。また、第１の照射と第２の照射とで異なるビームパターンを用いることから、マスク又は装置を取り替える必要があり、処理時間が長いといった問題がある。
第４の従来技術で述べたような凹パターンを有するビームをスキャン照射では、帯状結晶粒の幅が制限される。したがって、チャネルに結晶粒界を含まない特性の優れたＴＦＴを作製しようとする場合は、チャネルサイズが制限される、レーザアニール装置又は露光装置に高度なアライメント機構が必要となる、高解像な露光装置が必要となる、といった問題がある。また、結晶方位を制御できないことから、基板面内でのＴＦＴ特性ばらつきが大きいといった問題がある。
そこで、本発明の目的は、上記諸問題を解決することにあり、すなわち、大粒径の結晶粒が広い範囲にわたって形成可能な、半導体薄膜の製造方法、並びにこの製造方法によって得られた半導体薄膜及びＴＦＴを提供することにある。
本発明に係る半導体薄膜の製造方法は、半導体薄膜にレーザ光のビームパターンを第１のスキャン方向にスキャンして照射することにより当該半導体薄膜を結晶化させる第１の結晶化工程を含み、前記ビームパターンの周縁は前記第１のスキャン方向の反対側の少なくも一部が凹パターンとなっている、半導体薄膜の製造方法において、前記第１の結晶化工程の後に、前記半導体薄膜にレーザ光のビームパターンを前記第１のスキャン方向と異なる第２のスキャン方向にスキャンして照射することにより、当該半導体薄膜を結晶化させる第２の結晶化工程を含む、ことを特徴とする（請求項１）。換言すると、本発明は、絶縁基板上に形成された半導体薄膜にレーザを照射して、半導体薄膜を成長させる半導体薄膜の製造方法において、第１のスキャン方向側の辺と反対側の辺に、少なくとも１つ以上凹パターンを含むビームパターンのレーザを、第１のスキャン方向にスキャン照射して第１の結晶化を行った後、第１のスキャン方向と異なる第２のスキャン方向に、レーザをスキャン照射して、第２の結晶化を行うことを特徴とする。
本発明によれば、第１の結晶化工程によって形成した帯状結晶粒を種にして、第２のスキャン方向に結晶粒を成長させることができる。すなわち、第１のスキャン方向と第２のスキャン方向とを異なる角度とすることで、第１の結晶化工程で形成した結晶粒の粒径を拡大することが可能となる（粒径が拡大した帯状結晶粒の作製）。また、第１の結晶化工程における凹パターンを少なくとも１つ以上にすることで、第２の結晶化工程において、種となる結晶粒の面積が拡大されることから、レーザアニール装置に高度なアライメント機構を必要としないといった効果がある。
前記第１のスキャン方向と前記第２のスキャン方向との角度差が９０°である、としてもよい（請求項２）。このとき、第１のスキャン方向と第２のスキャン方向とが直交する。本発明によれば、第２の結晶化工程におけるビームパターンの周縁の第２のスキャン方向の反対側が、第１の結晶化で形成された帯状結晶粒の結晶粒界と交わりにくくなる。そのため、第１のスキャン方向の結晶粒径を最大限に大きくできるとともに、ランダムな結晶粒界の発生を防ぐことができる。
前記第２の結晶化工程における前記ビームパターンの周縁は、前記第２のスキャン方向の反対側が直線となっている、としてもよい（請求項３）。本発明によれば、第２の結晶化工程におけるビームパターンの周縁の第２のスキャン方向の反対側が、第１の結晶化で形成された帯状結晶粒の結晶粒界と交わりにくくなる。そのため、第１のスキャン方向の結晶粒径を最大限に大きくできる。
前記第１の結晶化工程における前記ビームパターンと前記第２の結晶化工程における前記ビームパターンとが同一形状である、としてもよい（請求項４）。本発明によれば、第１の結晶化工程と第２の結晶化工程とにおいて、ビームを整形するマスクを交換する必要がないため、処理時間を短縮することが可能である。
前記第２の結晶化工程において、前記半導体薄膜に前記ビームパターンを前記第２のスキャン方向にスキャンして間欠的に照射することにより、当該半導体薄膜の当該第２のスキャン方向に当該ビームパターンによる複数の照射領域を形成する、としてもよい（請求項５）。ここで、「照射領域」とは、ビームパターンがスキャンかつ照射された領域において連続した領域のことをいう。本発明では、第２のスキャン方向で拡大する結晶粒径は例えば２０μｍ程度である。したがって、本発明によれば、第２の結晶化工程における照射領域を少なくとも１つ以上形成することによって、基板面内において効率よく粒径が拡大した帯状結晶粒を形成できる。
一つの前記照射領域を形成するときに前記ビームパターンを照射しつつ当該ビームパターンをスキャンする距離を、２０μｍ以下とする、としてもよい（請求項６）。本発明では、第２のスキャン方向で拡大する結晶粒径は例えば２０μｍ程度である。したがって、本発明によれば、一つの照射領域におけるスキャン距離を２０μｍ以下にすることで、基板面内において効率よく粒径が拡大した帯状結晶粒を形成できる。
一つの前記照射領域を形成するときに前記ビームパターンを照射しつつ当該ビームパターンをスキャンする距離をＡとし、一つの前記照射領域を形成するときに前記ビームパターンを照射かつスキャンする開始位置とこの照射領域に隣接する他の前記照射領域を形成するときに前記ビームパターンを照射かつスキャンする開始位置との間隔をＢとしたとき、Ｂ＜Ａとする、としてもよい（請求項７）。換言すると、本発明は、第２の結晶化工程にいて、スキャン照射間隔（Ｂ）をスキャン距離（Ａ）以下とすることを特徴とする。本発明によれば、粒径が拡大した帯状結晶粒を敷き詰めて形成することが可能である。
本発明に係る製造方法によって製造された半導体薄膜であって、前記半導体薄膜の主面方位は（１００）との方位角度差が１５°以内の範囲に分布する、としてもよい（請求項８）。このとき、前記半導体薄膜の主面方位は（１００）である、としてもよい（請求項９）。主面方位が（１００）に近くそのバラツキが小さいほど、均一な諸特性を有する半導体薄膜になる。また、本発明に係る半導体薄膜は、ガラス基板上に形成された半導体薄膜において、前記半導体薄膜の主面方位は（１００）との方位角度差が１５°以内の範囲に分布する、ことを特徴とする（請求項１０）。このとき、前記半導体薄膜の主面方位は（１００）である、としてもよい（請求項１１）。
本発明に係る製造方法で製造された半導体薄膜は、次の性質を有する。前記第１又は第２の結晶化工程で形成した結晶粒の主面方位に対して、前記第１のスキャン方向の主方位は＜１１０＞との方位角度差が１５°以内の範囲に分布する。また、前記第１又は第２の結晶化工程で形成した結晶粒の主面方位に対して、前記第２のスキャン方向の主方位は＜１１０＞との方位角度差が１５°以内の範囲に分布する。
前記第１の結晶化工程で形成した結晶粒の主面方位が（１００）であるとき、前記第２の結晶化工程における前記第２のスキャン方向の主方位を＜１１０＞とする、としてもよい。このとき、第１の結晶化工程で形成した主面方位が（１００）の結晶粒を、第２の結晶化工程によって、第２のスキャン方向の主方位を＜１１０＞に保ちながら成長させる。したがって、安定して結晶粒の第２のスキャン方向の方位を＜１１０＞に制御することが可能であり、基板面内におけるＴＦＴ特性のばらつきを抑制できる。なお、第１のスキャン方向が＜１１０＞であり、かつ、第２のスキャン方向が第１のスキャン方向に対して９０°交差すれば、第２のスキャン方向も＜１１０＞となる。このとき、結晶粒の主面方位（１００）に対する＜１１０＞は、第１及び第２のスキャン方向とそれらの逆方向との合計４通りである。
本発明に係る半導体薄膜がゲート絶縁膜下の活性層として用いられ、当該ゲート絶縁膜に接する当該活性層の主面方位は（１００）との方位角度差が１５°以内の範囲に分布する、好ましくは前記ゲート絶縁膜に接する前記活性層の主面方位は（１００）である、としてもよい（請求項１２〜１５）。また、前記活性層におけるキャリア走行方向の主方位は＜１１０＞との方位角度差が１５°以内の範囲に分布する、好ましくは、前記活性層におけるキャリア走行方向の主方位が＜１１０＞である、としてもよい（請求項１６、１７）。つまり、本発明に係るＴＦＴは、ゲート絶縁膜の表面に対する活性層の主面方位が（１００）であることを特徴とする。本発明によれば、基板面内におけるＴＦＴ特性のばらつきを抑制できる。また、本発明に係るＴＦＴは、活性層におけるキャリア走行方向の主方位が＜１１０＞である。本発明によれば、基板面内におけるＴＦＴ特性のばらつきを抑制できる。
本発明によれば、第１のスキャン方向の反対側の少なくも一部が凹パターンとなっているビームパターンを第１のスキャン方向にスキャンして半導体薄膜に照射する第１の結晶化工程と、第１のスキャン方向と異なる第２のスキャン方向にビームパターンをスキャンして半導体薄膜に照射する第２の結晶化工程を含むことにより、第１の結晶化工程によって形成した帯状結晶粒を種にして、第２のスキャン方向にその結晶粒を更に大きく成長させることができる。
すなわち、半導体薄膜における結晶粒径を拡大できるとともに、その結晶粒の方位を制御した半導体薄膜を製造できる。更に、ジグザグパターンと比較して、レーザ光の透過率が大きいことから、ビーム長を長くできるので、一回のスキャン照射領域を広くすることにより、基板一枚あたりのレーザアニール処理時間を短縮できる。また、凹パターンのビーム凹部幅を短くすることで、ジグザグパターンと比較して、照射開始位置に発生する高密度粒界領域を狭くできる。また、ビームの前半部端部はスキャン方向と垂直な方向の直線であることから、照射終了位置に発生する高密度粒界領域は、１回の照射での結晶成長距離程度であるので、ジグザグパターンと比較して狭くなる。また、凹パターンは、ジグザグパターンと比較して、マスク製造工程が容易であり、作製コストが低減される。また、凹パターンのビームパターンを成形することは、ジグザグパターンのビームパターンを成形する場合と比較して、レーザアニールの光学系に高解像度を必要としない。また、１つのマスクの使用であるので、処理時間を短縮できる。また、得られた半導体薄膜を用いて作製したＴＦＴは、キャリア移動度を向上できるとともに、移動度及びしきい電圧のばらつきを抑制できる。
更に、光学系の透過率を向上させることにより、ジグザグパターンの場合と比較して、レーザアニール処理時間の短縮、照射開始位置及び照射終了位置で発生する高密度粒界領域の狭小化、マスク作製コストの低減、及び、レーザアニールの光学系の低解像度化を実現できる。また、処理工程を短縮できる。更に、得られた半導体薄膜を用いて作製したＴＦＴにおける動作速度を向上させ、動作速度のばらつき及びしきい値電圧のばらつきを抑制できる。
以下、本発明の実施形態を図に基づいて説明する。図１に、本実施形態の概念図を示す。図１（１）に一部を示すように、ガラス基板上に形成した非晶質シリコン１０に、複数の凹パターン１１ａを含むビームパターン１１を、第１のスキャン方向１２にスキャン照射する（第１の結晶化工程）。このとき、上記シリコンは、非晶質でなくてもよく、既に結晶化されたシリコン又は他の半導体膜でもよい。また、凹パターン１１ａは複数でなくてもよい。第１の結晶化工程によって、図１（２）に示すように、複数の帯状結晶粒１３を並べて形成させることが可能である。帯状結晶粒１３同士の境界が結晶粒界１４である。次に、図１（３）に示すように、第１のスキャン方向１２と９０°異なる第２のスキャン方向１５にビームパターン１６をスキャン照射する（第２の結晶化工程）。図１（４）に示すように、第１の結晶化工程で形成された帯状結晶粒１３を種にして、第２のスキャン方向１５に結晶粒径が拡大する。すなわち、粒径が拡大した新たな帯状結晶粒１７が得られる。以下に本実施形態を更に具体的に説明する。
図２に示すレーザアニール装置を用いてレーザアニールを行う。この図において、基板１１０上に後述する前駆体が形成され、この基板１１０はチャンバ１０９内の基板ステージ１１１に載置されている。チャンバ１０９の外側にはレーザ発振器１０１が配置され、このレーザ発振器１０１は、波長３０８ｎｍのＸｅＣｌエキシマレーザ光（ビーム１０２）をパルス状に発振して出力する。レーザ光（ビーム１０２）は、ミラー１０３ａ，１０３ｂでホモジナイザ１０４に誘導され、そのホモジナイザ１０４で矩形状のビームプロファイルに整えられる。前記整形されたビーム１０２は、ミラー１０３ｃにより下方に光路を曲げられ、マスクステージ１０６上のマスク１０５を通って基板１１０の前駆体に照射する際のビームパターンとなる。更に、ビーム（レーザ光）１０２は、縮小レンズ１０７で適宜縮小され、チャンバ１０９に配設されたウィンドウ１０８を介して基板１１０上の前駆体の表面に照射される。なお、基板１１０は基板ステージ１１１ともに、図２の矢印の方向に、すなわちビーム１０２と交差する方向に移動可能であり、ビーム１０２と基板１１０とが相対移動することにより、ビーム１０２が基板１１０の表面上を基板１１０の移動方向にスキャンする。本装置では基板ステージ１１１によりビーム１０２と基板１１０とを相対移動させて、ビーム１０２を基板１１０の表面上にスキャンさせたが、これに限られるものではない。マスクステージ１０６を水平方向に移動させることにより、固定された基板１１０上にスキャンさせるようにしてもよい。
上記マスク１０５は、石英からなるレーザ光を透過させる透過領域と、この石英の表面にクロムで形成されてレーザ光を遮光させる非透過領域とを有している。なお。例えばアルミニウム、モリブデン、クロム、タングステンシリサイド、ステンレス合金などのレーザ光を遮光する素材をレーザ光を透過する素材上に成膜し、その成膜した遮光材を必要な形状にパターニングすることにより、前記非透過領域を形成することも可能である。また、レーザ光を透過する開口が形成された遮光膜上に、保護膜となる酸化クロム膜のような透明膜を積層させ、その透明膜で前記開口を覆うようにしてもよい。遮光膜部材として、単層又は多層の誘電体膜をパターニングしたものでもよい。また、遮光マスクに代えて、位相シフトマスクを用いて、ビーム１０２の形状を整形するようにしてもよい。上記したマスクは、レーザ発振器１０１から前駆体に至るレーザの光路のどの位置に配設してもよい。
また、上記の実施形態では、レーザ発振器１０１として、ＸｅＣｌエキシマレーザを用いたが、これに限られるものではない。レーザ発振器１０１は、ＫｒＦレーザのような他のエキシマレーザであってもよく、またＮｄ：ＹＡＧレーザ、Ｎｄ：ＹＬＦレーザ、Ｎｄ：ＹＶＯ4レーザなどの固体レーザや、炭酸ガスレーザ、アルゴンガスレーザなどのガスレーザであってもよい。
基板１１０は、ガラス基板上に絶縁膜、非晶質シリコン膜が順に形成されている。
まず、第１の結晶化工程について説明する。本実施形態では、図３（１）のような、凸状遮光パターンと凹パターンとを周期的に形成した形状のマスクを用いて、第１のスキャン方向にスキャンかつ照射し、第１の結晶化を行う。すなわち、図３（１）に示すように、遮光部２０６には、開口部長２０１と開口部幅２０３とをもつ矩形の透過部２０７が形成されている。さらに遮光部２０６は、透過部２０７内に突き出た櫛歯状の凸状遮光パターン２０６ａを備えている。この凸状遮光パターン２０６ａは、凹部幅２０４及び凹部長２０２をもつ矩形であって、凸形状に形成されており、これらの凸状遮光パターン２０６ａは、互いに凸部長２０５の間隔をもって開口部長２０１の長さ方向に一列に形成され、凸状遮光パターン２０６ａ間に凹パターンが形成される。図３（１）に示す透過部２０７を透過したビームパターン３０６は、図３（２）に示すように、ビーム長３０１及びビーム幅３０３をもち、第1のスキャン方向側の辺３０６ａとその反対側の辺３０６ｂとを有し、辺３０６ｂに複数の凹パターン３０６ｃをもつ概略矩形状に整形される。凹パターン３０６ｃは、ビーム凸部長３０５及びビーム幅３０３をもち、互いにビーム凹部長３０２をもって辺３０６ｂに一列に配列される。図３（２）において、ビームパターン３０６の第1のスキャン方向を矢印で示している。
図４（１）では、絶縁基板上に形成される半導体膜からなる前駆膜としてアモルファスシリコンを用いている。図４（１）に示すように、１回目のビームパターン３１２（図３（２）のビームパターン３０６に対応する。）をアモルファスシリコン３１１に照射すると、ビームパターン３１２の凹パターン３１２ａ（図３（２）の凹パターン３０６ｃに対応する。）の先端を中心に、ビームパターン３１２で照射されたアモルファスシリコン３１１の領域に放射状に温度勾配が形成される。したがって、図４（２）に示すように、凹パターン３１２ａの先端に対応するアモルファスシリコン３１１の領域には、ビーム幅方向（図３（２）のビーム幅３０３の方向）だけではなく、ビーム長方向（図３（２）のビーム長３０１の方向）にも成長する結晶粒３１３が形成される。２回目以降のビームパターン３１２による照射を行うと、凹パターン３１２ａの先端に対応してアモルファスシリコン３１１に形成された結晶核３１４を種にして、結晶粒３１３が繰り返し成長される。この結果、従来の細線ビームの場合と比較して、幅広の帯状結晶粒３１３’が、アモルファスシリコン３１１に凹パターン３１２ａの先端を起点として形成される。図４（２）において、ビームパターン３１２の第1のスキャン方向を矢印で示している。
また、ビーム凹部幅３０４及びビーム凹部長３０２（図３（２））をもつ凹パターン３１２ａの大きさをビームパターン３１２のスキャン方向及びこの方向と交差する方向（垂直方向）の結晶粒径以下とすれば、スキャン方向と交差する方向に連続的に帯状結晶粒３１３を並べて形成することが可能である。このとき、隣接する凹パターン３１２ａ間の寸法である複数のビーム凸部長３０５（図３（２））を全て等しく設定する必要はなく、所望の位置に帯状結晶粒３１３を形成するように凹パターン３１２ａを適宜配置すればよい。このように本実施形態では、図４（３）に示すように半導体薄膜における結晶粒界３１５の数を低減させるとともに、結晶粒界３１５の形成方向を平行な位置関係に制御した半導体薄膜を製造でき、従来の細線ビームの問題点を解決できる。
また、図４（３）に示すように、点状の突起３１７が、結晶粒界３１５に沿って、ビームパターン３１２のスキャンステップ間隔で形成される。このため、本実施形態では、碁盤目状に突起３１７が形成された半導体薄膜が得られる。このような半導体薄膜上にＴＦＴを作製する場合、チャネル内の突起３１７の配置及び数を制御できるので、チャネル内の突起の配置及び数がランダムな従来細線ビームで作製されるＴＦＴと比較し、しきい値電圧のばらつきが小さくなる。また、突起３１７を避けてチャネルを形成することによって、更にしきい値電圧のばらつきを抑制できる。図４（３）では結晶粒界３１５で分けられた三つの帯状結晶領域３１８が平行な結晶粒界３１５の長さ方向に沿って形成されている。この帯状結晶領域３１８は３列に限られるものではない。各帯状結晶領域３１８は、それぞれ単結晶にて形成されている。
更に、ジグザグパターンと比較して、レーザ光の透過率が大きいことからビーム長を長くできるので、一回のスキャン照射領域を広くすることにより基板一枚当たりのレーザアニール処理時間が短縮される。また、凹パターン３１２ａのビーム凹部幅（図３のビーム凹部幅３０４）を短くすることにより、ジグザグパターンと比較して、ビームの照射開始位置に対応してアモルファスシリコン３１１に発生する高密度粒界領域３１６を狭くできる。また、図３（２）に示すようにビームパターン３０６のフロント側の辺３０６ａは、そのスキャン方向と垂直な方向に伸びる直線であることから、アモルファスシリコン３１１上のビームの照射終了位置に発生する高密度粒界領域３１６は１回の照射での結晶成長距離程度である。なお、ジグザグパターンの場合におけるビームの照射終了位置に発生する高密度粒界領域は、ジグザグパターンのスキャン方向長さと一回の照射での結晶成長距離との和程度となるので広くなってしまう。また、凹パターン３０６ｃは、ジグザグパターンと比較して、マスク製造工程が容易であり、作製コストが低減される。またビームパターン３０６の凹パターン３０６ｃを成形することは、ジグザグパターンを成形する場合と比較して、レーザアニールの光学系に高解像度を必要としない。以上のことから、従来のジグザグパターンビームの問題点を解決できる。
次に第２の結晶化工程について、図２及び図５に基づき説明する。第１の結晶化工程に続いて、帯状結晶粒が形成された基板１１０を水平方向に９０°回転させて基板ステージ１１１上に設置し、第１の結晶化におけるスキャン方向（第１のスキャン方向）に対して垂直の方向（第２のスキャン方向）に、ビームパターン３０をスキャン照射することによって、第２の結晶化を行う。このとき、基板ステージ１１１に基板１１０を置いたまま、基板ステージ１１１を水平方向に９０°回転させてもよい。また、マスクステージ１０６を移動させてスキャン照射する場合は、基板１１０及び基板ステージ１１１はそのままで、マスクステージ１０６の移動方向を水平方向に９０°回転させてもよい。
第２の結晶化におけるビームパターン３０は、図５（１）に示すような矩形状のマスク２０を用いて図５（２）に示すように整形する。マスク２０は、光を遮る遮光部２１と光を透す透過部２２とからなる。遮光部２１は矩形枠状であり、透過部２２はその枠内の矩形状である。マスク２０の開口部長２３及び開口部幅２４は、図示するように第２のスキャン方向に対して定められている。ビームパターン３０は矩形状である。ビームパターン３０のビーム長３１及びビーム幅３２は、図示するように第２のスキャン方向に対して定められている。
第２の結晶化によって、第１の結晶化で得られた帯状結晶粒を第２のスキャン方向の長さに拡大できる。また、得られた半導体薄膜の主面方位は（１００）、第１のスキャン方向の主方位は＜１１０＞、第２のスキャン方向の主方位は＜１１０＞である。なお、ビームパターンは必ずしも矩形状である必要はない。例えば第１の結晶化で用いたマスクをそのまま使用してもよい。
また、得られた半導体薄膜を用いて作製したＴＦＴは、キャリア移動度を向上でき、移動度及びしきい値電圧のばらつきを抑制できる。また、本実施形態では、凹パターン３０６ｃが矩形状の例を示したが、これに限られない。凹パターン３０６ｃは、三角形などの多角形や半円形、半楕円形などであってもよい。
以上説明したことを要約すると、本発明の実施形態は、絶縁基板上に形成された半導体薄膜にレーザビームを照射して、前記半導体薄膜に結晶膜を成長させる半導体薄膜の製造方法を対象とするものであり、前記半導体薄膜上に照射されるレーザビームの照射パターンの一部が、前記半導体薄膜に形成される結晶粒界の位置制御を行うための制御パターン（凹パターン）に整形されたビームをスキャン照射することによって第１の結晶化を実施した後、第１の結晶化のスキャン方向にと異なる方向にスキャン照射して第２の結晶化を実施することを特徴とする。
図１に基づき、本実施例について説明する。図１（１）に示すように、ガラス基板上に形成した非晶質シリコン１０に複数の凹パターン１１ａを含むビームパターン１１を第１のスキャン方向１２にスキャン照射をする（第１の結晶化工程）。このとき、上記シリコンは非晶質でなくてもよく、既に結晶化されたシリコン又は他の半導体膜でもよい。また、凹パターン１１ａは複数でなくてもよい。第１の結晶化によって、図１（２）に示すように、帯状結晶粒１３を並べて形成させることが可能である。次に、図１（３）に示すように、第１のスキャン方向１２と９０°異なる第２のスキャン方向１５に、ビームパターン１６をスキャン照射する（第２の結晶化）。図１（４）に示すように、第１の結晶化工程で形成された帯状結晶粒１３を種にして、第２のスキャン方向１５に結晶粒径が拡大した新たな帯状結晶粒１７が得られる。
以下に具体化した例を示す。図２に示すレーザアニール装置を用いてレーザアニールを行う。その方法、マスク、及びレーザについては、上記実施形態の説明で述べたとおりである。また、マスクに形成される開口部や透過部については、極細幅のスリットを多数並べて開口部等としてもよく、多数の孔を密集させて開口部等としてもよい。そして、これらの場合には、スリットの本数や孔の個数及び密度を変えることにより、レーザ光のエネルギーを調整できる。基板について説明する。ガラス基板として無アルカリガラスを用いた。このガラス基板には、ガラスからの不純物の拡散を防ぐための絶縁膜を成膜した。その絶縁膜上に、前駆膜となる非晶質シリコン膜を減圧化学気相成長（Low Pressure Chemical Vapor Deposition:LP-CVD）法を用いて６０ｎｍ成膜した。
本実施例では、図３に示すように凹パターンを周期的に形成した形状のマスクを用いて整形したビームパターンをスキャン照射し、第１の結晶化を行った。第１の結晶化の照射条件を表１に示す。照射強度は基板上での値である。レーザビームスキャンのステップ幅は、各矩形状のビームパターンの照射間にレーザビームがスキャンする基板上の距離である。表中の開口部幅、凹部長、凹部幅、凸部長はマスク上の値である。マスクを通過したビームパターンは、基板上では図３（２）に示す形状となる。基板上でのビームサイズは、マスク上のビームサイズの１／３の値となる。つまり、ビーム幅は６μｍ、ビーム凹部長は１μｍ、ビーム凹部幅は３μｍ、ビーム凸部長は１μｍである。
第１の結晶化後、基板を９０°回転させて、再び基板ステージに設置した。図５（１）に示すような矩形状のマスクを用いて整形したビームパターンを、照射開始位置を帯状結晶粒上となるように、ステージ位置を調整した後、第１の結晶化のスキャン方向（第１のスキャン方向）と垂直の方向（第２のスキャン方向）にスキャン照射し、第２の結晶化を行った。このとき、第１のスキャン方向と第２のスキャン方向は、基板上では９０°であるが、基板ステージ上では同じ方向となる。
第２の結晶化の照射条件を表２に示す。レーザビームスキャンのステップ幅は、各矩形状ビームパターンの照射間にレーザビームがスキャンする基板上の距離である。表中の開口部幅はマスク上の値である。基板上でのビームサイズは、マスク上のビームサイズの１／３の値となる。つまり、ビーム幅は３．３μｍである。
［表１］ 実施例１ （第１の結晶化工程）
照射強度（ｍＪ／ｃｍ2） ６００
ステップ幅（μｍ） ０．２
開口部幅（μｍ） １８
凹部長（μｍ） ３
凹部幅（μｍ） ９
凸部長（μｍ） ３
［表２］ 実施例１ （第２の結晶化工程）
照射強度（ｍＪ／ｃｍ2） ６００
ステップ幅（μｍ） ０．２
開口部幅（μｍ） ９．９
図６（１）に、第１の結晶化後にセコエッチ処理を施した後の結晶化膜のＳＥＭ観察結果を示す。各凹パターンの先端から結晶成長幅２μｍの帯状結晶領域が並んでスキャン方向に平行に形成された。本実施例では凹パターンが周期的に配置される周期パターンの例を示したが、全ての凹パターンを等間隔に形成する必要はなく、所望の位置に帯状結晶領域を形成するように、適宜設計すればよい。また、前駆膜の膜厚や成膜方法、ビームの照射強度、又は光学系の解像度が変われば、好ましいビーム凹部長も変わってくるので、ビーム凹部長は条件に応じて適宜設計すればよい。
図６（１）から、帯状結晶粒の結晶粒界は第１のスキャン方向に対して平行に発生していることがわかる。その結果、第２の結晶化の照射開始において、ビームパターンのスキャン方向の反対側の辺が第１のスキャン方向と平行になるように配置すると、第１の結晶化で形成された帯状結晶粒の結晶粒界にその辺が交わることなく、スキャン照射を開始できるようになる。これによって、第２のスキャン方向へ結晶成長を促す際に、従来よりも幅広の結晶粒を作製できるとともに、ランダムな結晶粒界の発生を抑制できる。
具体的な方法で述べると、例えば、第１のスキャン方向と第２のスキャン方向との差を約９０°にすることで、第２のスキャン方向へ結晶成長を促す際に、従来よりも幅広の結晶粒の作製できるとともに、ランダムな結晶粒界の発生を抑制できる。また、第２の結晶化において、ビームパターンのスキャン方向の反対側の辺を直線にすることで、第２のスキャン方向へ結晶成長を促す際に、従来よりも幅広の結晶粒の作製できるとともに、ランダムな結晶粒界の発生を抑制できる。
図６（２）に、第２の結晶化後にセコエッチ処理を施した後の結晶化膜のＳＥＭ観察結果を示す。第１のスキャン方向と第２のスキャン方向との角度差は９０°であった。第１の結晶化で形成された帯状結晶粒を種にして、第２のスキャン方向に結晶成長が行われた。得られた結晶粒（粒径が拡大した帯状結晶粒）の第２のスキャン方向の結晶粒径は、平均７μｍに拡大した。第１の結晶化によって形成した結晶粒を種にして、第２の結晶化を行うことで、第１の結晶化で形成した結晶粒の粒径を拡大する手法において、第１の結晶化のビームに対して、スキャン方向と反対側の辺に、少なくとも１つ以上凹パターンを含むビームパターンを使用することで、結晶粒の位置制御を実現した。位置制御された帯状結晶粒を種結晶として第２の結晶化を行うことで、図６（２）にあるように、写真上下方向以上の幅にわたって、単結晶粒の形成を実現した。すなわち、従来よりも幅広の結晶粒を形成できるとともに、ランダムな結晶粒界の発生を抑制できるといったことを実現した。
また、ジグザグパターンと比較して、レーザ光の透過率が大きいことから、ビーム長を長くでき、１回の照射領域を広くすることで、基板１枚当たりのレーザアニール処理時間の短縮を実現した。また、第１の結晶化において、種結晶となる帯状結晶粒を複数並べて形成したことから、第２の結晶化において、スキャン照射開始位置のマージンが広がるので、レーザアニール装置に高度なアライメント性能を必要としないといった効果がある。更に、凹パターンは鋭角を持たないパターンであるので、作製コストが低減されるとともに、レーザアニールの光学系に高解像度を必要としないといった効果が得られる。上記粒径が拡大した帯状結晶粒を活性層に用いることで、高移動度で性能ばらつきが小さいＴＦＴを作製することが期待される。また、結晶粒径の拡大により、ＴＦＴのチャネルサイズの制限が緩和されるとともに、ＴＦＴ作製において高解像かつ高度なアライメント機構を必要としないといった効果がある。
図６（２）から、第２の結晶化において、ある程度スキャン照射が進むと多数の結晶粒界が発生したことがわかる。本実施例における第２のスキャン方向の結晶粒径の最大は２０μｍ程度であった。上記から、効率良く結晶粒径の大きい結晶粒を形成するためには、スキャン距離は２０μ程度以下に抑えて、１つ以上の照射領域を形成することが望ましい。ここで、第２のスキャン方向における結晶粒界の最大値はレーザの種類、照射強度、ステップ幅、シリコン膜の膜厚、シリコン膜下地の膜構成、非晶質シリコンの成膜方法、レーザアニールする直前における基板の洗浄条件等によって変化することがわかっており、スキャン距離はそれらの条件に応じて適宜設計すればよい。
本実施例では、第１のスキャン方向と第２のスキャン方向との角度差を９０°としたが、これに限らない。第１のスキャン方向と第２のスキャン方向との角度が異なっていれば、帯状結晶粒の幅を拡大することは可能であるので、所望の結晶粒径、ＴＦＴ配置等に応じて、角度を適宜設計すればよい。例えば、図７に示すように、第１のスキャン方向１２と第２のスキャン方向１５’との角度差を６０°にすると、第１の結晶化工程で形成された帯状結晶粒１３の幅の約２倍の幅の帯状結晶粒１７’を第２のスキャン方向１５’の垂直の方向に並べて形成することが可能である。
第２の結晶化後の結晶化膜の方位分布を、ＥＢＳＤ（Electron Backscatter Diffraction）法によって分析した。図８に、その結果を示す。隣接測定点の方位角度差５°以内を同一方位とし、その同一方位を同じ明度で表現した。上記帯状結粒径が拡大した帯状結晶粒の主面方位は（１００）であり、結晶粒内は、（１００）との方位角度差１５°以内に分布していた。また、第１のスキャン方向の主方位は＜１１０＞であり、結晶粒内は、＜１１０＞との方位角度差１５°以内に分布していた。また、第２のスキャン方向の主方位は＜１１０＞であり、結晶粒内は、＜１１０＞との方位角度差１５°以内に分布していた。なお、図８は、白黒画像であるが、実際はカラー画像であり、各色が（１００）との方位角度差を示している。その色から、前述したような、結晶粒内は（１００）との方位角度差１５°以内に分布していること等がわかる。
本実施例における結晶化法を用いることで、第１の結晶化工程で得られた主面方位（１００）の帯状結晶粒を、第２の結晶化工程で第２のスキャン方向の主方位を＜１１０＞に保ちながら成長させることを実現した。また、第１の結晶化工程において、帯状結晶粒の面方位角度差を（１００）と１５°以下に制御して成長させることを実現した。第２の結晶化工程において、第２のスキャン方向の方位を＜１１０＞との方位角度差１５°以下に制御して成長させることを実現した。これらのことから、従来法よりも方位が安定した結晶粒を形成でき、基板面内におけるＴＦＴ特性のばらつきを抑制することが期待できる。
本実施例における結晶化法を用いることで、得られる半導体薄膜に対して、第１のスキャン方向の主方位を優先的に＜１１０＞に制御することを実現した。また、粒径が拡大した帯状結晶粒の第２のスキャン方向の主方位を優先的に＜１１０＞に制御することを実現した。また、粒径が拡大した帯状結晶粒の主面方位を（１００）に制御することを実現した。これらのことから、従来法よりも方位が安定した結晶粒を形成できるので、基板面内におけるＴＦＴ特性のばらつきを抑制することが期待できる。
本実施例における結晶化法を用いることで、得られる半導体薄膜に対して、第１のスキャン方向の方位を＜１１０＞との方位角度差１５°以下に制御することを実現した。また、粒径が拡大した帯状結晶粒の第２のスキャン方向の方位を＜１１０＞との方位角度差１５°以下に制御することを実現できた。また、粒径が拡大した帯状結晶粒の面方位を（１００）との方位角度差１５°以下に制御することを実現した。これらのことから、従来法よりも方位が安定した結晶粒を形成でき、基板面内におけるＴＦＴ特性のばらつきを抑制することが期待できる。
次に、得られた結晶膜すなわち粒径が拡大した帯状結晶粒４０に対して、図９（１）に示すようにアイランド領域４１を形成した。このアイランド領域４１は、前記第１のスキャン方向での長さが１２μｍかつ前記第２スキャン方向の長さが４μｍである矩形状に形成した。そして、活性層内のキャリアが第１のスキャン方向に移動するようにする。そのため、活性層を挟んで前記第１のスキャン方向にドレイン領域とソース領域とを形成した。
そして、図９（２）に示すように、活性層５０上にゲート絶縁膜（図示せず）を介してゲート電極５１を形成し、ドレイン領域（符号省略）にコンタクト５２を介してドレイン電極５３を形成し、同様にソース領域（符号省略）にコンタクト５４を介してソース電極５５を形成した。コンタクト５２，５４は図示しない絶縁膜に形成した。そして、キャリアの移動方向が前記第１のスキャン方向となり、活性層５０のチャネル長４μｍかつチャネル幅４μｍのｎ形ＴＦＴ及びｐ形ＴＦＴを作製した。このとき、ＴＦＴのゲート絶縁膜の表面に対する活性層の主面方位が（１００）であり、キャリア走行方向の主方位が＜１１０＞であった。得られたＴＦＴにおけるキャリアの移動度はｎ形が６２０ｃｍ2／Ｖｓ、ｐ形が２２０ｃｍ2／Ｖｓであった。ここで、単結晶領域にチャネルを形成するためには、チャネル幅を１０μｍ以下、好ましくは７μｍ以下にすることが望ましい。また、ｎ形ＴＦＴ１００個に対するしきい電圧のばらつき（σ）は０．１Ｖであった。
また、得られた結晶膜すなわち粒径が拡大した帯状結晶粒４０に対して、図１０（１）に示すようにアイランド領域４１’を形成した。活性層内のキャリアが第２のスキャン方向に移動するようにするため、活性層を挟んで前記第２のスキャン方向にドレイン領域とソース領域とを形成した。
そして、図１０（２）に示すように、活性層５０’上にゲート絶縁膜（図示せず）を介してゲート電極５１’を形成し、ドレイン領域（符号省略）にコンタクト５２’を介してドレイン電極５３’を形成し、同様にソース領域（符号省略）にコンタクト５４’を介してソース電極５５’を形成した。コンタクト５２’，５４’は図示しない絶縁膜に形成した。そして、キャリアの移動方向が前記第２のスキャン方向となり、活性層５０’のチャネル長４μｍかつチャネル幅４μｍのｎ形ＴＦＴ及びｐ形ＴＦＴを作製した。ＴＦＴのゲート絶縁膜の表面に対する活性層の主面方位が（１００）であり、キャリア走行方向の主方位が＜１１０＞であった。得られたＴＦＴにおけるキャリアの移動度はｎ形が６１０ｃｍ2／Ｖｓ、ｐ形が２１０ｃｍ2／Ｖｓであった。ここで、単結晶領域にチャネルを形成するためには、チャネル長を１０μｍ以下、好ましくは７μｍ以下にすることが望ましい。また、ｎ形ＴＦＴ１００個に対するしきい電圧のばらつき（σ）は０．１Ｖであった。
ここで、比較のため、実施例１と同様のレーザアニール装置を用いて、細線パターンのマスクによって（開口部長２７０μｍ（基板上では９０μｍ）かつ開口部幅９．９μｍ（基板上では３．３μｍ））成形されたビームパターンを長さ３００μｍに渡って、スキャン照射を行い、多結晶膜を作製した。
比較例により得られた半導体薄膜はランダムに突起が形成されていた。照射強度は基板上で６００ｍＪ／ｃｍ2、ステップ幅は基板上で０．２μｍである。スキャン方向と平行にキャリアが移動するようにチャネルを設けて、チャネル長４μｍかつチャネル幅４μｍのｎ形ＴＦＴ及びｐ形ＴＦＴを作製した。結晶粒界位置が制御されていないことから、チャネル内に結晶粒界が存在した。得られたＴＦＴの移動度はｎ形が３２０ｃｍ2／Ｖｓ、ｐ形が１２０ｃｍ2／Ｖｓであった。また、ｎ形ＴＦＴ１００個に対するしきい電圧のばらつき（σ）は０．２５Ｖであった。
上記２種類（実施例及び比較例）のＴＦＴの移動度比較から、本発明の要件を満たすＴＦＴによれば、従来のＴＦＴより移動度の高いＴＦＴが得られることは明らかであり、本発明により従来よりも高性能のＴＦＴの作製を実現した。
本実施例における結晶化法で形成した粒径が拡大した帯状結晶粒は、主面方位を（１００）、第１のスキャン方向における方位を＜１１０＞、第２のスキャン方向における方位を＜１１０＞に制御できるので、キャリア移動方向を第１のスキャン方向又は第２のスキャン方向と平行に設計することで、上記に示すように活性層の面方位とキャリア走行方向の方位を制御したＴＦＴを作製でき、従来よりも基板面内のＴＦＴ特性ばらつきを抑制することを実現した。
本実施例における結晶化法で形成した粒径が拡大した帯状結晶粒を活性層に用いることで、活性層の面方位を（１００）と方位角度差１５°以下に制御したＴＦＴを作製することを実現した。また、キャリア走行方向の方位を＜１１０＞と方位角度差１５°以下に制御したＴＦＴを作製することを実現した。これらのＴＦＴは上記の結果から、基板面内のＴＦＴ特性ばらつきを抑制することは明らかであり、本発明によって、高性能のＴＦＴの作製を実現した。
図１１に、本実施例の概念図を示す。図１１（１）に示すように、ガラス基板上に形成した非晶質シリコン１０に、複数の凹パターン１１ａを含むビームパターン１１を第１のスキャン方向１２にスキャン照射する（第１の結晶化工程）。第１の結晶化工程によって、図１１（２）に示すように、帯状結晶粒１３を並べて形成することが可能である。次に、図１１（３）に示すように、基板を９０°回転させる。第１の結晶化工程で用いたビームパターン１１をそのままに、第１のスキャン方向１２と１８０°回転させた第２のスキャン方向１５''にスキャン照射する（第２の結晶化工程）。すなわち、基板を基準にすれば、第１のスキャン方向１２と第２のスキャン方向１５''とは直交する。このとき、図１１（３）に示すように、第２の結晶化工程で用いるビームパターン１１は、第２のスキャン方向１５''と反対側の辺が直線となっている。図１１（４）に示すように、第１の結晶化工程で形成された帯状結晶粒１３を種にして、第２のスキャン方向１５''に結晶粒径が拡大する。これにより、粒径が拡大した帯状結晶粒１７''が得られる。本実施例では、第１の結晶化工程と第２の結晶化工程とで同じビームパターン１１を用いることで、処理時間を短縮できるといった効果が期待できる。以下に具体化した例を示す。
実施例１と同様のレーザアニール装置、及び図３（１）に示すように凹パターンを周期的に形成した形状のマスクを用いて、第１の結晶化を行った。照射条件を表３に示す。照射強度は基板上での値である。レーザビームスキャンのステップ幅は、各矩形状のビームパターンの照射間にレーザビームがスキャンする基板上の距離である。表中の開口部幅、凹部長、凹部幅、凸部長はマスク上の値である。マスクを通過したビームパターンは、基板上では図３（２）に示す形状となる。基板上でのビームサイズは、マスク上のビームサイズの１／３の値となる。つまり、ビーム幅は６μｍ、ビーム凹部長は１μｍ、ビーム凹部幅は３μｍ、ビーム凸部長は１μｍである。
第１の結晶化後、基板を９０°回転させて、再度、基板ステージに設置した。第１の結晶化に用いたマスクと同じマスクを用いて整形したビームパターンを、照射開始位置を帯状結晶粒上となるように、ステージ位置を調整した後、第１の結晶化のスキャン方向（第１のスキャン方向）と垂直の方向（第２のスキャン方向）にスキャン照射し、第２の結晶化を行った。このとき、第１のスキャン方向と第２のスキャン方向との角度差は、基板上では９０°であるが、基板ステージ上では１８０°回転した方向となる。すなわち、第２の結晶化に用いるビームパターンは、第２のスキャン方向と反対側の辺が直線となる。照射条件を表３に示す。照射強度は基板上での値である。レーザビームスキャンのステップ幅は、各矩形状のビームパターンの照射間にレーザビームがスキャンする基板上の距離である。
［表３］ 実施例２ （第１の結晶化工程）
照射強度（ｍＪ／ｃｍ2） ６００
ステップ幅（μｍ） ０．２
開口部幅（μｍ） １８
凹部長（μｍ） ３
凹部幅（μｍ） ９
凸部長（μｍ） ３
［表４］ 実施例２ （第２の結晶化工程）
照射強度（ｍＪ／ｃｍ2） ６００
ステップ幅（μｍ） ０．２
本実施例で得られた結晶粒の粒径は、実施例１で得られた結晶粒の粒径とほぼ同等であった。また、本実施例で得られた結晶粒の方位は、実施例１で得られた結晶粒の方位とほぼ同等であった。また、本実施例で得られた結晶粒を活性層に用いて作製したＴＦＴの特性は実施例１で得られたＴＦＴ特性とほぼ同等であった。本実施例において、実施例１と異なる点は、第１の結晶化と第２の結晶化においてビーム整形に用いるマスクが同じことである。これによって、マスクの付け替えを行う必要がなく、工程時間を抑えることを実現した。
実施例１と同様のレーザアニール装置、及び図３（１）に示すように凹パターンを周期的に形成した形状のマスクを用いて、第１の結晶化を行った。照射条件を表５に示す。照射強度は基板上での値である。レーザビームスキャンのステップ幅は、各矩形状のビームパターンの照射間にレーザビームがスキャンする基板上の距離である。表中の開口部幅、凹部長、凹部幅、凸部長はマスク上の値である。マスクを通過したビームは、基板上では図３（２）に示す形状となる。基板上でのビームサイズは、マスク上のビームサイズの１／３の値となる。つまり、ビーム幅は６μｍ、ビーム凹部長は１μｍ、ビーム凹部幅は３μｍ、ビーム凸部長は１μｍである。
第１の結晶化後、基板を９０°回転させて、再度、基板ステージに設置した。図５（１）に示すような矩形状のマスクを用いて整形したビームパターンを、照射開始位置を帯状結晶粒上となるように、ステージ位置を調整した後、第１の結晶化のスキャン方向（第１のスキャン方向）と垂直の方向（第２のスキャン方向）にスキャン照射し、第２の結晶化を行った。このとき、第１のスキャン方向と第２のスキャン方向は、基板上では９０°であるが、基板ステージ上では同じ方向となる。
第２の結晶化の照射条件を表６に示す。レーザビームスキャンのステップ幅は、各矩形状のビームパターンの照射間にレーザビームがスキャンする基板上の距離である。表中の開口部幅はマスク上の値である。基板上でのビームサイズは、マスク上のビームサイズの１／３の値となる。つまり、ビーム幅は３．３μｍである。
ここで、第１の結晶化において、ほぼ基板全面を照射した。また、第２の結晶化において、１つのスキャン照射領域のスキャン距離を２０μｍとした。これは、第２の結晶化において、スキャン距離約２０μｍ程度から、多数の結晶粒界が発生するためである。ここで、スキャン照射領域とは、ビームが照射された領域において連続した領域のことを示す。
図１２（１）に示すように、第２の結晶化において、第２のスキャン方向に３０μｍのスキャン照射間隔で複数のスキャン照射領域を形成した。ここで、スキャン照射間隔とは、隣接するスキャン照射領域同士におけるスキャン開始位置の距離を示す。このようにすることで、粒径が拡大した帯状結晶粒を時間効率良く、また、基板面内に効率良く形成することが期待できる。なお、スキャン距離は５０μｍ以下、好ましくは２０μｍ以下がよい。また、複数の照射領域の間隔は一定間隔である必要はない。また、間隔は３０μｍよりも小さくても、大きくてもよい。また、第１の結晶化において、必ずしも基板全面を照射する必要がなく、処理の効率化を考えて、種結晶を要する位置にだけ照射してもよい。
［表５］ 実施例３ （第１の結晶化工程）
照射強度（ｍＪ／ｃｍ2） ６００
ステップ幅（μｍ） ０．２
開口部幅（μｍ） １８
凹部長（μｍ） ３
凹部幅（μｍ） ９
凸部長（μｍ） ３
［表６］ 実施例３ （第２の結晶化工程）
照射強度（ｍＪ／ｃｍ2） ６００
ステップ幅（μｍ） ０．２
開口部幅（μｍ） ９．９
本実施例で得られた結晶粒の粒径は、実施例１で得られた結晶粒の粒径とほぼ同等であった。また、本実施例で得られた結晶粒の方位は、実施例１で得られた結晶粒の方位とほぼ同等であった。また、本実施例で得られた結晶粒を活性層に用いて作製したＴＦＴの特性は実施例１で得られたＴＦＴ特性と同等であった。本実施例では、スキャン距離を２０μｍにし、基板面内に複数の照射領域を設けたことが特徴である。上記によって、基板面内に効率よく粒径が拡大した帯状結晶粒を形成できることを実現した。本実施例では、スキャン距離を２０μｍとしたが、第２の結晶化で拡大する結晶粒径の距離は、レーザの種類、照射強度、ステップ幅、シリコン膜の膜厚、シリコン膜下地の膜構成、非晶質シリコンの成膜方法、レーザアニールする直前における基板の洗浄条件等によって変化することが確認されており、スキャン距離はそれらの条件に応じて適宜設計すればよい。
実施例１と同様のレーザアニール装置、及び図３（１）に示すように凹パターンを周期的に形成した形状のマスクを用いて、第１の結晶化を行った。照射条件を表７に示す。照射強度は基板上での値である。レーザビームスキャンのステップ幅は、各矩形状のビームパターンの照射間にレーザビームがスキャンする基板上の距離である。表中の開口部幅、凹部長、凹部幅、凸部長はマスク上の値である。マスクを通過したビームは、基板上では図３（２）に示す形状となる。基板上でのビームサイズは、マスク上のビームサイズの１／３の値となる。つまり、ビーム幅は６μｍ、ビーム凹部長は１μｍ、ビーム凹部幅は３μｍ、ビーム凸部長は１μｍである。
第１の結晶化後、基板を９０°回転させて、再度、基板ステージに設置した。図５（１）に示すような矩形状のマスクを用いて整形したビームを、照射開始位置を帯状結晶粒上となるように、ステージ位置を調整した後、第１の結晶化のスキャン方向（第１のスキャン方向）と垂直の方向（第２のスキャン方向）にスキャン照射し、第２の結晶化を行った。このとき、第１のスキャン方向と第２のスキャン方向は、基板上では９０°であるが、基板ステージ上では同じ方向となる。
第２の結晶化の照射条件を表８に示す。レーザビームスキャンのステップ幅は、各矩形状のビームパターンの照射間にレーザビームがスキャンする基板上の距離である。表中の開口部幅はマスク上の値である。基板上でのビームサイズは、マスク上のビームサイズの１／３の値となる。つまり、ビーム幅は３．３μｍである。
ここで、第１の結晶化において、ほぼ基板全面を照射した。また、第２の結晶化において、１つのスキャン照射領域のスキャン距離を２０μｍとした。これは、第２の結晶化において、スキャン距離約２０μｍ程度から、多数の結晶粒界が発生するためである。ここで、スキャン照射領域とは、ビームが照射された領域において連続した領域のことを示す。図１２（２）に示すように、第２の結晶化において、第２のスキャン方向に３０μｍのスキャン照射間隔で複数のスキャン照射領域を形成した。ここで、スキャン照射間隔とは、隣接するスキャン照射領域同士におけるスキャン開始位置の距離を示す。このようにすることで、粒径が拡大した帯状結晶粒を図１２（２）に示すように敷き詰めて形成できる。
なお、スキャン距離は５０μｍ以下、好ましくは２０μｍ以下がよい。また、複数の照射領域の間隔は一定間隔である必要はない。また、間隔は３０μｍよりも小さくても、大きくてもよい。また、第１の結晶化において、必ずしも基板全面を照射する必要がなく、処理の効率化を考えて、種結晶を要する位置にだけ照射してもよい。
［表７］ 実施例４ （第１の結晶化工程）
照射強度（ｍＪ／ｃｍ2） ６００
ステップ幅（μｍ） ０．２
開口部幅（μｍ） １８
凹部長（μｍ） ３
凹部幅（μｍ） ９
凸部長（μｍ） ３
［表８］ 実施例４ （第２の結晶化工程）
照射強度（ｍＪ／ｃｍ2） ６００
ステップ幅（μｍ） ０．２
開口部幅（μｍ） ９．９
本実施例で得られた結晶粒の粒径は、実施例１で得られた結晶粒の粒径とほぼ同等であった。また、本実施例で得られた結晶粒の方位は、実施例１で得られた結晶粒の方位とほぼ同等であった。また、本実施例で得られた結晶粒を活性層に用いて作製したＴＦＴの特性は実施例１で得られたＴＦＴ特性と同等であった。本実施例では、第２の結晶化において、照射間隔をスキャン距離以下にし、粒径が拡大した帯状結晶粒を敷き詰めて形成したことが特徴である。上記によって、基板面内に効率よく粒径が拡大した帯状結晶粒を形成できることを実現した。本実施例では、スキャン距離を２０μｍとしたが、第２の結晶化で拡大する結晶粒径の距離は、レーザの種類、照射強度、ステップ幅、シリコン膜の膜厚、シリコン膜下地の膜構成、非晶質シリコンの成膜方法、レーザアニールする直前における基板の洗浄条件等によって変化することが確認されており、スキャン距離はそれらの条件に応じて適宜設計すればよい。
本発明に係る半導体薄膜の製造方法の一実施形態を示す平面図であり、図１（１）〜図１（４）の順に工程が進行する。 本発明に係るレーザアニール装置を示す図である。 図３（１）は本発明に係るレーザアニール装置のマスクを示す平面図である。図３（２）は本発明に係るビームパターンを示す平面図である。 本発明に係るレーザアニール工程を示す平面図であり、図４（１）〜（３）の順に工程が進行する。 図５（１）は本発明に係るレーザアニール装置のマスクを示す平面図である。図５（２）は本発明に係るビームパターンを示す平面図である。 図６（１）は実施例１における第１の結晶化工程によって形成された多結晶膜表面のＳＥＭ像を示す図である。図６（２）は実施例１における第２の結晶化工程によって形成された多結晶膜表面のＳＥＭ像を示す図である。 実施例１に係る半導体薄膜の製造方法を示す概念図である。 実施例１により形成された多結晶膜のＥＢＳＤ分析結果を示す図である。 実施例１に係るＴＦＴの製造工程の一例を示す図であり、図９（１）、（２）の順に工程が進行する。 実施例１に係るＴＦＴの製造工程の他の例を示す図であり、図１０（１）、（２）の順に工程が進行する。 実施例２に係る半導体薄膜の製造方法を示す概念図である。 図１２（１）は実施例３により形成された多結晶膜の模式図である。図１２（２）は実施例４により形成された多結晶膜の模式図である。 ＴＦＴの製造工程を示す断面図であり、図１３（１）〜（３）の順に工程が進行する。 第１従来技術のレーザアニール工程を示す平面図であり、図１４（１）〜（５）の順に工程が進行する。 図１５（１）は第２従来技術のマスクを示す平面図である。図１５（２）は第２従来技術の多結晶膜表面の模式図である。
符号の説明
１０ 非晶質シリコン
１１ ビームパターン（第１の結晶化工程）
１１ａ 凹パターン
１２ 第１のスキャン方向
１３ 帯状結晶粒（第１の結晶化工程）
１４ 結晶粒界
１５ 第２のスキャン方向
１６ ビームパターン（第２の結晶化工程）
１７ 帯状結晶粒（第２の結晶化工程）

Claims (17)

  1. 半導体薄膜にレーザ光のビームパターンを第１のスキャン方向にスキャンして照射することにより当該半導体薄膜を結晶化させる第１の結晶化工程を含み、前記ビームパターンの周縁は前記第１のスキャン方向の反対側の少なくも一部が凹パターンとなっている、半導体薄膜の製造方法において、
    前記第１の結晶化工程の後に、前記半導体薄膜にレーザ光のビームパターンを前記第１のスキャン方向と異なる第２のスキャン方向にスキャンして照射することにより、当該半導体薄膜を結晶化させる第２の結晶化工程を含む、
    ことを特徴とする半導体薄膜の製造方法。
  2. 前記第１のスキャン方向と前記第２のスキャン方向との角度差が９０°である、
    ことを特徴とする請求項１記載の半導体薄膜の製造方法。
  3. 前記第２の結晶化工程における前記ビームパターンの周縁は、前記第２のスキャン方向の反対側が直線となっている、
    ことを特徴とする請求項１又は２記載の半導体薄膜の製造方法。
  4. 前記第１の結晶化工程における前記ビームパターンと前記第２の結晶化工程における前記ビームパターンとが同一形状である、
    ことを特徴とする請求項１又は２記載の半導体薄膜の製造方法。
  5. 前記第２の結晶化工程において、前記半導体薄膜に前記ビームパターンを前記第２のスキャン方向にスキャンして間欠的に照射することにより、当該半導体薄膜の当該第２のスキャン方向に当該ビームパターンによる複数の照射領域を形成する、
    ことを特徴とする請求項１乃至４のいずれかに記載の半導体薄膜の製造方法。
  6. 一つの前記照射領域を形成するときに前記ビームパターンを照射しつつ当該ビームパターンをスキャンする距離を、２０μｍ以下とする、
    ことを特徴とする請求項５記載の半導体薄膜の製造方法。
  7. 一つの前記照射領域を形成するときに前記ビームパターンを照射しつつ当該ビームパターンをスキャンする距離をＡとし、一つの前記照射領域を形成するときに前記ビームパターンを照射かつスキャンする開始位置とこの照射領域に隣接する他の前記照射領域を形成するときに前記ビームパターンを照射かつスキャンする開始位置との間隔をＢとしたとき、Ｂ＜Ａとする、
    ことを特徴とする請求項５又は６記載の半導体薄膜の製造方法。
  8. 請求項１乃至７のいずれかの製造方法によって製造された半導体薄膜であって、
    前記半導体薄膜の主面方位は（１００）との方位角度差が１５°以内の範囲に分布する、
    ことを特徴とする半導体薄膜。
  9. 前記半導体薄膜の主面方位は（１００）である、
    ことを特徴とする請求項８記載の半導体薄膜。
  10. ガラス基板上に形成された半導体薄膜において、
    前記半導体薄膜の主面方位は（１００）との方位角度差が１５°以内の範囲に分布する、
    ことを特徴とする半導体薄膜。
  11. 前記半導体薄膜の主面方位は（１００）である、
    ことを特徴とする請求項１０記載の半導体薄膜。
  12. 請求項８記載の半導体薄膜がゲート絶縁膜下の活性層として用いられ、当該ゲート絶縁膜に接する当該活性層の主面方位は（１００）との方位角度差が１５°以内の範囲に分布する、
    ことを特徴とする薄膜トランジスタ。
  13. 前記ゲート絶縁膜に接する前記活性層の主面方位は（１００）である、
    ことを特徴とする請求項１２記載の薄膜トランジスタ。
  14. 請求項１０記載の半導体薄膜がゲート絶縁膜下の活性層として用いられ、当該ゲート絶縁膜に接する当該活性層の主面方位は（１００）との方位角度差が１５°以内の範囲に分布する、
    ことを特徴とする薄膜トランジスタ。
  15. 前記ゲート絶縁膜に接する前記活性層の主面方位は（１００）である、
    ことを特徴とする請求項１４記載の薄膜トランジスタ。
  16. 前記活性層におけるキャリア走行方向の主方位は＜１１０＞との方位角度差が１５°以内の範囲に分布する、
    ことを特徴とする請求項１２又は１４記載の薄膜トランジスタ。
  17. 前記活性層におけるキャリア走行方向の主方位が＜１１０＞である、
    ことを特徴とする請求項１６記載の薄膜トランジスタ。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120225568A1 (en) * 2011-03-03 2012-09-06 Tokyo Electron Limited Annealing method and annealing apparatus
JP2014060185A (ja) * 2012-09-14 2014-04-03 Toshiba Corp 半導体装置の製造方法および半導体装置
JP6623078B2 (ja) * 2016-02-23 2019-12-18 株式会社ブイ・テクノロジー レーザアニール方法及びレーザアニール装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999066370A1 (fr) * 1998-06-17 1999-12-23 Nikon Corporation Procede relatif a l'elaboration d'un masque
EP1003207B1 (en) * 1998-10-05 2016-09-07 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus, laser irradiation method, beam homogenizer, semiconductor device, and method of manufacturing the semiconductor device
JP3360666B2 (ja) * 1999-11-12 2002-12-24 日本電気株式会社 描画パターン検証方法
JP4109026B2 (ja) * 2001-07-27 2008-06-25 東芝松下ディスプレイテクノロジー株式会社 アレイ基板を製造する方法およびフォトマスク
JP3980466B2 (ja) * 2001-11-09 2007-09-26 株式会社半導体エネルギー研究所 レーザー装置及びレーザー照射方法
TWI291729B (en) * 2001-11-22 2007-12-21 Semiconductor Energy Lab A semiconductor fabricating apparatus
US7105048B2 (en) * 2001-11-30 2006-09-12 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus
US7214573B2 (en) * 2001-12-11 2007-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device that includes patterning sub-islands
US7135389B2 (en) * 2001-12-20 2006-11-14 Semiconductor Energy Laboratory Co., Ltd. Irradiation method of laser beam
JP4030758B2 (ja) * 2001-12-28 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2004119919A (ja) * 2002-09-30 2004-04-15 Hitachi Ltd 半導体薄膜および半導体薄膜の製造方法
JP2005005410A (ja) * 2003-06-11 2005-01-06 Canon Inc 結晶性薄膜及びその製造方法、該結晶性薄膜を用いた素子、該素子を用いて構成した回路、並びに該素子もしくは該回路を含む装置
KR100618184B1 (ko) * 2003-03-31 2006-08-31 비오이 하이디스 테크놀로지 주식회사 결정화 방법
JP4470395B2 (ja) * 2003-05-30 2010-06-02 日本電気株式会社 半導体薄膜の製造方法及び製造装置、並びに薄膜トランジスタ
JP2005129769A (ja) * 2003-10-24 2005-05-19 Hitachi Ltd 半導体薄膜の改質方法、改質した半導体薄膜とその評価方法、およびこの半導体薄膜で形成した薄膜トランジスタ、並びにこの薄膜トランジスタを用いて構成した回路を有する画像表示装置
CN100485868C (zh) * 2004-03-31 2009-05-06 日本电气株式会社 半导体薄膜制造方法及装置、光束成形掩模及薄膜晶体管
KR101066478B1 (ko) * 2004-06-04 2011-09-21 엘지디스플레이 주식회사 레이저 빔 패턴 마스크 및 이를 이용한 결정화 방법

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