JP2014060185A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】半導体ウエハのチップ領域内の複数の抵抗体の抵抗ばらつきを評価するために使用される評価パターンを提供すること。
【解決手段】評価パターンは、半導体ウエハのダイシング領域に設けられ、２以上の行および２以上の列でもってマトリクス状に配置された複数の抵抗体Ｒ０１乃至Ｒ６４と、前記ダイシング領域内に設けられ、前記複数の抵抗体Ｒ０１乃至Ｒ６４を直列に接続するための接続構造とを備える。
【選択図】図１

Description

本発明の実施形態は、半導体分野で使用される半導体装置の製造方法および半導体装置に関する。

４０ｎｍルール以降のＣＭＯＳ(Complementary Metal Oxide Semiconductor)を用いた半導体装置（ＣＭＯＳデバイス）の製造方法では、アニールに必要なエネルギーを瞬時に供給するために、ミリセカンドアニールが使用される。

ミリセカンドアニールの一つとして、レーザースパイクアニール（ＬＳＡ）が知られている。ＬＳＡでは、ＣＯ₂ （炭酸ガス）レーザー装置が用いられる。ウエハの表面をレーザー光でスキャンすることにより、ウエハの全面を加熱する。

しかしながら、ＬＳＡを経て得られたＣＭＯＳデバイスには、特性ばらつきが見られることがある。具体的には、ＣＭＯＳデバイスに使用される複数の抵抗体（不純物添加プポリシリコン）に抵抗値ばらつきが見られることがある。

特開２００６−４０９１７号公報

半導体ウエハのチップ領域内の複数の抵抗体の抵抗ばらつきを小さくするための半導体装置の製造方法および半導体装置を提供することにある。

実施形態の半導体装置の製造方法は、チップ領域内に設けられた複数の第１の抵抗体の抵抗値ばらつきを評価するために使用される評価パターンを含む半導体ウエハを用意すること、前記評価パターンは、前記半導体ウエハのダイシング領域に設けられ、２以上の行および２以上の列でもってマトリクス状に配置された複数の第２の抵抗体と、前記ダイシング領域内に設けられ、前記複数の第２の抵抗体を直列に接続するための接続構造とを具備すること、前記評価パターンを用いて、前記複数の第１の抵抗体の抵抗値ばらつきを評価することを備えている。前記抵抗値ばらつきを評価することは、前記複数の第２の抵抗体を第１の条件で第１の光によりスキャンすることにより、前記評価パターンを加熱すること、前記加熱された評価パターンの複数の第２の抵抗体の抵抗値を取得すること、前記取得した複数の抵抗体の抵抗値に基づいて、前記複数の第２の抵抗体の抵抗値ばらつきが許容範囲内か否かを判断することを備えている。

実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられた回路と、前記半導体基板上に設けられ、複数の抵抗体の抵抗値ばらつきを評価するために使用される評価パターンであって、２以上の行および２以上の列でもってマトリクス状に配置された複数の抵抗体と、前記複数の抵抗体を直列に接続するための接続構造とを備えている前記評価パターンとを備えている。

図１は、第１の実施形態に係る評価パターンを模式的に示す平面図である。 図２は、図１の評価パターンの等価回路図である。 図３は、半導体ウエハのダイシング領域内に設けられた実施形態の抵抗体パターンを示す図である。 図４は、実施形態の評価パターンの一部分の断面図である。 図４の断面図の断面箇所を説明するための平面図である。 図６は、実施形態の評価パターンの他の部分の断面図である。 図７は、図６の断面図の断面箇所を説明するための平面図である。 図８は、半導体ウエハをレーザー光で下から上にスキャンすることにより、半導体ウエハを加熱する様子を模式的に示す図である。 図９は、図８の加熱された半導体ウエハに設けられている評価パターンの抵抗値ばらつきを示す図である。 図１０は、半導体ウエハをレーザー光で右から左にスキャンすることにより、半導体ウエハを加熱する様子を模式的に示す図である。 図１１は、図１０の加熱された半導体ウエハに設けられている評価パターンの抵抗値ばらつきを示す図である。 図１２は、半導体ウエハをレーザー光で右上から左下にスキャンすることにより、半導体ウエハを加熱する様子を模式的に示す図である。 図１３は、図１２の加熱された半導体ウエハに設けられている評価パターンの抵抗値ばらつきを示す図である。 図１４は、図８の加熱された半導体ウエハに設けられている評価パターンの抵抗値ばらつきを小さくするための、レーザー光のスキャン方向を示す図である。 図１５は、図１０の加熱された半導体ウエハに設けられている評価パターンの抵抗値ばらつきを小さくするための、レーザー光のスキャン方向を示す図である。 図１６は、第２の実施形態に係る半導体装置の製造方法を示すフローチャートである。 図１７は、第２の実施形態に係る他の半導体装置の製造方法を示すフローチャートである。 図１８は、第２の実施形態に係る他の半導体装置の製造方法を示すフローチャートである。 図１９は、半導体ウエハのダイシング領域内に設けられた他の実施形態の評価パターンを模式的に示す図である。 図２０は、第３の実施形態に係る評価パターンを模式的に示す平面図である。 図２１は、第４の実施形態に係る半導体装置を模式的に示す平面図である。 図２２は、第５の実施形態に係る評価パターンを説明するための平面図である。

以下、図面を参照しながら本発明の実施形態を説明する。

（第１の実施形態）
図１は、第１の実施形態に係る評価パターンを模式的に示す平面図である。

本実施形態の評価パターンは、半導体ウエハのチップ領域内に設けられた複数の第１の抵抗体の抵抗値ばらつきを評価するために使用され、図１に示すように、抵抗体パターン１０１を備えている。

抵抗体パターン１０１は、２以上の行および２以上の列でもってマトリクス状に配置された複数の抵抗体を具備する。図１には、８行×８列でもってマトリクス状に配置された６４個の抵抗体Ｒ０１乃至Ｒ６４を備えた抵抗体パターン１０１が示されている。抵抗体Ｒ１乃至Ｒ６４は、電流配線１０２および後述するコンタクトプラグ１０３₁ ，１０３₂ によって直列接続されている。

図１において、参照符号２乃至２３は、抵抗体の電圧を検出して抵抗体の抵抗値を取得するために使用されるパッド配線を示している。例えば、電流配線１０２に電流Ｉを流した状態で、パッド配線２，３に周知の電圧検出器の２つのプローブに接触させて電圧Ｖを検出することにより、電流Ｉ、電圧Ｖから抵抗体Ｒ０１の抵抗値（Ｖ／Ｉ）を取得することができる。同様に、抵抗体Ｒ０４，Ｒ０８，Ｒ２８，Ｒ３３，Ｒ３６，Ｒ４０，Ｒ５７，Ｒ６０，Ｒ６４の抵抗値も取得できる。さらに、パッド配線５，６にプローブに接触させることにより、抵抗体Ｒ５乃至Ｒ７の直列抵抗値を取得することもできる。図２に、図１の評価パターンの等価回路図を示す。図２において、数字１，２，…，２３の右側の四角形は図１のパッド配線１，２，…，２３を示し、ＰＳＵＢはウエハ内のｐウェル（グランド）を示している。

本実施形態では、例えば、図３に示すように、評価パターン１００は、半導体ウエハ２００のダイシング領域２１０内に設けられている。半導体ウエハは、例えば、Ｓｉウエハ、ＳＯＩウエハまたはＳｉ以外の半導体ウエハでも構わない。

半導体ウエハ２００は主面を有し、その主面上には複数のチップ領域２０１および上記のダイシングライン領域２１０が設けられている。ダイシングライン領域２１０は、複数のチップ領域２０１の外周に設けられている。複数のチップ領域２０１の各々は、デバイスパターン（不図示）を具備し、このデバイスパターンはマトリクス状に配置された複数の抵抗体（不図示）を備えている。

ここでは、上記デバイスパターンの複数の抵抗体の数は６４とする。すなわち、抵抗体の評価パターン（以下、「評価パターン」という。）の複数の抵抗体の個数は、上記デバイスパターンの複数の抵抗体の個数に等しい。また、評価パターン１００の複数の抵抗体のレイアウトは、上記デバイスパターンの複数の抵抗体のレイアウトと同じである。なお、評価パターン１００の複数の抵抗体の個数は、上記デバイスパターンの複数の抵抗体の個数よりも少なくても構わない。

評価パターン１００は、複数のチップ領域２０１の少なくとも１つのチップ領域の周辺のダイシングライン領域２１０上に設けられる。図３には、１つのチップ領域の周辺のダイシングライン領域２１０上に評価パターン１００が設けられた例が示されている。

図４は、実施形態の評価パターンの一部分の断面図であり、この断面図は、図５に示すように、抵抗体Ｒ４の破線４−４に沿った断面図である。抵抗体Ｒ４は、パッド配線が設けられた抵抗体である。

実施形態の抵抗体は、不純物を含む多結晶シリコン膜１０６（抵抗本体）を備えている。多結晶シリコン膜１０６は、ダイシング領域内に形成された絶縁膜２０２上に形成されている。絶縁膜２０２は、ＳＴＩ（Shallow Trench Isolation）用の溝を埋める絶縁膜である。

多結晶シリコン膜１０６の表面の一部の領域には第１のシリサイド領域１０７₁ が形成されている。多結晶シリコン膜１０６の表面の一部の領域には第１のシリサイド領域１０７₁ と接触しない第２のシリサイド領域１０７₂ が形成されている。

第１のシリサイド領域１０７₁ と第２のシリサイド領域１０７₂ との間の多結晶シリコン膜１０６の表面上には、シリサイドブロックとしてのシリコン酸化膜１０８およびシリコン窒化膜１０９が形成されている。シリコン窒化膜１０９はシリコン酸化膜１０８よりも厚い。

このように実施形態の抵抗体は、多結晶シリコン膜１０６、シリサイド領域１０７₁ ，１０７₂ およびシリサイドブロック１０８，１０９を含む。

実施形態の抵抗体は、第１の層間絶縁膜１１１で覆われている。第１の層間絶縁膜１１１中には、シリサイド領域１０７₁ に接続するコンタクトプラグ１０３₁ が形成されている。同様に、第１の層間絶縁膜１１１中には、シリサイド領域１０７₂ に接続するコンタクトプラグ１０３₂ が形成されている。

第１の層間絶縁膜１１１上には電流配線１０２が形成されている。電流配線１０２は、シリサイドブロック１０９，１１０の上方においては分断されている。図中、左側の電流配線１０２は、コンタクトプラグ１０３₁ を介して、シリサイド領域１０７₁ に接続されている。一方、右側の電流配線１０２は、コンタクトプラグ１０３₂ を介して、シリサイド領域１０７₂ に接続されている。

図３には、電流が流れる経路が破線Ｉ_pathで示されている。電流は、左側の電流配線１０２、コンタクトプラグ１０３₁ 、シリサイド領域１０７₁ 、シリサイド領域１０７₂ 、コンタクトプラグ１０３₂ 、右側の電流配線１０２の経路を経て流れる。

左側の電流配線１０２、コンタクトプラグ１０３₁ 、コンタクトプラグ１０３₂ および右側の電流配線１０２を含む接続構造は、全ての抵抗体Ｒ０１乃至Ｒ６４に形成されているので、抵抗体Ｒ０１乃至Ｒ６４は上記接続構造によって直列接続されることになる。

第１の層間絶縁膜１１１上には、電流配線１０２を覆う第２の層間絶縁膜１１２が形成されている。第２の層間絶縁膜１１２中には、左側の電流配線１０２（第１のシリサイド領域１０７₁ の上方に位置する電流配線１０２）に接続する、コンタクトプラグ１０４が形成されている。このコンタクトプラグ１０４はパッド配線４に接続される。

同様に、第２の層間絶縁膜１１２中には、右側の電流配線１０２（第２のシリサイド領域１０７₂ の上方に位置する電流配線１０２）に接続する、コンタクトプラグ１０４が形成されている。このコンタクトプラグ１０４はパッド配線５に接続される。

電流配線１０２に電流を流した状態で、２つのパッド配線４，５間の電圧を測定することにより、抵抗体の抵抗値を取得できる。この抵抗値は、図４に示すように、第１のシリサイド領域１０７₁ と第２のシリサイド領域との間の多結晶シリコン膜１０６の抵抗値Ｒに対応する。

図６に、実施形態の評価パターンの他の部分の断面図を示す。図６は、図７に示すように、抵抗体Ｒ６（パッド配線が設けられていない抵抗体）の破線６−６に沿った断面図である。

（第２の実施形態）
次に、第１の実施形態の評価パターンを用いた評価方法について説明する。

図８は、半導体ウエハ２００をＣＯ₂ レーザー光３００でスキャンすること（第１の光照射）により、半導体ウエハ２００をＣＯ₂ レーザー光３００で加熱（ＬＳＡ）する様子を模式的に示す図である。図８の場合、ノッチ２０３を基準にすると、レーザー光３００の照射方向は０度であり、レーザー光３００は下から上にスキャンされる。

図９は、図８のＬＳＡが行われた半導体ウエハ２００に設けられている評価パターンの抵抗値のぱらつきを示す図である。図９では、図１の抵抗体Ｒ０１乃至Ｒ６４を、行（Ａ乃至Ｈ）および例（１乃至８）を指定することで区別する。図９において、抵抗体に付された数字は抵抗値の相対的な大きさを示しており、大きい数字ほど抵抗値は大きい。

図９から、レーザー光のスキャン方向が下から上の場合、スキャン方向に向かって抵抗値が小さくなる抵抗分布が生じ、しかも抵抗値ばらつきは大きい。

図１０は、半導体ウエハ２００をＣＯ₂ レーザー光３００でスキャンすること（第１の光照射）により、半導体ウエハ２００をＣＯ₂ レーザー光３００で加熱（ＬＳＡ）する他の様子を模式的に示す図である。図１０の場合、ノッチ２０３を基準にすると、レーザー光３００の照射方向は９０度であり、レーザー光３００は右から左にスキャンされる。

図１１は、図１０のＬＳＡが行われた半導体ウエハ２００に設けられている評価パターンの抵抗値のぱらつきを示す図である。

図１１から、レーザー光３００のスキャン方向が右から左の場合、スキャン方向に向かって抵抗値が小さくなる抵抗分布が生じ、しかも抵抗値ばらつきは大きい。

図１２は、半導体ウエハ２００をＣＯ₂ レーザー光３００でスキャンすること（第１の光照射）により、半導体ウエハ２００をＣＯ₂ レーザー光３００で加熱（ＬＳＡ）するさらに別の様子を模式的に示す図である。図１２の場合、ノッチ２０３を基準にすると、レーザー光３００の照射方向は１３５度であり、レーザー光３００は右上から左下への斜め方向にスキャンされる。

図１３は、図１２のＬＳＡが行われた半導体ウエハ２００に設けられている評価パターンの抵抗値のぱらつきを示す図である。

図１３から、レーザー光３００のスキャン方向が斜め方向の場合、抵抗値ばらつきは小さいことがわかる。

本発明者の鋭意研究によれば、上記の通り、レーザー光のスキャン方向に依存して、複数の抵抗体の抵抗分布は変わることが明らかになった。その理由は明らかにはされていないが、その一つとしては以下のことが考えられる。

図９の場合、（Ａ，１）の抵抗体は（Ａ，５）乃至（Ａ，８）の抵抗体とともに最も上に配置されている。（Ａ，１）乃至（Ａ，８）の抵抗体の先には抵抗体は存在しないが、図示しない素子分離絶縁膜が存在する。

抵抗体（多結晶シリコン膜）と素子分離絶縁膜（例えば、シリコン酸化膜）とでは材料が異なる。一般に、素子分離絶縁膜は抵抗体よりも熱伝導率は低い。

そのため、図８に示されるように、下から上にレーザー光３００をスキャンすると、（Ａ，１）乃至（Ａ，８）の抵抗体と素子分離絶縁膜との界面付近に熱が溜まりやすくなり、行Ｈから行Ａに向かって温度が高くなる温度分布が生じると考えられる。その結果、図９に示したように、行Ｈから行Ａに向かって（スキャン方向）に向かって抵抗値が小さくなる抵抗分布が生じると考えられる。

本実施形態では、図９に示される抵抗値ばらつきを小さくするために、図１４に示すように、半導体ウエハ２００を上から下にレーザー光３００をスキャンする（第２の光照射）。すなわち、図８とは逆方向にレーザー光３００をスキャンする。そうすると、図８とは逆に、行Ａから行Ｈに向かって（スキャン方向）に向かって抵抗値が小さくなる抵抗分布が生じると考えられる。すなわち、第２の光照射を行うと、第１の光照射で生じた抵抗分布を補償するような抵抗分布が生じると考えられる。実際、第２の光照射を行った後の抵抗分布を調べところ、抵抗のばらつきは小さくなることを確認した。

ここで、従来の光照射のパワー（第１の光照射だけ行い、第２のレーザー光を行わない場合の上記第１の光照射時のレーザー光３００のパワー）をＰ０、実施形態の第１の光照射のパワーをＰ１、実施形態の第２の光照射のパワーをＰ２とすると、例えば、Ｐ０＝Ｐ１＋Ｐ２となるように、Ｐ１およびＰ２を設定する。例えば、Ｐ１＝Ｐ２＝Ｐ０／２である。このようにＰ１およびＰ２を設定すれば、半導体ウエハが必要以上に加熱されることを抑制できる。

本実施形態において、Ｐ０＝Ｐ１＋Ｐ２であることは必須ではない。Ｐ０＞Ｐ１＋Ｐ２でも構わない。逆に、Ｐ０＜Ｐ１＋Ｐ２でも構わない。また、Ｐ１＝Ｐ２あることも必須ではない。Ｐ１＞Ｐ２、または、Ｐ１＜Ｐ２でも構わない。

同様に、本実施形態では、図１０に示される抵抗値ばらつきを小さくするために、図１５に示すように、図１０とは逆方向に、半導体ウエハ２００を左から右にレーザー光３００をスキャンする（第２の光照射）。第２の光照射を行うと、図１０とは逆に、列１から列８に向かって（スキャン方向）に向かって抵抗値が小さくなる抵抗分布、つまり、第１の光照射で生じた抵抗分布を補償するような抵抗分布が生じ、抵抗のばらつきは小さくできる。

図１２に示した方向でのレーザー光３００の照射（第１の光照射）の場合、図１３に示したように、抵抗値ばらつきは小さいので、第２の光照射は行わない。

次に、上記事情を考慮した実施形態の半導体装置の製造方法について説明する。

図１６は、本実施形態の半導体装置の製造方法を示すフローチャートである。

まず、半導体ウエハのダイシング領域内の評価パターンに対してアニール（例えばＬＳＡ）を行う（ステップＳ１）。アニールは、ＬＳＡには限定されない。本実施形態の処理方法は、ＬＳＡ以外のスキャンを伴うアニールにも適用可能である。

次に、評価パターンの複数（Ｍ個）の抵抗体の一部（Ｎ個）の抵抗体の抵抗値を取得する（ステップＳ２）。ここで、Ｍ≧Ｎ、Ｎ≧２である。

次に、取得した抵抗体の抵抗値ばらつきが許容範囲内にあるか否かを判断する（ステップＳ３）。この判断は、例えば、最も大きい抵抗値Ｒmaxと最も小さい抵抗値Ｒminとの差（Ｒmax−Ｒmin）に基づいて行われる。この場合、差（Ｒmax−Ｒmin）が一定値（しきい値）よりも大きい場合、ＮＯと判断する。抵抗値の分散に基づいて行っても構わない。

ステップＳ３の判断の結果がＹＥＳの場合、半導体ウエハのチップ領域内のデバイスパターンに対してステップＳ１と同じアニールを行う。例えば、アニールがＬＳＡの場合、同じ条件、つまり、同じスキャン方向および同じ光エネルギーで、ＬＳＡを行う。

上記デバイスパターンは、評価パターンの複数の抵抗体に対応する、複数の抵抗体を含む。例えば、アナログデジタルコンバータ回路中の複数の抵抗体である。

一方、ステップＳ３の判断の結果がＮＯの場合、半導体ウエハのチップ領域内のデバイスパターンに対してステップＳ１と同じアニールを行った後、抵抗値ばらつきを小さくするために、上記デバイスパターンに対して補正アニールを行う（ステップＳ４）。ステップＳ４の補正アニールは、ステップＳ１のアニールとは逆方向のスキャンで行われる。このような補正アニールを行うことで、抵抗値ばらつきを小さくできることは、当業者であれば、先の図８乃至図１５を参酌した説明から理解できるであろう。

本実施形態の半導体装置の製造方法を複数の半導体ウエハに適用する場合、複数の半導体ウエハは同じステップを経ることになる。

図１７は、本実施形態の他の半導体装置の製造方法を示すフローチャートである。

図１７の半導体装置の製造方法が図１６の半導体装置の製造方法と異なる点は、ステップＳ４（補正アニール）の後、ステップＳ２に戻り、抵抗値ばらつきが許容範囲内に収まるまで、ステップＳ２乃至Ｓ４を繰り返すことにある。この場合、補正アニールの効果の有無が確認されるので、より効果的に抵抗値ばらつきを抑制できるようになる。ステップＳ２乃至Ｓ４のループを一定回数繰り返しても、ステップＳ３でＹＥＳが得られない場合、終了しても構わない。

図１８は、本実施形態の他の半導体装置の製造方法を示すフローチャートである。

図１６および図１７の半導体装置の製造方法の場合、複数の半導体ウエハに対して同じステップが行われる。図１８の半導体装置の製造方法の場合、１枚目の半導体ウエハと２枚目以降の半導体ウエハとではステップを変えている。

１枚目の半導体ウエハの処理において、ステップＳ３の判断がＮＯの場合には、図１６または図１７の処理方法と同様に、ステップＳ１乃至Ｓ４が行われる。

１枚目の半導体ウエハでのステップＳ３の判断がＮＯの場合、２枚目以降の半導体ウエハにおいても、ステップＳ３の判断がＮＯである可能性が高いと推定される。

そこで、本実施形態では、１枚目の半導体ウエハの処理において、ステップＳ３の判断がＮＯの場合、２枚目以降の半導体ウエハに対しては、ステップＳ２，Ｓ３を省いて、アニールのステップＳ５（＝Ｓ１）および補正アニールのステップＳ６（＝Ｓ４）を行う。

一方、１枚目の半導体ウエハでのステップＳ３の判断がＹＥＳの場合、２枚目以降の半導体ウエハもＹＥＳである可能性が高い推定される。

そこで、本実施形態では、１枚目の半導体ウエハの処理において、ステップＳ３の判断がＹＥＳの場合、２枚目以降の半導体ウエハに対しては、ステップＳ２，Ｓ３を省いて、アニールのステップＳ７（＝Ｓ１）を行う。

なお、第１および第２の実施形態の場合、図３に示したように、ダイシング領域２１０内に設けられた評価パターン１００の数は１つであるが、図１９に示すように、２つの評価パターン１００を設けても構わない。図１９では、２つの評価パターン１００中の抵抗体パターン１０１の長手方向が異なるように、２つ評価パターン１００を配置している。３つ以上の評価パターンを配置しても構わない。

（第３の実施形態）
図２０は、第３の実施形態に係る評価パターンを模式的に示す平面図である。

本実施形態が第１の実施形態と異なる点は、同じ行の複数の抵抗体（図２０では４つの抵抗体Ｒ）は、列方向（Ｘ方向）に沿って抵抗体Ｒ間の距離（図２０ではＬ１，Ｌ２，Ｌ３）が変化していることにある（Ｌ１＜Ｌ２＜Ｌ３）。抵抗体Ｒ間に存在する部材は素子分離絶縁膜（ＳＴＩ）である。本実施形態の場合、素子分離領域のＸ方向の寸法に対する、抵抗体ＲのＸ方向の寸法の比率（被覆率）は、左から右に向かって小さくなる。

本実施形態によれば、図２０に示すように、同じ行の複数の抵抗体Ｒをレーザー光３０１（例えば、ＣＯ₂ レーザー光）で照射すると、被覆率の異なる抵抗体Ｒの抵抗値を取得できる。これにより、互いに被覆率の異なる評価パターンが形成された複数の評価用半導体ウエハを用いずに、抵抗値ばらつきを小さくできる被覆率を求めることが可能となる。また、１つの評価用の半導体ウエハで済むので、コストの増加を抑制できる。

（第４の実施形態）
図２１は、第４の実施形態に係る半導体装置を模式的に示す平面図である。

図中、本実施形態の半導体装置４００は、半導体基板等の基板４０１を具備している。基板４０１には図示しない回路が形成されている。この回路は、例えば、アナログデジタルコンバータ回路である。基板４０１の空き領域内には、２つの評価パターン１００ａ，１００ｂが形成されている。

図２１では、評価パターン１００ａは基板４０１の左上に配置され、評価パターン１００ｂは基板４０１の右上に配置されているが、評価パターン１００ａ，１００ｂの配置位置は適宜変更可能である。

本実施形態の場合、評価パターン１００ａを構成する複数の抵抗体Ｒ（抵抗体パターン）は、基板４０１に形成された回路中の抵抗体パターンの抵抗ばらつきを評価するためのものではない。

評価パターン１００ａは、例えば、上記回路中の抵抗体パターン（現抵抗体パターン）の次バージョンに対応する抵抗対パターン（新抵抗体パターン）の抵抗ばらつきを評価するためのものである。この場合、新抵抗体パターンは、一般に、半導体装置４００と同様の半導体装置内で使用される。そのため、半導体装置４００内の評価パターン１００ａを評価することは、新抵抗体パターンが実際に使用される環境と同様の環境で、新抵抗体パターンを評価することに略等しくなる。これにより、いち早く、新抵抗体パターンの抵抗ばらつきを評価することが可能となる。

評価パターン１００ｂについても同様である。ただし、評価パターン１００ｂは、評価パターン１００ａと異なる抵抗体パターンを評価するために使用される。図２１では、向きが異なる抵抗体パターンを評価する例が示されているが、形状やサイズなど他の要素が異なっていても構わない。

本実施形態によれば、基板４０１上に設けられた評価パターン１００ａ，１００ｂを用いることで、半導体装置４００を構成する回路中の抵抗体パターンとは別の抵抗体パターンの抵抗ばらつきの分布を評価できるようになる。

図２１には、２つの評価パターン１００ａ，１００ｂが形成されているが、３つ以上でも構わなく、また、１つでも構わない。

（第５の実施形態）
図２２は、第５の実施形態に係る評価パターンを説明するための平面図である。

半導体ウエハのチップ領域内には、抵抗体パターン５００が形成されている。抵抗体パターン５００は、複数の抵抗体５０１を備えている。図２２には、例示として、３×３の抵抗体５０１で構成された抵抗体パターン５００が示されている。抵抗体５０１は素子分離領域５０２上に形成されている。素子分離領域５０２は、例えば、ＳＴＩ用の溝内の絶縁膜で規定される。素子分離領域５０２間は活性領域である。

本実施形態では、抵抗体パターン５００（複数の素子分離領域上に形成された複数の抵抗体を備えた抵抗体パターン）を評価するために、半導体ウエハのダイシング領域内に、抵抗体パターン５００に対応する評価パターン６００を形成する。すなわち、ダイシング領域内に複数の素子分離領域６０２を形成し、これらの素子分離領域６０２上にそれぞれ抵抗体６０１を形成する。

本実施形態によれば、ダイシング領域内の評価パターン６００を用いることで、チップ領域内の複数の素子分離領域５０２上に形成された複数の抵抗体５０１で構成されたタイプの抵抗体パターンの抵抗ばらつきを評価できるようになる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Ｒ０１乃至Ｒ６４…抵抗体、１００…評価パターン、１０１…抵抗体パターン、１０２…電流配線、１０６…多結晶シリコン膜、１０７₁ ，１０７₂ …シリサイド領域、２００…半導体ウエハ、２０２…絶縁膜、２１０…ダイシング領域、２０１…チップ領域３…、３００…レーザー光。

Claims (5)

1. チップ領域内に設けられた複数の第１の抵抗体の抵抗値ばらつきを評価するために使用される評価パターンを含む半導体ウエハを用意すること、前記評価パターンは、前記半導体ウエハのダイシング領域に設けられ、２以上の行および２以上の列でもってマトリクス状に配置された複数の第２の抵抗体と、前記ダイシング領域内に設けられ、前記複数の第２の抵抗体を直列に接続するための接続構造とを具備すること、
   前記評価パターンを用いて、前記複数の第１の抵抗体の抵抗値ばらつきを評価すること を具備してなり、
   前記抵抗値ばらつきを評価することは、
   前記複数の第２の抵抗体を第１の条件で第１の光によりスキャンすることにより、前記評価パターンを加熱すること、
   前記加熱された評価パターンの複数の第２の抵抗体の抵抗値を取得すること、
   前記取得した複数の抵抗体の抵抗値に基づいて、前記複数の第２の抵抗体の抵抗値ばらつきが許容範囲内か否かを判断すること
   前記抵抗値ばらつきが許容範囲内でない場合、前記複数の第１の抵抗体を前記第１の光のスキャン方向と逆方向から第２の光でスキャンすること
   を具備してなることを特徴とする半導体装置の製造方法。
2. 半導体ウエハ内に設けられた２以上の行および２以上の列でもってマトリクス状に配置された複数の抵抗体と、前記複数の抵抗体を直列に接続するための接続構造を備えた抵抗体パターンに対して、
   前記複数の抵抗体を第１の光によりスキャンすることにより、前記抵抗体パターンを加熱すること、
   前記複数の抵抗体を前記第１の光のスキャン方向と異なる方向から第２の光によりスキャンすることで前記抵抗体パターンをさらに加熱すること
   を具備してなることを特徴とする半導体装置の製造方法。
3. チップ領域内に設けられた複数の第１の抵抗体の抵抗値ばらつきを評価するために使用される評価パターンを含む半導体ウエハを用意すること、前記評価パターンは、前記半導体ウエハのダイシング領域に設けられ、２以上の行および２以上の列でもってマトリクス状に配置された複数の第２の抵抗体と、前記ダイシング領域内に設けられ、前記複数の第２の抵抗体を直列に接続するための接続構造とを具備すること、
   前記評価パターンを用いて、前記複数の第１の抵抗体の抵抗値ばらつきを評価すること を具備してなり、
   前記抵抗値ばらつきを評価することは、
   前記複数の第２の抵抗体を第１の条件で第１の光によりスキャンすることにより、前記評価パターンを加熱すること、
   前記加熱された評価パターンの複数の第２の抵抗体の抵抗値を取得すること、
   前記取得した複数の抵抗体の抵抗値に基づいて、前記複数の第２の抵抗体の抵抗値ばらつきが許容範囲内か否かを判断すること
   を具備してなることを特徴とする半導体装置の製造方法。
4. 前記抵抗値ばらつきが許容範囲内でない場合、前記複数の第２の抵抗体を第２の条件で第２の光によりスキャンすることにより、前記評価パターンを加熱したら、前記抵抗値ばらつきが小さくなるように、前記取得した複数の抵抗体の抵抗値に基づいて、前記第２の条件を求めることをさらに具備してなることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 半導体基板と、
   前記半導体基板上に設けられた回路と、
   前記半導体基板上に設けられ、複数の抵抗体の抵抗値ばらつきを評価するために使用される評価パターンであって、２以上の行および２以上の列でもってマトリクス状に配置された複数の抵抗体と、前記複数の抵抗体を直列に接続するための接続構造とを具備してなる前記評価パターンと
   を具備してなることを特徴とする半導体装置。

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