KR100928664B1 - 낸드 플래시 메모리 소자의 제조 방법 - Google Patents

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Abstract

비정질 물질을 상변화시켜 획득된 채널층을 포함하는 낸드 메모리 소자의 제조 방법에 관한 것으로서, 스트링 구조물에 포함된 선택 트랜지스터와 인접되는 기판 표면을 노출시키는 바 형상의 개구부를 갖는 절연막 패턴을 형성한 후 개구부 내에 상기 단결정 물질을 포함하는 시드막를 형성한다. 이후, 상기 절연막 패턴과 상기 시드막 상에 비정질 물질을 포함하는 비정질 박막을 연속적으로 형성한다. 상기 시드막을 시드로하여 연속적으로 상기 비정질 박막을 상변화시킨다. 그 결과 단결정 박막을 포함하는 채널층을 포함하는 낸드 플래시 메모리 소자가 형성된다.

Description

낸드 플래시 메모리 소자의 제조 방법{Method of manufacturing NAND Flash memory device}
도 1은 종래의 방법에 따라 제조한 단결정 실리콘 박막을 포함하는 반도체 장치를 개략적으로 나타내는 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예 1에 따른 낸드 플래시 메모리 소자의 제조 방법을 나타내는 개략적인 단면도들이다.
도 3a 내지 도 3d는 도 2a 내지 도 2d 각각에 대응되는 개략적인 평면도들이다.
도 4a 내지 4c는 본 발명의 실시예 2에 따른 스택 구조의 낸드 플래시 메모리 소자의 제조 방법을 나타내는 개략적인 단면도들이다.
도 5는 본 발명의 단결정 실리콘 채널층의 형성시 시드의 형성간격에 따른 채널층의 결정성을 나타내는 SEM 사진이다.
* 도면의 주요부분에 대한 부호의 설명 *
120 : 단결정 기판 122 : 스트링 구조물
124 : 절연막 패턴 126 : 개구부
128 : 시드막 130 : 비정질 박막
140 : 채널층
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 비정질 물질을 변태(transformation)시켜 획득하는 단결정 물질층을 포함하는 낸드 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 결정 구조에 따라 물질은 단결정(single crystal), 다결정(poly crystal) 및 비정질(amorphous)로 분류할 수 있다. 상기 단결정은 하나의 결정 구조로 이루어지고, 상기 다결정은 다수개의 결정 구조로 이루어지고, 상기 비정질은 물질 내부가 결정이 아닌 불규칙한 원자 배열로 이루어진다. 상기 다결정은 다수개의 결정 구조로 이루어지기 때문에 많은 결정 입계(grain boundary)를 갖는다. 그리고, 상기 결정 입계가 많을 경우 전자 또는 정공(hole)과 같은 캐리어의 이동과 제어 등을 방해한다.
따라서, 스택 구조의 박막 트랜지스터(thin film transistor : TFT) 등을 포함하는 반도체 소자, 낸드 플래시 메모리 소자 또는 에스오씨(SOC : system on chip) 등의 제조에서는 액티브 영으로 형성하기 위한 채널층으로서 단결정 실리콘 박막을 주로 선택한다. 특히, 상기 단결정 실리콘 박막은, 상기 캐리어의 이동과 제어 등을 향상시키기 위하여, 조밀하면서 동시에 큰 크기를 갖는 단결정 영역인 그레인(grain)들로 이루어져야 한다.
상기 단결정 실리콘 박막은 주로 절연막 상에 비정질 실리콘 박막을 형성한 후, 상기 비정질 실리콘 박막을 열처리하여 획득한다. 상기 단결정 실리콘 박막을 형성하는 방법에 대한 예들은 대한민국 공개특허 2002-91896호, 대한민국 공개특허 2004-98108호, 일본 공개특허 2001-308008호, 일본 공개특허 2002-359159호, 미국 특허 5,972,105호 등에 개시되어 있다.
이러한 방법은 조밀하면서 동시에 큰 크기를 갖는 그레인들로 이루어지는 단결정 실리콘 박막을 획득하기 용이하다. 그러나, 상기 방법은 단결정 시드를 형성하기 위한 1차 열처리를 실시할 때 포토레지스트 패턴을 사용하고, 두 차례에 걸쳐 레이저를 사용하기 때문에 다소 복잡한 공정을 진행해야하는 단점을 갖는다.
이에, 본 출원인은 단결정 실리콘을 포함하는 시드막 상에 비정질 실리콘 박막을 형성한 후, 상기 비정질 실리콘 박막에 수 차례의 레이저 빔을 조사함으로서 상기 비정질 실리콘 박막을 단결정 실리콘 박막으로 형성하는 방법을 발명하여 2005년 3월 18일자에 특허 출원 제2005-22509호로 대한민국 특허청에 특허 출원한 바 있다.
상기 방법은 조밀하면서 동시에 큰 크기를 갖는 그레인들로 이루어지는 단결정 실리콘 박막을 간단한 공정을 수행하여 획득할 수 있다. 그러나, 상기 방법은 도 1에 개시된 바와 같이 DRAM과 반도체 소자의 채널층으로 사용되는 단결정 실리콘 박막(32)을 형성하기 위한 방법이 개시되어 있을 뿐 낸드 플래시 메모리 소자의 채널층 적용에 대해서는 전혀 언급되어 있지 않다. 또한, 상기 방법에는 1개의 시드막(28)으로부터 충분한 확장이 가능한 단결정 실리콘 박막(32)을 형성할 수 있다고 기재되어 있을 뿐 비정질 실리콘 박막이 시드막(28)으로부터 약 4 내지 5㎛이상 의 길이를 가질 경우 균일한 특성을 갖는 단결정 실리콘박막(32)이 형성되지 않는다는 문제점은 언급되지 않았다.
본 발명의 목적은 단위 스트링마다 형성된 시드막을 이용하여 균일한 단결정성을 갖는 채널층을 포함하는 낸드 플래시 메모리 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따른 낸드 플래시 메모리 소자의 제조 방법에 있어서, 먼저 선택 트랜지스터, 메모리 셀들을 포함하는 스트링 구조물이 형성된 기판 상에 상기 선택 트랜지스터와 인접되는 기판 표면을 노출시키는 바(Bar)형상의 개구부를 갖는 절연막 패턴을 형성한다. 이후, 상기 개구부 내에 상기 단결정 물질을 포함하는 시드막를 형성한다. 이후, 상기 절연막 패턴과 상기 시드막 상에 비정질 물질을 포함하는 비정질 박막을 연속적으로 형성한다. 상기 시드막을 시드로 하여 상기 비정질 박막을 단결정 박막으로 연속적으로 상변화시킨다. 그 결과 상기 단결정 박막을 포함하는 채널층이 적용되는 낸드 플래시 메모리 소자가 형성된다.
본 실시예에서 상기 채널층은 단결정 박막을 포함하며, 이를 형성하기 위해서는 먼저 상기 시드막 중첩되는 비정질 박막의 제1 부분을 상변화(phase transition)시킨다. 상기 비정질 박막의 제1 부분이 상변화가 일어날 때 상기 시드막의 단결정 물질이 시드로 작용하여 상기 비정질 박막의 제1 부분을 단결정으로 변태(transformation)시켜 상기 비정질 박막의 제1 부분을 제1 단결정 박막으로 형성한다. 이후, 상기 제1 단결정 박막의 측면과 접하는 상기 비정질 박막의 제2 부분을 상변화시킨다. 상기 비정질 박막의 제2 부분이 상변화가 일어날 때 상기 제1 단결정 박막의 단결정 물질이 시드로 작용하여 상기 비정질 박막의 제2 부분의 결정 구조를 단결정으로 변태시켜 상기 비정질 박막의 제2 부분을 제2 단결정 박막으로 형성할 수 있다. 즉, 상기 단결정 박막은 제1 단결정 박막 및 제2 단결정 박막을 포함한다.
상기 목적들을 달성하기 위한 본 발명의 바람직한 다른 실시예에 따른 낸드 플래시 메모리 소자의 제조 방법에 있어서, 스트링 선택 트랜지스터, 메모리 셀들 및 그라운드 선택 트랜지스터를 포함하는 제1 스트링 구조물이 형성되고, 공통 소스라인이 형성영역을 포함하는 단결정 실리콘 기판을 마련한다. 이어서, 상기 기판 상에 상기 기판의 공통 소스라인 형성영역을 노출시키는 바(Bar)형상의 개구부를 갖는 제1 절연막 패턴을 형성한다. 이어서, 상기 개구부 내에 상기 단결정 물질을 포함하는 제1 시드막를 형성한다. 이어서, 상기 제1 절연막 패턴과 상기 제1 시드막 상에 제1 비정질 실리콘 박막을 연속적으로 형성한다. 이어서, 상기 제1 시드막을 시드로 하여 상기 비정질 박막을 단결정 박막으로 연속적으로 상변화시킴으로서 상기 단결정 박막을 포함하는 제1 채널층을을 형성한다. 이후, 상기 개구부에 존재하는 제1 시드막을 제거한 후 상기 제1 시드막이 제거된 개구부에 내에 도전성 물질을 포함하는 공통 소스 라인을 형성한다. 그 결과 상기 채널층을 갖는 낸드 플래시 메모리 소자가 형성된다.
본 발명에서는 낸드 플래시 메모리에 적용되는 채널층을 형성하기 위해 상기 비정질 박막을 상변화시켜 상기 단결정 박막으로 형성한다. 특히, 상기 비정질 박막을 상변화시킬 때 앞서 공통 소스라인의 형성영역에 형성된 1개의 시드막과 측면이 접하는 영역에 형성된 단결정 박막을 시드로 사용한다. 그러므로, 낸드 플래시 메모리의 단위 스트링 당 1개의 시드를 이용하여 우수한 단 결정성을 갖는 채널층을 용이하게 형성할 수 있다. 또한, 단위 스트링 당 적용되는 시드의 간격이 약 5㎛이하로 배치된 개의 상기 시드막을 사용하기 때문에 낸드 플래시 메모리 소자의 제조에 용이하게 적용될 수 있다.
이하, 본 발명의 바람직한 실시예들을 첨부하는 도면들을 참조하여 상세히 설명한다.
실시예 1
도 2a 내지 도 2d는 본 발명의 실시예 1에 따른 낸드 플래시 메모리 소자의 제조 방법을 나타내는 개략적인 단면도들이고, 도 3a 내지 도 3d는 도 2a 내지 도 2d 각각에 대응되는 개략적인 평면도들이다.
도 2a 및 도 3a를 참조하면, 단결정 물질을 포함하는 단결정 기판(120)을 준비한다. 상기 단결정 물질의 예로서는 실리콘 단결정 물질, 게르마늄 단결정 물질 등을 들 수 있다. 그러므로, 상기 단결정 기판(120)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등을 들 수 있다. 또한, 상기 단결정 기판(120)의 예로서는 상변화를 통한 결정 구조의 변태로서 비 정질 박막으로부터 획득하는 단결정 박막을 들 수도 있다. 특히, 본 실시예에서는 상기 기판으로 단결정 실리콘 기판을 준비하는 것이 바람직하다. 또한, 상기 단결정 기판은 스트링 선택 트랜지스터 영역(A), 메모리 셀 영역(B) 그라운드 선택 트랜지스터 영역(C) 및 공통 소스라인 영역(D)을 포함한다.
이어서, 상기 기판(120) 상에 선택 트랜지스터 및 메모리 셀들을 포함하는 스트링 구조물을 형성한다. 상기 스트링 구조물은 낸드 플래시 메모리 소자를 구성하는 단위 스트링에 해당하고, 상기 선택 트랜지스터는 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터를 포함한다. 상기 스트링 구조물의 예로서는 비트라인 콘택(도시 안됨), 스트링 선택 트랜지스터(SSL), 메모리 셀들(W/L0-31) 및 그라운드 선택 트랜지스터(GSL), 공통 소스라인 등을 들 수 있다. 여기서, 상기 선택 트랜지스터들은 게이트 산화막 및 게이트 전극이 적층된 구조를 갖고, 상기 메모리 셀들은 터널 절연막, 플로팅 게이트, 유전막, 컨트롤 게이트가 적층된 구조를 가질 수 있다. 아울러, 본 실시예의 상기 스트링 구조물(122)은 낸드 플래시 메모리 장치의 설계에 근거하여 다양한 부재들을 더 포함할 수 있다.
그리고, 상기 기판 상에 상기 스트링 구조물(122)을 덮는 절연막을 형성한다. 상기 절연막은 BPSG, PSG, USG, SOG, FOX, PE-TEOS, 또는 HDP-CVD 산화물 등과 같은 실리콘 산화물을 사용하여 형성할 수 있다.
계속해서, 상기 절연막에 상기 기판(120)의 표면을 노출시키는 개구부(126)를 형성한다. 그 결과 상기 절연막은 절연막 패턴(124)으로 형성된다. 상기 개구부 는 공통 소스라인 영역에 해당하는 기판(120)의 표면을 노출시키는 것이 바람직하다. 일 예로서, 상기 개구부는 포토레지스트 패턴을 식각 마스크로 사용하여 상기 절연막을 식각하여 형성할 수 있다. 다른 예로서, 절연막에 형성된 공통 소스라인을 제거하여 각하여 형성할 수 있다.
특히, 본 실시예에서 상기 개구부(126)는 단결정 기판(120)을 기준으로 1개를 형성하는 것이 바람직하다. 즉, 낸드 플래시 메모리 소자의 단위 스트링 당 1개씩 형성하는 것이 바람직하다.
또한, 상기 개구부(126)는 상기 단위 스트링 당 약 3 내지 5㎛의 간격으로 이격되도록 형성하는 것이 바람직하고, 약 3 내지 4.5㎛의 간격으로 이격되도록 형성하는 것이 보다 바람직하다.
이어서, 상기 개구부(126)에 시드막(128)을 형성한다. 본 실시예에서 상기 스드막은 단위 스트링 당 1 개씩 형성된다. 상기 시드막(128)은 선택적 에피택시얼 성장(selective epitaxial growth : SEG)을 수행하여 형성하는 것이 바람직하다. 상기 선택적 에피택시얼 성장의 예로서는 액상 에피택시(liquid phase epitaxy), 기상 에피택시(vapor phase epitaxy), 분자선 에피택시(molecular beam epitaxy) 등을 들 수 있다.
특히, 본 실시예에서는 상기 선택적 에피택시얼 성장으로서 기상 에피택시를 수행하는 것이 바람직하다. 이와 같이, 상기 선택적 에피택시얼 성장을 수행함으로서 상기 개구부(126)에 의해 노출된 상기 단결정 기판(120)의 표면으로부터 상기 단결정 기판(120)과 결정 구조가 동일한 시드막(128)이 형성된다. 본 실시예에서는 상기 단결정 기판(120)으로서 실리콘 기판을 사용하기 때문에 상기 시드막(128)은 단결정 실리콘 물질을 포함한다. 또한, 상기 시드막은 약 3 내지 5㎛의 간격으로 이격 되도록 형성된다.
특히, 상기 시드막(128)은 상기 개구부(126)의 입구까지 형성되도록 조절하는 것이 바람직하다. 만약, 상기 시드막(128)이 상기 개구부(126)의 입구 주변의 상기 제1 절연막 패턴(124) 표면까지 형성될 경우에는 상기 개구부(126)의 입구 부위가 노출될 때까지 상기 시드막(128)을 연마하는 것이 바람직하다. 상기 연마의 예로서는 화학기계적 연마를 들 수 있다.
이와 같이, 상기 개구부(126)에 상기 시드막(128)을 형성한 후, 상기 제1 절연막 패턴(124)과 상기 시드막(128) 상에 비정질 물질을 포함하는 비정질 박막(130)을 연속적으로 형성한다. 본 실시예에서는 상기 단결정 기판(120)로서 실리콘 기판을 사용하기 때문에 상기 비정질 박막(130)의 경우에는 비정질 실리콘 박막을 포함하는 것이 바람직하다. 다른 실시예로서, 상기 단결정 기판(120)이 게르마늄 기판일 경우에는 상기 비정질 박막(130)은 비정질 게르마늄 박막을 포함할 수 있고, 상기 단결정 기판(120)이 실리콘-게르마늄 기판일 경우에는 상기 비정질 박막(130)은 비정질 실리콘-게르마늄 박막을 포함할 수 있다.
그리고, 상기 비정질 박막(130)은 주로 화학기상증착 공정을 수행하여 형성한다. 아울러, 본 실시예에서는 상기 비정질 박막(130)의 두께를 제한하지는 않지만, 가능한 얇게 형성하는 것이 바람직하다.
도 2b 및 도 3b를 참조하면, 상기 비정질 박막(130)의 제1 부분을 상변 화(phase transition)시킨다. 상기 비정질 박막(130)의 제1 부분은 상기 시드막(128)이 중첩되는 부분을 포함한다. 이는 상기 비정질 박막(130)의 상변화가 이루어질 때 상기 시드막(128)의 단결정 물질을 시드로 사용하기 위함이다. 그리고, 상기 상변화는 고상의 상기 비정질 박막(130)을 액상으로 변화시키는 것이다. 그러므로, 상기 상변화는 고상의 상기 비정질 박막(130)을 용융(melting)시킴에 의해 달성된다.
만약, 퍼니스 등을 사용한 열처리를 수행하여 상기 비정질 박막(130)을 용융시킬 경우에는 그 온도가 매우 높기 때문에 상기 스트링 구조물(122)에 심각한 손상을 끼칠 수 있고, 아울러 상기 제1 부분의 비정질 박막(130)을 국부적으로 용융시키는 것이 용이하지 않다. 따라서, 본 실시예에서는 레이저 빔을 조사하여 상기 제1 부분의 비정질 박막(130)을 용융시키는 것이 바람직하다.
이와 같이, 상기 레이저 빔의 조사에 의한 상기 제1 부분의 비정질 박막(130)의 상변화가 일어날 때 상기 시드막(128)의 단결정 물질이 시드로 작용하여 상기 제1 부분의 비정질 박막(130)의 결정 구조가 단결정으로 변태된다. 특히, 상기 제1 부분의 비정질 박막(130)의 변태는 수직 및 측면 방향으로 진행된다. 또한, 상기 제1 부분의 비정질 박막(130)의 상변화 및 결정 구조의 변태는 수 나노초(ns) 동안 진행되기 때문에 상기 제1 부분의 비정질 박막(130)이 액상으로 변화하여도 상기 시드막(128)으로부터 흘러내리는 상황은 발생하지 않는다.
그리고, 상기 제1 부분의 비정질 박막(130) 전체(두께 기준)를 용융시킬 수 있는 에너지로 조사하는 것이 바람직하다. 이는, 상기 제1 부분의 비정질 박 막(130)의 표면에서부터 상기 시드막(128)의 계면까지 액상으로 변화시켜야 하기 때문이다. 이 경우, 상기 레이저 빔이 갖는 에너지는 상기 비정질 실리콘 박막의 두께에 따라 달리한다. 그러므로, 상기 레이저 빔의 에너지에 대한 범위는 제한적이지 않다. 그렇지만, 본 실시예에서와 같이, 상기 비정질 박막(130)을 비정질 실리콘 박막으로 형성할 경우에는 상기 레이저 빔은 약 1,410℃ 이상의 온도를 조성하는 에너지를 갖도록 조절하는 것이 바람직하다. 이는, 상기 비정질 실리콘 박막의 용융점이 일반적으로 약 1,410℃ 이기 때문이다.
또한, 상기 레이저 빔의 조사에 의해 상기 제1 부분의 비정질 실리콘 박막(130)은 상변화가 일어나지만, 흡수 계수(absorption coefficient)의 차이로 인하여 상기 시드막(128)은 거의 영향을 받지 않는다.
그리고, 상기 제1 부분의 비정질 박막(130)을 상변화시킬 때 상기 단결정 기판(120)을 가열하는 것이 바람직하다. 상기 단결정 기판(120)의 가열은 상기 제1 부분의 비정질 박막(130)을 상변화시킬 때 상기 제1 부분의 비정질 박막(130)에서의 온도 구배를 감소시켜 더욱 큰 그레인들을 갖는 단결정 박막을 용이하게 형성하기 위함이다. 만약, 상기 단결정 기판(120)의 가열 온도가 약 200℃ 미만일 경우 그레인들의 크기를 확장시키는데 한계를 갖기 때문에 바람직하지 않고, 상기 가열 온도가 약 600℃를 초과할 경우 상기 가열을 위한 부재를 마련하는 것이 용이하지 않기 때문에 바람직하지 않다. 따라서, 상기 단결정 기판(120)의 가열 온도는 약 200 내지 600℃인 것이 바람직하고, 약 350 내지 450℃인 것이 더욱 바람직하다.
언급한 바와 같이, 상기 제1 부분의 비정질 박막(130)을 상변화시킴으로서 상기 비정질 실리콘 박막(130)의 제1 부분이 상변화가 일어날 때 상기 시드막(128)의 단결정 물질이 시드로 작용하여 상기 비정질 박막(130)의 제1 부분의 결정 구조가 단결정으로 변태된다. 따라서, 상기 비정질 박막(130)의 상기 제1 부분은 상기 단결정 물질을 포함하는 제1 단결정 박막(132a)으로 형성된다. 특히, 본 실시예에서는 상기 시드막(128)이 단결정 실리콘 물질을 포함하고, 상기 비정질 박막(130)이 비정질 실리콘 박막으로 이루어지기 때문에 상기 제1 단결정 박막(132a)은 단결정 실리콘 박막을 포함하는 것이 바람직하다.
그리고, 본 실시예에서는 상기 비정질 박막(130)의 상기 제1 부분은 상변화가 수 나노초 동안 이루어지기 때문에 상기 상변화를 수행하여 형성되는 상기 제1 단결정 박막(132a)에 결함이 거의 발생하지 않는다. 또한, 단결정 물질을 포함하는 상기 시드막(130)을 시드로 사용하기 때문에 상기 제1 단결정 박막(132a)의 그레인들의 크기를 용이하게 확장시킬 수 있다.
이와 같이, 본 실시예에서는 상기 시드막(128)을 시드로 사용하고, 상기 비정질 박막(130)의 상기 제1 부분을 상변화시킴으로서 조밀하면서 동시에 큰 크기를 갖는 그레인들로 이루어진 제1 단결정 박막(132a)을 용이하게 형성할 수 있다.
도 2c 및 도 3c를 참조하면, 상기 제1 단결정 박막(132a)의 측면과 접하는 비정질 박막(130)의 상기 제2 부분을 상변화시킨다. 상기 비정질 박막(130)의 상기 제1 부분의 상변화는 상기 단결정 박막(132a)을 시드로 사용하는 것과 상기 제2 부분의 표면적이 상기 제1 부분의 표면적보다 좁은 것을 제외하고는 도 2b 및 도 3b에서 설명한 바와 동일하다.
여기서, 상기 제2 부분의 표면적이 상기 제1 부분의 표면적보다 좁은 것은 상기 제2 부분의 비정질 박막(130)을 상변화시켜 결정 구조를 변태시킬 때 상기 제1 부분에 형성된 단결정 박막(132a)을 시드로 사용해야 하기 때문이다. 그리고, 본 실시예에서와 같이, 상기 레이저 빔을 사용하여 상기 상변화를 수행할 경우에는 상기 레이저 빔을 상기 제1 부분으로부터 상기 제2 부분으로 이동시킴으로서 상기 제2 부분의 비정질 박막(130)을 용이하게 상변화시킬 수 있다. 또한, 상기 제1 부분으로부터 상기 제2 부분으로 상기 레이저 빔을 이동시키기 때문에 상기 제1 부분과 제2 부분은 반드시 구분되는 부분이 아니라 서로 중복되는 부분을 포함하는 것이 바람직하다.
이와 같이, 상기 비정질 박막(130)의 제2 부분을 상변화시킬 때 상기 제1 부분에 해당하는 제1 단결정 박막(132a)이 시드로 작용함으로서 상기 비정질 박막(130)의 제2 부분의 결정 구조는 단결정으로 변태된다. 따라서, 상기 제1 비정질 박막(130)의 제2 부분은 상기 단결정 물질을 포함하는 제2 단결정 박막(132b)으로 형성된다. 그리고, 본 실시예에서는 상기 제1 단결정 박막(132a)으로서 단결정 실리콘 박막을 형성하기 때문에 상기 제2 단결정 박막(132b)도 단결정 실리콘 박막으로 형성되는 것이 바람직하다.
계속해서, 도 2d 및 도 3d를 참조하면, 상기 제2 단결정 박막(132b)의 측면과 접하는 비정질 박막(130)의 제3 부분 내지 제n-1(n은 자연수) 부분의 비정질 박막(130)으로부터 형성하는 제n-1 단결정 박막(도시되지 않음)과 접하는 제n 부분의 비정질 박막(32n)을 상변화시킨다.
여기서, 상기 제3 부분의 표면적은 상기 제2 부분의 표면적보다 좁고, 상기 제n 부분의 표면적은 상기 제n-1 부분의 표면적보다 좁다. 이는, 언급한 바와 같이, 앞서 형성한 단결정 박막을 시드로 사용해야 하기 때문이다. 아울러, 상기 레이저 빔을 사용하여 상기 상변화를 수행할 경우에는 상기 레이저 빔을 계속적으로 이동시키는 것이 바람직하다. 여기서, 상기 레이저 빔의 이동에 대한 속도는 제한적이지는 않지만, 상기 비정질 박막(130)을 충분하게 용융시킬 수 있는 정도의 시간으로 제한되는 속도이면 충분하다.
이와 같이, 상기 비정질 박막(130)의 제3 부분을 상변화시킬 때 상기 제2 부분에 해당하는 제2 단결정 박막(132b)이 시드로 작용함으로서 상기 제1 비정질 박막(130)의 제3 부분의 결정 구조는 단결정으로 변태된다. 따라서, 상기 비정질 박막(130)의 제3 부분은 상기 단결정 물질을 포함하는 제3 단결정 박막(도시되지 않음)으로 형성된다. 계속해서, 상기 제n 부분의 비정질 박막(130)을 상변화시킬 때 상기 제n-1 단결정 박막이 시드로 작용함으로서 상기 제n 부분의 비정질 박막(130)의 결정 구조는 단결정으로 변태된다. 따라서, 상기 제n 부분의 비정질 박막(130)은 상기 단결정 물질을 포함하는 제n 단결정 박막(132n)으로 형성된다.
본 실시예에서는 상기 제1 시드막(128)과 절연막 패턴(124) 상에 형성된 비정질 박막(130)을 단결정 박막으로 순차적으로 상변화시키고, 앞서 형성한 단결정 박막을 시드로 사용하여 그 결정 구조를 단결정으로 변태시킴으로서 상기 제1 단결정 박막(132a) 내지 상기 제n 단결정 박막(132n)을 포함하는 단결정 채널층(140)을 형성할 수 있다. 본 실시예에서는 스트링 구조물과 이웃하는 스트링 구조물의 간격 이 약 3 내지 5㎛으로 이격된 낸드 플래시 메모리 소자의 단결정 채널층을 용이하게 제조할 수 있다.
이후, 도면에 도시하지 않았지만, 상기 개구부(126)에 존재하는 시드막(128)을 제거한 후 상기 시드막이 제거된 개구부에 내에 도전성 물질을 매몰하여 공통 소스라인을 형성할 수 있다. 따라서, 본 실시예에 따른 채널층(140) 형성방법은 낸드 플래시 메모리 소자에 필요한 채널층의 형성에 적극적으로 응용될 수 있다.
실시예 2
도 4a 내지 4c는 본 발명의 실시예 2에 따른 스택 구조의 낸드 플래시 메모리 소자의 제조 방법을 나타내는 개략적인 단면도들이다. 그리고, 본 실시예에서 실시예 1과 동일한 참조 부호는 동일한 부재를 나타낸다.
도 4a를 참조하면, 선택 트랜지스터, 메모리 셀들을 포함하는 제1 스트링 구조물들이 형성된 단결정 실리콘 기판(120)을 마련한다. 상기 선택 트랜지스터는 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터를 포함한다. 상기 단결정 실리콘 기판(120)은 스트링 선택 트랜지스터 영역(A), 메모리 셀 영역(B) 그라운드 선택 트랜지스터 영역(C) 및 공통 소스라인 영역(D)을 포함한다. 이어서, 실시예 1과 동일한 방법에 의해 실리콘 기판(120) 상에 제1 채널층(140)을 형성한다. 특히, 상기 제1 채널층(140)은 실시예 1의 상기 제1 단결정 박막(132a) 내지 상기 제n 단결정 박막(132n)을 포함한다.
이어서, 상기 제1 채널층(140)에 식각마스크(도시 안됨)를 형성한 후 식각마 스크에 노출된 제1 채널층(140)을 선택적으로 식각하여 상기 시드막(미도시)의 표면을 노출시킨다. 이후, 노출된 시드막을 습식식각 공정을 수행하여 제거한다. 이때, 상기 습식식각 공정은 상기 공통 소스라인 형성영역에 해당하는 단결정 기판(120)의 표면이 노출될 때까지 수행하는 것이 바람직하다.
도 4b를 참조하면, 상기 시드막이 제거된 바 형상의 제1 개구부(126) 내에 공통 소스라인(CSL)을 형성한다. 일 예로서, 상기 공통 소스라인(CSL)은 상기 제1 개구부(126)에 도전성 물질을 매몰시켜 형성하되, 상기 제1 개구부의 입구가 노출되도록 형성하는 것이 바람직하다. 상기 도전성 물질의 예로서는 폴리실리콘, 텅스텐 및 알루미늄 등을 들 수 있다.
이후, 공통 소스라인(CSL)이 형성된 제1 개구부(126) 내에 비정질 물질을 매몰시킨 이후에 상기 비정질 물질을 단결정 물질로 상변화 시킨다. 또한, 상기 공통 소스라인(CSL)과 상기 단결정 물질 사이에는 실리콘 산화물과 같은 절연물질이 더 개재될 수 있다.
도 4c를 참조하면, 상기 제1 채널층(140) 상에 제2 스트링 구조물(142)들을 형성한다. 상기 제2 스트링 구조물들(142)의 경우에도 실시예 1의 상기 제1 스트링 구조물들(122)과 마찬가지로 낸드 플래시 메모리 소자의 설계에 근거하여 다양한 부재들을 형성할 수 있고, 주로 스트링 선택 트랜지스터(SSL), 메모리 셀(W/L0-31)들 및 그라운드 선택 트랜지스터(GSL) 등을 포함한다.
그리고, 제2 스트링 구조물들(142)이 형성된 제1 채널층(140) 상에 실시예 1 의 제1 절연막 패턴(124), 개구부(126) 및 제1 시드막(미도시)과 동일한 제2 절연막 패턴(144), 개구부(146) 및 제2 시드막(미도시)을 형성한다. 계속해서, 상기 제2 절연막 패턴(144)과 제2 시드막(미도시) 상에 실시예 1의 제1 비정질 박막(130)과 동일한 제2 비정질 박막(미도시)을 형성한다. 이어서, 실시예 1의 제1 채널층(140)을 형성하는 방법과 동일한 방법에 의해 상기 제2 채널층(150)을 형성할 수 있고, 공통 소스라인(CSL) 또한 상술한 방법으로 형성할 수 있다.
계속해서, 상기 제2 채널층(150) 상부에도 실시예 1의 제1 채널층(140)과 동일한 제j(j는 자연수) 채널층(160), 실시예 1의 제1 스트링 구조물(122) 유사한 제r(r은 자연수) 스트링 구조물(162), 실시예 1의 제1 절연막 패턴(124)과 동일한 제p(p는 자연수) 절연막 패턴(164), 실시예 1의 제1 시드막(128)과 동일한 제m(m은 자연수) 시드막(미도시) 및 제j+1 채널층(170)을 반복적으로 형성할 수 있다. 이와 같이, 본 실시예에 의하면 상기 채널층을 반복하여 적층할 수 있기 때문에 보다 고 집적화된 스택 구조의 낸드 플래시 메모리 소자를 구현할 수 있다.
시드막의 간격에 따른 채널층 결정성 평가
단결정 실리콘 기판 상에 바 형상의 개구부 3개를 포함하는 절연막 패턴을 형성한 후 상기 3개의 개부구 내에 단결정 시드를 형성하였다. 상기 3개의 단결정 시드는 약 4㎛이하의 간격으로 이격되어 배치된다. 이어서, 상기 3개의 시드가 형성된 절연막 패턴 상에 균일한 두께를 갖는 비정질 실리콘막을 형성한 후 상기 실시예 1과 동일한 방법으로 레이저 빔을 조사하여 상기 비정질 실리콘막을 채널층으 로 형성하기 위한 상변화 공정을 수행하였다. 그 결과가 도 5에 개시되어 있다.
도 5는 본 발명의 단결정 실리콘 채널층의 형성시 시드의 형성간격에 따른 채널층의 결정성을 나타내는 SEM 사진이다.
도 5를 참조하면, 상기 시드가 약 4㎛이하의 간격으로 배치된 상태에서 레이저를 이용한 상변화 공정을 수행할 경우에는 형성되는 실리콘 채널층은 균일한 단결정성을 갖는 것을 확인할 수 있었다. 이에 반해, 상기 3번째 시드로부터 상변화가 이루져 형성된 실리콘 채널층은 상기 시드로부터 약 4㎛의 거리까지 균일한 단결정성을 갖고, 그 이후로부터 단결정이 아닌 다 결정성을 가지는 것을 알 수 있었다. 즉, 상기 스택구조를 갖는 낸드 메모리 소자의 채널층을 형성하기 위해서는 상기 단위 스트링 당 1개씩 형성되는 시드가 약 4㎛이하의 간격으로 배치된 상태에서 상변화 공정을 수행해야 하는 것을 알 수 있다.
이와 같이, 본 발명에 의하면 스택 구조를 갖는 낸드 플래시 메모리 소자의 채널층을 단위 스트링 당 1개 씩 존재하는 시드를 이용하여 간단한 공정을 수행하여 조밀하면서 동시에 큰 크기를 갖는 그레인들로 이루어진 단결정 박막을 형성할 수 있다.
또한, 상술한 낸드 메모리 소자의 형성 방법은 상기 단위 스트링 당 1개씩 존재하는 바 형상의 시드가 약 3 내지 5㎛의 간격으로 존재하기 때문에 상기 시드를 이용하면 비정질 실리콘 박막을 결정 입계의 생성이 감소되고, 균일한 단결정 성을 갖는 채널층으로 연속적으로 형성할 수 있다. 따라서, 본 발명은 스택 구조를 갖는 낸드 플래시 소자에 필요한 채널막의 형성에 적극적으로 응용할 수 있기 때문에 고집적화를 요구하는 최근의 반도체 장치의 제조에 따른 신뢰도의 향상을 기대할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 선택 트랜지스터 및 메모리 셀들을 포함하는 스트링 구조물이 형성된 기판 상에 상기 선택 트랜지스터와 인접되는 기판 표면을 노출시키는 바(Bar)형상의 개구부를 갖는 절연막 패턴을 형성하는 단계;
    상기 개구부 내에 단결정 물질을 포함하는 시드막을 형성하는 단계;
    상기 절연막 패턴과 상기 시드막 상에 비정질 물질을 포함하는 비정질 박막을 연속적으로 형성하는 단계; 및
    상기 시드막을 시드로 하여 상기 비정질 박막을 단결정 박막으로 연속적으로 상변화시킴으로서 상기 단결정 박막을 포함하는 채널층을 수득하는 단계를 포함하되,
    상기 채널층은
    상기 시드막 중첩되는 비정질 박막의 제1 부분을 상변화(phase transition)시키는 단계;
    상기 비정질 박막의 제1 부분이 상변화가 일어날 때 상기 시드막의 단결정 물질이 시드로 작용하여 상기 비정질 박막의 제1 부분을 단결정으로 변태(transformation)시켜 상기 비정질 박막의 제1 부분을 제1 단결정 박막으로 형성하는 단계;
    상기 제1 단결정 박막의 측면과 접하는 상기 비정질 박막의 제2 부분을 상변화시키는 단계; 및
    상기 비정질 박막의 제2 부분이 상변화가 일어날 때 상기 제1 단결정 박막의 단결정 물질이 시드로 작용하여 상기 비정질 박막의 제2 부분의 결정 구조를 단결정으로 변태시켜 상기 비정질 박막의 제2 부분을 제2 단결정 박막으로 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 낸드 메모리 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 기판은 단결정 구조를 갖고, 실리콘 기판, 실리콘-온-인슐레이터 기판, 게르마늄 기판 및 실리콘-게르마늄 기판으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 낸드 메모리 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 시드막은 상기 기판을 시드로하여 상기 개구부에 매몰된 비정질 물질의 결정 구조를 단결정으로 변태시켜 형성하는 것을 특징으로 하는 낸드 메모리 소자의 제조 방법.
  4. 제1 항에 있어서, 상기 개구부는 낸드 플래시 메모리 소자의 단위 스트링(string) 당 1개씩 형성하는 것을 특징으로 하는 낸드 메모리 소자의 제조 방법.
  5. 제4 항에 있어서, 상기 단위 스트링 당 1개씩 형성되는 개구부는 3 내지 5㎛의 간격으로 이격되도록 형성하는 것을 특징으로 낸드 메모리 소자의 제조 방법.
  6. 제1 항에 있어서, 상기 시드막은 상기 개구부에 의해 노출된 상기 기판으로부터 에피택시얼 성장을 수행하여 형성하는 것을 특징으로 하는 낸드 메모리 소자의 제조 방법.
  7. 삭제
  8. 제1 항에 있어서, 상기 단결정 박막은 상기 비정질 박막의 제1 부분의 상변화 및 상기 비정질 박막의 제2 부분의 상변화는 상기 비정질 박막을 레이저 빔을 조사하여 용융(melting)시킴에 의해 달성되는 것을 특징으로 하는 낸드 메모리 소자의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서, 상기 제1 부분의 표면적은 상기 제2 부분의 표면적보다 넓은 것을 특징으로 하는 낸드 메모리 소자의 제조 방법.
  10. 제1 항에 있어서, 상기 제2 단결정 박막의 측면과 접하는 제n(n은 3이상의 자연수) 부분의 제1 비정질 박막을 상변화시키는 단계; 및
    상기 비정질 박막 제n 부분의 상변화가 일어날 때 n-1 단결정 박막의 단결정 물질이 시드로 작용하여 상기 비정질 박막의 제n 부분의 결정 구조를 단결정으로 변태시켜 상기 비정질 박막의 제n 부분을 상기 단결정 물질을 포함하는 제n 단결정 박막으로 형성하는 단계를 반복 수행하여 채널층을 형성하는 것을 특징으로 하는 낸드 메모리 소자의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서, 상기 개구부에 노출된 기판의 표면은 낸드 플래시 메모리 소자를 구성하는 단위 스트링의 공통 소스라인이 형성되는 영역인 것을 특징으로 하는 낸드 메모리 소자의 제조 방법.
  13. 선택 트랜지스터 및 메모리 셀들을 포함하는 제1 스트링 구조물이 형성된 단결정 기판 상에 상기 선택 트랜지스터와 인접되는 기판 표면을 노출시키는 바(Bar)형상의 개구부를 갖는 제1 절연막 패턴을 형성하는 단계;
    상기 개구부 내에 단결정 물질을 포함하는 제1 시드막를 형성하는 단계;
    상기 제1 절연막과 상기 제1 시드막 상에 제1 비정질 실리콘 박막을 연속적으로 형성하는 단계;
    상기 제1 시드막을 시드로 하여 상기 제1 비정질 실리콘 박막을 단결정 박막으로 연속적으로 상변화시킴으로서 상기 단결정 박막을 포함하는 제1 채널층을 수득하는 단계;
    상기 개구부에 존재하는 제1 시드막을 제거하는 단계; 및
    상기 제1 시드막이 제거된 개구부에 내에 도전성 물질을 포함하는 도전성 라인을 형성하는 단계를 포함하되,
    상기 제1 채널층은 상기 제1 시드막과 중첩되는 제1 비정질 실리콘 박막의 제1 부분을 상변화시키는 단계;
    상기 제1 비정질 실리콘 박막의 제1 부분이 상변화가 일어날 때 상기 시드막의 단결정 실리콘이 시드로 작용하여 상기 제1 비정질 실리콘 박막의 제1 부분을 단결정 실리콘으로 변태시켜 상기 제1 비정질 실리콘 박막의 제1 부분을 제1 단결정 실리콘 박막으로 형성하는 단계;
    상기 제1 단결정 실리콘 박막의 측면과 접하는 상기 제1 비정질 실리콘 박막의 제2 부분을 상변화시키는 단계; 및
    상기 제1 비정질 실리콘 박막의 제2 부분이 상변화가 일어날 때 상기 제1 단결정 실리콘 박막의 단결정 실리콘이 시드로 작용하여 상기 제1 비정질 실리콘 박막의 제2 부분의 결정 구조를 단결정 실리콘으로 변태시켜 상기 제1 비정질 실리콘 박막의 제2 부분을 제2 단결정 실리콘 박막으로 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 낸드 메모리 소자의 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13 항에 있어서, 상기 개구부는 상기 단결정 기판에 형성되는 낸드 메모리 소자의 단위 스트링 당 1개씩 형성되고, 상기 개구부는 3 내지 5㎛의 간격으로 이격되도록 형성되는 것을 특징으로 낸드 메모리 소자의 제조 방법.
  15. 삭제
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제13 항에 있어서, 상기 제1 비정질 실리콘 박막의 제1 부분의 상변화 및 상기 제1 비정질 실리콘 박막의 제2 부분의 상변화는 레이저 빔을 조사하여 상기 제1 비정질 실리콘 박막을 용융시킴으로서 달성되는 것을 특징으로 하는 낸드 메모리 소자의 제조 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제13 항에 있어서, 상기 제2 단결정 실리콘 박막의 측면과 접하는 상기 제1 비정질 실리콘 박막의 제n(n은 3이상의 자연수) 부분을 상변화시키는 단계; 및
    상기 제1 비정질 실리콘 박막의 제n 부위의 상변화가 일어날 때 n-1 단결정 실리콘 박막이 시드로 작용하여 상기 제1 비정질 박막의 제n 부분의 결정 구조를 단결정 실리콘으로 변태시켜 상기 제1 비정질 실리콘 박막의 제n 부분을 제n 단결정 실리콘 박막으로 형성하는 단계를 반복하는 것을 특징으로 하는 낸드 메모리 소자의 제조 방법.
  18. 제13 항에 있어서, 상기 제1 채널층 상에 선택 트랜지스터, 복수의 메모리 셀을 포함하는 제2 내지 제r(r은 3이상의 자연수) 스트링 구조물, 상기 제1 절연막 패턴과 동일한 개구부를 갖는 제2 내지 제p(p는 3이상의 자연수) 절연막 패턴, 상기 제1 시드막과 동일한 제2 내지 제m(m은 3이상의 자연수) 시드막, 상기 제1 비정질 실리콘 박막과 동일한 제2 내지 제k(k는 3이상의 자연수) 비정질 실리콘 박막 및 상기 제1 채널층과 동일한 제2 내지 제j(j는 3이상의 자연수) 채널층을 서로 반복하여 적층하는 단계를 더 포함하는 것을 특징으로 하는 낸드 메모리 소자의 제조 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5893948A (en) * 1996-04-05 1999-04-13 Xerox Corporation Method for forming single silicon crystals using nucleation sites
KR20030078075A (ko) * 2001-02-09 2003-10-04 마이크론 테크놀로지, 인크. 초박형 수직 바디 트랜지스터를 갖는 프로그래밍 가능한메모리 어드레스 및 디코드 회로
JP2004119971A (ja) * 2002-09-04 2004-04-15 Sharp Corp レーザ加工方法およびレーザ加工装置
KR20040035591A (ko) * 2001-02-09 2004-04-29 마이크론 테크놀로지, 인크. 초박형 수직 바디 트랜지스터를 갖는 인-서비스프로그램가능 논리 어레이
KR20040085310A (ko) * 2003-03-31 2004-10-08 비오이 하이디스 테크놀로지 주식회사 결정화 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5893948A (en) * 1996-04-05 1999-04-13 Xerox Corporation Method for forming single silicon crystals using nucleation sites
KR20030078075A (ko) * 2001-02-09 2003-10-04 마이크론 테크놀로지, 인크. 초박형 수직 바디 트랜지스터를 갖는 프로그래밍 가능한메모리 어드레스 및 디코드 회로
KR20040035591A (ko) * 2001-02-09 2004-04-29 마이크론 테크놀로지, 인크. 초박형 수직 바디 트랜지스터를 갖는 인-서비스프로그램가능 논리 어레이
JP2004119971A (ja) * 2002-09-04 2004-04-15 Sharp Corp レーザ加工方法およびレーザ加工装置
KR20040085310A (ko) * 2003-03-31 2004-10-08 비오이 하이디스 테크놀로지 주식회사 결정화 방법

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