KR20130023021A - 실리콘 박막의 결정화 방법 및 실리콘 ｔｆｔ 장치의 제조 방법 - Google Patents

실리콘 박막의 결정화 방법 및 실리콘 ｔｆｔ 장치의 제조 방법 Download PDF

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gate electrode
film
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도모히코 오다
다카히로 가와시마
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파나소닉 주식회사
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Abstract

실리콘 박막의 결정립의 사이즈를 균일하게 할 수 있는 실리콘 박막의 결정화 방법은, 기판(1) 상에, 제1 반사율을 가지는 제1 게이트 전극(2)을 적층하는 제2 공정과, 제1 반사율보다 작은 제2 반사율을 가지고, 또한, 제1 게이트 전극(2)의 상면적보다도 작은 상면적을 가지는 제2 게이트 전극(3)을, 제1 게이트 전극(2)의 상면 주변부를 노출시켜 제1 게이트 전극(2) 상에 적층하는 제3 공정과, 제1 게이트 전극(2)이 형성되어 있지 않은 기판(1) 상의 주변 영역, 제2 게이트 전극(3)으로부터 노출된 제1 게이트 전극(2) 상의 제1 영역, 및, 제2 게이트 전극(3)의 상면의 제2 영역을 덮으며, 게이트 절연막(4)을 적층하는 제4 공정과, 적층된 게이트 절연막(4) 상에, 비정질 실리콘 박막(5a)을 적층하는 제5 공정과, 비정질 실리콘 박막(5a)의 위쪽으로부터 레이저광을 조사함으로써, 비정질 실리콘 박막(5a)을 결정화하는 제6 공정을 포함한다.

Description

실리콘 박막의 결정화 방법 및 실리콘 ＴＦＴ 장치의 제조 방법{METHOD FOR CRYSTALLIZING SILICON THIN FILM AND METHOD FOR MANUFACTURING SILICON TFT DEVICE}
본 발명은, 보텀 게이트 구조의 실리콘 박막에 있어서, 레이저광을 이용하여 a-Si막을 결정화하는 기술에 관한 것이다.
예를 들면, 액정 표시 장치 또는 유기 EL표시 장치를 구성하는 실리콘 TFT(Thin　Film　Transistor: 박막 트랜지스터) 장치가 있다. 그 실리콘 TFT 장치의 채널부가 되는 예를 들면 실리콘으로 이루어지는 반도체층(이하, 실리콘 박막으로 기재)은, 일반적으로, 비정질(아몰퍼스) 또는 결정성의 실리콘 박막으로 구성된다. 여기서 채널부가 되는 실리콘 박막은, 아몰퍼스 실리콘과 비교하여 높은 이동도를 가지는 결정성 실리콘 박막으로 형성되는 것이 바람직하다. 그 때문에, 제조 공정에서, 채널부를 구성하는 비정질성 실리콘 박막을 성막한 후에, 성막한 비정질 실리콘 박막을 결정화함으로써 결정성 실리콘 박막을 형성한다.
비정질 실리콘 박막을 결정화하는 방법으로서는, 예를 들면, 파장 532nm의 그린 등의 레이저광을 조사함으로써 결정화하는 방법이 있다(예를 들면, 특허 문헌 1).
특허 문헌 1에서는, 보텀 게이트 구조에 있어서, 버스 라인 영역에 있는 전극을 Mo/AlNd 구조로서 2층화하여 레이저광을 조사하지 않는 영역 하로 하는 한편, 레이저광을 조사하는 영역 하의 전극을 Mo단층으로 하는 기술에 대해서 개시되어 있다.
41.2: Micro　Silicon　Technology　for　Actiｖe　Matrix　OLED　Display.［SID　Symposium　Digest　of　Technical　Papers　38, 1370(2007)］
그러나, 보텀 게이트형의 실리콘 TFT에 있어서, 예를 들면 532nm의 그린 레이저광을 이용하여, 비정질 실리콘 박막을 결정화하는 경우, 게이트 전극 위쪽에 있는 비정질 실리콘 박막에서는, 결정 조직 편차가 발생되어 버리는 문제가 있다.
특허 문헌 1에 개시되는 보텀 게이트형의 실리콘 TFT에서는, 레이저광을 조사하는 영역 하와 레이저광을 조사하지 않는 영역 하에서 상이한 전극 구조를 가지지만, 게이트 전극 위쪽에 있는 비정질 실리콘 박막의 결정 조직 편차를 억제하는 것의 시사도 없으며 결정 조직 편차를 억제할 수 없다.
본 발명은, 상기의 문제점을 감안하여 이루어진 것으로, 실리콘 박막의 결정립의 사이즈를 균일하게 할 수 있는 실리콘 박막의 결정화 방법 및 실리콘 TFT 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에 관련된 실리콘 박막의 결정화 방법은, 기판을 준비하는 제1 공정과, 상기 기판 상에, 제1 반사율을 가지는 제1 게이트 전극을 적층하는 제2 공정과, 상기 제1 반사율보다 작은 제2 반사율을 가지고, 또한, 상기 제1 게이트 전극의 상면 면적보다도 작은 상면 면적을 가지는 제2 게이트 전극을, 상기 제1 게이트 전극의 상면 주변부를 노출시켜 상기 제1 게이트 전극 상에 적층하는 제3 공정과, 상기 제1 게이트 전극이 형성되어 있지 않은 상기 기판 상의 주변 영역, 상기 제2 게이트 전극으로부터 노출된 상기 제1 게이트 전극 상의 제1 영역, 및, 상기 제2 게이트 전극의 상면의 제2 영역을 덮으며, 상기 기판, 상기 제1 게이트 전극, 및 상기 제2 게이트 전극이 적층된 형상에 추종시켜 게이트 절연막을 적층하는 제4 공정과, 상기 형상으로 적층된 게이트 절연막 상에, 상기 게이트 절연막의 형상에 추종시켜 실리콘 박막을 적층하는 제5 공정과, 상기 실리콘 박막의 위쪽으로부터 소정의 레이저광을 조사함으로써, 상기 실리콘 박막을 결정화하는 제6 공정을 포함하고, 상기 제6 공정에서 상기 실리콘 박막에 상기 레이저광을 조사하고 있을 때, 상기 제1 영역에 대응하는 상기 실리콘 박막의 온도는, 상기 제1 반사율이 상기 제2 반사율보다 크기 때문에, 상기 제2 영역에 대응하는 실리콘 박막의 온도보다도 높다.
본 발명에 의하면, 실리콘 박막의 결정립의 사이즈를 균일하게 할 수 있는 실리콘 박막의 결정화 방법 및 실리콘 TFT 장치의 제조 방법을 실현할 수 있다. 그것에 의해, 결정 조직 편차를 억제할 수 있다.
도 1은, 본 실시의 형태에 있어서의 실리콘 TFT 장치의 구성을 모식적으로 나타낸 단면도이다.
도 2는, 본 발명의 실시의 형태에 관련된 실리콘 TFT 장치의 제조 공정을 나타낸 플로차트이다.
도 3a는, 본 발명의 실시의 형태에 관련된 실리콘 TFT 장치의 제조 방법을 설명하기 위한 도면이다.
도 3b는, 본 발명의 실시의 형태에 관련된 실리콘 TFT 장치의 제조 방법을 설명하기 위한 도면이다.
도 3c는, 본 발명의 실시의 형태에 관련된 실리콘 TFT 장치의 제조 방법을 설명하기 위한 도면이다.
도 3d는, 본 발명의 실시의 형태에 관련된 실리콘 TFT 장치의 제조 방법을 설명하기 위한 도면이다.
도 3e는, 본 발명의 실시의 형태에 관련된 실리콘 TFT 장치의 제조 방법을 설명하기 위한 도면이다.
도 3f는, 본 발명의 실시의 형태에 관련된 실리콘 TFT 장치의 제조 방법을 설명하기 위한 도면이다.
도 3g는, 본 발명의 실시의 형태에 관련된 실리콘 TFT 장치의 제조 방법을 설명하기 위한 도면이다.
도 3h는, 본 발명의 실시의 형태에 관련된 실리콘 TFT 장치의 제조 방법을 설명하기 위한 도면이다.
도 3i는, 본 발명의 실시의 형태에 관련된 실리콘 TFT 장치의 제조 방법을 설명하기 위한 도면이다.
도 3j는, 본 발명의 실시의 형태에 관련된 실리콘 TFT 장치의 제조 방법을 설명하기 위한 도면이다.
도 4는, 본 실시의 형태에 있어서의 보텀 게이트형 TFT의 구조와, 레이저광에 조사되었을 때의 온도 분포를 나타내는 도면이다.
도 5a는, 종래의 보텀 게이트형 TFT의 구조를 모식적으로 나타낸 단면도이다.
도 5b는, 종래의 보텀 게이트형 TFT의 구조를 모식적으로 나타낸 상면도이다.
도 6a는, 결정성 실리콘 박막의 결정성을 광학 현미경으로 관찰한 도면이다.
도 6b는, 결정성 실리콘 박막을 전자현미경 관찰한 도면이다.
도 6c는, 결정성 실리콘 박막을 전자현미경 관찰한 도면이다.
도 6d는, 결정성 실리콘 박막을 전자현미경 관찰한 도면이다.
도 7은, 레이저광에 조사되었을 때의 종래의 보텀 게이트형 TFT의 비정질 실리콘 박막의 온도 분포를 나타낸 도면이다.
도 8a는, 본 실시예에서의 계산에 이용한 모델 구조 및 그 파라미터를 나타낸 도면이다.
도 8b는, 본 실시예에서의 계산에 이용한 모델 구조 및 그 파라미터를 나타낸 도면이다.
도 9a는, 도 8a의 금속막에 Mo를 이용한 경우에 있어서의 모델 구조를 나타낸 도면이다.
도 9b는, 도 9a의 모델 구조에 있어서 a-Si막 두께와 SiO2 막 두께를 변화시킨 경우의 계산 결과를 나타낸 도면이다.
도 9c는, 도 9a의 모델 구조에 있어서 a-Si막 두께와 SiO2 막 두께를 변화시킨 경우의 계산 결과를 나타낸 도면이다.
도 10a는, 도 9a에 나타낸 모델 구조에 있어서 a-Si막 두께와 SiO2 막 두께를 변화시킨 경우에 있어서의 전극 외의 영역과 전극 상의 영역의 a-Si막에 대한 흡수율의 차를 나타낸 도면이다.
도 10b는, 도 9a에 나타낸 모델 구조에 있어서 a-Si막 두께와 SiO2 막 두께를 변화시킨 경우에 있어서의 전극 외의 영역과 전극 상의 영역의 a-Si막에 대한 흡수율의 차를 나타낸 도면이다.
도 10c는, 도 9a에 나타낸 모델 구조에 있어서 a-Si막 두께와 SiO2 막 두께를 변화시킨 경우에 있어서의 전극 외의 영역과 전극 상의 영역의 a-Si막에 대한 흡수율의 차를 나타낸 도면이다.
도 11a는, 도 11d에 나타낸 모델 구조에 있어서 형성되는 a-Si막 두께에 적절한 범위가 있는 것을 설명하기 위한 도면이다.
도 11b는, 도 11d에 나타낸 모델 구조에 있어서 형성되는 a-Si막 두께에 적절한 범위가 있는 것을 설명하기 위한 도면이다.
도 11c는, 도 11d에 나타낸 모델 구조에 있어서 형성되는 a-Si막 두께에 적절한 범위가 있는 것을 설명하기 위한 도면이다.
도 11d는, 모델 구조를 나타낸 도면이다.
도 12는, 본 실시예에서의 계산에 이용한 모델 구조를 나타낸 도면이다.
도 13은, 본 실시예에서의 계산에 이용한 파라미터를 나타낸 도면이다.
도 14는, 본 실시예에서의 계산에 이용한 파라미터를 나타낸 도면이다.
도 15a는, 본 실시예에서의 온도 해석의 시뮬레이션 조건을 나타낸 도면이다.
도 15b는, 본 실시예에서의 온도 해석의 시뮬레이션 조건을 나타낸 도면이다.
도 16a는, 각 사양의 온도 해석 결과를 나타낸 도면이다.
도 16b는, 각 사양의 온도 해석 결과를 나타낸 도면이다.
제1 양태의 실리콘 박막의 결정화 방법은, 기판을 준비하는 제1 공정과, 상기 기판 상에, 제1 반사율을 가지는 제1 게이트 전극을 적층하는 제2 공정과, 상기 제1 반사율보다 작은 제2 반사율을 가지고, 또한, 상기 제1 게이트 전극의 상면 면적보다도 작은 상면 면적을 가지는 제2 게이트 전극을, 상기 제1 게이트 전극의 상면 주변부를 노출시켜 상기 제1 게이트 전극 상에 적층하는 제3 공정과, 상기 제1 게이트 전극이 형성되어 있지 않은 상기 기판 상의 주변 영역, 상기 제2 게이트 전극으로부터 노출된 상기 제1 게이트 전극 상의 제1 영역, 및, 상기 제2 게이트 전극의 상면의 제2 영역을 덮으며, 상기 기판, 상기 제1 게이트 전극, 및 상기 제2 게이트 전극이 적층된 형상에 추종시켜 게이트 절연막을 적층하는 제4 공정과, 상기 형상으로 적층된 게이트 절연막 상에, 상기 게이트 절연막의 형상에 추종시켜 실리콘 박막을 적층하는 제5 공정과, 상기 실리콘 박막의 위쪽으로부터 소정의 레이저광을 조사함으로써, 상기 실리콘 박막을 결정화하는 제6 공정을 포함하고, 상기 제6 공정에서 상기 실리콘 박막에 상기 레이저광을 조사하고 있을 때, 상기 제1 영역에 대응하는 상기 실리콘 박막의 온도는, 상기 제1 반사율이 상기 제2 반사율보다 크기 때문에, 상기 제2 영역에 대응하는 실리콘 박막의 온도보다도 높다.
본 양태는, 상기 기판 상에, 제1 반사율을 가지는 제1 게이트 전극을 적층하고, 상기 제1 반사율보다 작은 제2 반사율을 가지며 또한 상기 제1 게이트 전극의 상면 면적보다도 작은 상면 면적의 제2 게이트 전극을, 상기 제1 게이트 전극의 상면 주변부를 노출시켜 상기 제1 게이트 전극 상에 적층한다. 그리고, 상기 실리콘 박막에 상기 레이저광을 조사하여 상기 실리콘 박막을 결정화할 때, 상기 제1 영역에 대응하는 상기 실리콘 박막의 온도는, 상기 제1 반사율이 상기 제2 반사율보다 크기 때문에, 상기 제2 영역에 대응하는 실리콘 박막의 온도보다도 높아진다.
이것에 의해, 상기 실리콘 박막에 소정의 레이저광을 상기 실리콘 박막에 조사하여 결정화할 때, 상기 제2 게이트 전극에 대응하는 실리콘 박막의 온도를, 상기 제2 게이트 전극의 외주에 존재하는 제1 게이트 전극에 대응하는 실리콘 박막의 온도보다도 높게 할 수 있으므로, 상기 제2 게이트 전극의 양단부에 대응하는 실리콘 박막의 온도가, 상기 제2 게이트 전극에 대응하는 영역으로부터 상기 제2 게이트 전극의 형성 영역 외에 대응하는 영역으로 방산되는 것을 방지한다.
그 결과, 상기 제2 게이트 전극에 대응하는 실리콘 박막 내에서의 결정 입경이 거의 균일해지기 때문에, 상기 채널 영역의 중앙 영역과 주변 영역의 상기 결정화 후의 상기 실리콘 박막의 결정립의 사이즈를 균일하게 할 수 있는 실리콘 박막의 결정화 방법을 실현할 수 있다.
제2 양태의 실리콘 박막의 결정화 방법은, 상기 제6 공정에서, 상기 실리콘 박막에 상기 레이저광을 조사하고 있을 때에는, 상기 제1 영역에 대응하는 상기 실리콘 박막의 온도가, 상기 제2 영역에 대응하는 상기 실리콘 박막의 온도보다 높아지고, 상기 실리콘 박막에 상기 레이저광을 조사한 후에는, 상기 제1 영역에 대응하는 상기 실리콘 박막의 온도와, 상기 제2 영역에 대응하는 상기 실리콘 박막의 온도가 동일하거나, 또는 상기 동일한 근사값의 범위 내가 되며, 상기 제1 영역에 대응하는 상기 실리콘 박막 및 상기 제2 영역에 대응하는 상기 실리콘 박막은 결정화된다.
본 양태는, 상기 실리콘 박막에 상기 레이저광을 조사하고 있을 때에는, 상기 제1 영역에 대응하는 상기 실리콘 박막의 온도가, 상기 제2 영역에 대응하는 상기 실리콘 박막의 온도보다 높아지고, 한편, 상기 실리콘 박막에 상기 레이저광을 조사한 후에는, 상기 제1 영역에 대응하는 상기 실리콘 박막의 온도와, 상기 제2 영역에 대응하는 상기 실리콘 박막의 온도가 동일하거나, 또는 상기 동일한 근사값의 범위 내가 된다. 그리고 이 상태로, 상기 제1 영역에 대응하는 상기 실리콘 박막 및 상기 제2 영역에 대응하는 상기 실리콘 박막은 결정화된다.
이것에 의해, 상기 제2 게이트 전극에 대응하는 실리콘 박막 내에서의 결정 입경을 보다 한층 균일화할 수 있기 때문에, 상기 채널 영역의 중앙 영역과 주변 영역의 상기 결정화 후의 상기 실리콘 박막의 결정립의 사이즈를 균일하게 할 수 있는 실리콘 박막의 결정화 방법을 실현할 수 있다.
제3 양태의 실리콘 박막의 결정화 방법은, 상기 제6 공정에서, 상기 레이저광은, 상기 제1 영역에 대응하는 상기 실리콘 박막 및 상기 제2 영역에 대응하는 실리콘 박막에 동시에 조사된다.
본 양태는, 상기 제6 공정에서, 상기 실리콘 박막에 상기 레이저광을 조사하여 상기 실리콘 박막을 결정화할 때, 상기 소정의 레이저광은, 상기 제1 영역에 대응하는 상기 실리콘 박막 및 상기 제2 영역에 대응하는 실리콘 박막에 동시에 조사된다.
이것에 의해, 상기 제1 영역에 대응하는 상기 실리콘 박막의 온도와, 상기 제2 영역에 대응하는 실리콘 박막의 온도는 동시에 상승하기 때문에, 상기 소정의 레이저의 조사 중에 있어서, 상기 제2 영역에 대응하는 상기 실리콘 박막의 온도는, 상기 제1 영역에 대응하는 실리콘 박막의 온도보다도 높게 할 수 있다.
그 결과, 상기 제2 게이트 전극의 양단부에 대응하는 실리콘 박막의 온도가, 상기 제2 게이트 전극에 대응하는 영역으로부터 상기 제2 게이트 전극의 형성 영역 외에 대응하는 영역으로 방산되는 것을 더욱 방지할 수 있게 된다.
그것에 의해, 상기 실리콘 박막의 결정립의 사이즈를 균일하게 할 수 있는 실리콘 박막의 결정화 방법을 실현할 수 있다.
제4 양태의 실리콘 박막의 결정화 방법은, 상기 제1 반사율과 상기 제2 반사율의 관계에 의해, 상기 제2 영역에 대응하는 실리콘 박막 내에서의 결정 입경은, 동일하거나 또는 동일한 근사값의 범위 내가 된다.
본 양태에 의하면, 상기 제1 반사율과 상기 제2 반사율의 관계에 의해, 상기 제2 영역에 대응하는 실리콘 박막 내에서의 결정 입경이 동일하거나 또는 동일한 근사값의 범위 내로 할 수 있다.
제5 양태의 실리콘 박막의 결정화 방법은, 상기 소정의 레이저광의 파장은, 405nm 내지 632nm의 범위이다.
본 양태에 의하면, 상기 소정의 레이저광의 파장이 405nm 내지 632nm의 범위의 레이저광으로 할 수 있다.
제6 양태의 실리콘 박막의 결정화 방법은, 상기 소정의 레이저광은 그린 레이저의 레이저광이다.
본 양태에 의하면, 상기 소정의 레이저광은, 그린 레이저의 레이저광을 이용할 수 있다.
제7 양태의 실리콘 박막의 결정화 방법은, 상기 소정의 레이저광은, 블루 레이저의 레이저광이다.
본 양태에 의하면, 상기 소정의 레이저광은, 블루 레이저의 레이저광을 이용할 수 있다.
제8 양태의 실리콘 박막의 결정화 방법은, 상기 제2 게이트 전극의 단부는, 소정의 경사 각도를 가진다.
상기 게이트 전극의 단부에는 제조 공정에서 경사면이 형성된다. 이 경사면에 있어서, 상기 소정의 레이저광의 반사광은 확산되기 때문에, 상기 게이트 전극의 경사면에 대응하는 상기 실리콘 박막에서는 결정화 시의 온도 저하의 원인이 된다.
본 양태에 의하면, 이와 같은 경우에도, 상기 실리콘 박막에 상기 레이저광을 조사하여 상기 실리콘 박막을 결정화할 때, 상기 제1 영역에 대응하는 상기 실리콘 박막의 온도는, 상기 제1 반사율이 상기 제2 반사율보다 크기 때문에, 상기 제2 영역에 대응하는 실리콘 박막의 온도보다도 높게 할 수 있다. 그 때문에, 상기 제2 게이트 전극의 양단부에 대응하는 실리콘 박막의 온도가, 상기 제2 게이트 전극에 대응하는 영역으로부터 상기 제2 게이트 전극의 형성 영역 외에 대응하는 영역으로 방산되는 것을 방지한다.
그 결과, 상기 제2 게이트 전극에 대응하는 실리콘 박막 내에서의 결정 입경이 거의 균일해지기 때문에, 상기 채널 영역의 중앙 영역과 주변 영역의 상기 결정화 후의 상기 실리콘 박막의 결정립의 사이즈를 균일하게 할 수 있는 실리콘 박막의 결정화 방법을 실현할 수 있다.
제9 양태의 실리콘 박막의 결정화 방법은, 상기 제6 공정에서의 상기 레이저광의 레이저광 강도 프로파일은, 적어도 상기 제1 영역 및 상기 제2 영역의 영역 내에서 플랫하다.
본 양태에 의하면, 상기 제6 공정에서의 상기 레이저광의 레이저광 강도 프로파일은, 적어도 상기 제1 영역 및 상기 제2 영역의 영역 내에서 플랫하다.
이것에 의해, 상기 실리콘 박막의 광흡수율을 소정의 범위 내로 억제하는 절연막 및 상기 실리콘 박막에 상기 레이저광을 조사하여 상기 실리콘 박막을 결정화할 때, 상기 1 영역의 상기 실리콘 박막의 온도가, 상기 제2 영역에 대응하는 실리콘 박막의 온도보다도 높게 하는 것이 용이해진다.
그 결과, 상기 제2 게이트 전극에 대응하는 실리콘 박막 내에서의 결정 입경이 한층 균일해지기 때문에, 상기 채널 영역의 중앙 영역과 주변 영역의 상기 결정화 후의 상기 실리콘 박막의 결정립의 사이즈를 균일하게 할 수 있는 실리콘 박막의 결정화 방법을 실현할 수 있다.
제10 양태의 실리콘 TFT 장치의 제조 방법은, 제1 양태에 기재된 제1 공정 내지 제6 공정을 포함하고, 또한, 상기 제6 공정 후에 결정화된 상기 실리콘 박막 상의 일부에 형성된 절연막의 상면 단부 및 측면, 및 상기 결정화된 상기 실리콘 박막의 상면에, 소스·드레인 전극을 형성하는 제7 공정과, 상기 절연막 상 및 상기 소스·드레인 전극 상에 패시베이션막을 형성하는 제8 공정을 포함한다.
본 양태에 의하면, 제1 양태 내지 제9 양태 중 어느 하나의 실리콘 박막의 결정화 방법으로 결정화된 결정질 실리콘 박막을 구비하는 실리콘 TFT 장치를 제조할 수 있다.
제11 양태의 실리콘 TFT 장치의 제조 방법은, 상기 제6 공정과 상기 제7 공정의 사이에, 상기 절연막의 상면 단부 및 측면, 및, 상기 결정화된 상기 실리콘 박막의 상면에, 컨택트층을 형성하는 공정을 포함한다.
본 양태는, 상기 제6 공정과 상기 제7 공정의 사이에, 상기 절연막의 상면 단부 및 측면, 및, 상기 결정화된 상기 실리콘 박막의 상면에, 컨택트층을 형성하는 공정을 포함한다.
이것에 의해, 이동도, 온/오프 특성이 우수한 실리콘 TFT 장치의 제조 방법을 실현할 수 있다.
(실시의 형태 1)
도 1은, 본 실시의 형태에 있어서의 실리콘 TFT 장치의 구성을 모식적으로 나타낸 단면도이다. 이 실리콘 TFT 장치(100)는, 보텀 게이트형의 박막 트랜지스터 장치로서, 기판(1) 상에 순차 연속적으로 적층된 제1 게이트 전극(2)과, 제2 게이트 전극(3)과, 게이트 절연막(4)과, 결정성 실리콘 박막(5)과, 절연막(6)과, 한 쌍의 컨택트층(7)과, 및 한 쌍의 소스·드레인 전극(8)과, 패시베이션막(9)을 구비한다.
기판(1)은, 예를 들면 투명한 유리 또는 석영으로 이루어지는 기판이다.
제1 게이트 전극(2)은, 예를 들면 Cu(구리) 또는 Al(알루미늄) 등의 금속, 혹은 Cu(구리) 또는 Al(알루미늄) 등의 금속을 포함하는 합금으로 구성되며, 예를 들면 50nm의 두께로 기판(1) 상에 형성되어 있다. 제1 게이트 전극(2)은, 구성하는 금속이 가지는 제1 반사율을 가진다.
제2 게이트 전극(3)은, 제1 게이트 전극(2)보다도 작은 면적이 되도록 제1 게이트 전극(2)의 상면 주변부를 노출시켜 제1 게이트 전극(2) 상에, 예를 들면 50nm의 두께로 적층되어 있다. 제2 게이트 전극(3)은, Mo(몰리브덴), Cu(구리) 등의 금속, 혹은 Mo(몰리브덴), Cu(구리) 등의 금속을 포함하는 합금으로 구성되고, 구성하는 금속이 가지는 제2 반사율을 가진다. 제2 반사율은 제1 반사율보다도 작다. 즉, 제2 게이트 전극(3)은, 제1 반사율보다도 작은 제2 반사율을 가지며 또한 제1 게이트 전극(2)의 상면 면적보다도 작은 상면 면적을 가진다. 또, 제2 게이트 전극(3)의 단부는, 도 1에 나타낸 소정의 각도 α(제1 게이트 전극(2)과 이루는 내각 α이며, 예를 들면 70～90°)를 가지고 있다. 이것은, 제2 게이트 전극(3)의 단부에는 제조 공정에서 경사면(테이퍼)이 형성되어 버리지만, 형성되는 경사면의 각도에 따라서는, 레이저광의 반사광은 확산되어 버려, 제2 게이트 전극의 단부의 경사면(테이퍼)에 대응하는 비정질 실리콘 박막(5a)에서는 결정화 시의 온도 저하의 원인이 되기 때문이다. 그 때문에, 이 테이퍼의 각도 α를 예를 들면, 70～90°로 함으로써, 경사면(테이퍼)에 대응하는 비정질 실리콘 박막(5a)에서는 결정화 시의 온도 저하의 영향을 억제한다.
또한, 제1 게이트 전극(2) 및 제2 게이트 전극(3)은, 예를 들면 Cu 및 Mo, Al 및 Cu, 및, Al 및 Mo 등의 금속의 조합으로 구성되어 있다. 또, 제1 게이트 전극 및 제2 게이트 전극의 금속 재료 즉, 제1 반사율과 상기 제2 반사율의 관계는, 제2 영역에 대응하는 비정질 실리콘 박막(5a) 내에서의 결정 입경이, 동일하거나 또는 동일한 근사값의 범위 내가 되도록 결정되어 있다.
게이트 절연막(4)은, 예를 들면 산화 실리콘(SiO), 질화 실리콘(SiN) 및 그 적층막 등으로 구성되며, 제1 게이트 전극(2) 및 제2 게이트 전극(3)을 덮도록 기판(1), 제1 게이트 전극(2) 및 제2 게이트 전극(3) 상에 형성되어 있다. 게이트 절연막(4)은, 예를 들면 120nm의 두께로 형성되어 있다.
구체적으로는, 게이트 절연막(4)은, 제1 게이트 전극(2)이 형성되어 있지 않은 기판(1) 상의 주변 영역과, 제2 게이트 전극(3)으로부터 노출된 제1 게이트 전극(2) 상의 제1 영역과, 제2 게이트 전극(3)의 상면의 제2 영역을 덮으며, 기판(1)과 제1 게이트 전극(2)과 제2 게이트 전극(3)이 적층된 형상에 추종시켜 적층되어 있다.
결정성 실리콘 박막(5)은, 상기 형상에 추종시켜 적층된 게이트 절연막(4) 상에, 게이트 절연막(4)의 형상에 추종시켜 적층된다. 구체적으로는, 결정성 실리콘 박막(5)은, 게이트 절연막(4) 상에 적층된 예를 들면 a-Si로 이루어지는 비정질 실리콘 박막(5a)(도시하지 않음)이, 그 위쪽으로부터 예를 들면 그린 레이저광에 의해 조사되어 다결정화(미결정화도 포함한다)됨으로써 형성된다. 여기서, 다결정이란, 평균 입경이 50nm이상의 결정으로 이루어지는 협의의 의미에서의 다결정뿐만이 아니라, 예를 들면 평균 입경이 50nm 이하의 결정, 구체적으로는 20nm 내지 50nm의 결정으로 이루어지는 협의의 의미에서의 미결정을 포함하는 광의의 의미로 하고 있다. 이하, 다결정을 광의의 의미로서 기재한다.
또한, 게이트 절연막(4) 상에 적층된 비정질 실리콘 박막(5a)에 레이저광을 조사할 때, 제1 영역에 대응하는 비정질 실리콘 박막(5a)의 온도는, 제1 반사율이 제2 반사율보다 크기 때문에, 제2 영역에 대응하는 비정질 실리콘 박막(5a)의 온도보다도 높게 할 수 있다. 이것에 의해, 제2 게이트 전극(3)의 양단부에 대응하는 비정질 실리콘 박막(5a)의 온도가, 제2 게이트 전극(3)에 대응하는 영역으로부터 제2 게이트 전극(3)의 형성 영역 외에 대응하는 영역으로 방산되는 것을 방지할 수 있으며, 게다가 비정질 실리콘 박막(5a)이 결정화된다. 그 결과, 제2 게이트 전극(3)에 대응하는 결정성 실리콘 박막(5) 내에서의 결정 입경이 거의 균일해지기 때문에, 채널 영역의 중앙 영역과 주변 영역의 결정화 후의 결정성 실리콘 박막(5)의 결정립의 사이즈는 균일해진다.
또, 결정성 실리콘 박막(5)의 두께는, 예를 들면 40nm이지만, 그에 한정되지 않는다. 이유는 후술하지만, 다음의 1) 또는 2)를 만족하는 두께이면 된다.
1) 180nm＜게이트 절연막(4)의 두께＜200nm의 경우, 30nm＜결정성 실리콘 박막(5)의 두께＜40nm,
2) 100nm＜게이트 절연막(4)의 두께＜180nm의 경우, 결정성 실리콘 박막(5)의 두께＜30nm, 또한 결정성 실리콘 박막(5)의 두께＜(-1/3×게이트절연막(4)의 두께+100nm).
절연막(6)은, 예를 들면 산화 실리콘(SiO) 및 질화 실리콘(SiN) 등으로 구성되며, 결정성 실리콘 박막(5)의 상면의 일부에 형성되어 있다. 절연막(6)은, 컨택트층(7)을 에칭으로 형성할 때에, 결정성 실리콘 박막(5)의 에칭을 억제하는 채널 에칭 스토퍼(CES)층으로서 기능한다.
여기서, 절연막(6)의 폭은, 결정성 실리콘 박막(5)의 상면의 폭보다 좁아져 있다. 또한, 절연막(6)의 폭 및 결정성 실리콘 박막(5)의 상면의 폭이란, 소스·드레인 전극(8)의 나열 방향의 폭 즉, 채널 전하의 도전 방향의 폭을 말한다.
컨택트층(7)은, 결정성 실리콘 박막(5)보다도 고불순물 농도의 도전 형식을 가지는 예를 들면 실리콘 등으로 구성된 도프 반도체층이며, 이간하여 절연막(6)과 결정성 실리콘 박막(5)과 게이트 절연막(4)을 덮도록 형성된다.
소스·드레인 전극(8)은, 컨택트층(7) 상에 형성되어 있다. 구체적으로는, 소스·드레인 전극(8)은, 절연막(6)의 상면 단부 및 측면, 및 결정성 실리콘 박막(5)의 상면에 컨택트층(7)을 통하여 이간하여 형성되어 있다. 소스·드레인 전극(8)은, 예를 들면, 도전성 재료 및 합금 등의 단층 구조 또는 다층 구조, 예를 들면 알루미늄(Al), 몰리브덴(Mo), 구리(Cu), 몰리브덴 텅스텐(MoW), 티탄(Ti) 및 크롬(Cr) 등에 의해 구성되어 있다.
패시베이션막(9)은, 예를 들면 산화 실리콘(SiO) 및 질화 실리콘(SiN) 등으로 구성되며, 절연막(6)의 노출 부분 상, 소스·드레인 전극(8) 상에 형성되어 있다.
다음에, 이상과 같이 구성되는 실리콘 TFT 장치(100)의 제조 방법에 대해서 설명한다.
도 2는, 본 발명의 실시의 형태에 관련된 실리콘 TFT 장치(100)의 제조 공정을 나타낸 플로차트이다. 도 3a～도 3j는, 본 발명의 실시의 형태에 관련된 실리콘 TFT 장치(100)의 제조 방법을 설명하기 위한 도면이다.
우선, 도 3a에 나타내는 바와 같이, 기판(1)을 준비한다(S1).
다음에, 제1 반사율을 가지는 제1 게이트 전극(2)을 적층하는 제1 게이트 전극 적층 공정을 행하고(S2), 이어서, 제1 반사율보다 작은 제2 반사율을 가지며, 또한 제1 게이트 전극(2)의 상면 면적보다도 작은 상면 면적을 가지는 제2 게이트 전극(3)을, 제1 게이트 전극(2)의 상면 주변부를 노출시켜 제1 게이트 전극(2) 상에 적층하는 제2 게이트 전극 적층 공정을 행한다(S3).
구체적으로는, 기판(1) 상에 스퍼터법에 의해 제1 게이트 전극(2)이 되는 제1 반사율을 가지는 금속을 적층하고, 또한 제2 게이트 전극(3)이 되는 제1 반사율보다 작은 제2 반사율을 가지는 금속을 퇴적한다(도 3b). 이어서, 포토리소그래피 및 에칭에 의해 원하는 형상으로 패터닝된 제1 게이트 전극(2)과 제2 게이트 전극(3)을 형성한다(도 3c). 즉, 도 3c에 나타내는 바와 같이, 제2 게이트 전극(3)을, 제1 게이트 전극(2)의 상면 면적보다도 작은 상면 면적이며, 제1 게이트 전극(2)의 상면 주변부를 노출시킨 형상으로, 제1 게이트 전극(2) 상에 형성한다(도 3c). 여기서, 제1 게이트 전극(2) 및 제2 게이트 전극(3)은, 예를 들면 Cu 및 Mo, Al 및 Cu, 및, Al 및 Mo 등의 금속의 조합으로 구성되어 있다.
다음에, 제1 게이트 전극(2)이 형성되어 있지 않은 기판(1) 상의 주변 영역, 제2 게이트 전극(3)으로부터 노출된 제1 게이트 전극(2) 상의 제1 영역, 및 제2 게이트 전극(3)의 상면의 제2 영역을 덮으며, 기판(1), 제1 게이트 전극(2), 및 제2 게이트 전극(3)이 적층된 형상에 추종시켜 게이트 절연막(4)을 적층하는 게이트 절연막 적층 공정을 행한다(S4). 구체적으로는, 플라즈마 CVD법 등에 의해, 기판(1)의 노출 부분(주변 영역), 제1 게이트 전극(2)의 노출 부분(제1 영역) 및 제2 게이트 전극(3)의 상면(제2 영역)을 덮도록 게이트 절연막(4)을 성막한다(도 3d).
다음에, 상기 형상에 추종시켜 적층된 게이트 절연막(4) 상에, 게이트 절연막(4)의 형상에 추종시켜 결정성 실리콘 박막(5)을 적층하는 실리콘 박막 적층 공정을 행한다(S5).
구체적으로는, 우선, 플라즈마 CVD법 등에 의해, 게이트 절연막(4) 성막 후, 연속하여 비정질 실리콘 박막(5a)을 성막한 게이트 절연막(4) 상에 성막한다(도 3e). 여기서, 게이트 절연막(4)은, 상기 서술한 바와 같이, 예를 들면 산화 실리콘(SiO), 질화 실리콘(SiN) 또는 그 적층막 등으로 구성되어 있다.
다음에, 성막한 비정질 실리콘 박막(5a)의 위쪽으로부터 소정의 레이저광을 조사하여, 비정질 실리콘 박막(5a)을 결정화하는 실리콘 박막 결정화 공정을 행한다(S6).
즉, S6에 있어서, 비정질 실리콘 박막(5a)을 레이저 아닐법에 의해 결정성 실리콘 박막(5)으로 한다. 구체적으로는, 비정질 실리콘 박막(5a)을 위쪽으로부터 레이저광을 조사하여(도 3f), 다결정화(미결정을 포함한다)로 함으로써 결정성 실리콘 박막(5)을 형성한다(도 3g). 또한, 레이저광 등의 조건은, 후술하기 때문에, 여기에서는 설명을 생략한다.
다음에, 절연막(6)의 상면 단부 및 측면, 및, 결정성 실리콘 박막(5)의 상면에, 도프된 반도체층으로 이루어지는 컨택트층(7)을 형성하는 컨택트층 형성 공정을 행한다(S7). 그리고, 컨택트층(7)을 통하여 게이트 절연막(4) 상, 및 결정성 실리콘 박막(5) 상에, 소스·드레인 전극을 형성하는 소스·드레인 전극 형성 공정을 행한다(S8).
구체적으로는, 우선, 채널 영역이 되는 결정성 실리콘 박막(5)을 남기도록 결정성 실리콘 박막(5)을, 포토리소그래피 및 에칭에 의해 패터닝하여, 채널 영역을 형성한다(도 3h). 그 다음에, 예를 들면 플라즈마 CVD법에 의해 결정성 실리콘 박막(5) 상에 결정성 실리콘 박막(5)의 상면의 폭보다 좁은 절연막(6)을 형성한다. 그 다음에, 예를 들면 플라즈마 CVD법 등에 의해, 게이트 절연막(4), 결정성 실리콘 박막(5) 및 절연막(6)을 덮도록, 예를 들면 P(인) 등이 도프된 N+실리콘막으로 구성되는 컨택트층(7)을 성막한다. 그리고, 성막한 컨택트층(7) 상에, 스퍼터법 등에 의해 소스·드레인 전극(8)이 되는 금속을 퇴적한다. 여기서, 소스·드레인 전극은, 몰리브덴(Mo) 혹은 Mo합금 등의 금속, 티타늄(Ti), 알루미늄(Al) 혹은 Al합금 등의 금속, 구리(Cu) 혹은 Cu합금 등의 금속, 또는, 은(Ag), 크롬(Cr), 탄탈(Ta) 혹은 텅스텐(W) 등의 금속의 재료로 형성된다. 이어서, 절연막(6)의 중심 영역의 위쪽이 노출되도록, 소스·드레인 전극(8)이 되는 금속에 마스크 형성하고, 드라이 에칭 방법에 의해 그 레지스터를 마스크로 하여, 소스·드레인 전극(8)을 형성한다(도 3i). 즉, 절연막(6)이 채널 에칭 스토퍼(CES)로서 기능함으로써, 소스·드레인 전극(8)을, 절연막(6)의 상면 단부 및 측면, 및 결정성 실리콘 박막(5)의 상면에 컨택트층(7)을 통하여 이간하여 형성할 수 있다.
마지막으로, 절연막(6)의 노출 부분 상 및 소스·드레인 전극(8) 상에 패시베이션막을 형성하는 패시베이션막 형성 공정을 행한다(S9).
구체적으로는, 플라즈마 CVD 등에 의해, 산화 실리콘(SiO) 또는 질화 실리콘(SiN)으로 이루어지는 패시베이션막(9)을, 절연막(6)의 노출 부분 상, 소스·드레인 전극(8) 상에 형성한다(도 3j).
이상과 같이 하여, 이동도, 온/오프 특성 모두 우수한 실리콘 TFT 장치(100)의 제조 방법을 실현할 수 있다.
여기서, 실리콘 TFT 장치(100)에 있어서의 특징적인 제조 공정인 실리콘 박막 결정화 공정(S6)에 대해서, 도 4를 이용하여, 상세하게 설명한다.
도 4는, 본 실시의 형태에 있어서의 보텀 게이트형 TFT의 구조와, 레이저광에 조사되었을 때의 온도 분포를 나타낸 도면이다. 도 4(a)는, 실리콘 박막 결정화 공정(S6)에 있어서, 비정질 실리콘 박막(5a)에 레이저광을 조사하는 모습을 나타낸 도면이다. 도 4(b) 및 도 4(c)는, 레이저 조사되었을 때의, 비정질 실리콘 박막(5a)의 온도 분포를 나타낸 도면이다. 또한, 도 4 중, 제1 영역이란, 상기 서술했지만, 제1 게이트 전극(2) 상의 영역이며 제2 게이트 전극(3)으로부터 노출되어 있는 영역이다. 제2 영역이란, 제1 게이트 전극(2) 상의 영역이다. 또, 제3 영역이란, 제2 게이트 전극(3)의 형성 영역 외의 영역이다.
도 4(a)에 나타내는 바와 같이, 실리콘 박막 결정화 공정(S6)에 있어서, 비정질 실리콘 박막(5a)에 레이저광을 조사한다. 그 때, 도 4(b)에 나타내는 바와 같이, 제1 영역에 대응하는 비정질 실리콘 박막(5a)의 영역의 온도는, 제1 게이트 전극(2)이 가지는 제1 반사율이 제2 게이트 전극(3)이 가지는 제2 반사율보다 크기 때문에, 제2 영역에 대응하는 비정질 실리콘 박막(5a)의 영역의 온도보다도 높아진다. 다음에, 비정질 실리콘 박막(5a)에 레이저광을 조사한 후에는, 도 4(c)에 나타내는 바와 같이, 제1 영역에 대응하는 비정질 실리콘 박막(5a)의 영역의 온도와, 제2 영역에 대응하는 비정질 실리콘 박막(5a)의 영역의 온도가 동일하거나 또는 동일한 근사값의 범위 내가 된다. 그리고, 이 온도 분포 하에서, 제1 영역에 대응하는 비정질 실리콘 박막(5a)의 영역 및 상기 제2 영역에 대응하는 비정질 실리콘 박막(5a)의 영역이 결정화된다.
이와 같이, 상이한 반사율을 가지는 제1 게이트 전극(2) 및 제2 게이트 전극(3)을 형성할 뿐만 아니라, 반사율이 큰 쪽의 제1 게이트 전극(2)을 제2 게이트 전극(3)으로부터 일부 노출시킨 제1 영역을 형성한다. 그리고, 비정질 실리콘 박막(5a)에 레이저광을 조사하면, 제1 영역에 제2 영역보다도 높은 온도 분포 영역을 형성할 수 있으므로, 열확산을 이용하여, 게이트 전극 상(제1 게이트 전극(2) 및 제2 게이트 전극(3))과 게이트 전극 외의 온도차를 완화시킬 수 있다. 그것에 의해, 게이트 전극 상(제1 게이트 전극(2) 및 제2 게이트 전극(3))의 영역에 대응하는 결정성 실리콘 박막(5)의 결정 입경을 균일화할 수 있다.
여기서, 실리콘 박막 결정화 공정에서 이용되는 레이저광은, 파장이 405nm 내지 632nm의 범위의 레이저광인 것이 바람직하다. 이 레이저광은, 예를 들면 그린 레이저의 레이저광이어도 되고, 블루 레이저의 레이저광이어도 된다. 또, 이 레이저광의 광강도 프로파일은, 실리콘 박막 결정화 공정에서, 적어도 제1 영역 및 제2 영역의 영역 내에서 플랫하다. 바람직하게는, 이 레이저광의 광강도 프로파일은, 실리콘 박막 결정화 공정에서, 단축에 있어서 가우시안형의 광강도 분포를 가지며, 장축에 있어서, 탑 플랫형의 강도 분포를 가진다.
이러한 레이저광을 이용함으로써, 실리콘 박막 결정화 공정에서 비정질 실리콘 박막(5a)을 결정화할 때, 제1 영역에 대응하는 비정질 실리콘 박막(5a)의 온도를, 제2 영역에 대응하는 비정질 실리콘 박막(5a)의 온도보다도 높게 하는 것이 용이해진다. 그 결과, 게이트 전극 즉 제1 게이트 전극(2) 및 제2 게이트 전극(3)에 대응하는 결정성 실리콘 박막(5) 내에서의 결정 입경이 한층 균일해진다. 즉, 채널 영역의 중앙 영역과 주변 영역의 결정성 실리콘 박막(5)의 결정립의 사이즈가 균일해진다.
또, 실리콘 박막 결정화 공정에서, 레이저광은, 제1 영역에 대응하는 비정질 실리콘 박막(5a) 및 제2 영역에 대응하는 비정질 실리콘 박막(5a)에 동시에 조사되는 것이 바람직하다. 즉, 실리콘 박막 결정화 공정에서, 레이저광은, 장축의 탑 플랫 부분(라인 빔)을 제1 영역에 대응하는 비정질 실리콘 박막(5a) 및 제2 영역에 대응하는 비정질 실리콘 박막(5a)에 대해 스캔 방향과 수직으로 동시에, 또한, 스캔 방향으로 연속적으로 조사되는 것이 바람직하다.
이와 같이 레이저광을 조사함으로써, 제1 영역에 대응하는 비정질 실리콘 박막(5a)의 온도와, 제2 영역에 대응하는 비정질 실리콘 박막(5a)의 온도는 빔 라인 상에서 동시에 상승한다. 그 때문에, 레이저광의 조사 중에 있어서, 도 4(b)에 나타내는 바와 같이, 제2 영역에 대응하는 비정질 실리콘 박막(5a)의 온도는, 제1 영역에 대응하는 비정질 실리콘 박막(5a)의 온도보다도 높게 할 수 있다. 그 결과, 도 4(a)에 나타낸 제2 게이트 전극(3)의 양단부에 대응하는 비정질 실리콘 박막(5a)의 온도가, 제2 게이트 전극(3)에 대응하는 영역으로부터 제2 게이트 전극(3)의 형성 영역 외(도면 중 제3 영역으로 기재)에 대응하는 영역으로 방산되는 것을 더욱 방지할 수 있다.
다음에, 도 4(a)에 나타내는 바와 같이, 제1 게이트 전극(2) 및 제2 게이트 전극(3)을 형성하고, 실리콘 박막 결정화 공정(S6)을 행하기에 이른 이유에 대해서 설명한다.
도 5a는, 종래의 보텀 게이트형 TFT의 구조를 모식적으로 나타낸 단면도이다. 도 5b는, 종래의 보텀 게이트형 TFT의 구조를 모식적으로 나타낸 상면도이다.
도 5a에 나타낸 보텀 게이트형의 실리콘 TFT 장치(850)는, 기판(801)과, 게이트 전극(803)과, 절연막(804)과, 비정질 실리콘 박막(805)을 가진다. 여기서, 도 5a에는, 상기 서술한 제1 영역 및 제2 영역에 상당하는 영역을 기재하고 있다. 즉, 도 5a에 있어서의 제2 영역은, 게이트 전극(803) 상의 영역에 상당하고, 제1 영역은, 게이트 전극(803) 외의 영역이며, 게이트 전극(803)의 주변의 영역에 상당한다.
여기서, 보텀 게이트형의 실리콘 TFT 장치(850)에 있어서, 채널층이 되는 비정질 실리콘 박막(805)의 위쪽으로부터 레이저광을 조사하여 비정질 실리콘 박막(805)을 결정화하고, 결정화한 결정성 실리콘 박막의 결정성을 현미경 관찰했다.
도 6a는, 결정성 실리콘 박막의 결정성을 광학 현미경으로 관찰한 도면이다.
도 6b～도 6d는, 결정성 실리콘 박막을 전자현미경으로 관찰한 도면이다.
도 6b에서는, 가속 전압 5.0kV, 배율 3000배에서의 SEM(scanning electron microscope; 주사형 전자현미경)에 의해, 게이트 전극(803)의 엣지(종단 부분) 를 관찰한 도면이다. 도 6b에 나타내는 바와 같이, 게이트 전극(803)의 중심부로부터 게이트 전극(803)의 엣지부에 걸쳐 편차가 발생되어 있는 것을 알 수 있다.
도 6c는, 게이트 전극(803)의 중심부를, 가속 전압 5.0kV, 배율 100000배로 SEM 관찰한 도면이며, 도 6c는, 게이트 전극(803)의 중심부를, 가속 전압 5.0kV, 배율 100000배로 SEM 관찰한 도면이다.
도 6c와 도 6d를 비교해 보면 알 수 있는 바와 같이, 게이트 전극(803)의 중앙에 대응하는 결정성 실리콘 박막과, 게이트 전극(803)의 단부(엣지부)에 대응하는 결정성 실리콘 박막에서 형성되는 결정 입경이 상이하다. 즉, 게이트 전극(803) 상에서의 결정성 실리콘 박막 내의 결정 입경의 불균형이 발생하여, 종래의 보텀 게이트형 TFT에서는, 면내 균일성이 나쁘다.
다음에, 게이트 전극(803) 상에서의 결정성 실리콘 박막 내의 결정 입경의 불균형이 발생하는 메커니즘에 대해서 설명한다.
도 7은, 레이저광에 조사되었을 때의 종래의 보텀 게이트형 TFT의 비정질 실리콘 박막의 온도 분포를 나타낸 도면이다. 도 7(a) 및 도 7(b)는, 도 5a 및 도 5b에 상당하기 때문에, 설명을 생략한다. 도 7(c)은, 실리콘 박막 결정화 공정에서 레이저광에 조사되었을 때의 비정질 실리콘 박막(805)의 온도 분포를 나타낸 도면이다.
예를 들면, 도 7(a) 및 도 7(b)에 나타낸 비정질 실리콘 박막(805)에 레이저광을 조사한다고 한다. 그 경우, 비정질 실리콘 박막(805)의 위쪽으로부터 조사되는 레이저광에 의해 비정질 실리콘 박막(805)의 온도가 상승하는 것에 더하여, 게이트 전극(803)으로부터 반사한 레이저광에 의해 비정질 실리콘 박막(805)의 온도가 상승한다. 따라서, 게이트 전극(803)이 존재하지 않는 제1 영역에서는 게이트 전극(803)으로부터의 반사광의 영향이 없는 한편, 게이트 전극(803)이 존재하는 제2 영역에서는 게이트 전극(803)으로부터의 반사광의 영향이 부가된다.
그 때문에, 레이저광에 의한 비정질 실리콘 박막(805)의 온도 상승은, 게이트 전극(803)이 존재하는 제2 영역에 대응하는 비정질 실리콘 박막(805)의 영역이, 게이트 전극(803)이 존재하지 않는 제1 영역에 대응하는 비정질 실리콘 박막(805)의 영역보다도 상대적으로 높아진다. 또, 레이저광이 조사되어 발생한 비정질 실리콘 박막(805) 내의 열은, 게이트 전극(803)이 존재하는 제2 영역에 대응하는 비정질 실리콘 박막(805)의 영역으로부터 게이트 전극(803)이 존재하지 않는 제2 영역에 대응하는 비정질 실리콘 박막(805)의 영역으로 방산된다. 즉, 도 7(c)에 나타내는 바와 같이, 레이저광이 조사되어 발생하는 비정질 실리콘 박막(805) 내의 온도 분포는, 게이트 전극(803)이 존재하는 제2 영역의 엣지부(단부)에 대응하는 영역에서 구배를 가지게 된다. 그리고, 비정질 실리콘 박막(805)은, 이러한 온도 분포를 가진 상태로 결정화되게 된다.
그것에 의해, 게이트 전극(803)의 중앙에 대응하는 결정성 실리콘 박막과, 게이트 전극(803)의 엣지부(단부)에 대응하는 결정성 실리콘 박막은, 형성되는 결정 입경이 상이해진다.
종래의 보텀 게이트형 TFT에서는, 이상과 같은 메커니즘에 의해, 게이트 전극(803)이 존재하는 영역에 대응하는 결정성 실리콘 박막 내에서 결정 입경의 불균형(결정 조직 편차)을 발생시키고 있다.
그에 반해, 본 실시의 형태에서는, 게이트 전극(제1 게이트 전극(2) 및 제2 게이트 전극(3))이 존재하는 영역에 대응하는 결정성 실리콘 박막 내에서 결정 입경의 불균형을 발생시키지 않는 구성 및 제조 방법을 실현하고 있다. 구체적으로는, 게이트 전극으로서, 도 4(a)에 나타낸 바와 같은 제1 게이트 전극(2) 및 제2 게이트 전극(3)을 형성하고, 게다가, 비정질 실리콘 박막(5a)에 레이저광을 조사하는 것으로 실현된다. 보다 구체적으로는, 기판(1) 상에, 제1 반사율을 가지는 제1 게이트 전극(2)을 적층하고, 제1 게이트 전극(2) 상에, 제1 반사율보다 작은 제2 반사율을 가지고, 또한, 제1 게이트 전극(2)의 상면 면적보다도 작은 상면 면적의 제2 게이트 전극(3)을, 제1 게이트 전극(2)의 상면 주변부를 노출시켜 적층한다. 그리고, 비정질 실리콘 박막(5a)에 상기 서술한 바와 같이 레이저광을 조사하여 결정화한다. 그 때, 제1 영역에 대응하는 비정질 실리콘 박막(5a)의 온도는, 제1 반사율이 제2 반사율보다 크기 때문에, 제2 영역에 대응하는 실리콘 박막의 온도보다도 높아진다. 그 때문에, 비정질 실리콘 박막(5a)에 레이저광을 조사하여 결정화할 때, 제2 게이트 전극(3)에 대응하는 영역의 비정질 실리콘 박막(5a)의 온도를, 제2 게이트 전극(3)의 외주에 존재하는 제1 게이트 전극(2)에 대응하는 비정질 실리콘 박막(5a)의 온도보다도 올릴 수 있다. 그것에 의해, 제2 게이트 전극(3)의 양단부에 대응하는 비정질 실리콘 박막(5a)의 온도가, 제2 게이트 전극(3)에 대응하는 영역으로부터 제2 게이트 전극(3)의 형성 영역 외에 대응하는 영역으로 방산되는 것을 방지할 수 있다. 그 결과, 제2 게이트 전극(3)에 대응하는 영역의 결정성 실리콘 박막(5) 내에서의 결정 입경이 거의 균일해진다. 즉, 채널 영역이 되는 결정성 실리콘 박막(5)의 중앙 영역과 주변 영역의 결정립의 사이즈를 균일하게 할 수 있다.
다음에, 이상과 같이 게이트 전극(제1 게이트 전극(2) 및 제2 게이트 전극(3))이 구성되어 형성된 보텀 게이트형의 실리콘 TFT 장치(100)에 있어서, 비정질 실리콘 박막(5a)이 레이저광을 조사했을 때에, 도 4(b) 및 도 4(c)에 나타낸 온도 분포가 되는 것을 시뮬레이션에 의해 검증했다.
이하, 이것을 실시예로서 설명한다.
(실시예)
도 8a 및 도 8b는, 본 실시예에서의 계산에 이용한 모델 구조 및 그 파라미터를 나타낸 도면이다. 여기서, k는 소쇠 계수이다.
도 8a에 나타낸 모델 구조에서는, 기판으로서 유리를 준비하여, 유리 상에, 150nm의 두께의 SiN막을 배치하고, SiN막 상에, 50nm의 두께의 금속막을 배치한다. 그 금속막을 덮도록, SiN막 상에 가변의 두께의 SiO2막을 배치하고, SiO2막 상에 a-Si막을 배치했다. a-Si막의 상부는 공기층(굴절률 1)으로 했다. 여기서, 이 모델 구조는, 도 4(a)에 나타낸 실시의 형태에 있어서의 보텀 게이트형 TFT의 구조를 모델화한 것이다. 여기서, SiN막은 도 4에 나타낸 기판(1)에 대응하고, 금속막은 제1 게이트 전극(2)에 대응한다. SiO2막은 게이트 절연막(4)에 대응하고, a-Si막은 비정질 실리콘 박막(5a)에 대응한다.
그리고, 기존의 진폭 투과율 및 진폭 투과율의 계산 방법을 이용하여, 도 8a에 나타낸 모델 구조에 대해 수직으로 파장 532nm의 레이저광을 입사한 경우에, 도 8b 중에 나타낸 값을 이용하여 다중 간섭에 의한 a-Si막에 대한 광의 흡수율을 산출했다. 여기서, 도 8b는, a-Si막과 SiO2막과, SiN막과, Al 금속막, Cu 금속막 및 Mo 금속막에 대한 파장 532nm에 있어서의 굴절률과 소쇠 계수를 나타내고 있다. 또, 금속의 반사율의 대소 관계는, Al＞Cu＞Mo이다.
도 9a는, 도 8a의 금속막에 Mo를 이용한 경우(Mo 전극으로 기재)에 있어서의 모델 구조를 나타내고 있으며, 도 9b 및 도 9c는, 도 9a에 나타낸 모델 구조에 있어서 a-Si막 두께와 SiO2 막 두께를 변화시킨 경우의 계산 결과를 나타낸 도면이다. 여기서, 도 9b는, 도 9a에 나타낸 모델 구조의 전극 상 영역(Mo 전극이 존재하는 영역에 대응하는 영역)에 있어서의 a-Si막 두께와 SiO2 막 두께를 변화시킨 경우의 계산 결과를 나타내고 있다. 한편, 도 9c는, 도 9a에 나타낸 모델 구조의 전극 외 영역(Mo 전극이 존재하지 않는 영역 외에 대응하는 영역)에 있어서의 a-Si막 두께와 SiO2 막 두께를 변화시킨 경우의 계산 결과를 나타내고 있다.
도 9b 및 도 9c에 나타내는 바와 같이, 전극 외의 영역에 비해 전극 상의 영역에서는, a-Si막의 흡수율은 높아지는 경향이 있다. 즉, 레이저광이 a-Si막에 조사된 경우에는, 전극 상의 영역에서는, 도 7에서 설명한 바와 같이, 온도가 높아지는 것을 알 수 있다. 단, 도 9b에 나타내는 바와 같이, a-Si막의 막 두께에 따라서는, 그 경향을 볼 수 없는 영역이 있는 것을 알 수 있다. 즉, a-Si막을 형성할 때에는 적절한 막 두께의 범위(프로세스 윈도우)가 있는 것을 알 수 있다. 따라서, 형성되는 a-Si막 두께에 적절한 범위는, a-Si막에 대한 흡수율이 「전극 상의 영역＞전극 상의 영역」이 되는 영역이다.
도 10a～도 10c는, 도 9a에 나타낸 모델 구조에 있어서 a-Si막 두께와 SiO2 막 두께를 변화시킨 경우에 있어서의 전극 외의 영역과 전극 상의 영역의 a-Si막에 대한 흡수율의 차를 나타낸 도면이다. 여기서, 도 10a는, 금속막을 구성하는 재료를 Cu로 한 경우(Cu 전극이라고 한다)의 계산 결과를, 도 10b는, 금속막을 구성하는 재료를 Mo로 한 경우(Mo 전극)의 계산 결과를, 도 10c는, 금속막을 구성하는 재료를 Al(Al 전극이라고 한다)로 한 경우의 계산 결과를 나타내고 있다.
도 10a～도 10c에 나타내는 바와 같이, a-Si막에 대한 흡수율이 「전극 상의 영역＞전극 상의 영역」이 되는 영역 X는, 금속막을 구성하는 재료에 상관없이 존재한다. 구체적으로는, 이 조건을 만족하는 a-Si막의 막 두께의 범위는, 다음의 1) 또는 2)에 나타낸 대로이다.
1) 180nm＜SiO 막 두께＜200nm의 경우, 30nm＜a-Si막 두께＜40nm
2) 100nm＜SiO 막 두께＜180nm의 경우, a-Si막 두께＜30nm, 또한 a-Si막 두께＜(-1/3×SiO 막 두께+100nm)
다음에, 반사율이 상이한 금속막을 적층하는 경우(반사율이 상이한 제1 게이트 전극(2) 및 제2 게이트 전극(3)을 구비하는 보텀 게이트형의 실리콘 TFT 장치(100)에 대응)에 대해서, 상기와 마찬가지로 형성되는 a-Si막 두께에 적절한 범위가 있는지를 검증했다.
도 11a～도 11d는, 형성되는 a-Si막 두께에 적절한 범위가 있는 것을 설명하기 위한 도면이다. 도 11d는, 도 8a의 금속막을 반사율이 상이한 금속막(제1 전극과 제2 전극으로 한다)으로 적층하는 경우에 있어서의 모델 구조를 나타내고 있다. 여기서, 제2 전극은, 제1 전극 상의 일부의 영역에 적층된 금속막이며, 제1 전극보다도 반사율이 낮은 금속막으로 구성되어 있다.
도 11a～도 11c는, 도 11d에 나타낸 모델 구조에 있어서 a-Si막 두께와 SiO2 막 두께를 변화시킨 경우에 제1 전극의 영역과 제2 전극의 영역에 있어서의 a-Si막에 대한 흡수율의 차, 즉, 제1 전극 상의 영역이 되는 a-Si막에 대한 흡수율로부터, 제2 전극 상의 영역이 되는 a-Si막에 대한 흡수율을 감산한 경우를 나타내고 있다. 여기서, 도 11a에서는 (Al, Mo)을, 도 11b에서는 (Al, Cu)을, 도 11c에서는 (Cu, Mo)을 제1 전극과 제2 전극을 구성하는 금속 재료의 조합으로 한 경우의 계산 결과를 나타내고 있다.
도 11a～도 11c에 나타내는 바와 같이, a-Si막을 형성할 때의 적절한 막 두께의 범위(프로세스 윈도우)는, a-Si막에 대한 흡수율이 「제1 전극 상의 영역＞제2 전극 상의 영역」이 되는 영역이다. 또, a-Si막에 대한 흡수율이 「제1 전극 상의 영역＞제2 전극 상의 영역」이 되는 영역 Y는, 금속막을 구성하는 재료에 상관없이 존재하는 것을 알 수 있다.
이상의 시뮬레이션 결과로부터, 게이트 전극(제1 게이트 전극(2) 및 제2 게이트 전극(3))이 구성되어 형성된 보텀 게이트형의 실리콘 TFT 장치(100)에 있어서, 레이저광을 비정질 실리콘 박막(5a)에 조사하는 경우에는, 비정질 실리콘 박막(5a)은, 도 4(b) 및 도 4(c)에 나타낸 온도 분포가 될 수 있는 a-Si막 두께가 존재하는 것을 확인할 수 있었다.
다음에, 도 4(b) 및 도 4(c)에 나타낸 온도 분포가 되기 위해서 필요한 제1 전극과 제2 전극의 크기(폭)의 차에 대해서 검증을 행했다.
도 12는, 본 실시예에서의 계산에 이용한 모델 구조를 나타낸 도면이다. 도 13 및 도 14는, 본 실시예에서의 계산에 이용한 파라미터를 나타낸 도면이다.
도 12(a)에 나타낸 모델 구조는, 기판으로서 예를 들면 0.7mm의 두께의 유리 상에, 120nm의 두께의 SiN막을 배치하고, SiN막 상에, 각각 50nm의 두께의 금속막(제1 전극 및 제2 전극)을 배치한다. 그리고, 그들 금속막(제1 전극 및 제2 전극)을 덮도록, SiN막 상에 120nm의 두께의 SiO2막을 배치하고, SiO2막 상에 40nm의 두께의 a-Si막을 배치한다. a-Si막의 상부는 공기층(굴절률 1)으로 하고 있다. 여기서, 이 모델 구조는, 도 4(a)에 나타낸 실시의 형태에 있어서의 보텀 게이트형 TFT의 구조를, 상기 서술한 계산 결과에 기초하는 막 두께를 이용하여 모델화한 것이다. 또, SiN막은 도 4에 나타낸 기판(1)에 대응한다. 반사율이 상이한 금속막 중 하측의 금속막인 제1 전극은 제1 게이트 전극(2)에 대응하고, 반사율이 상이한 금속막 중 상측의 금속막인 제2 전극은 제2 게이트 전극(3)에 대응한다. SiO2막은 게이트 절연막(4)에 대응하고, a-Si막은 비정질 실리콘 박막(5a)에 대응한다.
또한, 제2 전극의 크기를 도 12(b)에 나타내는 바와 같이, 가로를 A㎛, 세로를 2B㎛로 하고, 제1 전극의 크기를 제2 전극에 비해 가로세로 각각 dmm 작은, 즉 세로 (2B-2d)㎛로 가로 (A-d)㎛로 하고 있다. 여기서, 도면 중의 세로의 크기 B는, 대칭선까지의 크기를 나타내고 있다.
도 15a 및 도 15b는, 본 실시예에서의 온도 해석의 시뮬레이션 조건을 나타낸 도면이다. 도 15a에서는, 제1 전극의 크기를 세로 80㎛ 가로 40㎛로 한 경우의, 제2 전극의 크기의 조건(사양 1～사양 3)을 나타내고 있다. 구체적으로는, 사양 1은, d=0㎛의 경우, 즉 제1 전극 및 제2 전극의 크기가 동일하며 세로 2B=80㎛, 가로 A=40㎛인 경우를 나타내고 있다. 사양 2는, d=5㎛의 경우, 즉, 제2 전극의 크기가 세로 2B=70㎛, 가로 A=35㎛인 경우를 나타내고 있다. 마찬가지로 사양 3은, d=10㎛의 경우, 즉, 제2 전극의 크기가 세로 2B=60㎛, 가로 A=30㎛인 경우를 나타내고 있다. 도 15b에서는, 도 13에 나타낸 조건(사양 1～사양 3)에 있어서의 제1 전극 및 제2 전극의 크기와, 레이저 조사되는 영역을 나타내고 있다. 여기서, 온도 해석의 시뮬레이션에 의해 온도 표시되는 온도 표시 영역을 점선으로 나타내고 있다.
또한, 온도 해석의 시뮬레이션에서 이용되는 레이저광의 조건은, 파장: 532nm, 출력: 3000kW/cm2, 파형: 펄스, 발열 시간(조사 시간): 0～10nsec, 최종 시간: 0～1msec, 스팟 파형: 직사각형이다.
도 16a 및 도 16b는, 각 사양의 온도 해석 결과를 나타낸 도면이다. 도 16a는, 상기의 조건에서, 시뮬레이션을 행한 결과를 나타낸 도면이며, 도 16b는, 도 16a의 x=17.5㎛와 x=20㎛에 있어서의 온도를 표로 한 것이다. 여기서, x=17.5㎛의 온도는, 사양 1～3에 있어서의 제2 전극 상의 a-Si막의 온도를 나타내고 있다. x=20.0㎛는, 사양 1에서는 제2 전극 상의 a-Si막의 온도를, 사양 2 및 사양 3에서는 제1 전극 상의 a-Si막의 온도를 나타내고 있다.
엣지부(x=17.5㎛와 x=20㎛)에서의 온도차를 비교한 결과(도 16b), 종래 구조에 상당하는 사양 1에서는, 204K, 사양 2 및 사양 3에서는, 163K, 171K가 되고, 엣지부에서의 온도차의 개선 효과가 있는 것을 확인할 수 있었다.
이들 결과에 의해, 제1 전극 및 제2 전극의 크기의 차 d는, 적어도 d＞5㎛(바꾸어 말하면 제1 전극을 12% 정도 이상 노출하는 크기의 차)이면 되는 것을 검증할 수 있었다.
이상과 같이, 본 발명에서는, 상이한 반사율을 가지는 제1 게이트 전극 및 제2 게이트 전극을 형성할 뿐만 아니라, 반사율이 큰 쪽의 제1 게이트 전극을 제2 게이트 전극으로부터 일부 노출시킨 제1 영역을 형성한다. 이러한 구성에 의해, 비정질 실리콘 박막에 레이저광을 조사하면, 제1 영역에 제2 영역보다도 높은 온도 분포 영역을 형성할 수 있으므로, 열확산을 이용하여, 게이트 전극 상(제1 게이트 전극 및 제2 게이트 전극)과 게이트 전극 외의 온도차를 완화시킬 수 있다. 그것에 의해, 게이트 전극 상(제1 게이트 전극 및 제2 게이트 전극)의 영역에 대응하는 결정성 실리콘 박막(5)의 결정 입경을 균일화할 수 있다.
이상, 본 발명의 실리콘 박막의 결정화 방법 및 실리콘 TFT 장치의 제조 방법에 대해서, 실시의 형태에 기초하여 설명했지만, 본 발명은, 이 실시의 형태에 한정되는 것은 아니다. 본 발명의 취지를 일탈하지 않는 한, 당업자가 생각할 수 있는 각종 변형을 본 실시의 형태에 실시한 것이나, 상이한 실시의 형태에 있어서의 구성 요소를 조합하여 구축되는 형태도, 본 발명의 범위 내에 포함된다.
<산업상의 이용 가능성>
본 발명은, 실리콘 박막의 결정화 방법 및 실리콘 TFT 장치의 제조 방법에 유용하며, 특히 이동도, 온/오프 특성 모두 우수한 실리콘 TFT 장치의 제조 방법 등으로서 이용하는데 최적이다.
1, 801 : 기판 2 : 제1 게이트 전극
3 : 제2 게이트 전극 4 : 게이트 절연막
5 : 결정성 실리콘 박막 5a, 805 : 비정질 실리콘 박막
6, 804 : 절연막 7 : 컨택트층
8 : 소스·드레인 전극 9 : 패시베이션막
100, 850 : 실리콘 TFT 장치 803 : 게이트 전극

Claims (11)

  1. 기판을 준비하는 제1 공정과,
    상기 기판 상에, 제1 반사율을 가지는 제1 게이트 전극을 적층하는 제2 공정과,
    상기 제1 반사율보다 작은 제2 반사율을 가지고, 또한, 상기 제1 게이트 전극의 상면 면적보다도 작은 상면 면적을 가지는 제2 게이트 전극을, 상기 제1 게이트 전극의 상면 주변부를 노출시켜 상기 제1 게이트 전극 상에 적층하는 제3 공정과,
    상기 제1 게이트 전극이 형성되어 있지 않은 상기 기판 상의 주변 영역, 상기 제2 게이트 전극으로부터 노출된 상기 제1 게이트 전극 상의 제1 영역, 및, 상기 제2 게이트 전극의 상면의 제2 영역을 덮으며, 상기 기판, 상기 제1 게이트 전극, 및 상기 제2 게이트 전극이 적층된 형상에 추종시켜 게이트 절연막을 적층하는 제4 공정과,
    상기 형상으로 적층된 게이트 절연막 상에, 상기 게이트 절연막의 형상에 추종시켜 실리콘 박막을 적층하는 제5 공정과,
    상기 실리콘 박막의 위쪽으로부터 소정의 레이저광을 조사함으로써, 상기 실리콘 박막을 결정화하는 제6 공정을 포함하고,
    상기 제6 공정에서 상기 실리콘 박막에 상기 레이저광을 조사하고 있을 때, 상기 제1 영역에 대응하는 상기 실리콘 박막의 온도는, 상기 제1 반사율이 상기 제2 반사율보다 크기 때문에, 상기 제2 영역에 대응하는 실리콘 박막의 온도보다도 높은, 실리콘 박막의 결정화 방법.
  2. 청구항 1에 있어서,
    상기 제6 공정에서,
    상기 실리콘 박막에 상기 레이저광을 조사하고 있을 때에는, 상기 제1 영역에 대응하는 상기 실리콘 박막의 온도가, 상기 제2 영역에 대응하는 상기 실리콘 박막의 온도보다 높아지고,
    상기 실리콘 박막에 상기 레이저광을 조사한 후에는, 상기 제1 영역에 대응하는 상기 실리콘 박막의 온도와, 상기 제2 영역에 대응하는 상기 실리콘 박막의 온도가 동일하거나, 또는 상기 동일한 근사값의 범위 내가 되며,
    상기 제1 영역에 대응하는 상기 실리콘 박막 및 상기 제2 영역에 대응하는 상기 실리콘 박막은 결정화되는, 실리콘 박막의 결정화 방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제6 공정에서, 상기 레이저광은, 상기 제1 영역에 대응하는 상기 실리콘 박막 및 상기 제2 영역에 대응하는 실리콘 박막에 동시에 조사되는, 실리콘 박막의 결정화 방법.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 제1 반사율과 상기 제2 반사율의 관계에 의해, 상기 제2 영역에 대응하는 실리콘 박막 내에서의 결정 입경은, 동일하거나 또는 동일한 근사값의 범위 내가 되는, 실리콘 박막의 결정화 방법.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 소정의 레이저광의 파장은, 405nm 내지 632nm의 범위인, 실리콘 박막의 결정화 방법.
  6. 청구항 5에 있어서,
    상기 소정의 레이저광은 그린 레이저의 레이저광인, 실리콘 박막의 결정화 방법.
  7. 청구항 6에 있어서,
    상기 소정의 레이저광은 블루 레이저의 레이저광인, 실리콘 박막의 결정화 방법.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 제2 게이트 전극의 단부는 소정의 경사 각도를 가지는, 실리콘 박막의 결정화 방법.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 제6 공정에서의 상기 레이저광의 레이저광 강도 프로파일은,
    적어도 상기 제1 영역 및 상기 제2 영역의 영역 내에서 플랫한, 실리콘 박막의 결정화 방법.
  10. 청구항 1에 기재된 제1 공정 내지 제6 공정을 포함하고,
    상기 제6 공정 후에 결정화된 상기 실리콘 박막 상의 일부에 형성된 절연막의 상면 단부 및 측면, 및 상기 결정화된 상기 실리콘 박막의 상면에, 소스·드레인 전극을 형성하는 제7 공정과,
    상기 절연막 상 및 상기 소스·드레인 전극 상에 패시베이션막을 형성하는 제8 공정을 더 포함하는, 실리콘 TFT 장치의 제조 방법.
  11. 청구항 10에 있어서,
    상기 제6 공정과 상기 제7 공정의 사이에,
    상기 절연막의 상면 단부 및 측면, 및, 상기 결정화된 상기 실리콘 박막의 상면에, 컨택트층을 형성하는 공정을 포함하는, 실리콘 TFT 장치의 제조 방법.
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