WO2011161714A1 - シリコン薄膜の結晶化方法およびシリコンｔｆｔ装置の製造方法 - Google Patents

シリコン薄膜の結晶化方法およびシリコンｔｆｔ装置の製造方法 Download PDF

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gate electrode
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尾田智彦
川島孝啓
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Definitions

  • the present invention relates to a technique for crystallizing an a-Si film using a laser beam in a silicon thin film having a bottom gate structure.
  • a silicon TFT (Thin Film Transistor) device that constitutes a liquid crystal display device or an organic EL display device.
  • a semiconductor layer made of, for example, silicon (hereinafter referred to as a silicon thin film) that becomes a channel portion of the silicon TFT device is generally composed of an amorphous or crystalline silicon thin film.
  • the silicon thin film serving as the channel portion is preferably formed of a crystalline silicon thin film having a higher mobility than that of amorphous silicon. Therefore, in the manufacturing process, after forming an amorphous silicon thin film constituting the channel portion, the formed amorphous silicon thin film is crystallized to form a crystalline silicon thin film.
  • a method of crystallizing an amorphous silicon thin film for example, there is a method of crystallizing by irradiating laser light such as green having a wavelength of 532 nm (for example, Patent Document 1).
  • the electrode in the bus line region is divided into two layers as the Mo / AlNd structure so as to be under the region not irradiated with laser light, while the electrode under the region irradiated with laser light is the Mo single layer.
  • the technology is disclosed.
  • the bottom gate type silicon TFT disclosed in Patent Document 1 has different electrode structures under the region where the laser light is irradiated and under the region where the laser light is not irradiated, the crystal of the amorphous silicon thin film above the gate electrode Crystal structure unevenness cannot be suppressed without suggestion of suppressing texture unevenness.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a method for crystallizing a silicon thin film and a method for manufacturing a silicon TFT device capable of making the crystal grain size of the silicon thin film uniform. To do.
  • a silicon thin film crystallization method includes a first step of preparing a substrate, and a second step of laminating a first gate electrode having a first reflectance on the substrate. And a second gate electrode having a second reflectance smaller than the first reflectance and having a top surface area smaller than a top surface area of the first gate electrode, A third step in which a peripheral portion is exposed and stacked on the first gate electrode; a peripheral region on the substrate where the first gate electrode is not formed; and the first gate exposed from the second gate electrode Covering the first region on the electrode and the second region on the upper surface of the second gate electrode, the gate insulation is made to follow the shape in which the substrate, the first gate electrode, and the second gate electrode are stacked.
  • a fourth step of laminating the film, and the shape A fifth step of laminating a silicon thin film to follow the shape of the gate insulating film on the gate insulating film laminated on the substrate, and irradiating the silicon thin film by irradiating a predetermined laser beam from above the silicon thin film.
  • a temperature of the silicon thin film corresponding to the first region when the silicon thin film is irradiated with the laser light in the sixth step. Is higher than the second reflectance, and is higher than the temperature of the silicon thin film corresponding to the second region.
  • the present invention it is possible to realize a method of crystallizing a recon thin film and a method of manufacturing a silicon TFT device that can make the crystal grain size of the silicon thin film uniform. Thereby, crystal structure unevenness can be suppressed.
  • FIG. 1 is a cross-sectional view schematically showing the configuration of the silicon TFT device in the present embodiment.
  • FIG. 2 is a flowchart showing manufacturing steps of the silicon TFT device according to the embodiment of the present invention.
  • FIG. 3A is a diagram for explaining a method of manufacturing the silicon TFT device according to the embodiment of the present invention.
  • FIG. 3B is a view for explaining the method for manufacturing the silicon TFT device according to the embodiment of the present invention.
  • FIG. 3C is a view for explaining the method for manufacturing the silicon TFT device according to the embodiment of the present invention.
  • FIG. 3D is a view for explaining the method for manufacturing the silicon TFT device according to the embodiment of the present invention.
  • FIG. 3A is a diagram for explaining a method of manufacturing the silicon TFT device according to the embodiment of the present invention.
  • FIG. 3B is a view for explaining the method for manufacturing the silicon TFT device according to the embodiment of the present invention.
  • FIG. 3C is a view for explaining the method for manufacturing
  • FIG. 3E is a view for explaining the method for manufacturing the silicon TFT device according to the embodiment of the present invention.
  • FIG. 3F is a view for explaining the method for manufacturing the silicon TFT device according to the embodiment of the present invention.
  • FIG. 3G is a view for explaining the method for manufacturing the silicon TFT device according to the embodiment of the present invention.
  • FIG. 3H is a view for explaining the method for manufacturing the silicon TFT device according to the embodiment of the present invention.
  • FIG. 3I is a view for explaining the method for manufacturing the silicon TFT device according to the embodiment of the present invention.
  • FIG. 3J is a view for explaining the method for manufacturing the silicon TFT device according to the embodiment of the present invention.
  • FIG. 4 is a diagram showing the structure of the bottom gate TFT in this embodiment and the temperature distribution when irradiated with laser light.
  • FIG. 5A is a cross-sectional view schematically showing the structure of a conventional bottom gate type TFT.
  • FIG. 5B is a top view schematically showing the structure of a conventional bottom gate type TFT.
  • FIG. 6A is a diagram of the crystallinity of a crystalline silicon thin film observed with an optical microscope.
  • FIG. 6B is an electron microscope observation of the crystalline silicon thin film.
  • FIG. 6C is a view obtained by observing a crystalline silicon thin film with an electron microscope.
  • FIG. 6D is an electron microscope observation of the crystalline silicon thin film.
  • FIG. 6A is a diagram of the crystallinity of a crystalline silicon thin film observed with an optical microscope.
  • FIG. 6B is an electron microscope observation of the crystalline silicon thin film.
  • FIG. 6C is a view obtained by observing a crystalline silicon thin film with an
  • FIG. 7 is a diagram showing a temperature distribution of an amorphous silicon thin film of a conventional bottom gate type TFT when irradiated with laser light.
  • FIG. 8A is a diagram showing a model structure and its parameters used for the calculation in this example.
  • FIG. 8B is a diagram showing the model structure and its parameters used for the calculation in this example.
  • FIG. 9A is a diagram showing a model structure when Mo is used for the metal film of FIG. 8A.
  • FIG. 9B is a diagram showing a calculation result when the a-Si film thickness and the SiO 2 film thickness are changed in the model structure of FIG. 9A.
  • FIG. 9C is a diagram showing a calculation result when the a-Si film thickness and the SiO 2 film thickness are changed in the model structure of FIG.
  • FIG. 10A shows the difference in the absorptivity to the a-Si film between the region outside the electrode and the region on the electrode when the a-Si film thickness and the SiO 2 film thickness are changed in the model structure shown in FIG. 9A.
  • FIG. 10B shows the difference in absorptivity to the a-Si film between the region outside the electrode and the region on the electrode when the a-Si film thickness and the SiO 2 film thickness are changed in the model structure shown in FIG. 9A.
  • FIG. 10C shows the difference in the absorptivity to the a-Si film between the region outside the electrode and the region on the electrode when the a-Si film thickness and the SiO 2 film thickness are changed in the model structure shown in FIG. 9A.
  • FIG. FIG. 11A is a diagram for explaining that the a-Si film thickness formed in the model structure shown in FIG. 11D has an appropriate range.
  • FIG. 11B is a diagram for explaining that the a-Si film thickness formed in the model structure shown in FIG. 11D has an appropriate range.
  • FIG. 11C is a diagram for explaining that the a-Si film thickness formed in the model structure shown in FIG. 11D has an appropriate range.
  • FIG. 11D is a diagram illustrating a model structure.
  • FIG. 12 is a diagram showing a model structure used for the calculation in this example.
  • FIG. 13 is a diagram showing parameters used for calculation in the present embodiment.
  • FIG. 14 is a diagram illustrating parameters used in the calculation in the present embodiment.
  • FIG. 15A is a diagram illustrating simulation conditions for temperature analysis in the present example.
  • FIG. 15B is a diagram showing simulation conditions for temperature analysis in this example.
  • FIG. 16A is a diagram illustrating a temperature analysis result of each specification.
  • FIG. 16B is a diagram showing a temperature analysis result of each specification.
  • the silicon thin film crystallization method includes a first step of preparing a substrate, a second step of stacking a first gate electrode having a first reflectance on the substrate, and the first step.
  • a second gate electrode having a second reflectance smaller than the reflectance and having a top surface area smaller than a top surface area of the first gate electrode is exposed by exposing a peripheral portion of the top surface of the first gate electrode.
  • a first gate electrode having a first reflectance is stacked on the substrate, and has a second reflectance smaller than the first reflectance, and from an upper surface area of the first gate electrode.
  • a second gate electrode having a smaller upper surface area is laminated on the first gate electrode with the periphery of the upper surface of the first gate electrode exposed.
  • the temperature of the silicon thin film corresponding to the second gate electrode is set at the first outer periphery of the second gate electrode. Since the temperature of the silicon thin film corresponding to the gate electrode can be higher, the temperature of the silicon thin film corresponding to both ends of the second gate electrode can be increased from the region corresponding to the second gate electrode to the second gate. It is prevented from being diffused into a corresponding region outside the electrode formation region.
  • the crystal grain size in the silicon thin film corresponding to the second gate electrode is substantially uniform, the crystal grain size of the silicon thin film after the crystallization in the central region and the peripheral region of the channel region is reduced.
  • a silicon thin film crystallization method that can be made uniform can be realized.
  • the temperature of the silicon thin film corresponding to the first region is After the temperature of the silicon thin film corresponding to the second region becomes higher and the laser light is irradiated to the silicon thin film, the temperature of the silicon thin film corresponding to the first region and the temperature corresponding to the second region.
  • the temperature of the silicon thin film is the same or within the same range of recent values, and the silicon thin film corresponding to the first region and the silicon thin film corresponding to the second region are crystallized.
  • the temperature of the silicon thin film corresponding to the first region is higher than the temperature of the silicon thin film corresponding to the second region
  • the temperature of the silicon thin film corresponding to the first region and the temperature of the silicon thin film corresponding to the second region are the same or close to the same. Within the hour value range. In this state, the silicon thin film corresponding to the first region and the silicon thin film corresponding to the second region are crystallized.
  • the crystal grain size in the silicon thin film corresponding to the second gate electrode can be made more uniform, so that the crystal of the silicon thin film after the crystallization of the central region and the peripheral region of the channel region A silicon thin film crystallization method capable of making the grain size uniform can be realized.
  • the laser light is simultaneously irradiated to the silicon thin film corresponding to the first region and the silicon thin film corresponding to the second region.
  • the predetermined laser light is emitted from the silicon thin film corresponding to the first region and the first thin film. Simultaneously irradiate the silicon thin film corresponding to the two regions.
  • the temperature of the silicon thin film corresponding to the first region and the temperature of the silicon thin film corresponding to the second region simultaneously increase, so that the second region is irradiated during the predetermined laser irradiation.
  • the temperature of the corresponding silicon thin film can be higher than the temperature of the silicon thin film corresponding to the first region.
  • the temperature of the silicon thin film corresponding to both ends of the second gate electrode is dissipated from the region corresponding to the second gate electrode to the region corresponding to the outside of the formation region of the second gate electrode. This can be further prevented.
  • the crystal grain size in the silicon thin film corresponding to the second region is the same or less depending on the relationship between the first reflectance and the second reflectance. Within the same approximate value range.
  • the crystal grain size in the silicon thin film corresponding to the second region is within the same or the same approximate value range. can do.
  • the wavelength of the predetermined laser beam is in the range of 405 nm to 632 nm.
  • the wavelength of the predetermined laser beam can be a laser beam in the range of 405 nm to 632 nm.
  • the predetermined laser beam is a laser beam of a green laser.
  • a laser beam of a green laser can be used as the predetermined laser beam.
  • the predetermined laser beam is a blue laser beam.
  • a blue laser beam can be used as the predetermined laser beam.
  • the end portion of the second gate electrode has a predetermined inclination angle.
  • a slope is formed at the end of the gate electrode. Since the reflected light of the predetermined laser light diffuses on this slope, the silicon thin film corresponding to the slope of the gate electrode causes a temperature drop during crystallization.
  • the temperature of the silicon thin film corresponding to the first region is the first temperature. Therefore, the temperature of the silicon thin film corresponding to the second region can be made higher than that of the second reflectance. Therefore, the temperature of the silicon thin film corresponding to both ends of the second gate electrode is prevented from being dissipated from the region corresponding to the second gate electrode to the region corresponding to the outside of the formation region of the second gate electrode. To do.
  • the crystal grain size in the silicon thin film corresponding to the second gate electrode is substantially uniform, the crystal grain size of the silicon thin film after the crystallization in the central region and the peripheral region of the channel region is reduced.
  • a silicon thin film crystallization method that can be made uniform can be realized.
  • the laser beam intensity profile of the laser beam in the sixth step is flat at least in the first region and the second region.
  • the laser beam intensity profile of the laser beam in the sixth step is flat in at least the first region and the second region.
  • the crystal grain size in the silicon thin film corresponding to the second gate electrode becomes more uniform, the crystal grain size of the silicon thin film after crystallization in the central region and the peripheral region of the channel region is reduced.
  • a silicon thin film crystallization method that can be made uniform can be realized.
  • a method for manufacturing a silicon TFT device includes the first to sixth steps described in the first aspect, and further includes a part of the silicon thin film crystallized after the sixth step.
  • an eighth step of forming a film is
  • a silicon TFT device including a crystalline silicon thin film crystallized by the silicon thin film crystallization method according to any one of the first to ninth aspects can be manufactured.
  • the upper surface end and side surface of the insulating film and the upper surface of the crystallized silicon thin film are interposed between the sixth step and the seventh step. And a step of forming a contact layer.
  • This aspect includes a step of forming a contact layer on the upper surface end and side surface of the insulating film and on the upper surface of the crystallized silicon thin film between the sixth step and the seventh step. .
  • FIG. 1 is a cross-sectional view schematically showing the configuration of the silicon TFT device in the present embodiment.
  • the silicon TFT device 100 is a bottom gate type thin film transistor device, and includes a first gate electrode 2, a second gate electrode 3, a gate insulating film 4, and a crystallinity sequentially stacked on the substrate 1.
  • a silicon thin film 5, an insulating film 6, a pair of contact layers 7, a pair of source / drain electrodes 8, and a passivation film 9 are provided.
  • the substrate 1 is a substrate made of, for example, transparent glass or quartz.
  • the first gate electrode 2 is made of a metal such as Cu (copper) or Al (aluminum), or an alloy containing a metal such as Cu (copper) or Al (aluminum), and has a thickness of 50 nm, for example, on the substrate 1. Is formed.
  • the first gate electrode 2 has a first reflectivity of the constituent metal.
  • the second gate electrode 3 is laminated on the first gate electrode 2 with a thickness of, for example, 50 nm with the upper surface peripheral portion of the first gate electrode 2 exposed so as to have an area smaller than that of the first gate electrode 2.
  • the second gate electrode 3 is made of a metal such as Mo (molybdenum) and Cu (copper), or an alloy containing a metal such as Mo (molybdenum) and Cu (copper), and the second reflectivity of the metal constituting the second gate electrode 3.
  • Have The second reflectance is smaller than the first reflectance.
  • the second gate electrode 3 has a second reflectance smaller than the first reflectance and a top surface area smaller than the top surface area of the first gate electrode 2.
  • the end of the second gate electrode 3 has a predetermined angle ⁇ shown in FIG. 1 (the internal angle ⁇ formed with the first gate electrode 2, for example, 70 to 90 °).
  • a slope (taper) is formed at the end of the second gate electrode 3 in the manufacturing process, but the reflected light of the laser light is diffused depending on the angle of the slope to be formed, and the second gate is formed.
  • the amorphous silicon thin film 5a corresponding to the slope (taper) at the end of the electrode causes a temperature drop during crystallization. For this reason, by setting the taper angle ⁇ to 70 to 90 °, for example, the amorphous silicon thin film 5a corresponding to the inclined surface (taper) suppresses the influence of the temperature drop during crystallization.
  • the first gate electrode 2 and the second gate electrode 3 are composed of a combination of metals such as Cu and Mo, Al and Cu, and Al and Mo, for example. Further, the metal material of the first gate electrode and the second gate electrode, that is, the relationship between the first reflectivity and the second reflectivity depends on the crystal grains in the amorphous silicon thin film 5a corresponding to the second region. The diameter is determined to be within the same or the same approximate range.
  • the gate insulating film 4 is made of, for example, silicon oxide (SiO), silicon nitride (SiN), and a laminated film thereof, and the substrate 1 and the first gate electrode 2 so as to cover the first gate electrode 2 and the second gate electrode 3. And formed on the second gate electrode 3.
  • the gate insulating film 4 is formed with a thickness of 120 nm, for example.
  • the gate insulating film 4 includes a peripheral region on the substrate 1 where the first gate electrode 2 is not formed, a first region on the first gate electrode 2 exposed from the second gate electrode 3, The second region on the upper surface of the second gate electrode 3 is covered so as to follow the shape in which the substrate 1, the first gate electrode 2 and the second gate electrode 3 are stacked.
  • the crystalline silicon thin film 5 is laminated on the gate insulating film 4 laminated so as to follow the above shape so as to follow the shape of the gate insulating film 4. Specifically, the crystalline silicon thin film 5 is irradiated with, for example, green laser light from an amorphous silicon thin film 5a (not shown) made of, for example, a-Si laminated on the gate insulating film 4. It is formed by crystallization (including microcrystallization).
  • the polycrystal is not only a polycrystal in a narrow sense consisting of crystals having an average particle diameter of 50 nm or more, but also, for example, a crystal having an average particle diameter of 50 nm or less, specifically a crystal having a diameter of 20 nm to 50 nm.
  • the broad meaning includes crystallites in a narrow sense.
  • polycrystal is described in a broad sense.
  • the temperature of the amorphous silicon thin film 5a corresponding to the first region is such that the first reflectance is the second reflectance. Since it is larger than the reflectance, it can be made higher than the temperature of the amorphous silicon thin film 5a corresponding to the second region. Thereby, the temperature of the amorphous silicon thin film 5a corresponding to both ends of the second gate electrode 3 is dissipated from the region corresponding to the second gate electrode 3 to the region corresponding to the outside of the formation region of the second gate electrode 3. In this case, the amorphous silicon thin film 5a is crystallized.
  • the crystal grain size in the crystalline silicon thin film 5 corresponding to the second gate electrode 3 becomes substantially uniform, so that the crystal grains of the crystalline silicon thin film 5 after the crystallization of the central region and the peripheral region of the channel region are obtained.
  • the size becomes uniform.
  • the thickness of the crystalline silicon thin film 5 is, for example, 40 nm, but is not limited thereto. Although the reason will be described later, it may be any thickness that satisfies the following 1) or 2). 1) When 180 nm ⁇ the thickness of the gate insulating film 4 ⁇ 200 nm, 30 nm ⁇ the thickness of the crystalline silicon thin film 5 ⁇ 40 nm, 2) When 100 nm ⁇ the thickness of the gate insulating film 4 ⁇ 180 nm, the thickness of the crystalline silicon thin film 5 ⁇ 30 nm and the thickness of the crystalline silicon thin film 5 ⁇ ( ⁇ 1/3 ⁇ the thickness of the gate insulating film 4 + 100 nm).
  • the insulating film 6 is made of, for example, silicon oxide (SiO), silicon nitride (SiN), or the like, and is formed on a part of the upper surface of the crystalline silicon thin film 5.
  • the insulating film 6 functions as a channel etching stopper (CES) layer that suppresses etching of the crystalline silicon thin film 5 when the contact layer 7 is formed by etching.
  • CES channel etching stopper
  • the width of the insulating film 6 is narrower than the width of the upper surface of the crystalline silicon thin film 5.
  • the width of the insulating film 6 and the width of the upper surface of the crystalline silicon thin film 5 refer to the width in the direction in which the source / drain electrodes 8 are arranged, that is, the width in the channel charge conduction direction.
  • the contact layer 7 is a doped semiconductor layer made of, for example, silicon or the like having a higher impurity concentration than the crystalline silicon thin film 5, and is separated from the insulating film 6, the crystalline silicon thin film 5, and the gate insulating film 4. And so as to cover.
  • the source / drain electrode 8 is formed on the contact layer 7. Specifically, the source / drain electrodes 8 are formed on the upper surface end and side surfaces of the insulating film 6 and on the upper surface of the crystalline silicon thin film 5 with a contact layer 7 therebetween.
  • the source / drain electrodes 8 are formed of, for example, a single layer structure or a multilayer structure such as a conductive material and an alloy, such as aluminum (Al), molybdenum (Mo), copper (Cu), molybdenum tungsten (MoW), titanium (Ti), and the like. It is made of chromium (Cr) or the like.
  • the passivation film 9 is made of, for example, silicon oxide (SiO), silicon nitride (SiN), or the like, and is formed on the exposed portion of the insulating film 6 and on the source / drain electrode 8.
  • FIG. 2 is a flowchart showing a manufacturing process of the silicon TFT device 100 according to the embodiment of the present invention.
  • 3A to 3J are views for explaining a method of manufacturing the silicon TFT device 100 according to the embodiment of the present invention.
  • a substrate 1 is prepared (S1).
  • a first gate electrode stacking step of stacking the first gate electrode 2 having the first reflectivity is performed (S2), and subsequently, the second reflectivity is smaller than the first reflectivity
  • a metal having a first reflectance that becomes the first gate electrode 2 is laminated on the substrate 1 by sputtering, and further, a second reflection smaller than the first reflectance that becomes the second gate electrode 3.
  • Deposit a metal with a rate (FIG. 3B).
  • a first gate electrode 2 and a second gate electrode 3 patterned into a desired shape are formed by photolithography and etching (FIG. 3C). That is, as shown in FIG. 3C, the second gate electrode 3 has a top surface area smaller than the top surface area of the first gate electrode 2 and has a shape in which the peripheral portion of the top surface of the first gate electrode 2 is exposed. 1 formed on the gate electrode 2 (FIG. 3C).
  • the 1st gate electrode 2 and the 2nd gate electrode 3 are comprised by the combination of metals, such as Cu and Mo, Al and Cu, and Al and Mo, for example.
  • a gate insulating film stacking step is performed in which the gate insulating film 4 is stacked so as to follow the shape in which the substrate 1, the first gate electrode 2, and the second gate electrode 3 are stacked so as to cover the two regions (S4).
  • the exposed portion (peripheral region) of the substrate 1, the exposed portion (first region) of the first gate electrode 2, and the upper surface (second region) of the second gate electrode 3 are covered by plasma CVD or the like.
  • a gate insulating film 4 is formed (FIG. 3D).
  • a silicon thin film stacking process is performed in which the crystalline silicon thin film 5 is stacked on the gate insulating film 4 stacked following the above shape so as to follow the shape of the gate insulating film 4 (S5).
  • the gate insulating film 4 is formed by the plasma CVD method or the like, the amorphous silicon thin film 5a is continuously formed on the gate insulating film 4 (FIG. 3E).
  • the gate insulating film 4 is made of, for example, silicon oxide (SiO), silicon nitride (SiN), or a laminated film thereof.
  • a silicon thin film crystallization process for crystallizing the amorphous silicon thin film 5a is performed by irradiating a predetermined laser beam from above the formed amorphous silicon thin film 5a (S6).
  • the amorphous silicon thin film 5a is made into a crystalline silicon thin film 5 by laser annealing. Specifically, the amorphous silicon thin film 5a is irradiated with laser light from above (FIG. 3F) to be polycrystallized (including microcrystals) to form the crystalline silicon thin film 5 (FIG. 3G). In addition, since conditions for laser light and the like will be described later, description thereof is omitted here.
  • a contact layer forming step of forming a contact layer 7 made of a doped semiconductor layer on the upper end and side surfaces of the insulating film 6 and the upper surface of the crystalline silicon thin film 5 is performed (S7).
  • a source / drain electrode forming step of forming source / drain electrodes on the gate insulating film 4 and the crystalline silicon thin film 5 through the contact layer 7 is performed (S8).
  • the crystalline silicon thin film 5 is patterned by photolithography and etching so as to leave the crystalline silicon thin film 5 to be a channel region, thereby forming a channel region (FIG. 3H).
  • an insulating film 6 narrower than the width of the upper surface of the crystalline silicon thin film 5 is formed on the crystalline silicon thin film 5 by, for example, plasma CVD.
  • a contact layer 7 composed of an N + silicon film doped with, for example, P (phosphorus) is formed so as to cover the gate insulating film 4, the crystalline silicon thin film 5, and the insulating film 6 by, for example, plasma CVD. To do.
  • the source / drain electrodes are made of metal such as molybdenum (Mo) or Mo alloy, metal such as titanium (Ti), aluminum (Al) or Al alloy, metal such as copper (Cu) or Cu alloy, or silver. It is made of a metal material such as (Ag), chromium (Cr), tantalum (Ta), or tungsten (W).
  • a mask is formed on the metal to be the source / drain electrode 8 so that the upper part of the central region of the insulating film 6 is exposed, and the source / drain electrode 8 is formed by using the resist as a mask by dry etching.
  • FIG. 3I That is, when the insulating film 6 functions as a channel etching stopper (CES), the source / drain electrodes 8 are placed on the upper end and side surfaces of the insulating film 6 and the upper surface of the crystalline silicon thin film 5 via the contact layer 7. They can be formed apart.
  • CES channel etching stopper
  • a passivation film forming step for forming a passivation film on the exposed portion of the insulating film 6 and on the source / drain electrodes 8 is performed (S9).
  • a passivation film 9 made of silicon oxide (SiO) or silicon nitride (SiN) is formed on the exposed portion of the insulating film 6 and on the source / drain electrode 8 by plasma CVD or the like (FIG. 3J).
  • FIG. 4 is a diagram showing the structure of the bottom gate TFT in this embodiment and the temperature distribution when irradiated with laser light.
  • FIG. 4A is a diagram showing a state in which the amorphous silicon thin film 5a is irradiated with laser light in the silicon thin film crystallization step (S6).
  • FIG. 4B and FIG. 4C are diagrams showing the temperature distribution of the amorphous silicon thin film 5a when irradiated with a laser.
  • the first region is a region on the first gate electrode 2 and exposed from the second gate electrode 3 as described above.
  • the second region is a region on the first gate electrode 2.
  • the third region is a region outside the region where the second gate electrode 3 is formed.
  • the amorphous silicon thin film 5a is irradiated with laser light.
  • the temperature of the region of the amorphous silicon thin film 5 a corresponding to the first region is such that the first reflectance of the first gate electrode 2 is that of the second gate electrode 3. Since it is larger than the second reflectance, the temperature is higher than the temperature of the region of the amorphous silicon thin film 5a corresponding to the second region.
  • the amorphous silicon thin film 5a is irradiated with laser light, as shown in FIG.
  • the temperature of the region of the amorphous silicon thin film 5a corresponding to the first region and the second region The temperature of the corresponding region of the amorphous silicon thin film 5a is the same or the same range of recent values. Under this temperature distribution, the region of the amorphous silicon thin film 5a corresponding to the first region and the region of the amorphous silicon thin film 5a corresponding to the second region are crystallized.
  • first gate electrode 2 and the second gate electrode 3 having different reflectivities are formed, but also the first gate electrode 2 having a higher reflectivity is partially exposed from the second gate electrode 3.
  • a first region is formed.
  • the amorphous silicon thin film 5a is irradiated with laser light, a temperature distribution region higher than the second region can be formed in the first region, so that thermal diffusion is used to form the first electrode on the gate electrode (first gate).
  • the temperature difference between the electrode 2 and the second gate electrode 3) and the outside of the gate electrode can be reduced. Thereby, the crystal grain size of the crystalline silicon thin film 5 corresponding to the region on the gate electrode (the first gate electrode 2 and the second gate electrode 3) can be made uniform.
  • the laser beam used in the silicon thin film crystallization step is preferably a laser beam having a wavelength in the range of 405 nm to 632 nm.
  • This laser beam may be, for example, a green laser beam or a blue laser beam.
  • the light intensity profile of the laser light is flat in at least the first region and the second region in the silicon thin film crystallization process.
  • the light intensity profile of the laser light has a Gaussian light intensity distribution on the short axis and a top flat light intensity distribution on the long axis in the silicon thin film crystallization step.
  • the temperature of the amorphous silicon thin film 5a corresponding to the first region corresponds to the second region. It is easy to make the temperature higher than the temperature of the amorphous silicon thin film 5a corresponding to. As a result, the crystal grain size in the crystalline silicon thin film 5 corresponding to the gate electrode, that is, the first gate electrode 2 and the second gate electrode 3 becomes more uniform. That is, the crystal grain size of the crystalline silicon thin film 5 in the central region and the peripheral region of the channel region is uniform.
  • the laser light is simultaneously irradiated to the amorphous silicon thin film 5a corresponding to the first region and the amorphous silicon thin film 5a corresponding to the second region.
  • the laser beam is applied to the amorphous silicon thin film 5a corresponding to the first region and the amorphous silicon thin film 5a corresponding to the second region with the long axis top flat portion (line beam).
  • the temperature of the amorphous silicon thin film 5a corresponding to the first region and the temperature of the amorphous silicon thin film 5a corresponding to the second region simultaneously increase on the beam line. . Therefore, during the laser light irradiation, as shown in FIG. 4B, the temperature of the amorphous silicon thin film 5a corresponding to the second region is higher than the temperature of the amorphous silicon thin film 5a corresponding to the first region. Can also be high. As a result, the temperature of the amorphous silicon thin film 5a corresponding to both ends of the second gate electrode 3 shown in FIG. 4A is changed from the region corresponding to the second gate electrode 3 to the outside of the region where the second gate electrode 3 is formed. It can be further prevented from being diffused into a region corresponding to (denoted as the third region in the figure).
  • FIG. 5A is a cross-sectional view schematically showing the structure of a conventional bottom gate TFT.
  • FIG. 5B is a top view schematically showing the structure of a conventional bottom gate type TFT.
  • a bottom gate type silicon TFT device 850 shown in FIG. 5A includes a substrate 801, a gate electrode 803, an insulating film 804, and an amorphous silicon thin film 805.
  • FIG. 5A shows regions corresponding to the first region and the second region described above. That is, the second region in FIG. 5A corresponds to a region on the gate electrode 803, and the first region corresponds to a region outside the gate electrode 803 and around the gate electrode 803.
  • the amorphous silicon thin film 805 is crystallized by irradiating laser light from above the amorphous silicon thin film 805 to be a channel layer, and the crystallized crystalline silicon thin film The crystallinity was observed with a microscope.
  • FIG. 6A is a diagram in which the crystallinity of the crystalline silicon thin film is observed with an optical microscope.
  • 6B to 6D are views of the crystalline silicon thin film observed with an electron microscope.
  • FIG. 6B is a diagram in which the edge (terminal portion) of the gate electrode 803 is observed with an SEM (scanning electron microscope) at an acceleration voltage of 5.0 kV and a magnification of 3000 times. As shown in FIG. 6B, it can be seen that unevenness occurs from the center of the gate electrode 803 to the edge of the gate electrode 803.
  • FIG. 6C is a view obtained by SEM observation of the central portion of the gate electrode 803 at an acceleration voltage of 5.0 kV and a magnification of 100,000, and FIG. 6C shows the central portion of the gate electrode 803 at an acceleration voltage of 5.0 kV and a magnification of 100,000.
  • FIG. 6C shows the central portion of the gate electrode 803 at an acceleration voltage of 5.0 kV and a magnification of 100,000.
  • a crystalline silicon thin film corresponding to the center of the gate electrode 803 and a crystalline silicon thin film corresponding to the end portion (edge portion) of the gate electrode 803 are formed.
  • the crystal grain sizes produced are different. That is, the crystal grain size in the crystalline silicon thin film on the gate electrode 803 varies, and the conventional bottom gate TFT has poor in-plane uniformity.
  • FIG. 7 is a diagram showing a temperature distribution of an amorphous silicon thin film of a conventional bottom gate type TFT when irradiated with laser light. Since FIG. 7A and FIG. 7B correspond to FIG. 5A and FIG. 5B, description thereof is omitted.
  • FIG. 7C is a diagram showing the temperature distribution of the amorphous silicon thin film 805 when irradiated with laser light in the silicon thin film crystallization step.
  • the amorphous silicon thin film 805 shown in FIGS. 7A and 7B is irradiated with laser light.
  • the laser light reflected from the gate electrode 803 is used to increase the temperature of the amorphous silicon thin film 805.
  • the temperature rises. Therefore, in the first region where the gate electrode 803 is not present, there is no influence of reflected light from the gate electrode 803, while in the second region where the gate electrode 803 is present, the influence of reflected light from the gate electrode 803 is added.
  • the temperature rise of the amorphous silicon thin film 805 due to the laser light is caused in the region of the amorphous silicon thin film 805 corresponding to the second region where the gate electrode 803 exists in the first region where the gate electrode 803 does not exist. It becomes relatively higher than the region of the corresponding amorphous silicon thin film 805. Further, the heat in the amorphous silicon thin film 805 generated by the laser light irradiation is from the region of the amorphous silicon thin film 805 corresponding to the second region where the gate electrode 803 exists to the second where the gate electrode 803 does not exist. It is diffused into the region of the amorphous silicon thin film 805 corresponding to the region. That is, as shown in FIG.
  • the temperature distribution in the amorphous silicon thin film 805 generated by the laser light irradiation corresponds to the edge portion (end portion) of the second region where the gate electrode 803 exists. It will have a gradient in the region.
  • the amorphous silicon thin film 805 is crystallized with such a temperature distribution.
  • the crystal grain size formed differs between the crystalline silicon thin film corresponding to the center of the gate electrode 803 and the crystalline silicon thin film corresponding to the edge part (end part) of the gate electrode 803.
  • the crystal grain size variation (crystal structure unevenness) is generated in the crystalline silicon thin film corresponding to the region where the gate electrode 803 exists by the mechanism as described above.
  • a configuration and a manufacturing method that does not cause variation in crystal grain size in the crystalline silicon thin film corresponding to the region where the gate electrodes (first gate electrode 2 and second gate electrode 3) are present. Is realized. Specifically, the first gate electrode 2 and the second gate electrode 3 as shown in FIG. 4A are formed as the gate electrodes, and then the amorphous silicon thin film 5a is irradiated with laser light. Realize with. More specifically, a first gate electrode 2 having a first reflectance is stacked on the substrate 1, and the second reflectance smaller than the first reflectance is formed on the first gate electrode 2.
  • the second gate electrode 3 having an upper surface area smaller than the upper surface area of the first gate electrode 2 is laminated with the upper surface peripheral portion of the first gate electrode 2 exposed. Then, the amorphous silicon thin film 5a is crystallized by being irradiated with the laser light as described above. At this time, the temperature of the amorphous silicon thin film 5a corresponding to the first region is higher than the temperature of the silicon thin film corresponding to the second region because the first reflectance is higher than the second reflectance.
  • the temperature of the amorphous silicon thin film 5 a in the region corresponding to the second gate electrode 3 exists on the outer periphery of the second gate electrode 3.
  • the temperature of the amorphous silicon thin film 5a corresponding to the first gate electrode 2 can be raised.
  • the temperature of the amorphous silicon thin film 5a corresponding to both ends of the second gate electrode 3 is dissipated from the region corresponding to the second gate electrode 3 to the region corresponding to the outside of the region where the second gate electrode 3 is formed. Can be prevented.
  • the crystal grain size in the crystalline silicon thin film 5 in the region corresponding to the second gate electrode 3 becomes substantially uniform. That is, the size of the crystal grains in the central region and the peripheral region of the crystalline silicon thin film 5 serving as the channel region can be made uniform.
  • the amorphous silicon thin film 5a is irradiated with laser light. It was verified by simulation that the temperature distribution shown in FIGS. 4B and 4C was obtained.
  • FIG. 8A and FIG. 8B are diagrams showing the model structure and its parameters used for the calculation in this example.
  • k is an extinction coefficient.
  • this model structure is a model of the structure of the bottom gate TFT in the embodiment shown in FIG.
  • the SiN film corresponds to the substrate 1 shown in FIG. 4
  • the metal film corresponds to the first gate electrode 2.
  • the SiO 2 film corresponds to the gate insulating film 4
  • the a-Si film corresponds to the amorphous silicon thin film 5a.
  • FIG. 8B shows the refractive index and extinction coefficient at a wavelength of 532 nm for the a-Si film, the SiO 2 film, the SiN film, the Al metal film, the Cu metal film, and the Mo metal film.
  • the magnitude relationship of the reflectance of a metal is Al>Cu> Mo.
  • FIG. 9A shows a model structure when Mo is used for the metal film of FIG. 8A (denoted as Mo electrode).
  • FIGS. 9B and 9C show the a-Si film thickness and SiO in the model structure shown in FIG. 9A. It is a figure which shows the calculation result at the time of changing 2 film thickness.
  • FIG. 9B shows the calculation results when the a-Si film thickness and the SiO 2 film thickness are changed in the region on the electrode having the model structure shown in FIG. 9A (the region corresponding to the region where the Mo electrode exists).
  • FIG. 9C shows the calculation result when the a-Si film thickness and the SiO 2 film thickness are changed in the outer region of the model structure shown in FIG. 9A (the region corresponding to the outside of the region where the Mo electrode does not exist). Show.
  • the absorption rate of the a-Si film tends to be higher in the region on the electrode than in the region outside the electrode. That is, when the a-si film is irradiated with laser light, the temperature increases in the region on the electrode as described with reference to FIG.
  • FIG. 9B it can be seen that there is a region where the tendency is not observed depending on the thickness of the a-Si film. That is, it can be seen that there is an appropriate film thickness range (process window) when forming the a-Si film. Therefore, the appropriate range for the a-Si film thickness to be formed is a region where the absorptivity to the a-Si film is “region on electrode> region on electrode”.
  • FIG. 10A to 10C show the absorptivity of the region outside the electrode and the region on the electrode in the a-Si film when the a-Si film thickness and the SiO 2 film thickness are changed in the model structure shown in FIG. 9A. It is a figure which shows the difference of these.
  • FIG. 10A shows the calculation result when the material constituting the metal film is Cu (referred to as Cu electrode)
  • FIG. 10B shows the calculation result when the material constituting the metal film is Mo (Mo electrode).
  • FIG. 10C shows the calculation results when the material constituting the metal film is Al (referred to as an Al electrode).
  • FIG. 11A to FIG. 11D are diagrams for explaining that there is an appropriate range for the formed a-Si film thickness.
  • FIG. 11D shows a model structure in the case where the metal film in FIG. 8A is laminated with metal films having different reflectivities (referred to as a first electrode and a second electrode).
  • the second electrode is a metal film laminated in a partial region on the first electrode, and is configured of a metal film having a lower reflectance than the first electrode.
  • FIG. 11A to FIG. 11C show how the a-Si film is applied to the first electrode region and the second electrode region when the a-Si film thickness and the SiO 2 film thickness are changed in the model structure shown in FIG. 11D.
  • the figure shows a case where the difference in absorption rate, that is, the absorption rate to the a-Si film serving as the region on the first electrode is subtracted from the absorption rate to the a-Si film serving as the region on the second electrode.
  • (Al, Mo) in FIG. 11A, (Al, Cu) in FIG. 11B, and (Cu, Mo) in FIG. 11C are combinations of metal materials constituting the first electrode and the second electrode. The calculation result is shown.
  • an appropriate film thickness range (process window) when forming the a-Si film is such that the absorptivity to the a-Si film is “region on the first electrode> second region”. This is a region to be a “region on the electrode”. It can also be seen that the region Y in which the absorptivity to the a-Si film is “region on the first electrode> region on the second electrode” is present regardless of the material constituting the metal film.
  • the amorphous silicon thin film 5a is irradiated with laser light in the bottom gate type silicon TFT device 100 in which the gate electrodes (the first gate electrode 2 and the second gate electrode 3) are formed.
  • the amorphous silicon thin film 5a has an a-Si film thickness that can achieve the temperature distribution shown in FIGS. 4B and 4C.
  • FIG. 12 is a diagram showing the model structure used for the calculation in this example.
  • FIG. 13 and FIG. 14 are diagrams showing parameters used in the calculation in this example.
  • a SiN film having a thickness of 120 nm is disposed on a glass having a thickness of, for example, 0.7 mm as a substrate, and a metal film having a thickness of 50 nm is formed on the SiN film.
  • the first electrode and the second electrode are disposed.
  • a 120 nm thick SiO 2 film is arranged on the SiN film so as to cover these metal films (first electrode and second electrode), and a 40 nm thick a-Si film is arranged on the SiO 2 film.
  • the upper part of the a-Si film is an air layer (refractive index 1).
  • this model structure is obtained by modeling the structure of the bottom gate TFT in the embodiment shown in FIG.
  • the SiN film corresponds to the substrate 1 shown in FIG.
  • the first electrode which is the lower metal film among the metal films having different reflectivities, corresponds to the first gate electrode 2, and the second electrode, which is the upper metal film among the metal films having different reflectivities, is the second gate.
  • the SiO 2 film corresponds to the gate insulating film 4, and the a-Si film corresponds to the amorphous silicon thin film 5a.
  • the size of the second electrode is set to A ⁇ m in the horizontal direction and 2 B ⁇ m in the vertical direction, and the size of the first electrode is dmm smaller than the second electrode in the vertical and horizontal directions.
  • the vertical size B in the figure indicates the size up to the symmetry line.
  • FIG. 15A and FIG. 15B are diagrams showing simulation conditions for temperature analysis in this example.
  • FIG. 15A shows the conditions for the size of the second electrode (specification 1 to specification 3) when the size of the first electrode is 80 ⁇ m long and 40 ⁇ m wide.
  • FIG. 15B shows the sizes of the first electrode and the second electrode under the conditions (specifications 1 to 3) shown in FIG.
  • the temperature display region where the temperature is displayed by the simulation of the temperature analysis is indicated by a dotted line.
  • the conditions of the laser beam used in the temperature analysis simulation are as follows: wavelength: 532 nm, output: 3000 kW / cm 2, waveform: pulse, heat generation time (irradiation time): 0 to 10 nsec, final time: 0 to 1 msec, spot waveform: It is a rectangle.
  • FIG. 16A and FIG. 16B are diagrams showing the temperature analysis results of each specification.
  • FIG. 16A is a diagram showing a result of simulation under the above conditions
  • the size difference d between the first electrode and the second electrode should be at least d> 5 ⁇ m (in other words, the size difference that exposes the first electrode by about 12% or more).
  • the first gate electrode and the second gate electrode having different reflectivities are formed, but also the first gate electrode having a higher reflectivity is partially exposed from the second gate electrode.
  • the first region is formed.
  • the silicon thin film crystallization method and the silicon TFT device manufacturing method of the present invention have been described based on the embodiment, but the present invention is not limited to this embodiment. Unless it deviates from the meaning of this invention, the form which carried out the various deformation
  • the present invention is useful for a method for crystallizing a silicon thin film and a method for manufacturing a silicon TFT device, and is particularly suitable for use as a method for manufacturing a silicon TFT device having excellent mobility and on / off characteristics.

Abstract

　シリコン薄膜の結晶粒のサイズを均一にすることができるシリコン薄膜の結晶化方法は、基板１上に、第１の反射率を有する第１ゲート電極（２）を積層する第２工程と、第１の反射率より小さい第２の反射率を有し、且つ、第１ゲート電極（２）の上面積よりも小さい上面積を有する第２ゲート電極（３）を、第１ゲート電極（２）の上面周辺部を露出させて第１ゲート電極（２）上に積層する第３工程と、第１ゲート電極（２）が形成されていない基板（１）上の周辺領域、第２ゲート電極（３）から露出された第１ゲート電極（２）上の第１領域、及び、第２ゲート電極（３）の上面の第２領域を覆って、ゲート絶縁膜（４）を積層する第４工程と、積層されたゲート絶縁膜（４）上に、非晶質シリコン薄膜（５ａ）を積層する第５工程と、非晶質シリコン薄膜（５ａ）の上方からレーザ光を照射することにより、非晶質シリコン薄膜（５ａ）を結晶化する第６工程と、を含む。

Description

シリコン薄膜の結晶化方法およびシリコンＴＦＴ装置の製造方法
　本発明は、ボトムゲート構造のシリコン薄膜において、レーザ光を用いてａ－Ｓｉ膜を結晶化する技術に関する。
　例えば、液晶表示装置または有機ＥＬ表示装置を構成するシリコンＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）装置がある。そのシリコンＴＦＴ装置のチャネル部となる例えばシリコンからなる半導体層（以下、シリコン薄膜と記載）は、一般的に、非晶質（アモルファス）または結晶性のシリコン薄膜で構成される。ここでチャネル部となるシリコン薄膜は、アモルファルシリコンと比較して高い移動度を有する結晶性シリコン薄膜で形成されることが好ましい。そのため、製造工程において、チャネル部を構成する非晶質性シリコン薄膜を成膜した後に、成膜した非晶質シリコン薄膜を結晶化することにより結晶性シリコン薄膜を形成する。
　非晶質シリコン薄膜を結晶化する方法としては、例えば、波長５３２ｎｍのグリーンなどのレーザ光を照射することで結晶化する方法がある（例えば、特許文献１）。
　特許文献１では、ボトムゲート構造において、バスライン領域にある電極をＭｏ／ＡｌＮｄ構造として２層化してレーザ光照射しない領域下とする一方で、レーザ光を照射する領域下の電極をＭｏ単層とする技術について開示されている。
４１．２：Ｍｉｃｒｏ　Ｓｉｌｉｃｏｎ　Ｔｅｃｈｎｏｌｏｇｙ　ｆｏｒ　Ａｃｔｉｖｅ　Ｍａｔｒｉｘ　ＯＬＥＤ　Ｄｉｓｐｌａｙ．［ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　３８，１３７０（２００７）］
　しかしながら、ボトムゲート型のシリコンＴＦＴにおいて、例えば５３２ｎｍのグリーンレーザ光を用いて、非晶質シリコン薄膜を結晶化する場合、ゲート電極上方にある非晶質シリコン薄膜では、結晶組織ムラが発生してしまう問題がある。
　特許文献１に開示されるボトムゲート型のシリコンＴＦＴでは、レーザ光を照射する領域下とレーザ光を照射しない領域下で異なる電極構造を有するものの、ゲート電極上方にある非晶質シリコン薄膜の結晶組織ムラを抑制することの示唆もなく結晶組織ムラを抑制することはできない。
　本発明は、上記の問題点を鑑みてなされたもので、シリコン薄膜の結晶粒のサイズを均一にすることができるシリコン薄膜の結晶化方法およびシリコンＴＦＴ装置の製造方法を提供することを目的とする。
　上記目的を達成するために、本発明に係るシリコン薄膜の結晶化方法は、基板を準備する第１工程と、前記基板上に、第１の反射率を有する第１ゲート電極を積層する第２工程と、前記第１の反射率より小さい第２の反射率を有し、且つ、前記第１ゲート電極の上面面積よりも小さい上面面積を有する第２ゲート電極を、前記第１ゲート電極の上面周辺部を露出させて前記第１ゲート電極上に積層する第３工程と、前記第１ゲート電極が形成されていない前記基板上の周辺領域、前記第２ゲート電極から露出された前記第１ゲート電極上の第１領域、及び、前記第２ゲート電極の上面の第２領域を覆って、前記基板、前記第１ゲート電極、及び前記第２ゲート電極が積層された形状に追従させてゲート絶縁膜を積層する第４工程と、前記形状に積層されたゲート絶縁膜上に、前記ゲート絶縁膜の形状に追従させてシリコン薄膜を積層する第５工程と、前記シリコン薄膜の上方から所定のレーザ光を照射することにより、前記シリコン薄膜を結晶化する第６工程と、を含み、前記第６工程において前記シリコン薄膜に前記レーザ光を照射している際、前記第１領域に対応する前記シリコン薄膜の温度は、前記第１の反射率が前記第２の反射率より大きいことから、前記第２領域に対応するシリコン薄膜の温度よりも高い。
　本発明によれば、シリコン薄膜の結晶粒のサイズを均一にすることができるリコン薄膜の結晶化方法およびシリコンＴＦＴ装置の製造方法を実現することができる。それにより、結晶組織ムラを抑制することができる。
図１は、本実施の形態におけるシリコンＴＦＴ装置の構成を模式的に示す断面図である。 図２は、本発明の実施の形態に係るシリコンＴＦＴ装置の製造工程を示すフローチャートである。 図３Ａは、本発明の実施の形態に係るシリコンＴＦＴ装置の製造方法を説明するための図である。 図３Ｂは、本発明の実施の形態に係るシリコンＴＦＴ装置の製造方法を説明するための図である。 図３Ｃは、本発明の実施の形態に係るシリコンＴＦＴ装置の製造方法を説明するための図である。 図３Ｄは、本発明の実施の形態に係るシリコンＴＦＴ装置の製造方法を説明するための図である。 図３Ｅは、本発明の実施の形態に係るシリコンＴＦＴ装置の製造方法を説明するための図である。 図３Ｆは、本発明の実施の形態に係るシリコンＴＦＴ装置の製造方法を説明するための図である。 図３Ｇは、本発明の実施の形態に係るシリコンＴＦＴ装置の製造方法を説明するための図である。 図３Ｈは、本発明の実施の形態に係るシリコンＴＦＴ装置の製造方法を説明するための図である。 図３Ｉは、本発明の実施の形態に係るシリコンＴＦＴ装置の製造方法を説明するための図である。 図３Ｊは、本発明の実施の形態に係るシリコンＴＦＴ装置の製造方法を説明するための図である。 図４は、本実施の形態におけるボトムゲート型ＴＦＴの構造と、レーザ光に照射された際の温度分布とを示す図である。 図５Ａは、従来のボトムゲート型ＴＦＴの構造を模式的に示す断面図である。 図５Ｂは、従来のボトムゲート型ＴＦＴの構造を模式的に示す上面図である。 図６Ａは、結晶性シリコン薄膜の結晶性を光学顕微鏡で観察した図である。 図６Ｂは、結晶性シリコン薄膜を電子顕微鏡観察した図である。 図６Ｃは、結晶性シリコン薄膜を電子顕微鏡観察した図である。 図６Ｄは、結晶性シリコン薄膜を電子顕微鏡観察した図である。 図７は、レーザ光に照射された際の従来のボトムゲート型ＴＦＴの非晶質シリコン薄膜の温度分布を示す図である。 図８Ａは、本実施例での計算に用いたモデル構造およびそのパラメータを示す図である。 図８Ｂは、本実施例での計算に用いたモデル構造およびそのパラメータを示す図である。 図９Ａは、図８Ａの金属膜にＭｏを用いた場合におけるモデル構造を示す図である。 図９Ｂは、図９Ａのモデル構造においてａ－Ｓｉ膜厚とＳｉＯ２膜厚とを変化させた場合の計算結果を示す図である。 図９Ｃは、図９Ａのモデル構造においてａ－Ｓｉ膜厚とＳｉＯ２膜厚とを変化させた場合の計算結果を示す図である。 図１０Ａは、図９Ａに示すモデル構造においてａ－Ｓｉ膜厚とＳｉＯ２膜厚とを変化させた場合における電極外の領域と電極上の領域とのａ－Ｓｉ膜への吸収率の差を示す図である。 図１０Ｂは、図９Ａに示すモデル構造においてａ－Ｓｉ膜厚とＳｉＯ２膜厚とを変化させた場合における電極外の領域と電極上の領域とのａ－Ｓｉ膜への吸収率の差を示す図である。 図１０Ｃは、図９Ａに示すモデル構造においてａ－Ｓｉ膜厚とＳｉＯ２膜厚とを変化させた場合における電極外の領域と電極上の領域とのａ－Ｓｉ膜への吸収率の差を示す図である。 図１１Ａは、図１１Ｄに示すモデル構造において形成されるａ－Ｓｉ膜厚に適切な範囲があることを説明するための図である。 図１１Ｂは、図１１Ｄに示すモデル構造において形成されるａ－Ｓｉ膜厚に適切な範囲があることを説明するための図である。 図１１Ｃは、図１１Ｄに示すモデル構造において形成されるａ－Ｓｉ膜厚に適切な範囲があることを説明するための図である。 図１１Ｄは、モデル構造を示す図である。 図１２は、本実施例での計算に用いたモデル構造を示す図である。 図１３は、本実施例での計算に用いたパラメータを示す図である。 図１４は、本実施例での計算に用いたパラメータを示す図である。 図１５Ａは、本実施例での温度解析のシミュレーション条件を示す図である。 図１５Ｂは、本実施例での温度解析のシミュレーション条件を示す図である。 図１６Ａは、各仕様の温度解析結果を示す図である。 図１６Ｂは、各仕様の温度解析結果を示す図である。
　第１の態様のシリコン薄膜の結晶化方法は、基板を準備する第１工程と、前記基板上に、第１の反射率を有する第１ゲート電極を積層する第２工程と、前記第１の反射率より小さい第２の反射率を有し、且つ、前記第１ゲート電極の上面面積よりも小さい上面面積を有する第２ゲート電極を、前記第１ゲート電極の上面周辺部を露出させて前記第１ゲート電極上に積層する第３工程と、前記第１ゲート電極が形成されていない前記基板上の周辺領域、前記第２ゲート電極から露出された前記第１ゲート電極上の第１領域、及び、前記第２ゲート電極の上面の第２領域を覆って、前記基板、前記第１ゲート電極、及び前記第２ゲート電極が積層された形状に追従させてゲート絶縁膜を積層する第４工程と、前記形状に積層されたゲート絶縁膜上に、前記ゲート絶縁膜の形状に追従させてシリコン薄膜を積層する第５工程と、前記シリコン薄膜の上方から所定のレーザ光を照射することにより、前記シリコン薄膜を結晶化する第６工程と、を含み、前記第６工程において前記シリコン薄膜に前記レーザ光を照射している際、前記第１領域に対応する前記シリコン薄膜の温度は、前記第１の反射率が前記第２の反射率より大きいことから、前記第２領域に対応するシリコン薄膜の温度よりも高い。
　本態様は、前記基板上に、第１の反射率を有する第１ゲート電極を積層し、前記第１の反射率より小さい第２の反射率を有し且つ前記第１ゲート電極の上面面積よりも小さい上面面積の第２ゲート電極を、前記第１ゲート電極の上面周辺部を露出させて前記第１ゲート電極上に積層する。そして、前記シリコン薄膜に前記レーザ光を照射して前記シリコン薄膜を結結晶化する際、前記第１領域に対応する前記シリコン薄膜の温度は、前記第１の反射率が前記第２の反射率より大きいことから、前記第２領域に対応するシリコン薄膜の温度よりも高くなる。
　これにより、前記シリコン薄膜に所定のレーザ光を前記シリコン薄膜に照射して結晶化する際、前記第２ゲート電極に対応するシリコン薄膜の温度を、前記第２ゲート電極の外周に存在する第１ゲート電極に対応するシリコン薄膜の温度よりも、高くすることができるので、前記第２ゲート電極の両端部に対応するシリコン薄膜の温度が、前記第２ゲート電極に対応する領域から前記第２ゲート電極の形成領域外に対応する領域へと放散されるのを防止する。
　その結果、前記第２ゲート電極に対応するシリコン薄膜内での結晶粒径がほぼ均一となるため、前記チャネル領域の中央領域と周辺領域の前記結晶化後の前記シリコン薄膜の結晶粒のサイズを均一とすることができるシリコン薄膜の結晶化方法を実現できる。
　第２の態様のシリコン薄膜の結晶化方法は、前記第６工程において、前記シリコン薄膜に前記レーザ光を照射している際には、前記第１領域に対応する前記シリコン薄膜の温度が、前記第２領域に対応する前記シリコン薄膜の温度より高くなり、前記シリコン薄膜に前記レーザ光を照射した後には、前記第１領域に対応する前記シリコン薄膜の温度と、前記第２領域に対応する前記シリコン薄膜の温度とが同一、又は前記同一の近時値の範囲内となり、前記第１領域に対応する前記シリコン薄膜及び前記第２領域に対応する前記シリコン薄膜は結晶化する。
　本態様は、前記シリコン薄膜に前記レーザ光を照射している際には、前記第１領域に対応する前記シリコン薄膜の温度が、前記第２領域に対応する前記シリコン薄膜の温度より高くなり、一方、前記シリコン薄膜に前記レーザ光を照射した後には、前記第１領域に対応する前記シリコン薄膜の温度と、前記第２領域に対応する前記シリコン薄膜の温度とが同一、又は前記同一の近時値の範囲内となる。そしてこの状態で、前記第１領域に対応する前記シリコン薄膜及び前記第２領域に対応する前記シリコン薄膜は結晶化される。
　これにより、前記第２ゲート電極に対応するシリコン薄膜内での結晶粒径をより一層均一化することができるため、前記チャネル領域の中央領域と周辺領域の前記結晶化後の前記シリコン薄膜の結晶粒のサイズを均一とすることができるシリコン薄膜の結晶化方法を実現できる。
　第３の態様のシリコン薄膜の結晶化方法は、前記第６工程において、前記レーザ光は、前記第１領域に対応する前記シリコン薄膜及び前記第２領域に対応するシリコン薄膜に同時に照射される。
　本態様は、前記第６工程において、前記シリコン薄膜に前記レーザ光を照射して前記シリコン薄膜を結晶化する際、前記所定のレーザ光は、前記第１領域に対応する前記シリコン薄膜及び前記第２領域に対応するシリコン薄膜に同時に照射する。
　このことにより、前記第１領域に対応する前記シリコン薄膜の温度と、前記第２領域に対応するシリコン薄膜の温度とは同時に上昇するため、前記所定のレーザの照射中において、前記第２領域に対応する前記シリコン薄膜の温度は、前記第１領域に対応するシリコン薄膜の温度よりも高くすることができる。
　その結果、前記第２ゲート電極の両端部に対応するシリコン薄膜の温度が、前記第２ゲート電極に対応する領域から前記第２ゲート電極の形成領域外に対応する領域へと放散されるのを一層防止できることとなる。
　それにより、前記シリコン薄膜の結晶粒のサイズを均一とすることができるシリコン薄膜の結晶化方法を実現できる。
　第４の態様のシリコン薄膜の結晶化方法は、前記第１の反射率と前記第２の反射率との関係により、前記第２領域に対応するシリコン薄膜内での結晶粒径は、同一又は同一の近似値の範囲内となる。
　本態様によれば、前記第１の反射率と前記第２の反射率との関係により、前記第２領域に対応するシリコン薄膜内での結晶粒径が同一又は同一の近似値の範囲内とすることができる。
　第５の態様のシリコン薄膜の結晶化方法は、前記所定のレーザ光の波長は、４０５ｎｍから６３２ｎｍの範囲である。
　本態様によれば、前記所定のレーザ光の波長が４０５ｎｍから６３２ｎｍの範囲のレーザ光とすることができる。
　第６の態様のシリコン薄膜の結晶化方法は、前記所定のレーザ光はグリーンレーザのレーザ光である。
　本態様によれば、前記所定のレーザ光は、グリーンレーザのレーザ光を用いることができる。
　第７の態様のシリコン薄膜の結晶化方法は、前記所定のレーザ光は、ブルーレーザのレーザ光である。
　本態様によれば、前記所定のレーザ光は、ブルーレーザのレーザ光を用いることができる。
　第８の態様のシリコン薄膜の結晶化方法は、前記第２ゲート電極の端部は、所定の傾斜角度を有する。
　前記ゲート電極の端部には製造工程において斜面が形成される。この斜面において、前記所定のレーザ光の反射光は拡散するため、前記ゲート電極の斜面に対応する前記シリコン薄膜では結晶化の際の温度低下の原因となる。
　本態様によれば、このように場合でも、前記シリコン薄膜に前記レーザ光を照射して前記シリコン薄膜を結結晶化する際、前記第１領域に対応する前記シリコン薄膜の温度は、前記第１の反射率が前記第２の反射率より大きいことから、前記第２領域に対応するシリコン薄膜の温度よりも高くすることができる。そのため、前記第２ゲート電極の両端部に対応するシリコン薄膜の温度が、前記第２ゲート電極に対応する領域から前記第２ゲート電極の形成領域外に対応する領域へと放散されるのを防止する。
　その結果、前記第２ゲート電極に対応するシリコン薄膜内での結晶粒径がほぼ均一となるため、前記チャネル領域の中央領域と周辺領域の前記結晶化後の前記シリコン薄膜の結晶粒のサイズを均一とすることができるシリコン薄膜の結晶化方法を実現できる。
　第９の態様のシリコン薄膜の結晶化方法は、前記第６工程における前記レーザ光のレーザ光強度プロファイルは、少なくとも前記第１領域及び前記第２領域の領域内でフラットである。
　本態様によれば、前記第６工程における前記レーザ光のレーザ光強度プロファイルは、少なくとも前記第１領域及び前記第２領域の領域内でフラットである。
　このことにより、前記シリコン薄膜の光吸収率を所定の範囲内に抑制する絶縁膜及び前記シリコン薄膜に前記レーザ光を照射して前記シリコン薄膜を結晶化する際、前記１領域の前記シリコン薄膜の温度が、前記第２領域に対応するシリコン薄膜の温度よりも高くすることが容易となる。
　その結果、前記第２ゲート電極に対応するシリコン薄膜内での結晶粒径が一層均一となるため、前記チャネル領域の中央領域と周辺領域の前記結晶化後の前記シリコン薄膜の結晶粒のサイズを均一とすることができるシリコン薄膜の結晶化方法を実現できる。
　第１０の態様のシリコンＴＦＴ装置の製造方法は、第１の態様に記載の第１工程～第６工程を含み、さらに、前記第６工程の後に結晶化された前記シリコン薄膜上の一部に形成された絶縁膜の上面端部および側面、並びに前記結晶化された前記シリコン薄膜の上面に、ソース・ドレイン電極を形成する第７工程と、前記絶縁膜上および前記ソース・ドレイン電極上にパッシベーション膜を形成する第８工程と、を含む。
　本態様によれば、第１の態様～第９の態様のいずれかのシリコン薄膜の結晶化方法で結晶化された結晶質シリコン薄膜を具備するシリコンＴＦＴ装置を製造することができる。
　第１１の態様のシリコンＴＦＴ装置の製造方法は、前記第６工程と前記第７工程との間に、前記絶縁膜の上面端部及び側面、並びに、前記結晶化された前記シリコン薄膜の上面に、コンタクト層を形成する工程を含む。
　本態様は、前記第６工程と前記第７工程との間に、前記絶縁膜の上面端部及び側面、及び、前記結晶化された前記シリコン薄膜の上面に、コンタクト層を形成する工程を含む。
　このことにより、移動度、オン／オフ特性が優れたシリコンＴＦＴ装置の製造方法が実現できる。
　（実施の形態１）
　図１は、本実施の形態におけるシリコンＴＦＴ装置の構成を模式的に示す断面図である。このシリコンＴＦＴ装置１００は、ボトムゲート型の薄膜トランジスタ装置であって、基板１上に順次連続的に積層された第１ゲート電極２と、第２ゲート電極３と、ゲート絶縁膜４と、結晶性シリコン薄膜５と、絶縁膜６と、一対のコンタクト層７と、および一対のソース・ドレイン電極８と、パッシベーション膜９とを備える。
　基板１は、例えば透明なガラスまたは石英からなる基板である。
　第１ゲート電極２は、例えばＣｕ（銅）またはＡｌ（アルミニウム）等の金属、あるいはＣｕ（銅）またはＡｌ（アルミニウム）等の金属を含む合金から構成され、例えば５０ｎｍの厚みで基板１上に形成されている。第１ゲート電極２は、構成する金属が有する第１の反射率を有する。
　第２ゲート電極３は、第１ゲート電極２よりも小さい面積となるよう第１ゲート電極２の上面周辺部を露出させて第１ゲート電極２上に、例えば５０ｎｍの厚みで積層されている。第２ゲート電極３は、Ｍｏ（モリブデン）、Ｃｕ（銅）等の金属、あるいはＭｏ（モリブデン）、Ｃｕ（銅）等の金属を含む合金から構成され、構成する金属が有する第２の反射率を有する。第２の反射率は第１の反射率よりも小さい。つまり、第２ゲート電極３は、第１の反射率より小さい第２の反射率を有しかつ第１ゲート電極２の上面面積よりも小さい上面面積を有する。また、第２ゲート電極３の端部は、図１に示す所定の角度α（第１のゲート電極２となす内角αであり、例えば７０～９０°）を有している。これは、第２ゲート電極３の端部には製造工程において斜面（テーパ）が形成されてしまうが、形成される斜面の角度によっては、レーザ光の反射光は拡散してしまい、第２ゲート電極の端部の斜面（テーパ）に対応する非晶質シリコン薄膜５ａでは結晶化の際の温度低下の原因となるからである。そのため、このテーパの角度αを例えば、７０～９０°にすることで、斜面（テーパ）に対応する非晶質シリコン薄膜５ａでは結晶化の際の温度低下の影響を抑制する。
　なお、第１ゲート電極２及び第２ゲート電極３は、例えばＣｕ及びＭｏ、Ａｌ及びＣｕ、並びに、Ａｌ及びＭｏ等の金属の組み合わせで構成されている。また、第１ゲート電極および第２ゲート電極の金属材料すなわち、第１の反射率と上記第２の反射率との関係は、第２領域に対応する非晶質シリコン薄膜５ａ内での結晶粒径が、同一又は同一の近似値の範囲内となるように決定されている。
　ゲート絶縁膜４は、例えば酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）及びその積層膜等から構成され、第１ゲート電極２及び第２ゲート電極３を覆うように基板１、第１ゲート電極２及び第２ゲート電極３上に形成されている。ゲート絶縁膜４は、例えば１２０ｎｍの厚みで形成されている。
　具体的には、ゲート絶縁膜４は、第１ゲート電極２が形成されていない基板１上の周辺領域と、第２ゲート電極３から露出された第１ゲート電極２上の第１領域と、第２ゲート電極３の上面の第２領域を覆って、基板１と第１ゲート電極２と第２ゲート電極３とが積層された形状に追従させて積層されている。
　結晶性シリコン薄膜５は、上記形状に追従させて積層されたゲート絶縁膜４上に、ゲート絶縁膜４の形状に追従させて積層される。具体的には、結晶性シリコン薄膜５は、ゲート絶縁膜４上に積層された例えばａ－Ｓｉからなる非晶質シリコン薄膜５ａ（不図示）が、その上方から例えばグリーンレーザ光により照射され多結晶化（微結晶化も含む）することにより形成される。ここで、多結晶とは、平均粒径が５０ｎｍ以上の結晶からなる狭義の意味での多結晶だけでなく、例えば平均粒径が５０ｎｍ以下の結晶、具体的には２０ｎｍから５０ｎｍの結晶からなる狭義の意味での微結晶を含んだ広義の意味としている。以下、多結晶を広義の意味として記載する。
　なお、ゲート絶縁膜４上に積層された非晶質シリコン薄膜５ａにレーザ光を照射する際、第１領域に対応する非晶質シリコン薄膜５ａの温度は、第１の反射率が第２の反射率より大きいことから、第２領域に対応する非晶質シリコン薄膜５ａの温度よりも高くすることができる。これにより、第２ゲート電極３の両端部に対応する非晶質シリコン薄膜５ａの温度が、第２ゲート電極３に対応する領域から第２ゲート電極３の形成領域外に対応する領域へと放散されるのを防止することができ、その上で非晶質シリコン薄膜５ａが結晶化される。その結果、第２ゲート電極３に対応する結晶性シリコン薄膜５内での結晶粒径がほぼ均一となるため、チャネル領域の中央領域と周辺領域の結晶化後の結晶性シリコン薄膜５の結晶粒のサイズは、均一になる。
　また、結晶性シリコン薄膜５の厚みは、例えば４０ｎｍであるが、それに限らない。理由は後述するが、次の１）または２）を満たす厚みであればよい。
１）１８０ｎｍ＜ゲート絶縁膜４の厚み＜２００ｎｍの場合、３０ｎｍ＜結晶性シリコン薄膜５の厚み＜４０ｎｍ、
２）１００ｎｍ＜ゲート絶縁膜４の厚み＜１８０ｎｍの場合、結晶性シリコン薄膜５の厚み＜３０ｎｍ、かつ結晶性シリコン薄膜５の厚み＜（－１／３×ゲート絶縁膜４の厚み＋１００ｎｍ）。
　絶縁膜６は、例えば酸化シリコン（ＳｉＯ）及び窒化シリコン（ＳｉＮ）等から構成され、結晶性シリコン薄膜５の上面の一部に形成されている。絶縁膜６は、コンタクト層７をエッチングで形成される際に、結晶性シリコン薄膜５のエッチングを抑えるチャネルエッチングストッパ（ＣＥＳ）層として機能する。
　ここで、絶縁膜６の幅は、結晶性シリコン薄膜５の上面の幅より狭くなっている。なお、絶縁膜６の幅及び結晶性シリコン薄膜５の上面の幅とは、ソース・ドレイン電極８の並び方向の幅つまりチャネル電荷の導電方向の幅をいう。
　コンタクト層７は、結晶性シリコン薄膜５よりも高不純物濃度の導電形式を有する例えばシリコン等から構成されたドープ半導体層であり、離間して絶縁膜６と結晶性シリコン薄膜５とゲート絶縁膜４とを覆うように形成される。
　ソース・ドレイン電極８は、コンタクト層７上に形成されている。具体的には、ソース・ドレイン電極８は、絶縁膜６の上面端部および側面、並びに結晶性シリコン薄膜５の上面にコンタクト層７を介して離間して形成されている。ソース・ドレイン電極８は、例えば、導電性材料及び合金等の単層構造又は多層構造、例えばアルミニウム（Ａｌ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、モリブデンタングステン（ＭｏＷ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等により構成されている。
　パッシベーション膜９は、例えば酸化シリコン（ＳｉＯ）及び窒化シリコン（ＳｉＮ）等から構成され、絶縁膜６の露出部分上、ソース・ドレイン電極８上に形成されている。
　次に、以上のように構成されるシリコンＴＦＴ装置１００の製造方法について説明する。
　図２は、本発明の実施の形態に係るシリコンＴＦＴ装置１００の製造工程を示すフローチャートである。図３Ａ～図３Ｊは、本発明の実施の形態に係るシリコンＴＦＴ装置１００の製造方法を説明するための図である。
　まず、図３Ａに示すように、基板１を準備する（Ｓ１）。
　次に、第１の反射率を有する第１ゲート電極２を積層する第１ゲート電極積層工程を行い（Ｓ２）、続いて、第１の反射率より小さい第２の反射率を有し、かつ第１ゲート電極２の上面面積よりも小さい上面面積を有する第２ゲート電極３を、第１ゲート電極２の上面周辺部を露出させて第１ゲート電極２上に積層する第２ゲート電極積層工程を行う（Ｓ３）。
　具体的には、基板１上にスパッタ法により第１ゲート電極２となる第１の反射率を有する金属を積層し、さらに第２ゲート電極３となる第１の反射率より小さい第２の反射率を有する金属を堆積する（図３Ｂ）。続いて、フォトリソグラフィ及びエッチングにより所望の形状にパターニングされた第１ゲート電極２と第２ゲート電極３とを形成する（図３Ｃ）。つまり、図３Ｃに示すように、第２ゲート電極３を、第１ゲート電極２の上面面積よりも小さい上面面積であって、第１ゲート電極２の上面周辺部を露出させた形状で、第１ゲート電極２上に形成する（図３Ｃ）。ここで、第１ゲート電極２及び第２ゲート電極３は、例えばＣｕ及びＭｏ、Ａｌ及びＣｕ、並びに、Ａｌ及びＭｏ等の金属の組み合わせで構成されている。
　次に、第１ゲート電極２が形成されていない基板１上の周辺領域、第２ゲート電極３から露出された第１ゲート電極２上の第１領域、及び第２ゲート電極３の上面の第２領域を覆って、基板１、第１ゲート電極２、及び第２ゲート電極３が積層された形状に追従させてゲート絶縁膜４を積層するゲート絶縁膜積層工程を行う（Ｓ４）。具体的には、プラズマＣＶＤ法等により、基板１の露出部分（周辺領域）、第１ゲート電極２の露出部分（第１領域）及び第２ゲート電極３の上面（第２領域）を覆うようにゲート絶縁膜４を成膜する（図３Ｄ）。
　次に、上記形状に追従させて積層されたゲート絶縁膜４上に、ゲート絶縁膜４の形状に追従させて結晶性シリコン薄膜５を積層するシリコン薄膜積層工程を行う（Ｓ５）。
　具体的には、まず、プラズマＣＶＤ法等により、ゲート絶縁膜４成膜後、連続して非晶質シリコン薄膜５ａを成膜したゲート絶縁膜４上に成膜する（図３Ｅ）。ここで、ゲート絶縁膜４は、上述したように、例えば酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）またはその積層膜等から構成されている。
　次に、成膜した非晶質シリコン薄膜５ａの上方から所定のレーザ光を照射して、非晶質シリコン薄膜５ａを結晶化するシリコン薄膜結晶化工程を行う（Ｓ６）。
　すなわち、Ｓ６において、非晶質シリコン薄膜５ａをレーザアニール法により結晶性シリコン薄膜５にする。具体的には、非晶質シリコン薄膜５ａを上方からレーザ光を照射し（図３Ｆ）、多結晶化（微結晶を含む）にすることにより結晶性シリコン薄膜５を形成する（図３Ｇ）。なお、レーザ光等の条件は、後述するため、ここでは説明を省略する。
　次に、絶縁膜６の上面端部及び側面、並びに、結晶性シリコン薄膜５の上面に、ドープされた半導体層からなるコンタクト層７を形成するコンタクト層形成工程を行う（Ｓ７）。そして、コンタクト層７を介してゲート絶縁膜４上、および結晶性シリコン薄膜５上に、ソース・ドレイン電極を形成するソース・ドレイン電極形成工程を行う（Ｓ８）。
　具体的には、まず、チャネル領域となる結晶性シリコン薄膜５を残すように結晶性シリコン薄膜５を、フォトリソグラフィおよびエッチングによりパターニングして、チャネル領域を形成する（図３Ｈ）。次いで、例えばプラズマＣＶＤ法により結晶性シリコン薄膜５上に結晶性シリコン薄膜５の上面の幅より狭い絶縁膜６を形成する。次いで、例えばプラズマＣＶＤ法等により、ゲート絶縁膜４、結晶性シリコン薄膜５及び絶縁膜６を覆うように、例えばＰ（リン）等ドープされたＮ＋シリコン膜から構成されるコンタクト層７を成膜する。そして、成膜したコンタクト層７上に、スパッタ法等によりソース・ドレイン電極８となる金属を堆積する。ここで、ソース・ドレイン電極は、モリブデン（Ｍｏ）若しくはＭｏ合金などの金属、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）若しくはＡｌ合金などの金属、銅（Ｃｕ）若しくはＣｕ合金などの金属、または、銀（Ａｇ）、クロム（Ｃｒ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）等の金属の材料で形成される。続いて、絶縁膜６の中心領域の上方が露出するように、ソース・ドレイン電極８となる金属にマスク形成し、ドライエッチング方法によりそのレジストをマスクにして、ソース・ドレイン電極８を形成する（図３Ｉ）。つまり、絶縁膜６がチャネルエッチングストッパ（ＣＥＳ）として機能することにより、ソース・ドレイン電極８を、絶縁膜６の上面端部および側面、および結晶性シリコン薄膜５の上面にコンタクト層７を介して離間して形成することができる。
　最後に、絶縁膜６の露出部分上およびソース・ドレイン電極８上にパッシベーション膜を形成するパッシベーション膜形成工程を行う（Ｓ９）。
　具体的には、プラズマＣＶＤ等により、酸化シリコン（ＳｉＯ）または窒化シリコン（ＳｉＮ）からなるパッシベーション膜９を、絶縁膜６の露出部分上、ソース・ドレイン電極８上に形成する（図３Ｊ）。
　以上のようにして、移動度、オン／オフ特性ともに優れたシリコンＴＦＴ装置１００の製造方法を実現できる。
　ここで、シリコンＴＦＴ装置１００における特徴的な製造工程であるシリコン薄膜結晶化工程（Ｓ６）について、図４を用いて、詳細に説明する。
　図４は、本実施の形態におけるボトムゲート型ＴＦＴの構造と、レーザ光に照射された際の温度分布とを示す図である。図４（ａ）は、シリコン薄膜結晶化工程（Ｓ６）において、非晶質シリコン薄膜５ａにレーザ光を照射する様子を示す図である。図４（ｂ）及び図４（ｃ）は、レーザ照射された際の、非晶質シリコン薄膜５ａの温度分布を示す図である。なお、図４中、第１領域とは、上述したが、第１ゲート電極２上の領域であって第２ゲート電極３から露出されている領域である。第２領域とは、第１ゲート電極２上の領域である。また、第３領域とは、第２ゲート電極３の形成領域外の領域である。
　図４（ａ）に示すように、シリコン薄膜結晶化工程（Ｓ６）において、非晶質シリコン薄膜５ａにレーザ光を照射する。その際、図４（ｂ）に示すように、第１領域に対応する非晶質シリコン薄膜５ａの領域の温度は、第１ゲート電極２の有する第１の反射率が第２ゲート電極３の有する第２の反射率より大きいため、第２領域に対応する非晶質シリコン薄膜５ａの領域の温度よりも高くなる。次に、非晶質シリコン薄膜５ａにレーザ光を照射した後には、図４（ｃ）に示すように、第１領域に対応する非晶質シリコン薄膜５ａの領域の温度と、第２領域に対応する非晶質シリコン薄膜５ａの領域の温度とが同一又は同一の近時値の範囲内となる。そして、この温度分布下で、第１領域に対応する非晶質シリコン薄膜５ａの領域及び前記第２領域に対応する非晶質シリコン薄膜５ａの領域が結晶化する。
　このように、異なる反射率を有する第１ゲート電極２及び第２ゲート電極３を形成するだけでなく、反射率の大きい方の第１ゲート電極２を第２ゲート電極３から一部露出させた第１領域を形成する。そして、非晶質シリコン薄膜５ａにレーザ光を照射すると、第１領域に第２領域よりも高い温度分布領域を形成することができるので、熱拡散を利用して、ゲート電極上（第１ゲート電極２及び第２ゲート電極３）とゲート電極外の温度差を緩和させることができる。それにより、ゲート電極上（第１ゲート電極２及び第２ゲート電極３）の領域に対応する結晶性シリコン薄膜５の結晶粒径を均一化することができる。
　ここで、シリコン薄膜結晶化工程において用いられるレーザ光は、波長が４０５ｎｍから６３２ｎｍの範囲のレーザ光であることが好ましい。このレーザ光は、例えばグリーンレーザのレーザ光であってもよいし、ブルーレーザのレーザ光であってもよい。また、このレーザ光の光強度プロファイルは、シリコン薄膜結晶化工程において、少なくとも第１領域及び第２領域の領域内でフラットである。好ましくは、このレーザ光の光強度プロファイルは、シリコン薄膜結晶化工程において、短軸においてガウシアン型の光強度分布を有し、長軸において、トップフラット型の強度分布を有する。
　このようなレーザ光を用いることにより、シリコン薄膜結晶化工程において非晶質シリコン薄膜５ａを結晶化する際、第１領域に対応する非晶質シリコン薄膜５ａの温度を、第２領域に対応するに対応する非晶質シリコン薄膜５ａの温度よりも高くすることが容易となる。その結果、ゲート電極すなわち第１ゲート電極２及び第２ゲート電極３に対応する結晶性シリコン薄膜５内での結晶粒径が一層均一となる。つまり、チャネル領域の中央領域と周辺領域の結晶性シリコン薄膜５の結晶粒のサイズが均一となる。
　また、シリコン薄膜結晶化工程において、レーザ光は、第１領域に対応する非晶質シリコン薄膜５ａ及び第２領域に対応する非晶質シリコン薄膜５ａに同時に照射されるのが好ましい。つまり、シリコン薄膜結晶化工程において、レーザ光は、長軸のトップフラット部分（ラインビーム）を第１領域に対応する非晶質シリコン薄膜５ａ及び第２領域に対応する非晶質シリコン薄膜５ａに対してスキャン方向と垂直で同時に、かつ、スキャン方向で連続的に照射されるのが好ましい。
　このようにレーザ光を照射することにより、第１領域に対応する非晶質シリコン薄膜５ａの温度と、第２領域に対応する非晶質シリコン薄膜５ａの温度とはビームライン上で同時に上昇する。そのため、レーザ光の照射中において、図４（ｂ）に示すように、第２領域に対応する非晶質シリコン薄膜５ａの温度は、第１領域に対応する非晶質シリコン薄膜５ａの温度よりも高くすることができる。その結果、図４（ａ）に示す第２ゲート電極３の両端部に対応する非晶質シリコン薄膜５ａの温度が、第２ゲート電極３に対応する領域から第２ゲート電極３の形成領域外（図中第３領域と記載）に対応する領域へと放散されるのを一層防止できる。
　次に、図４（ａ）に示すように、第１ゲート電極２及び第２ゲート電極３を形成して、シリコン薄膜結晶化工程（Ｓ６）を行うに至った理由について説明する。
　図５Ａは、従来のボトムゲート型ＴＦＴの構造を模式的に示す断面図である。図５Ｂは、従来のボトムゲート型ＴＦＴの構造を模式的に示す上面図である。
　図５Ａに示すボトムゲート型のシリコンＴＦＴ装置８５０は、基板８０１と、ゲート電極８０３と、絶縁膜８０４と、非晶質シリコン薄膜８０５とを有する。ここで、図５Ａには、上述した第１領域及び第２領域に相当する領域を記載している。すなわち、図５Ａにおける第２領域は、ゲート電極８０３上の領域に相当し、第１領域は、ゲート電極８０３外の領域であって、ゲート電極８０３の周辺の領域に相当する。
　ここで、ボトムゲート型のシリコンＴＦＴ装置８５０において、チャネル層となる非晶質シリコン薄膜８０５の上方からレーザ光を照射して非晶質シリコン薄膜８０５を結晶化し、結晶化した結晶性シリコン薄膜の結晶性を顕微鏡観察した。
　図６Ａは、結晶性シリコン薄膜の結晶性を光学顕微鏡で観察した図である。図６Ｂ～図６Ｄは、結晶性シリコン薄膜を電子顕微鏡で観察した図である。
　図６Ｂでは、加速電圧５．０ｋＶ、倍率３０００倍でのＳＥＭ（ｓｃａｎｎｉｎｇ　ｅｌｅｃｔｒｏｎ　ｍｉｃｒｏｓｃｏｐｅ；走査型電子顕微鏡）により、ゲート電極８０３のエッジ（終端部分）を観察した図である。図６Ｂに示すように、ゲート電極８０３の中心部からゲート電極８０３のエッジ部にかけてムラが生じているのが分かる。
　図６Ｃは、ゲート電極８０３の中心部を、加速電圧５．０ｋＶ、倍率１０００００倍でＳＥＭ観察した図であり、図６Ｃは、ゲート電極８０３の中心部を、加速電圧５．０ｋＶ、倍率１０００００倍でＳＥＭ観察した図である。
　図６Ｃと図６Ｄとを比べてみると分かるように、ゲート電極８０３の中央に対応する結晶性シリコン薄膜と、ゲート電極８０３の端部（エッジ部）に対応する結晶性シリコン薄膜とで、形成される結晶粒径が異なっている。つまり、ゲート電極８０３上での結晶性シリコン薄膜内の結晶粒径のバラツキが生じており、従来のボトムゲート型ＴＦＴでは、面内均一性が悪い。
　次に、ゲート電極８０３上での結晶性シリコン薄膜内の結晶粒径のバラツキが生じるメカニズムについて説明する。
　図７は、レーザ光に照射された際の従来のボトムゲート型ＴＦＴの非晶質シリコン薄膜の温度分布を示す図である。図７（ａ）及び図７（ｂ）は、図５Ａ及び図５Ｂに相当するため、説明を省略する。図７（ｃ）は、シリコン薄膜結晶化工程においてレーザ光に照射された際の非晶質シリコン薄膜８０５の温度分布を示す図である。
　例えば、図７（ａ）及び図７（ｂ）に示す非晶質シリコン薄膜８０５にレーザ光を照射するとする。その場合、非晶質シリコン薄膜８０５の上方から照射されるレーザ光によって非晶質シリコン薄膜８０５の温度が上昇することに加えて、ゲート電極８０３から反射したレーザ光によって非晶質シリコン薄膜８０５の温度が上昇する。したがって、ゲート電極８０３が存在しない第１領域ではゲート電極８０３からの反射光の影響がない一方、ゲート電極８０３が存在する第２領域ではゲート電極８０３からの反射光の影響が付加される。
　そのため、レーザ光による非晶質シリコン薄膜８０５の温度上昇は、ゲート電極８０３の存在する第２領域に対応する非晶質シリコン薄膜８０５の領域の方が、ゲート電極８０３の存在しない第１領域に対応する非晶質シリコン薄膜８０５の領域よりも相対的に高くなる。また、レーザ光が照射されて生じた非晶質シリコン薄膜８０５内の熱は、ゲート電極８０３の存在する第２領域に対応する非晶質シリコン薄膜８０５の領域からゲート電極８０３の存在しない第２領域に対応する非晶質シリコン薄膜８０５の領域へと放散される。つまり、図７（ｃ）に示すように、レーザ光が照射されて生じる非晶質シリコン薄膜８０５内の温度分布は、ゲート電極８０３の存在する第２領域のエッジ部（端部）に対応する領域で、勾配をもつことになる。そして、非晶質シリコン薄膜８０５は、このような温度分布を有したまま結晶化されることになる。
　それにより、ゲート電極８０３の中央に対応する結晶性シリコン薄膜と、ゲート電極８０３のエッジ部（端部）に対応する結晶性シリコン薄膜とでは、形成される結晶粒径が異なることになる。
　従来のボトムゲート型ＴＦＴでは、以上のようなメカニズムにより、ゲート電極８０３の存在する領域に対応する結晶性シリコン薄膜内で結晶粒径のバラツキ（結晶組織ムラ）を生じさせている。
　それに対して、本実施の形態では、ゲート電極（第１ゲート電極２及び第２ゲート電極３）の存在する領域に対応する結晶性シリコン薄膜内で結晶粒径のバラツキを生じさせない構成および製造方法を実現している。具体的には、ゲート電極として、図４（ａ）に示すような第１ゲート電極２及び第２ゲート電極３を形成し、その上で、非晶質シリコン薄膜５ａにレーザ光を照射することで実現する。より具体的には、基板１上に、第１の反射率を有する第１ゲート電極２を積層し、第１ゲート電極２上に、第１の反射率より小さい第２の反射率を有し、かつ、第１ゲート電極２の上面面積よりも小さい上面面積の第２ゲート電極３を、第１ゲート電極２の上面周辺部を露出させて積層する。そして、非晶質シリコン薄膜５ａに上述のようにレーザ光を照射して結晶化する。その際、第１領域に対応する非晶質シリコン薄膜５ａの温度は、第１の反射率が第２の反射率より大きいことから、第２領域に対応するシリコン薄膜の温度よりも高くなる。そのため、非晶質シリコン薄膜５ａにレーザ光を照射して結晶化する際、第２ゲート電極３に対応する領域の非晶質シリコン薄膜５ａの温度を、第２ゲート電極３の外周に存在する第１ゲート電極２に対応する非晶質シリコン薄膜５ａの温度よりも上げることができる。それにより、第２ゲート電極３の両端部に対応する非晶質シリコン薄膜５ａの温度が、第２ゲート電極３に対応する領域から第２ゲート電極３の形成領域外に対応する領域へと放散されるのを防止することができる。その結果、第２ゲート電極３に対応する領域の結晶性シリコン薄膜５内での結晶粒径がほぼ均一となる。つまり、チャネル領域となる結晶性シリコン薄膜５の中央領域と周辺領域との結晶粒のサイズを均一とすることができる。
　次に、以上のようにゲート電極（第１ゲート電極２及び第２ゲート電極３）が構成される形成されたボトムゲート型のシリコンＴＦＴ装置１００において、非晶質シリコン薄膜５ａがレーザ光を照射された際に、図４（ｂ）及び図４（ｃ）に示す温度分布となることをシミュレーションにより検証した。
　以下、これを実施例として説明する。
　（実施例）
　図８Ａおよび図８Ｂは、本実施例での計算に用いたモデル構造およびそのパラメータを示す図である。ここで、ｋは消衰係数である。
　図８Ａに示すモデル構造では、基板としてガラスを準備し、ガラス上に、１５０ｎｍの厚さのＳｉＮ膜を配置し、ＳｉＮ膜上に、５０ｎｍの厚さの金属膜を配置する。その金属膜を覆うように、ＳｉＮ膜上に可変の厚みのＳｉＯ２膜を配置し、ＳｉＯ２膜上にａ－Ｓｉ膜を配置した。ａ－Ｓｉ膜の上部は空気層（屈折率１）とした。ここで、このモデル構造は、図４（ａ）に示す実施の形態におけるボトムゲート型ＴＦＴの構造をモデル化したものである。ここで、ＳｉＮ膜は、図４に示す基板１に対応し、金属膜は、第１ゲート電極２に対応する。ＳｉＯ２膜は、ゲート絶縁膜４に対応し、ａ－Ｓｉ膜は、非晶質シリコン薄膜５ａに対応する。
　そして、既知の振幅透過率および振幅透過率の計算方法を用いて、図８Ａに示すモデル構造に対して垂直に波長５３２ｎｍのレーザ光を入射した場合に、図８Ｂ中に示した値を用いて多重干渉によるａ－Ｓｉ膜への光の吸収率を算出した。ここで、図８Ｂは、ａ－Ｓｉ膜と、ＳｉＯ２膜と、ＳｉＮ膜と、Ａｌ金属膜、Ｃｕ金属膜及びＭｏ金属膜に対する波長５３２ｎｍにおける屈折率と消衰係数とを示している。また、金属の反射率の大小関係は、Ａｌ＞Ｃｕ＞Ｍｏである。
　図９Ａは、図８Ａの金属膜にＭｏを用いた場合（Ｍｏ電極と記載）におけるモデル構造を示しており、図９Ｂ及び図９Ｃは、図９Ａに示すモデル構造においてａ－Ｓｉ膜厚とＳｉＯ２膜厚とを変化させた場合の計算結果を示す図である。ここで、図９Ｂは、図９Ａに示すモデル構造の電極上領域（Ｍｏ電極が存在する領域に対応する領域）におけるａ－Ｓｉ膜厚とＳｉＯ２膜厚とを変化させた場合の計算結果を示している。一方、図９Ｃは、図９Ａに示すモデル構造の電極外領域（Ｍｏ電極が存在しない領域外に対応する領域）におけるａ－Ｓｉ膜厚とＳｉＯ２膜厚とを変化させた場合の計算結果を示している。
　図９Ｂ及び図９Ｃに示すように、電極外の領域に比べて電極上の領域では、ａ－Ｓｉ膜の吸収率は高くなる傾向がある。つまり、レーザ光がａ－ｓｉ膜へ照射された場合には、電極上の領域では、図７で説明したように、温度が高くなるのがわかる。ただし、図９Ｂに示すように、ａ－Ｓｉ膜の膜厚によっては、その傾向が見られない領域があるのがわかる。すなわち、ａ－Ｓｉ膜を形成する際には適切な膜厚の範囲（プロセスウィンドウ）があるのがわかる。従って、形成されるａ－Ｓｉ膜厚に適切な範囲は、ａ－Ｓｉ膜への吸収率が「電極上の領域＞電極上の領域」となる領域である。
　図１０Ａ～図１０Ｃは、図９Ａに示すモデル構造においてａ－Ｓｉ膜厚とＳｉＯ２膜厚とを変化させた場合における電極外の領域と電極上の領域とのａ－Ｓｉ膜への吸収率の差を示す図である。ここで、図１０Ａは、金属膜を構成する材料をＣｕにした場合（Ｃｕ電極と呼ぶ）の計算結果を、図１０Ｂは、金属膜を構成する材料をＭｏにした場合（Ｍｏ電極）の計算結果を、図１０Ｃは、金属膜を構成する材料をＡｌ（Ａｌ電極と呼ぶ）にした場合の計算結果を示している。
　図１０Ａ～図１０Ｃに示すように、ａ－Ｓｉ膜への吸収率が「電極上の領域＞電極上の領域」となる領域Ｘは、金属膜を構成する材料によらず存在する。具体的には、この条件を満たすａ－Ｓｉ膜の膜厚の範囲は、次の１）または２）に示す通りである。
１）１８０ｎｍ＜ＳｉＯ膜厚＜２００ｎｍの場合、３０ｎｍ＜ａ－Ｓｉ膜厚＜４０ｎｍ
２）１００ｎｍ＜ＳｉＯ膜厚＜１８０ｎｍの場合、ａ－Ｓｉ膜厚＜３０ｎｍ、かつａ－Ｓｉ膜厚＜（－１／３×ＳｉＯ膜厚＋１００ｎｍ）
　次に、反射率の異なる金属膜を積層する場合（反射率の異なる第１ゲート電極２及び第２ゲート電極３を備えるボトムゲート型のシリコンＴＦＴ装置１００に対応）について、
上記同様に、形成されるａ－Ｓｉ膜厚に適切な範囲があるかを検証した。
　図１１Ａ～図１１Ｄは、形成されるａ－Ｓｉ膜厚に適切な範囲があることを説明するための図である。図１１Ｄは、図８Ａの金属膜を反射率が異なる金属膜（第１電極と第２電極とする）で積層する場合におけるモデル構造を示している。ここで、第２電極は、第１電極上の一部の領域に積層された金属膜であって、第１電極よりも反射率が低い金属膜から構成されている。
　図１１Ａ～図１１Ｃは、図１１Ｄに示すモデル構造においてａ－Ｓｉ膜厚とＳｉＯ２膜厚とを変化させた場合に第１電極の領域と第２電極の領域とにおけるａ－Ｓｉ膜への吸収率の差、つまり、第１電極上の領域となるａ－Ｓｉ膜への吸収率から、第２電極上の領域となるａ－Ｓｉ膜への吸収率と減算した場合を示している。ここで、図１１Ａでは（Ａｌ、Ｍｏ）を、図１１Ｂでは（Ａｌ、Ｃｕ）を、図１１Ｃでは（Ｃｕ、Ｍｏ）を第１電極と第２電極とを構成する金属材料の組合せとした場合の計算結果を示している。
　図１１Ａ～図１１Ｃに示すように、ａ－Ｓｉ膜を形成する際の適切な膜厚の範囲（プロセスウィンドウ）は、ａ－Ｓｉ膜への吸収率が「第１電極上の領域＞第２電極上の領域」となる領域である。また、ａ－Ｓｉ膜への吸収率が「第１電極上の領域＞第２電極上の領域」となる領域Ｙは、金属膜を構成する材料によらず存在するのがわかる。
　以上のシミュレーション結果から、ゲート電極（第１ゲート電極２及び第２ゲート電極３）が構成される形成されたボトムゲート型のシリコンＴＦＴ装置１００において、レーザ光を非晶質シリコン薄膜５ａに照射する場合には、非晶質シリコン薄膜５ａは、図４（ｂ）及び図４（ｃ）に示す温度分布となり得るａ－Ｓｉ膜厚が存在することが確認できた。
　次に、図４（ｂ）及び図４（ｃ）に示す温度分布となるために必要となる第１電極と第２電極との大きさ（幅）の差について検証を行った。
　図１２は、本実施例での計算に用いたモデル構造を示す図である。図１３および図１４は、本実施例での計算に用いたパラメータを示す図である。
　図１２（ａ）に示すモデル構造は、基板として例えば０．７ｍｍの厚さのガラス上に、１２０ｎｍの厚さのＳｉＮ膜を配置し、ＳｉＮ膜上に、それぞれ５０ｎｍの厚さの金属膜（第１電極および第２電極）を配置する。そして、それら金属膜（第１電極および第２電極）を覆うように、ＳｉＮ膜上に１２０ｎｍの厚みのＳｉＯ２膜を配置し、ＳｉＯ２膜上に４０ｎｍの厚さのａ－Ｓｉ膜を配置する。ａ－Ｓｉ膜の上部は空気層（屈折率１）としている。ここで、このモデル構造は、図４（ａ）に示す実施の形態におけるボトムゲート型ＴＦＴの構造を、上述の計算結果に基づく膜厚を用いてモデル化したものである。また、ＳｉＮ膜は、図４に示す基板１に対応する。反射率の異なる金属膜のうち下の金属膜である第１電極は、第１ゲート電極２に対応し、反射率の異なる金属膜のうち上の金属膜である第２電極は、第２ゲート電極３に対応する。ＳｉＯ２膜は、ゲート絶縁膜４に対応し、ａ－Ｓｉ膜は、非晶質シリコン薄膜５ａに対応する。
　さらに、第２電極の大きさを、図１２（ｂ）に示すように、横をＡμｍ、縦を２Ｂμｍとし、第１電極の大きさを、第２電極に比べて縦横それぞれｄｍｍ小さい、つまり縦（２Ｂ－２ｄ）μｍで横（Ａ－ｄ）μｍとしている。ここで、図中の縦の大きさＢは、対称線までの大きさを示している。
　図１５Ａおよび図１５Ｂは、本実施例での温度解析のシミュレーション条件を示す図である。図１５Ａでは、第１電極の大きさを縦８０μｍ横４０μｍとした場合の、第２電極の大きさの条件（仕様１～仕様３）を示している。具体的には、仕様１は、ｄ＝０μｍの場合、すなわち第１電極および第２電極の大きさが同じで縦２Ｂ＝８０μｍ、横Ａ＝４０μｍである場合を示している。仕様２は、ｄ＝５μｍの場合、すなわち、第２電極の大きさが縦２Ｂ＝７０μｍ、横Ａ＝３５μｍの場合を示している。同様に、仕様３は、ｄ＝１０μｍの場合、すなわち、第２電極の大きさが縦２Ｂ＝６０μｍ、横Ａ＝３０μｍの場合を示している。図１５Ｂでは、図１３に示す条件（仕様１～仕様３）における第１電極および第２電極の大きさと、レーザ照射される領域を示している。ここで、温度解析のシミュレーションにより温度表示される温度表示領域を点線で示している。
　なお、温度解析のシミュレーションで用いられるレーザ光の条件は、波長：５３２ｎｍ、出力：３０００ｋＷ／ｃｍ２、波形：パルス、発熱時間（照射時間）：０～１０ｎｓｅｃ、最終時間：０～１ｍｓｅｃ、スポット波形：矩形である。
　図１６Ａおよび図１６Ｂは、各仕様の温度解析結果を示す図である。図１６Ａは、上記の条件で、シミュレーションを行った結果を示す図であり、図１６Ｂは、図１６Ａのｘ＝１７．５μｍとｘ＝２０μｍとにおける温度を表にしたものである。ここで、ｘ＝１７．５μｍの温度は、仕様１～３における第２電極上のａ－Ｓｉ膜の温度を示している。ｘ＝２０．０μｍは、仕様１では第２電極上のａ－Ｓｉ膜の温度を、仕様２および仕様３では第１電極上のａ－Ｓｉ膜の温度を示している。
　エッジ部（ｘ＝１７．５μｍとｘ＝２０μｍ）での温度差を比較した結果（図１６Ｂ）、従来構造に相当する仕様１では、２０４Ｋ、仕様２および仕様３では、１６３Ｋ、１７１Ｋとなり、エッジ部での温度差の改善効果があるのが確認できた。
　これらの結果により、第１電極および第２電極の大きさの差ｄは、少なくともｄ＞５μｍ（言い換えると第１電極を１２％程度以上露出する大きさの差）あればよいことが検証できた。
　以上のように、本発明では、異なる反射率を有する第１ゲート電極及び第２ゲート電極を形成するだけでなく、反射率の大きい方の第１ゲート電極を第２ゲート電極から一部露出させた第１領域を形成する。このような構成により、非晶質シリコン薄膜にレーザ光を照射すると、第１領域に第２領域よりも高い温度分布領域を形成することができるので、熱拡散を利用して、ゲート電極上（第１ゲート電極及び第２ゲート電極）とゲート電極外の温度差を緩和させることができる。それにより、ゲート電極上（第１ゲート電極及び第２ゲート電極）の領域に対応する結晶性シリコン薄膜５の結晶粒径を均一化することができる。
　以上、本発明のシリコン薄膜の結晶化方法およびシリコンＴＦＴ装置の製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
　本発明は、シリコン薄膜の結晶化方法及びシリコンＴＦＴ装置の製造方法に有用であり、特に移動度、オン／オフ特性ともに優れるシリコンＴＦＴ装置の製造方法等として用いるのに最適である。
　１、８０１　　基板
　２　　第１ゲート電極
　３　　第２ゲート電極
　４　　ゲート絶縁膜
　５　　結晶性シリコン薄膜
　５ａ、８０５　　非晶質シリコン薄膜
　６、８０４　　絶縁膜
　７　　コンタクト層
　８　　ソース・ドレイン電極
　９　　パッシベーション膜
　１００、８５０　　シリコンＴＦＴ装置
　８０３　　ゲート電極
 
 
 
 
 
 

Claims (11)

  1. 　基板を準備する第１工程と、
    　前記基板上に、第１の反射率を有する第１ゲート電極を積層する第２工程と、
    　前記第１の反射率より小さい第２の反射率を有し、且つ、前記第１ゲート電極の上面面積よりも小さい上面面積を有する第２ゲート電極を、前記第１ゲート電極の上面周辺部を露出させて前記第１ゲート電極上に積層する第３工程と、
    　前記第１ゲート電極が形成されていない前記基板上の周辺領域、前記第２ゲート電極から露出された前記第１ゲート電極上の第１領域、及び、前記第２ゲート電極の上面の第２領域を覆って、前記基板、前記第１ゲート電極、及び前記第２ゲート電極が積層された形状に追従させてゲート絶縁膜を積層する第４工程と、
    　前記形状に積層されたゲート絶縁膜上に、前記ゲート絶縁膜の形状に追従させてシリコン薄膜を積層する第５工程と、
    　前記シリコン薄膜の上方から所定のレーザ光を照射することにより、前記シリコン薄膜を結晶化する第６工程と、を含み、
    　前記第６工程において前記シリコン薄膜に前記レーザ光を照射している際、前記第１領域に対応する前記シリコン薄膜の温度は、前記第１の反射率が前記第２の反射率より大きいことから、前記第２領域に対応するシリコン薄膜の温度よりも高い
    　シリコン薄膜の結晶化方法。
  2. 　前記第６工程において、
    　前記シリコン薄膜に前記レーザ光を照射している際には、前記第１領域に対応する前記シリコン薄膜の温度が、前記第２領域に対応する前記シリコン薄膜の温度より高くなり、
    　前記シリコン薄膜に前記レーザ光を照射した後には、前記第１領域に対応する前記シリコン薄膜の温度と、前記第２領域に対応する前記シリコン薄膜の温度とが同一、又は前記同一の近時値の範囲内となり、
    　前記第１領域に対応する前記シリコン薄膜及び前記第２領域に対応する前記シリコン薄膜は結晶化する
    　請求項１に記載のシリコン薄膜の結晶化方法。
  3. 　前記第６工程において、前記レーザ光は、前記第１領域に対応する前記シリコン薄膜及び前記第２領域に対応するシリコン薄膜に同時に照射される
    　請求項１または請求項２に記載のシリコン薄膜の結晶化方法。
  4. 　前記第１の反射率と前記第２の反射率との関係により、前記第２領域に対応するシリコン薄膜内での結晶粒径は、同一又は同一の近似値の範囲内となる
    　請求項１～請求項３のいずれか１項に記載のシリコン薄膜の結晶化方法。
  5. 　前記所定のレーザ光の波長は、４０５ｎｍから６３２ｎｍの範囲である
    　請求項１～請求項４のいずれか１項に記載のシリコン薄膜の結晶化方法。
  6. 　前記所定のレーザ光はグリーンレーザのレーザ光である
    　請求項５に記載のシリコン薄膜の結晶化方法。
  7. 　前記所定のレーザ光は、ブルーレーザのレーザ光である
    　請求項６に記載のシリコン薄膜の結晶化方法。
  8. 　前記第２ゲート電極の端部は、所定の傾斜角度を有する
    　請求項１～請求項７のいずれか１項に記載のシリコン薄膜の結晶化方法。
  9. 　前記第６工程における前記レーザ光のレーザ光強度プロファイルは、
    　少なくとも前記第１領域及び前記第２領域の領域内でフラットである
    　請求項１～請求項８のいずれか１項に記載のシリコン薄膜の結晶化方法。
  10. 　請求項１に記載の第１工程～第６工程を含み、
    　さらに、
    　前記第６工程の後に結晶化された前記シリコン薄膜上の一部に形成された絶縁膜の上面端部および側面、並びに前記結晶化された前記シリコン薄膜の上面に、ソース・ドレイン電極を形成する第７工程と、
    　前記絶縁膜上および前記ソース・ドレイン電極上にパッシベーション膜を形成する第８工程と、を含む
    　シリコンＴＦＴ装置の製造方法。
  11. 　前記第６工程と前記第７工程との間に、
    　前記絶縁膜の上面端部及び側面、並びに、前記結晶化された前記シリコン薄膜の上面に、コンタクト層を形成する工程を含む
    　請求項１０に記載のシリコンＴＦＴ装置の製造方法。
     
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