WO2012153365A1 - 薄膜トランジスタ装置の製造方法、薄膜トランジスタ装置および表示装置 - Google Patents

薄膜トランジスタ装置の製造方法、薄膜トランジスタ装置および表示装置 Download PDF

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祐太 菅原
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Definitions

  • the present invention relates to a method for manufacturing a thin film transistor device, a thin film transistor device, and a display device.
  • a thin film transistor constituting a liquid crystal panel or an organic EL panel.
  • the channel portion of the thin film transistor is formed of a-Si which is amorphous silicon or Poly-Si which is crystalline and polycrystalline silicon.
  • a-Si layer For the crystalline silicon layer (Poly-Si layer) in the channel portion of the thin film transistor, generally, after forming an amorphous silicon layer (a-Si layer), laser light such as excimer is applied to the amorphous silicon layer. It is formed by irradiating and instantaneously raising the temperature to crystallize.
  • the thin film transistor has a bottom gate structure in which the gate metal is disposed on the substrate side as viewed from x-Si (x is a or poly) of the channel portion, and the gate metal and the source / drain metal are in the channel portion.
  • the bottom gate structure is mainly used in an a-Si TFT having a channel portion formed of an amorphous silicon layer, and the top gate structure is a Poly-Si having a channel portion formed of a crystalline silicon layer. Mainly used in TFT.
  • a bottom gate structure is generally used as a structure of a thin film transistor included in a liquid crystal panel or an organic EL panel used in a large-area display device.
  • a Poly-Si TFT is used in a bottom gate structure, and in this case, the manufacturing cost can be suppressed.
  • a crystalline silicon layer is formed by crystallizing an amorphous silicon layer by irradiating a laser.
  • laser annealing crystallization method the amorphous silicon layer is crystallized by heat based on laser light irradiation.
  • a gate electrode is first formed of a metal material having a higher thermal conductivity than silicon or an insulating film, and then an insulating layer and an amorphous silicon layer are formed. The Therefore, when crystallization is performed by irradiating a bottom gate structure amorphous silicon layer with laser light by the laser annealing crystallization method, the heat necessary for crystallization of the amorphous silicon layer is generated by the gate electrode. As a result, the amorphous silicon layer is not sufficiently crystallized, resulting in a decrease in crystallinity and non-uniformity.
  • a method in which a dummy gate pattern is disposed in the vicinity of the gate electrode, that is, in the vicinity of the channel, thereby reducing the difference in heat capacity between the gate electrode and the amorphous silicon layer above the dummy gate pattern.
  • Patent Document 1 a method for reducing the absorption of heat generated in a silicon thin film by a gate electrode is disclosed.
  • the conventional method has the following problems. That is, in the methods disclosed in Patent Documents 1 and 2, as a means for thermally saturating the gate electrode before the laser beam reaches the silicon thin film above the gate electrode, the gate electrode is in contact with the periphery of the gate electrode and the gate electrode. An electrode material is disposed. Therefore, when a higher-definition display device is manufactured using a bottom-gate thin film transistor, there is a problem in that it is difficult to densely arrange gate electrode patterns. Further, the method disclosed in Patent Document 2 has a restriction that the thin film transistor must be arranged so that the channel direction of the thin film transistor is always parallel to the scan direction. This significantly reduces the degree of freedom in designing the circuit pattern in the pixel of the display device, which is a serious problem when a higher-definition display device is manufactured.
  • FIG. 1 is a diagram showing crystal unevenness when the laser annealing crystallization method is performed by scanning a solid-state laser in the visible light region.
  • the left figure of FIG. 1 is a figure which shows the crystallization ratio with respect to the amorphous silicon on one gate metal among the several gate metals of the right figure of FIG.
  • the crystallization rate of 80% indicates that the crystalline silicon has a particle size of 30 nm to 40 nm.
  • the crystallization rate of 40% indicates that the crystalline silicon has a particle size of 10 nm to 20 nm. It represents that. Accordingly, as shown in the left diagram of FIG. 1, it can be seen that crystal unevenness occurs when crystallization is insufficient (not uniform).
  • the present invention has been made in view of the above problems, and a method for manufacturing a thin film transistor device capable of forming a crystalline silicon film with stable crystallinity using a laser having a wavelength in the visible light region, a thin film transistor device, An object is to provide a display device using the same.
  • a method of manufacturing a thin film transistor device includes a first step of preparing a substrate, a second step of forming a plurality of gate electrodes on the substrate, and the plurality of the plurality of gate electrodes.
  • a predetermined laser having a wavelength of 405 nm or more and 488 nm or less is moved relative to the substrate in a certain direction, and the amorphous silicon layer is crystallized using laser light emitted from the predetermined laser.
  • a sixth step of forming a source electrode and a drain electrode in a region on the crystalline silicon layer corresponding to each of the plurality of gate electrodes A value obtained by dividing the optical film thickness of the amorphous silicon layer, which is a value obtained by integrating the refractive index of the amorphous silicon layer with the film thickness of the amorphous silicon layer, by the wavelength of the laser beam.
  • X is an optical film thickness of the silicon oxide layer, which is a value obtained by adding a refractive index of the silicon oxide layer to a film thickness of the silicon oxide layer, and a refractive index of the silicon nitride layer to a film thickness of the silicon nitride layer.
  • the integrated value and the optical film thickness of the silicon nitride layer are summed, and a value obtained by dividing the sum by the refractive index of the silicon oxide layer is calculated as the silicon oxide layer equivalent optical film.
  • the thickness When the thickness is set, the value obtained by dividing the silicon oxide layer equivalent optical film thickness by the wavelength of the laser beam is Y, the density of the amorphous silicon layer is ⁇ Si, the specific heat is cSi, and the gate electrode
  • the film thickness of the gate electrode is dG, the density is ⁇ G, the specific heat is cG, Square of upward free silicon layer of the silicon layer and the gate electrode of the AG the maximum value of the absorption rate of the gate electrode when the respective light absorption rate equal to said laser beam, (A G / d G) ⁇
  • the value calculated by the equation ( ⁇ Si ⁇ c Si ) / ( ⁇ G ⁇ c G ) is denoted as ⁇ A ′
  • the thickness of the silicon oxide layer, the thickness of the silicon nitride layer, and the amorphous The film thickness of the qualitative silicon layer satisfies X and Y belonging to the range defined by the following formulas 1) to 6).
  • Formula 1 Y ⁇ 0.264 + 14.444 ⁇ ⁇ A ′, Formula 2) X ⁇ 0.729 ⁇ 67.777 ⁇ ⁇ A ′, Formula 3) Y ⁇ ⁇ 0.388X + 0.584-21.124 ⁇ ⁇ A ', Formula 4) Y ⁇ 0.427 ⁇ 28.519 ⁇ ⁇ A ′, Formula 5) X ⁇ 0.344 + 32.963 ⁇ ⁇ A ′, Formula 6) Y ⁇ ⁇ 0.388X + 0.457 + 21.212 ⁇ ⁇ A ′ .
  • the present invention it is possible to realize a thin film transistor device manufacturing method, a thin film transistor, and a display device using the thin film transistor device capable of forming a crystalline silicon film with stable crystallinity using a laser having a wavelength in the visible light region. It can. Specifically, by forming the silicon thin film and the gate insulating layer so that each film thickness satisfies a predetermined condition, for example, the pattern shape of the gate electrode, etc., in particular, the structure of the thin film transistor device can be changed.
  • FIG. 1 is a diagram showing crystal unevenness when the laser annealing crystallization method is performed by scanning a solid-state laser in the visible light region.
  • FIG. 2 is a cross-sectional view showing the structure of the thin film transistor that constitutes the display device according to the embodiment of the present invention.
  • FIG. 3 is a diagram showing an equivalent circuit of the display device according to the embodiment of the present invention.
  • FIG. 4 is a flowchart showing manufacturing steps of the thin film transistor of the display device according to the embodiment of the present invention.
  • FIG. 5A is a cross-sectional view for explaining the method for manufacturing the thin film transistor of the display device according to the embodiment of the present invention.
  • FIG. 5B is a cross-sectional view for explaining the method for manufacturing the thin film transistor of the display device according to the embodiment of the present invention.
  • FIG. 5C is a cross-sectional view for explaining the method for manufacturing the thin film transistor of the display device according to the embodiment of the present invention.
  • FIG. 5D is a cross-sectional view for explaining the method for manufacturing the thin film transistor of the display device according to the embodiment of the present invention.
  • FIG. 5E is a cross-sectional view for describing the method for manufacturing the thin film transistor of the display device according to the embodiment of the present invention.
  • FIG. 5F is a cross-sectional view for explaining the method for manufacturing the thin film transistor of the display device according to the embodiment of the present invention.
  • FIG. 5G is a cross-sectional view for explaining the method for manufacturing the thin film transistor of the display device according to the embodiment of the present invention.
  • FIG. 5H is a cross-sectional view for explaining the method for manufacturing the thin film transistor of the display device according to the embodiment of the present invention.
  • FIG. 5I is a cross-sectional view for explaining the method for manufacturing the thin film transistor of the display device according to the embodiment of the present invention.
  • FIG. 5J is a cross-sectional view for explaining the method for manufacturing the thin film transistor of the display device according to the embodiment of the present invention.
  • FIG. 6 is a diagram schematically showing laser annealing in S14 of FIG.
  • FIG. 7A is a diagram for explaining the amplitude transmittance and the calculation method of the amplitude transmittance.
  • FIG. 6 is a diagram schematically showing laser annealing in S14 of FIG.
  • FIG. 7A is a diagram for explaining the amplitude transmittance and the calculation method of the amplitude transmitt
  • FIG. 7B is a diagram for explaining the amplitude transmittance and the calculation method of the amplitude transmittance.
  • FIG. 8 is a diagram showing that there is a preferable film thickness range for the gate insulating layer and the amorphous silicon layer when the crystalline silicon layer is formed by the laser annealing crystallization method.
  • FIG. 9 is a diagram illustrating an example of a value obtained by converting the value on the horizontal axis in FIG. 8 into the film thickness of the amorphous silicon layer.
  • FIG. 10A is a diagram illustrating an example of values obtained by converting the values on the vertical axis in FIG. 8 into the film thicknesses of the silicon oxide layer and the silicon nitride layer constituting the gate insulating layer 13.
  • FIG. 8 is a diagram showing that there is a preferable film thickness range for the gate insulating layer and the amorphous silicon layer when the crystalline silicon layer is formed by the laser annealing crystallization method.
  • FIG. 9 is
  • FIG. 10B is a diagram illustrating an example of values obtained by converting the values on the vertical axis in FIG. 8 into the thicknesses of the silicon oxide layer and the silicon nitride layer constituting the gate insulating layer 13.
  • FIG. 10C is a diagram illustrating an example of values obtained by converting the values on the vertical axis in FIG. 8 into the thicknesses of the silicon oxide layer and the silicon nitride layer included in the gate insulating layer 13.
  • FIG. 10D is a diagram illustrating an example of values obtained by converting the values on the vertical axis in FIG. 8 into the thicknesses of the silicon oxide layer and the silicon nitride layer constituting the gate insulating layer 13.
  • FIG. 11 is a diagram used in FIG.
  • FIG. 12 is a diagram illustrating a model used for the simulation.
  • FIG. 13 is a diagram showing the film thickness condition portions implemented in this simulation in FIG.
  • FIG. 14 is a diagram showing a simulation result of the position dependency of the highest temperature reached on the surface of the amorphous silicon layer in the first region and the second region.
  • FIG. 15 is a diagram showing a simulation result of the position dependency of the highest temperature reached on the surface of the amorphous silicon layer in the first region and the second region.
  • FIG. 16A is a diagram showing a calculation result of the absorption rate of silicon in the first region and the second region when the amorphous silicon layer is 35 nm.
  • FIG. 16B is a diagram showing a calculation result of the absorption rate of silicon in the first region and the second region when the amorphous silicon layer is 37.5 nm.
  • FIG. 16C is a diagram showing a calculation result of the absorption rate of silicon in the first region and the second region when the amorphous silicon layer is 47.5 nm.
  • FIG. 16D is a diagram illustrating a calculation result of the absorption rate of silicon in the first region and the second region when the amorphous silicon layer is 50 nm.
  • FIG. 17A is a diagram illustrating a calculation result of the absorption rate of silicon in the first region and the second region when the thickness of the silicon oxide layer / the thickness of the silicon nitride layer is 110 nm / 18.0 nm.
  • FIG. 17A is a diagram illustrating a calculation result of the absorption rate of silicon in the first region and the second region when the thickness of the silicon oxide layer / the thickness of the silicon nitride layer is 110 n
  • FIG. 17B is a diagram illustrating a calculation result of the absorption rate of silicon in the first region and the second region when the thickness of the silicon oxide layer / the thickness of the silicon nitride layer is 105 nm / 27.1 nm.
  • FIG. 17C is a diagram illustrating a calculation result of the absorption rate of silicon in the first region and the second region when the thickness of the silicon oxide layer / the thickness of the silicon nitride layer is 100 nm / 36.1 nm.
  • FIG. 17D is a diagram illustrating a calculation result of the absorption rate of silicon in the first region and the second region when the thickness of the silicon oxide layer / the thickness of the silicon nitride layer is 95 nm / 45.1 nm.
  • FIG. 17E is a diagram illustrating a calculation result of the absorption rate of silicon in the first region and the second region when the thickness of the silicon oxide layer / the thickness of the silicon nitride layer is 90 nm / 54.1 nm.
  • FIG. 18A is a diagram showing the crystallinity of a crystalline silicon layer when laser annealing crystallization is performed on a structure according to an embodiment of the present invention using a solid-state laser in the visible light region.
  • FIG. 18B is a diagram showing the crystallinity of a crystalline silicon layer when a laser annealing crystallization method is performed on a conventional structure using a solid-state laser in the visible light region.
  • FIG. 19 is a diagram for explaining an effect in the embodiment of the present invention.
  • FIG. 20 shows an example of a display device using the thin film transistor of the present invention.
  • the method of manufacturing a thin film transistor device includes a first step of preparing a substrate, a second step of forming a plurality of gate electrodes on the substrate, and forming a silicon nitride layer on the plurality of gate electrodes.
  • a predetermined laser is moved relative to the substrate in a fixed direction, and the amorphous silicon layer is crystallized using laser light emitted from the predetermined laser to generate a crystalline silicon layer.
  • a sixth step and a seventh step of forming a source electrode and a drain electrode in a region on the crystalline silicon layer corresponding to each of the plurality of gate electrodes, and the film thickness of the amorphous silicon layer To the above The value obtained by dividing the refractive index of the crystalline silicon layer by the optical film thickness of the amorphous silicon layer divided by the wavelength of the laser beam is set as X, and the film thickness of the silicon oxide layer is oxidized.
  • the optical film thickness of the silicon oxide layer which is a value obtained by integrating the refractive index of the silicon layer
  • the optical film thickness of the silicon nitride layer which is a value obtained by adding the refractive index of the silicon nitride layer to the film thickness of the silicon nitride layer.
  • the value obtained by dividing this value by the refractive index of the silicon oxide layer is the silicon oxide layer equivalent optical film thickness, the silicon oxide layer equivalent optical film
  • the value obtained by dividing the thickness by the wavelength of the laser beam is Y.
  • the density of the amorphous silicon layer is ⁇ Si
  • the specific heat is cSi
  • the film thickness of the gate electrode is dG
  • the density is ⁇ G
  • the specific heat is cG.
  • Formula 1 Y ⁇ 0.264 + 14.444 ⁇ ⁇ A ′, Formula 2) X ⁇ 0.729 ⁇ 67.777 ⁇ ⁇ A ′, Formula 3) Y ⁇ ⁇ 0.388X + 0.584-21.124 ⁇ ⁇ A ', Formula 4) Y ⁇ 0.427 ⁇ 28.519 ⁇ ⁇ A ′, Formula 5) X ⁇ 0.344 + 32.963 ⁇ ⁇ A ′, Formula 6) Y ⁇ ⁇ 0.388X + 0.457 + 21.212 ⁇ ⁇ A ′ .
  • the film thickness of the silicon nitride layer and the silicon oxide layer as the gate insulating film, and the film thickness of the amorphous silicon layer serving as the channel layer satisfy the above-described conditions, 1 ) Amorphous not above the gate electrode (hereinafter referred to as the second region) due to the light absorption rate of the amorphous silicon layer above the gate electrode (hereinafter referred to as the first region). It is possible to set the light absorption rate of the crystalline silicon layer to be large, and 2) to set the heat generation temperature of the silicon layer above the gate electrode to be larger than the melting point of the amorphous silicon layer.
  • the heat generation of the amorphous silicon layer in the second region is larger than the heat generation of the amorphous silicon layer in the first region. Accordingly, the heat generated in the amorphous silicon layer in the second region is generated before the laser light emitted from the predetermined laser reaches the start end of the gate electrode where the laser light starts to be emitted. Propagated in advance to the gate electrode, the gate electrode is in a state of being thermally saturated.
  • the heat generated from the amorphous silicon layer in the first region from the start end of the gate electrode where irradiation with the laser beam starts to the end of the gate electrode where irradiation with the laser beam ends is generated. Since the proportion absorbed by the gate electrode can be reduced, the heat generation temperature distribution of the amorphous silicon layer in the first region can be controlled almost uniformly. Thereby, the crystal structure generated in the crystalline silicon layer obtained by crystallizing the amorphous silicon layer can be controlled almost uniformly.
  • the heat generated from the molten silicon layer in the second region propagates to the molten silicon layer in the first region rather than to the gate electrode through the silicon oxide layer and the silicon nitride layer.
  • heat generated from the molten silicon layer in the second region does not excessively propagate to the gate electrode. Therefore, since the distribution of the heat generation temperature of the gate electrode is not deteriorated, the uniformity of the heat generation temperature distribution of the silicon layer in the first region accompanying the deterioration of the heat generation temperature distribution of the gate electrode can be avoided.
  • the uniformity of the crystal structure generated in the crystalline silicon layer obtained by crystallizing the amorphous silicon layer is maintained by the combined effect of the above 1) and 2).
  • the crystal ratio in the crystalline silicon layer from the crystalline silicon layer corresponding to the start end portion of the gate electrode that has started to be irradiated to the crystalline silicon layer corresponding to the end portion of the gate electrode that has been irradiated with the laser light can be realized.
  • the predetermined laser irradiates the laser beam in an oscillation mode of a continuous oscillation mode or a pseudo continuous oscillation mode.
  • the predetermined laser is a solid laser device.
  • the predetermined laser is constituted by a laser device using a semiconductor laser element.
  • the fluctuation of the irradiation energy density of the laser beam on the amorphous silicon layer is less than about 5%.
  • the silicon nitride layer and the silicon oxide layer are formed of an electrostatic capacitance and an oxidation of a series capacitor formed by them.
  • the silicon single layer is formed to have a film thickness that is equal to the electrostatic capacity when the film thickness is 100 nm to 140 nm.
  • the film thickness of the silicon oxide layer, the film thickness of the silicon nitride layer, and the film thickness of the amorphous silicon layer are expressed by the following equations 7) and 8): Satisfying X and Y belonging to the range defined by.
  • Formula 7) 0.442 ⁇ X ⁇ 0.559
  • Formula 8) 0.310 ⁇ Y ⁇ 0.341.
  • the gate breakdown voltage of the thin film transistor device can be increased without excessively increasing the fixed charge in the silicon nitride layer constituting the gate insulating film. Thereby, it is possible to prevent the threshold voltage of the thin film transistor device from being greatly shifted from 0V.
  • the thickness of the silicon nitride layer is moderately suppressed, problems such as cracks, film peeling, and insufficient dehydrogenation due to the thick silicon nitride layer do not occur, resulting in a decrease in productivity in the manufacture of thin film transistor devices. Can be prevented.
  • the insulating layer (gate insulating layer) and the amorphous silicon layer constituting the thin film transistor device are each changed by 10% from the target film thickness, the crystals in the crystalline silicon layer A thin film transistor device in which variation in rate is suppressed can be realized.
  • the wavelength of the predetermined laser is 445 nm to 455 nm.
  • the film thickness of the amorphous silicon layer is not less than 40 nm and not more than 45 nm.
  • the film thicknesses of the silicon nitride layer, the silicon oxide layer, and the amorphous silicon layer constituting the thin film transistor are each changed by 10% from the target film thickness, the crystallinity ratio in the crystalline silicon layer is reduced.
  • a thin film transistor device in which variation is suppressed can be realized.
  • the second step includes a step of forming an undercoat layer made of silicon oxide on the substrate, and a step of forming a plurality of gate electrodes on the undercoat layer. including.
  • the thin film transistor of the eleventh aspect is formed by forming a substrate, a plurality of gate electrodes formed on the substrate, a silicon nitride layer formed on the plurality of gate electrodes, and being stacked on the silicon nitride layer A silicon oxide layer; a crystalline silicon layer formed on the silicon oxide layer; and a source electrode and a drain electrode formed in a region on the crystalline silicon layer corresponding to each of the plurality of gate electrodes.
  • a predetermined laser having a wavelength of 405 nm or more and 488 nm or less is moved relative to the substrate in a certain direction,
  • the amorphous silicon layer is generated by crystallizing the amorphous silicon layer using laser light emitted from the predetermined laser, and the refractive index of the amorphous silicon layer is changed to the thickness of the amorphous silicon layer.
  • the value obtained by dividing the optical film thickness of the amorphous silicon layer, which is an integrated value, by the wavelength of the laser beam is X, and the value obtained by integrating the refractive index of the silicon oxide layer to the film thickness of the silicon oxide layer
  • Y is the value, and the density of the amorphous silicon layer is ⁇ Si , the specific heat is c Si , the film thickness of the gate electrode is d G , the density is ⁇ G , the specific heat is c G , and the gate electrode Of the silicon layer above and the silicon layer not above the gate electrode,
  • the maximum value of the absorption rate of the gate electrode when each of the light absorption rate for Za light equals A G, and, (A G / d G) ⁇ ( ⁇ Si ⁇ c Si) / ( ⁇ G ⁇ c G)
  • the value calculated by the equation is ⁇ A ′
  • the film thickness of the silicon oxide layer, the film thickness of the silicon nitride layer, and the film thickness of the amorphous silicon layer are obtained from the following equation 1):
  • the X and Y belonging to the range defined by Equation 6) are satisfied.
  • Formula 1 Y ⁇ 0.264 + 14.444 ⁇ ⁇ A ′, Formula 2) X ⁇ 0.729 ⁇ 67.777 ⁇ ⁇ A ′, Formula 3) Y ⁇ ⁇ 0.388X + 0.584-21.124 ⁇ ⁇ A ', Formula 4) Y ⁇ 0.427 ⁇ 28.519 ⁇ ⁇ A ′, Formula 5) X ⁇ 0.344 + 32.963 ⁇ ⁇ A ′, Formula 6) Y ⁇ ⁇ 0.388X + 0.457 + 21.212 ⁇ ⁇ A ′. .
  • a display device is a display device including a liquid crystal panel or an EL panel, and the display device includes the thin film transistor according to the eleventh aspect, and the thin film transistor drives the liquid crystal panel or the EL panel.
  • the EL panel is an organic EL panel.
  • a first step of preparing a substrate, a second step of forming a plurality of gate electrodes on the substrate, and forming a silicon nitride layer on the plurality of gate electrodes A third step, a fourth step of laminating a silicon oxide layer on the silicon nitride layer, a fifth step of forming an amorphous silicon layer on the silicon oxide layer, and a wavelength of 405 nm to 488 nm
  • a predetermined laser is moved relative to the substrate in a fixed direction, and the amorphous silicon layer is crystallized using laser light emitted from the predetermined laser to generate a crystalline silicon layer.
  • the predetermined laser outside the gate electrode is upstream in the relative movement direction.
  • the highest temperature of the amorphous silicon layer in the region is such that the amorphous silicon layer in the region on the gate electrode when the amorphous silicon layer is irradiated using the laser light.
  • the highest reach of the amorphous silicon layer when the amorphous silicon layer is irradiated with the predetermined laser beam in the region on the gate electrode so as to be higher than the highest temperature. It is configured so that the temperature is substantially constant.
  • the amorphous property is obtained using the laser beam in the sixth step.
  • the silicon layer is irradiated, the highest temperature of the amorphous silicon layer in the upstream region in the relative movement direction of the predetermined laser outside the gate electrode is the amorphous property using the laser beam.
  • the predetermined laser beam is used in the region on the gate electrode so as to be higher than the highest temperature of the amorphous silicon layer in the region on the gate electrode when the silicon layer is irradiated.
  • the film thickness of the gate electrode, the film thickness of the silicon nitride layer, and the silicon oxide so that the highest temperature of the amorphous silicon layer when the amorphous silicon layer is irradiated is substantially constant.
  • Layer thickness And the film thickness of the amorphous silicon layer is formed.
  • a manufacturing method of a thin film transistor device includes a first step of preparing a substrate, a second step of forming a gate electrode on the substrate, and a third step of forming a silicon nitride layer on the gate electrode, A fourth step of forming a silicon oxide layer on the silicon nitride layer, a fifth step of forming a layer containing a semiconductor material on the silicon oxide layer, and a wavelength of 405 nm to 488 nm with respect to the semiconductor material layer.
  • the sixth step of generating a semiconductor layer by irradiating a predetermined laser beam and crystallizing the semiconductor material is different from the first region which is a region corresponding to the gate electrode, and does not correspond to the gate electrode
  • the crystalline silicon layer is formed so that the heat generation amount per unit volume in the second region of the semiconductor material layer is larger than the heat generation amount per unit volume in the first region of the semiconductor material layer.
  • the amount of heat generated per unit volume in the second region of the semiconductor material layer Is larger than the amount of heat generated per unit volume in the first region of the semiconductor material layer, and the thickness of the gate electrode, the thickness of the gate insulating film, and the amorphous silicon layer Is formed.
  • the second region of the semiconductor material layer is upstream of the first region in the relative movement direction of the predetermined laser beam with respect to the substrate in the sixth step. It corresponds to the region and the downstream region.
  • the heat generation amount per unit volume in the second region in the sixth step is larger than the heat generation amount per unit volume of the gate electrode.
  • the thin film transistor device is formed in the first region of the semiconductor material layer.
  • the size of the portion having the same temperature distribution is configured to be 0.8 or more and 1.0 or less with respect to the first region.
  • FIG. 2 is a cross-sectional view showing a structure of a thin film transistor constituting the organic light emitting display device according to the embodiment of the present invention.
  • a thin film transistor 100 illustrated in FIG. 2 is a bottom gate thin film transistor, and includes a substrate 10, an undercoat layer 11, a gate electrode 12, a gate insulating layer 13, a crystalline silicon layer 15, and an amorphous silicon layer 16. And an n + silicon layer 17 and source / drain electrodes 18.
  • the substrate 10 is an insulating substrate made of, for example, transparent glass or quartz.
  • the undercoat layer 11 is formed on the substrate 10 and is composed of, for example, a silicon nitride (SiNx) layer, a silicon oxide (SiOx) layer, and a laminate thereof.
  • the undercoat layer 11 is preferably made of silicon oxide (SiOx) of 1.5 ⁇ x ⁇ 2.0 and having a thickness of 300 nm to 1500 nm.
  • a more preferable thickness range of the undercoat layer 11 is 500 nm or more and 1000 nm or less. This is because if the thickness of the undercoat layer 11 is increased, the thermal load on the substrate 10 can be reduced, but if it is too thick, film peeling or cracking occurs.
  • the gate electrode 12 is formed on the undercoat layer 11 and is typically made of a metal such as molybdenum (Mo) or a metal such as Mo alloy (for example, MoW (molybdenum / tungsten alloy)).
  • Mo molybdenum
  • Mo alloy for example, MoW (molybdenum / tungsten alloy)
  • the gate electrode 12 only needs to be a metal that can withstand the melting point temperature of silicon. Therefore, those containing W (tungsten), Ta (tantalum), Nb (niobium), Ni (nickel), Cr (chromium), and Mo. It may be made of an alloy of
  • the thickness of the gate electrode 12 is preferably 30 nm to 300 nm, and more preferably 50 nm to 100 nm.
  • the thickness of the gate electrode 12 is small, the transmittance of the gate electrode 12 increases, and the reflection of laser light described below tends to decrease. Further, when the thickness of the gate electrode 12 is large, the coverage of the gate insulating layer 13 described below is lowered. In particular, the gate insulating film is disconnected at the end of the gate electrode, so that the gate electrode 12 and the n + silicon are separated. This is because the characteristics of the thin film transistor 100 are likely to deteriorate, for example, the layer 17 is electrically connected.
  • the gate insulating layer 13 is formed so as to cover the gate electrode 12 and has, for example, a laminated structure of a silicon oxide layer and a silicon nitride layer.
  • gate insulating layer 13 has a laminated structure of silicon oxide layer 13a and silicon nitride layer 13b, and silicon nitride layer 13b and silicon oxide layer 13a are laminated on gate electrode 12 in this order. Will be described.
  • the gate insulating layer 13 is formed to have a film thickness that is, for example, approximately the same as the electrostatic capacitance of the silicon oxide layer 13a having a thickness of 100 nm to 140 nm. That is, the film thickness of the gate insulating layer 13 is in a range suitable for forming the crystalline silicon layer 15 by laser annealing crystallization. This preferable range is expressed by a certain relational expression. Details of this fixed relational expression will be described later.
  • the crystalline silicon layer 15 is formed on the gate insulating layer 13 and is formed of a polycrystalline silicon layer (Poly-Si layer).
  • the crystalline silicon layer 15 is polycrystalline by irradiating the amorphous silicon layer 14 with a laser after an amorphous silicon layer 14 (not shown) made of a-Si is formed on the gate insulating layer 13. It is formed by crystallization (including microcrystallization).
  • polycrystal has a broad meaning including not only a polycrystal in a narrow sense consisting of crystals of 50 nm or more but also a microcrystal in a narrow sense consisting of crystals of 50 nm or less.
  • polycrystal is described in a broad sense.
  • the polycrystal of the present invention may contain an amorphous component and dangling bonds at each grain boundary.
  • the laser light source used for laser irradiation is a laser having a wavelength in the visible light region.
  • the laser having a wavelength in the visible light region is a laser having a wavelength of about 380 nm to 780 nm, preferably a laser having a wavelength of 405 nm to 488 nm. More preferable is a blue laser having a wavelength of 445 nm to 455 nm.
  • the blue region has a high absorption rate of amorphous silicon.
  • the blue laser can be used for annealing efficiently, so the power required for crystallization can be reduced to about half. Means you can.
  • a blue laser especially in the wavelength region of 445 nm to 455 nm, even if the film quality of amorphous silicon (a-Si) changes from amorphous to crystalline, the decrease in absorption rate is as small as about 10%. It is. That is, even if the film quality of amorphous silicon (a-Si) varies and its optical constant varies, a high absorption rate can be maintained and stable crystallization can be achieved.
  • the output of a single blue light emitting diode laser is as small as the mW order, but it is possible in principle to construct a laser having an output higher than that obtained at other wavelengths by bundling them. In addition, in such a method, an incoherent laser beam is inevitably formed, so that there is an effect that laser beam shaping is easy.
  • the laser having a wavelength in the visible light region may be in a continuous oscillation or quasi-continuous oscillation mode. This is because when the laser having a wavelength in the visible light region is in a pulse oscillation mode other than a continuous oscillation mode or a quasi-continuous oscillation mode, the amorphous silicon layer 14 is irradiated with laser light discontinuously. This is because the amorphous silicon layer 14 cannot always be kept in a molten state. The reason why the quasi-continuous oscillation mode is also included is that the amorphous silicon layer 14 can be maintained in its molten state by being reheated by applying a pulse before it is cooled to below its melting point.
  • a preferred embodiment of the quasi-continuous oscillation mode is one in which the amorphous silicon layer 14 can be reheated by applying a pulse before the amorphous silicon layer 14 is not cooled below its melting point, and the molten state can be maintained.
  • the laser having a wavelength in the visible light region may be a solid-state laser device or a laser device using a semiconductor laser element. In any case, it is preferable because laser light can be controlled with high accuracy.
  • the laser having a wavelength in the visible light region forms the crystalline silicon layer 15 without crystal unevenness, if the variation of the irradiation energy density when irradiating the amorphous silicon layer 14 is less than about 5%, preferable.
  • the amorphous silicon layer 14 is made of amorphous silicon, that is, a-Si, and is formed on the gate insulating layer 13.
  • the film thickness of the amorphous silicon layer 14 is preferably 35 nm to 55 nm, and more preferably 40 nm to 45 nm.
  • the film thickness of the amorphous silicon layer 14 is in a range suitable for forming the crystalline silicon layer 15 by laser annealing crystallization. This preferable range is expressed by a certain relational expression based on the technical idea described below.
  • the gate insulating layer 13 is formed by laminating the silicon oxide layer 13a and the silicon nitride layer 13b as described above.
  • variables for expressing relational expressions are defined. That is, a value obtained by dividing the optical film thickness of the amorphous silicon layer 14 by the refractive index of the amorphous silicon layer 14 by the film thickness of the amorphous silicon layer 14 by the wavelength of the laser beam is X And Subsequently, the optical film thickness of the silicon oxide layer 13a, which is a value obtained by adding the refractive index of the silicon oxide layer 13a to the film thickness of the silicon oxide layer 13a, and the refractive index of the silicon nitride layer 13b to the film thickness of the silicon nitride layer 13b. The integrated value is added to the optical thickness of the silicon nitride layer 13b. And when the value obtained by dividing this value by the refractive index of the silicon oxide layer 13a is taken as the silicon oxide layer equivalent optical film thickness, the silicon oxide layer equivalent optical film thickness is divided by the wavelength of the laser beam. Let Y be the value.
  • the density of the amorphous silicon layer 14 is ⁇ Si
  • the specific heat is c Si
  • the film thickness of the gate electrode 12 is d G
  • the density is ⁇ G
  • the specific heat is c G.
  • the light absorption rate of the amorphous silicon layer 14 above the gate electrode 12 (first region) and the amorphous silicon layer 14 not above the gate electrode 12 (second region) with respect to the laser light are equal.
  • suitable ranges are determined for the thickness of the gate insulating layer 13 and the thickness of the amorphous silicon layer 14, respectively.
  • the film thickness of the silicon oxide layer 13a, the film thickness of the silicon nitride layer 13b, and the film thickness of the amorphous silicon layer 14 are within the range defined by the following (formula 1) to (formula 6). It is preferable to form so as to satisfy X and Y to which it belongs.
  • the film thickness of the silicon oxide layer 13a, the film thickness of the silicon nitride layer 13b, and the film thickness of the amorphous silicon layer 14 are within the range defined by the following (formula 7) and (formula 8). More preferably, it is formed so as to satisfy X and Y.
  • the amorphous silicon layer 16 is formed on the crystalline silicon layer 15.
  • the thin film transistor 100 has a channel layer having a structure in which the amorphous silicon layer 16 is stacked on the crystalline silicon layer 15.
  • n + silicon layer 17 is formed so as to cover the side surfaces of the amorphous silicon layer 16 and the crystalline silicon layer 15 and the gate insulating layer 13.
  • the source / drain electrodes 18 are formed on the n + silicon layer 17 and, for example, a metal such as Mo or Mo alloy, a metal such as titanium (Ti), aluminum (Al) or Al alloy, copper (Cu) or Cu alloy, etc. Or a metal material such as silver (Ag), chromium (Cr), tantalum (Ta), or tungsten (W).
  • a metal such as Mo or Mo alloy
  • a metal such as titanium (Ti), aluminum (Al) or Al alloy, copper (Cu) or Cu alloy, etc.
  • a metal material such as silver (Ag), chromium (Cr), tantalum (Ta), or tungsten (W).
  • the thin film transistor 100 is configured.
  • FIG. 3 is a diagram showing an equivalent circuit of the display device according to the embodiment of the present invention.
  • a switching transistor 1 includes a switching transistor 1, a driving transistor 2, a data line 3, a scanning line 4, a current supply line 5, a capacitance 6, and an organic EL element 7.
  • the switching transistor 1 is connected to the data line 3, the scanning line 4, and the capacitance 6.
  • the driving transistor 2 corresponds to, for example, the thin film transistor 100 shown in FIG. 2 and is connected to the current supply line 5, the capacitance 6, and the organic EL element 7.
  • the data line 3 is a wiring through which data (the magnitude of the voltage value) that determines the brightness of the pixel of the organic EL element 7 is transmitted to the pixel of the organic EL element 7.
  • the scanning line 4 is a wiring through which data for determining the switch (ON / OFF) of the pixel of the organic EL element 7 is transmitted to the pixel of the organic EL element 7.
  • the current supply line 5 is a wiring for supplying a large current to the drive transistor 2.
  • Capacitance 6 holds a voltage value (charge) for a certain period of time.
  • the organic light emitting display device is configured as described above.
  • FIG. 4 is a flowchart showing a manufacturing process of a thin film transistor of the organic light emitting display device according to the embodiment of the present invention.
  • a plurality of the thin film transistors 100 are manufactured at the same time, but in the following, in order to simplify the description, a method for manufacturing one thin film transistor will be described.
  • 5A to 5J are views for explaining a method of manufacturing a thin film transistor of the organic light emitting display device according to the embodiment of the present invention.
  • FIG. 6 is a diagram schematically showing laser annealing in S14 of FIG.
  • the substrate 10 is prepared, the undercoat layer 11 is formed on the substrate 10 (S10), and then the gate electrode is formed on the undercoat layer 11 (S11).
  • an undercoat layer 11 is formed on the substrate 10 by plasma CVD (Chemical Vapor Deposition), and then a metal film to be a gate electrode is deposited by sputtering, and photolithography is performed. Then, the gate electrode 12 in the thin film transistor 100 is formed by etching (FIG. 5A).
  • the gate electrode 12 is typically formed of a metal material such as Mo or an Mo alloy (for example, MoW (molybdenum / tungsten alloy)).
  • a gate insulating layer 13 is formed on the gate electrode 12 (S12). Then, an amorphous silicon layer 14 is formed on the gate insulating layer 13 (S13).
  • a silicon nitride layer is formed by plasma CVD so as to cover the undercoat layer 11 and the gate electrode 12 on the gate electrode 12, and a silicon oxide layer is stacked on the formed silicon nitride layer.
  • the gate insulating layer 13 is formed (FIG. 5B), and the amorphous silicon layer 14 is continuously formed on the formed gate insulating layer 13 (FIG. 5C).
  • the film thickness of the gate insulating layer 13 is, for example, such a film thickness that the electrostatic capacitance is approximately the same as the electrostatic capacitance when the silicon oxide layer has a thickness of 100 nm to 140 nm.
  • the film thickness of the amorphous silicon layer 14 is, for example, 35 nm to 55 nm, and preferably 40 nm to 45 nm.
  • the thickness of the silicon oxide layer 13a, the thickness of the silicon nitride layer 13b, and the thickness of the amorphous silicon layer 14 are defined by (Expression 1) to (Expression 6). Preferably, it is formed so as to satisfy X and Y belonging to a certain range.
  • the absorption rate of the amorphous silicon layer 14 above the region where the gate electrode 12 is formed (hereinafter referred to as the first region) is A Si1
  • the absorption rate A Si1 is normalized absorptance of those Shosan a thickness d Si of the amorphous silicon layer 14 a Si1 and '.
  • the light absorptance of the amorphous silicon layer 14 above the region where the gate electrode 12 is not formed (hereinafter referred to as the second region) with respect to the laser light is A Si2
  • the absorptance A Si2 is the amorphous silicon layer.
  • the product of the film thickness dSi of 14 is defined as the normalized absorption rate A Si2 ′.
  • the difference A Si1 ′ ⁇ A Si2 ′ is equal to or less than a value ⁇ A ′ defined in the description below. That is, in S12 and S13, the gate insulating layer 13 and the amorphous silicon layer 14 having a film thickness that satisfies the relational expression (Formula 9) are formed.
  • the absorptance of the amorphous silicon layer 14 depends on the film thickness and optical constant of the amorphous silicon layer 14, the configuration of the gate insulating layer 13, and the film.
  • the thickness and optical constant, and the optical constant of the metal material forming the underlying gate electrode 12 and the optical constant of the substrate are used as parameters, and are derived by optical calculation considering multiple interference of laser light.
  • the amorphous silicon layer 14 is turned into a crystalline silicon layer 15 by laser annealing (S14). Specifically, a predetermined laser having a wavelength of 405 nm or more and 488 nm or less is moved relative to the substrate 10 in a certain direction, and the amorphous silicon layer 14 is formed using laser light emitted from the predetermined laser. Crystallization produces a crystalline silicon layer 15. More specifically, first, a dehydrogenation process is performed on the formed amorphous silicon layer 14. Thereafter, the amorphous silicon layer 14 is made polycrystalline (including microcrystals) by laser annealing to form a crystalline silicon layer 15 (FIG. 5D).
  • the laser light source used for laser irradiation is a laser having a wavelength in the visible light region as described above.
  • the laser having a wavelength in the visible light region is a laser having a wavelength of about 380 nm to 780 nm, preferably a laser having a wavelength of 405 nm to 488 nm. More preferable is a blue laser having a wavelength of 445 nm to 455 nm.
  • the laser having a wavelength in the visible light region may be in a continuous oscillation mode or a quasi-continuous oscillation mode.
  • the laser having a wavelength in the visible light region may be constituted by a solid-state laser device or a laser device using a semiconductor laser element.
  • the laser having a wavelength in the visible light region has a variation in irradiation energy density of less than about 5% when irradiated on the amorphous silicon layer 14.
  • the crystalline silicon layer 15 is irradiated by irradiating the amorphous silicon layer 14 with a laser beam condensed in a linear shape. Is generated. Specifically, there are two methods. One is that the irradiation position of the linearly focused laser beam is fixed, the substrate 10 on which the amorphous silicon layer 14 is formed is placed on the stage, and the stage moves. The other is a method in which the stage is fixed and the irradiation position of the laser beam is moved. In either method, the laser beam is irradiated while moving relative to the amorphous silicon layer 14. As described above, the amorphous silicon layer 14 irradiated with the laser light absorbs the energy of the laser light and rises in temperature to be crystallized to become the crystalline silicon layer 15.
  • a second amorphous silicon layer 16 is formed (S15), and the silicon layer in the channel region of the thin film transistor 100 is patterned (S16).
  • a second amorphous silicon layer 16 is formed on the gate insulating layer 13 by plasma CVD (FIG. 5E). Then, the silicon layer film layer (the crystalline silicon layer 15 and the amorphous silicon layer 16) is patterned so that the channel region of the thin film transistor 100 remains, and the amorphous silicon layer 16 and the crystalline silicon layer 15 to be removed are patterned. Are removed by etching (FIG. 5F). Accordingly, a desired channel layer can be formed in the thin film transistor 100.
  • n + silicon layer 17 and the source / drain electrodes 18 are formed (S17).
  • an n + silicon layer 17 is formed by plasma CVD so as to cover the side surfaces of the amorphous silicon layer 16 and the crystalline silicon layer 15 and the gate insulating layer 13 (FIG. 5G).
  • a metal to be the source / drain electrode 18 is deposited on the deposited n + silicon layer 17 by sputtering (FIG. 5H).
  • the source / drain electrodes are a metal such as Mo or Mo alloy, a metal such as titanium (Ti), aluminum (Al) or Al alloy, a metal such as copper (Cu) or Cu alloy, or silver (Ag). , Chromium (Cr), tantalum (Ta), or tungsten (W).
  • the source / drain electrode 18 is patterned (S18). Then, the n + silicon layer 17 is etched, and in the process, the second amorphous silicon layer 16 is partially etched (S19).
  • the source / drain electrodes 18 are formed by photolithography and etching (FIG. 5I). Further, the n + silicon layer 17 is etched, and the amorphous silicon layer 16 in the channel region of the thin film transistor 100 is partially etched (FIG. 5J). In other words, the amorphous silicon layer 16 is channel etched so as to leave a part of the amorphous silicon layer 16 in the channel region of the thin film transistor 100.
  • the thin film transistor 100 is manufactured.
  • the thin film transistor 100 in the present embodiment is formed as a Poly-Si TFT having a bottom gate structure.
  • the gate insulating layer 13 and the amorphous silicon layer 14 are formed to have a film thickness that satisfies the above-described relational expression.
  • the amorphous silicon layer 14 made of a-Si film is crystallized by laser annealing using, for example, a blue laser, so that the amorphous silicon layer 14 becomes a crystalline silicon layer 15 made of Poly-Si. .
  • the gate electrode 12 can be thermally saturated before the laser light reaches the amorphous silicon layer 14 corresponding to the channel region in which the thin film transistor is formed, and the finally obtained channel region
  • the crystalline silicon layer 15 corresponding to can be crystallized uniformly.
  • the film thickness of the gate insulating layer 13 and the amorphous silicon layer 14 has a preferable range when the crystalline silicon layer 15 is formed by laser annealing crystallization.
  • a gate electrode exists under the amorphous silicon layer with the gate insulating layer interposed therebetween, and the thermal conductivity of the metal constituting the gate electrode is the thermal conductivity of the gate insulating layer. Bigger than Therefore, the heat of the amorphous silicon layer generated by the laser light irradiation is instantaneously propagated to the gate electrode through the gate insulating layer. As a result, a region where heat generation is insufficient is generated in the amorphous silicon layer above the region where the gate electrode is formed, and the reached temperature becomes non-uniform. For this reason, unevenness in crystallinity (crystal unevenness) of the crystalline silicon layer after crystallization as shown in FIG. 1 occurs.
  • the thin film transistor 100 is manufactured so as to have the above-described structure. That is, the amorphous silicon layer 14 and the gate insulating layer 13 are formed so as to satisfy the above X and Y. Accordingly, the heat generation of the amorphous silicon layer 14 above the region where the gate electrode 12 is not formed (second region) causes the amorphous silicon layer 14 above the region where the gate electrode 12 is formed (first region). It can be larger than the heat generation.
  • the film thickness of the amorphous silicon layer 14 and the film thickness of the gate insulating layer 13 that constitute the thin film transistor 100 according to this embodiment are formed so as to satisfy the above-described X and Y.
  • heat generated in the amorphous silicon layer 14 above the region where the gate electrode 12 is not formed (second region) due to laser light irradiation is above the region where the gate electrode 12 is formed (first region).
  • the laser beam reaches the amorphous silicon layer 14 in one region
  • it is transmitted to the gate electrode 12 and the temperature of the gate electrode 12 is raised. That is, the gate electrode 12 is first preheated before the laser beam reaches.
  • the temperature of the second region becomes the temperature of the first region where the laser light has not yet reached due to the above configuration.
  • the heat generated in the amorphous silicon layer 14 in the second region is transferred to the gate electrode 12 and increases the temperature of the gate electrode 12 because the temperature is higher.
  • the amorphous silicon layer 14 in the first region generates heat, and heat corresponding to the heat generation amount of the amorphous silicon layer 14 in the first region is generated by the gate electrode 12. (Heated by laser light).
  • the gate electrode 12 is heated by both the heating by the laser beam and the preliminary heating, so that the gate electrode 12 is thermally saturated.
  • thermally saturating the gate electrode 12 means that the temperature of the gate electrode 12 is made uniform in the plane of the gate electrode 12.
  • the gate electrode 12 can be thermally saturated when the amorphous silicon layer 14 is crystallized.
  • the heat generated by the laser beam for crystallizing the amorphous silicon layer 14 is used to form the crystalline silicon layer 15 without being absorbed by the gate electrode 12.
  • the quality silicon layer 15 can be produced.
  • the effect according to the present embodiment can be obtained when the difference in chemical absorption is ⁇ A ′ or less.
  • the amorphous silicon layer 14 above the region where the gate electrode 12 is formed (first region) will be referred to as the amorphous silicon layer 14 of the first region, and above the region where the gate electrode 12 is not formed ( The amorphous silicon layer 14 in the second region) is referred to as the amorphous silicon layer 14 in the second region.
  • the absorption rate of the amorphous silicon layer 14 in the first region with respect to the wavelength of the laser beam is A Si1
  • the heat generation amount (per unit area) of the amorphous silicon layer 14 due to the absorption of the laser beam is Q Si1 .
  • the absorption rate of the amorphous silicon layer 14 in the second region with respect to the wavelength of the laser beam is A Si2
  • the heat generation amount (per unit area) of the amorphous silicon layer 14 due to the absorption of the laser beam is Q Si2 .
  • the laser light absorption rate of the gate electrode 12 is A G
  • the laser light is calorific value of the gate electrode 12 due to absorbed the (per unit area) and Q G.
  • the film thickness, density, and specific heat of the amorphous silicon layer 14 are defined as d Si , ⁇ Si , c Si , respectively, and the film thickness, density, and specific heat of the gate electrode are defined as d G , ⁇ G , c G , respectively.
  • the calorific value of the amorphous silicon layer 14 in the first region, the calorific value of the amorphous silicon layer 14 in the second region, and the calorific value of the gate electrode can be expressed as follows.
  • Equation 9 indicates the following. That is, the condition that the difference between the normalized absorptance of the amorphous silicon layer 14 in the first region and the normalized absorptance of the amorphous silicon layer 14 in the second region is not more than the value defined by ⁇ A ′.
  • the heat generation temperature of the amorphous silicon layer 14 in the second region is higher than the heat generation temperature of the amorphous silicon layer 14 in the first region. become.
  • the amorphous silicon layer 14 and the gate insulating layer 13 satisfying this condition are formed, when the amorphous silicon layer is laser annealed (crystallized) using a green laser, for example, Since the influence of heat absorption and propagation by the gate electrode 12 on crystallization can be reduced, the temperature distribution due to heat generation of the amorphous silicon layer 14 in the first region of the thin film transistor can be made uniform.
  • the amorphous silicon layer 14 in the first region of the thin film transistor 100 is sufficiently and uniformly formed without depending on the wavelength of the laser beam, the material and the film thickness of the gate electrode. Crystallization can be achieved to produce the crystalline silicon layer 15.
  • the gate insulating layer 13 and the amorphous silicon layer 14 so as to satisfy the above-described conditions, the laser light having various wavelengths, the material and the film thickness of the gate electrode can be obtained.
  • the crystalline silicon layer 15 without crystal unevenness can be generated. That is, for example, the variation in crystallinity of the crystalline silicon layer formed on the gate electrode 12 can be reduced without changing the pattern shape of the gate electrode 12 or the like, in particular, the structure of the thin film transistor 100, and thus stable. Crystallization becomes possible. Accordingly, it is possible to suppress variation in characteristics of thin film transistors using the thin film transistor, and to improve display quality even when high definition is advanced in a display device such as an LCD or an OLED.
  • the amorphous silicon layer 14 and the gate insulating layer 13 satisfy the above-described conditions, so that the amorphous silicon in the first region
  • the distribution of the temperature reached by the heat generation of the layer 14 can be made uniform, and the amorphous silicon layer 14 in the first region can be crystallized sufficiently and uniformly.
  • 7A and 7B are diagrams for explaining the amplitude transmittance and the calculation method of the amplitude transmittance.
  • FIG. 7A and 7B show a model structure of a multilayer structure in which the structure of the thin film transistor 100 shown in FIG. 2 is modeled.
  • a layer 401 made of complex refractive index N 1, and 402 made of complex refractive index N 2 a layer 403 made of complex refractive index N 3, a layer 404 made of complex refractive index N 4 , and a substrate layer 405 made of complex refractive index N 5.
  • a layer 404, a layer 403, a layer 402, and a layer 401 are stacked on the substrate layer 405 in this order.
  • the model structure shown in FIG. 7B is a model structure in the case where the layer 404 in FIG. 7A is not provided.
  • the region of the complex refractive index N 0 shown in the figure is outside the model structure and indicates the side on which the laser light is incident on the model structure.
  • This region is, for example, air.
  • the refractive index is 1 and the extinction coefficient is 0.
  • the substrate layer 405 is an insulating substrate made of, for example, transparent glass or quartz, and has a refractive index of 1.47, for example, and corresponds to the substrate 10 shown in FIG. 5A.
  • the layer 404 has a refractive index of 3.103, an extinction coefficient of 3.717, and is made of MoW having a thickness of 50 nm, and corresponds to the gate electrode 12 shown in FIG. 5A.
  • the layer 403 is made of, for example, silicon nitride (SiNx) having a refractive index of 1.947 and an extinction coefficient of 0, and the layer 402 is made of, for example, silicon oxide (SiOx) having a refractive index of 1.477 and an extinction coefficient of 0. These two laminated films correspond to the gate insulating layer 13 shown in FIG. 5A.
  • the layer 401 corresponds to, for example, the amorphous silicon layer 14 having a refractive index of 5.359 and an extinction coefficient of 1.370.
  • the layer corresponding to the undercoat layer 11 is omitted. This is because if the undercoat layer 11 is a transparent layer and does not absorb laser light, its film thickness does not affect the results of this calculation. Therefore, hereinafter, the calculation proceeds with a model structure in which the layer corresponding to the undercoat layer 11 is omitted.
  • the amplitude reflection coefficient for light incident on the layer 401 from the outside is r 01
  • the amplitude reflection coefficient for light incident from the layer 401 to the layer 402 is r 12
  • the layer 402 to layer 403 The amplitude reflection coefficient for light incident on the substrate is r 23
  • the amplitude reflection coefficient for light incident on the layer 404 from the layer 403 is r 34
  • the amplitude transmission coefficient of light incident on the layer 401 from the outside is t 01
  • the amplitude transmission coefficient of light incident on the layer 402 from the layer 401 is t 12
  • the amplitude transmission of light incident on the layer 402 from the layer 402 The coefficient is t 23
  • the amplitude transmission coefficient of light incident from the layer 403 to the layer 404 is t 34
  • the amplitude transmission coefficient of light incident from the layer 403 to the substrate layer 405 is t 35 .
  • the amplitude reflection coefficients of the entire layers above the region where the layer 404 corresponding to the gate electrode 12 is formed are respectively r 01234 (R1), r 1234 (R2), r 234 (R3). It is said. Specifically, the amplitude reflection coefficient when the layers 404 and 403 are regarded as one layer is r 234 (R3). Similarly, the amplitude reflection coefficient when the layer 404, the layer 403, and the layer 402 are regarded as one layer is r 1234 (R2), and the amplitude when the layer 404, the layer 403, the layer 402, and the layer 401 are regarded as one layer. The reflection coefficient is r 01234 (R1).
  • the amplitude transmission coefficients of the entire layers in the first region are t 01234 (T1), t 1234 (T2), and t 234 (T3), respectively.
  • the amplitude transmission coefficient when the layers 404 and 403 are regarded as one layer is t 234 (T3).
  • t 1234 (T2) is an amplitude transmission coefficient when the layer 404, the layer 403, and the layer 402 are regarded as one layer, and the amplitude when the layer 404, the layer 403, the layer 402, and the layer 401 are regarded as one layer.
  • the transmission coefficient is t 01234 (T1).
  • the amplitude reflection coefficients of the entire layers (in the second region) above the region where the layer 404 corresponding to the gate electrode is not formed are respectively r 01235 (R1 ′), r 1235 (R2 '), R 235 (R3').
  • the amplitude reflection coefficient when the substrate layer 405 and the layer 403 are regarded as one layer is r 235 (R3 ′).
  • the amplitude reflection coefficient when the substrate layers 405, 403, and 402 are regarded as one layer is r 1235 (R2 ′), and the substrate layers 405, 403, 402, and 401 are regarded as one layer.
  • the amplitude reflection coefficient at this time is r 01235 (R1 ′).
  • the amplitude transmission coefficients of the entire layers in the second region are t 01235 (T1 ′), t 1235 (T2 ′), and t 235 (T3 ′), respectively.
  • the amplitude transmission coefficient when the substrate layer 405 and the layer 403 are regarded as one layer is t 235 (T3 ′).
  • the amplitude transmission coefficient is t 1235 (T2 ′)
  • the substrate layer 405, the layer 403, the layer 402, and the layer 401 are regarded as one layer.
  • the amplitude transmission coefficient at this time is t 01235 (T1 ′).
  • the amplitude reflection coefficient and amplitude transmission coefficient of each layer in the first region can be expressed by the following (Expression 13) to (Expression 18).
  • the amplitude reflection coefficient and amplitude transmission coefficient of each layer in the second region can be expressed by the following (Equation 19) to (Equation 24).
  • d is the film thickness of each layer
  • ⁇ is the incident angle / transmission angle in each layer
  • ⁇ is the wavelength of the laser beam.
  • ⁇ can be calculated as shown below from Snell's law of the following equation.
  • the amplitude reflection coefficients r 01 , r 12 , r 23 , r 34 , r 35 and the amplitude transmission coefficients t 01 , t 12 , t 12 , t 34 , t 35 of each layer are expressed by the following (formula 25) to (formula). 34).
  • the light is monochromatic laser light, and the polarization is assumed to be P-polarized light.
  • the amplitude reflection coefficient and amplitude transmission coefficient of the entire layer in the first region are calculated as follows. That is, first, r 234 is calculated by substituting (Equation 27) and (Equation 28) into (Equation 15). Next, r 1234 is calculated by substituting (Equation 26) and r 234 into (Equation 14). Next, r 01234 is calculated by substituting (Equation 25) and r 1234 into (Equation 13). Next, t 234 is calculated by substituting (Expression 27), (Expression 28), (Expression 32), and (Expression 33) into (Expression 18).
  • t 1234 is calculated by substituting (Equation 26), (Equation 31), r 234 and t 234 into (Equation 17).
  • t 01234 is calculated by substituting (Equation 25), (Equation 30), r 1234 and t 1234 into (Equation 16).
  • the amplitude reflection coefficient and the amplitude transmission coefficient of the entire layers in the second region are calculated as follows. That is, first, r 235 is calculated by substituting (Equation 27) and (Equation 29) into (Equation 21). Next, r 1235 is calculated by substituting (Equation 26) and r 235 into (Equation 20). Next, r 01235 is calculated by substituting (Equation 25) and r 1235 into (Equation 19). Next, t 235 is calculated by substituting (Expression 27), (Expression 29), (Expression 32), and (Expression 34) into (Expression 24).
  • t 1235 is calculated by substituting (Equation 26), (Equation 31), r 235 and t 1235 into (Equation 23).
  • t 01235 is calculated by substituting (Equation 25), (Equation 30), r 1235 and t 1235 into (Equation 22).
  • the reflectances R1 ', R2', and R3 'and the transmittances T1', T2 ', and T3' in each layer in the second region are calculated according to (Expression 41) to (Expression 46).
  • the light absorption rate A Si2 to the amorphous silicon layer in the second region can be calculated by (Expression 48).
  • the normalized absorption rate A of the amorphous silicon layer in the second region is changed from the normalized absorption rate A Si1 ′ of the amorphous silicon layer in the first region using the film thickness d Si of the amorphous silicon layer.
  • a value obtained by subtracting Si2 ′ can be calculated.
  • laser light mainly blue laser light
  • ⁇ (405 nm ⁇ ⁇ ⁇ 488 nm) the normalized absorption rate of the laser light to the amorphous silicon layers in the first region and the second region.
  • the difference was calculated.
  • the calculation result is the same even if the polarization of the laser beam is S polarization.
  • FIG. 8 is a diagram showing that there is a preferable film thickness range for the gate insulating layer and the amorphous silicon layer when the crystalline silicon layer is formed by the laser annealing crystallization method. Specifically, FIG. 8 shows the film thickness of the amorphous silicon layer 14 and the laminated film composed of the silicon oxide layer 13a and the silicon nitride layer 13b using the model structure shown in FIGS. 7A and 7B.
  • FIG. 9 is a contour diagram showing the calculation result of the normalized absorption difference A Si1 ′ ⁇ A Si2 ′ of the amorphous silicon layer 14 in the first region and the second region when the thickness is changed.
  • the horizontal axis the optical thickness of the amorphous silicon layer 14, i.e., the value of film thickness multiplied by the d Si of the amorphous silicon layer 14 to the refractive index n Si of the amorphous silicon layer 14, the wavelength of the laser beam A value obtained by dividing by ⁇ , that is, (n Si ⁇ d Si ) / ⁇ is shown.
  • the vertical axis represents optical thickness obtained by converting the formed laminated film with a refractive index n SiO silicon oxide layer 13a in the silicon oxide layer 13a and a silicon nitride layer 13b, i.e.
  • n SiO ⁇ d SiO + n SiN ⁇ d SiN The value obtained by dividing n SiO by the wavelength ⁇ of the laser beam (n SiO ⁇ d SiO + n SiN ⁇ d SiN ) / n SiO / ⁇ is shown.
  • the film thickness d SiO of the silicon oxide layer 13a, the refractive index n SiN of the silicon nitride layer 13b, and the film thickness d SiN of the silicon nitride layer are used.
  • the thicknesses of the silicon oxide layer 13a and the silicon nitride layer 13b are changed so that the total capacitance is constant. I am letting.
  • SiO epsilon dielectric constant of the silicon oxide layer 13a and the silicon nitride layer 13b and a capacitance, respectively, epsilon SiN when placing the dielectric constant of vacuum and epsilon 0, composed of a silicon oxide layer and a silicon nitride layer
  • FIG. 9 is a diagram illustrating an example of a value obtained by converting the value on the horizontal axis in FIG. 8 into the film thickness of the amorphous silicon layer.
  • ⁇ 405 nm
  • ⁇ 445 nm
  • ⁇ 455 nm
  • FIG. 10A to 10D are diagrams showing examples of values obtained by converting the values on the vertical axis in FIG. 8 into the film thicknesses of the silicon oxide layer 13a and the silicon nitride layer 13b constituting the gate insulating layer 13.
  • FIG. 10A to 10D are diagrams showing examples of values obtained by converting the values on the vertical axis in FIG. 8 into the film thicknesses of the silicon oxide layer 13a and the silicon nitride layer 13b constituting the gate insulating layer 13.
  • the relative dielectric constants of the silicon oxide layer 13a and the silicon nitride layer 13b are calculated as 4.1 and 7.9.
  • the normalized absorption difference A Si1 ′ ⁇ A Si2 ′ of the amorphous silicon layer 14 in the first region and the second region is ⁇ A ′ on the contour line represented by ⁇ A ′ and in the inner region.
  • the curve indicated by the dotted line in FIG. 8 shows a contour line with a normalized absorption difference of ⁇ 0.0003. That is, the normalized absorption difference between the curve and the inner region is ⁇ 0.0003 or less.
  • This region is calculated by the above-described equation (calculation method) from the film thicknesses of the amorphous silicon layer 14 and the gate insulating layer 13, their optical constants, and the optical constants of the gate electrode 12 and the substrate 10. .
  • the first region of the thin film transistor 100 satisfies the condition that the calculated normalized absorption difference A Si1 ′ ⁇ A Si2 ′ of the amorphous silicon layer 14 in the first region and the second region is ⁇ A ′ or less.
  • the temperature distribution due to the heat generation of the amorphous silicon layer 14 can be made uniform. As a result, the amorphous silicon layer 14 in the first region is sufficiently and uniformly crystallized into the crystalline silicon layer 15.
  • FIG. 11 is a diagram used for calculating a preferable film thickness range of the gate insulating layer and the amorphous silicon layer in FIG.
  • X is calculated by dividing the optical film thickness of the amorphous silicon layer 14 by the wavelength of the laser beam, and the stack of the silicon oxide layer 13a and the silicon nitride layer 13b is converted by the refractive index of the silicon oxide layer 13a.
  • Y is obtained by dividing the optical film thickness by the wavelength of the laser beam.
  • ⁇ Si and c Si are the density and specific heat of the amorphous silicon layer 14 respectively
  • d G , ⁇ G and c G are the film thickness, density and specific heat of the gate electrode, respectively.
  • the density of the amorphous silicon layer 14 is 2340 (kg / m 3), and the specific heat is 1252 (J / (kg ⁇ K)).
  • the gate electrode 12 is made of MoW having a film thickness of 50 nm, its density is 11720 (kg / m 3), and its specific heat is 226.4 (J / (kg ⁇ K)).
  • the refractive index n SiN of silicon nitride, the refractive index n G of the gate electrode, and the extinction coefficient k G of the gate electrode are used.
  • ⁇ A ′ is calculated as 0.0003. Using this value, the product of the set indicated by L1 to L6 above ( ) Is determined.
  • FIG. 12 shows a model used for the simulation.
  • the model includes a substrate 510, a gate electrode 512, a silicon nitride layer 513b, a silicon oxide layer 513a, and an amorphous silicon layer 514.
  • the length of the gate electrode 512 in the laser scanning direction was 30 ⁇ m, and the above-described values were used as the physical property values of the amorphous silicon layer 514 and the gate electrode 512.
  • the film thickness of the amorphous silicon layer 14 is 30 nm
  • the film thickness of the silicon oxide layer 13a / the film thickness of the silicon nitride layer 13b is 100 nm / 36.1 nm.
  • the locations of the stars 2 to 7 have amorphous silicon layer thicknesses of 35 nm, 40 nm, 45 nm, 50 nm, 55 nm, and 60 nm, respectively, and the silicon oxide layer thickness / silicon nitride layer thickness is 100 nm / 36. 1 is common.
  • the silicon oxide layer thickness / silicon nitride layer thickness is 115.0 nm / 9.0 nm, 110.0 nm / 18.0 nm, 90.0 nm / 54.1 nm, 80 nm, respectively.
  • the amorphous silicon layer has a common film thickness of 40nm.
  • FIG. 14 and FIG. 15 are diagrams showing the simulation results of the position dependence of the highest temperature reached on the surface of the amorphous silicon layer in the first region and the second region.
  • the horizontal axis represents position coordinates
  • the vertical axis represents the highest temperature reached on the surface of the amorphous silicon layer 14.
  • FIG. 14 shows the simulation results of the film thickness conditions at the locations of star 1 to star 7 shown in FIG.
  • FIG. 14 shows a simulation result when the thickness of the gate insulating layer 13 is kept constant and the thickness of the amorphous silicon layer 14 is changed at the locations of the stars 1 to 7 shown in FIG. Is shown.
  • FIG. 15 shows the simulation results of the film thickness conditions at the locations of star 8, star 9, star 3, star 10, star 11, and star 12 shown in FIG.
  • FIG. 15 shows a gate insulating film in which the film thickness of the amorphous silicon layer 14 is kept constant at the positions of star 8, star 9, star 3, star 10, star 11, star 12 shown in FIG.
  • the simulation results when the thicknesses of the silicon oxide layer 13a and the silicon nitride layer 13b constituting the layer 13 are changed are shown.
  • the normalized absorption difference A Si1 ′ ⁇ A Si2 of the amorphous silicon layer 14 in the first region and the second region on the contour line represented by ⁇ A ′ and the region inside the contour line is expressed. It can be seen that when the film thickness of the amorphous silicon layer 14 and the film thickness of the gate insulating layer 13 are satisfied, the temperature distribution due to heat generation of the amorphous silicon layer 14 in the first region of the thin film transistor 100 can be made uniform. Thereby, it is possible to generate a crystalline silicon layer 15 in which the amorphous silicon layer 14 in the first region of the thin film transistor 100 is sufficiently and uniformly crystallized.
  • region F is shown as a more preferable region on the contour line represented by ⁇ A ′ and in the inner region (region surrounded by the dotted line).
  • the region F in the range shown in FIG. 11 is a more preferable region in the region surrounded by the dotted line. This is because, in this region F, when the film thicknesses of the silicon nitride layer 13b, the silicon oxide layer 13a and the amorphous silicon layer 14 constituting the thin film transistor 100 are formed within a range satisfying the conditional expression defined in this region F, these films are formed. Even if the thickness changes by about 10% from the target film thickness, the crystalline silicon layer 15 in which the variation in the crystal ratio is suppressed can be generated. That is, a range that satisfies the conditional expression defined in the region F is preferable because there is a process margin.
  • the film thickness of the amorphous silicon layer 14 / the film thickness of the silicon oxide layer 13a / the film thickness of the silicon nitride layer 13b 35 nm / 100 nm / 36.1 nm is referred to as the center film thickness.
  • the film thickness of the amorphous silicon layer 14 / the film thickness of the silicon oxide layer 13a / the film thickness of the silicon nitride layer 13b is represented by a-Si / SiO / SiN.
  • FIG. 16B is a diagram illustrating the calculation result of the absorption rate of silicon in the first region and the second region when the amorphous silicon layer is 37.5 nm
  • FIG. 16C is a diagram illustrating the amorphous silicon layer. It is a figure which shows the calculation result of the absorption factor of the silicon
  • FIG. 16D is a diagram showing a calculation result of the absorption rate of silicon in the first region and the second region when the amorphous silicon layer is 50 nm.
  • the thickness of the silicon oxide layer 13a / the thickness of the silicon nitride layer 13b 100 nm / 36.1 nm, and the amorphous silicon layer 14 is formed with a thickness of 37.5 nm. It is a figure for verifying the process margin in the case of doing.
  • the film thicknesses of the silicon nitride layer 13b and the amorphous silicon layer 14 are changed by ⁇ 10%, the silicon absorption rates in the first region and the second region are calculated.
  • the thickness of the amorphous silicon layer 14 / the thickness of the silicon oxide layer 13a / the thickness of the silicon nitride layer 13b 47.5 nm / 100 nm / 36.1 nm is referred to as the center thickness.
  • the thickness of the amorphous silicon layer 14 / the thickness of the silicon oxide layer 13a / the thickness of the silicon nitride layer 13b 50 nm / 100 nm / 36.1 nm is referred to as the center thickness.
  • the thickness of the amorphous silicon layer 14 / the thickness of the silicon oxide layer 13a / the thickness of the silicon nitride layer 13b 42.5 nm / 100 nm / 36.1 nm is referred to as the center thickness, and the silicon oxide layer 13a.
  • the film thicknesses of the silicon nitride layer 13b and the amorphous silicon layer 14 are changed by ⁇ 10% from the center film thickness, the silicon absorption rates in the first region and the second region are calculated.
  • FIG. 17C is a diagram showing a calculation result of the absorption rate of silicon.
  • the absorption rate of silicon is higher than the first region (on the gate)> second at the film thickness level (three film thickness levels) of the region surrounded by the dotted circle.
  • the film thickness level for the region (outside the gate) was calculated.
  • the absorption rate of silicon became the first region (on the gate ⁇ second region (outside the gate) at all film thickness levels.
  • FIGS. 16B, 16C, and 17B In almost all film thickness levels, the absorption rate of silicon is in the first region (on the gate ⁇ second region (outside the gate). Only one film thickness level (large change) far from the center film thickness (dotted line) The absorption rate of silicon in the region surrounded by a circle of (1) (first region (on the gate))> second region (outside the gate).
  • the film thickness of the amorphous silicon layer 14 / the film thickness of the silicon oxide layer 13a is 105 nm / 27.1 nm to 95 nm / 45.1 nm, and the film thickness of the amorphous silicon layer 14 is 37.5 nm to 47. It can be seen that there is a process margin in a region that includes .5, that is, a range that satisfies the conditional expression defined by region F. That is, in the preferable region F, even when the film thicknesses of the silicon oxide layer 13a, the silicon nitride layer 13b, and the amorphous silicon layer 14 are changed by about 10% from the target film thickness, the variation in the crystal ratio is suppressed. It can be seen that the crystalline silicon layer 15 can be generated.
  • FIG. 18B is a diagram showing the crystallinity of a crystalline silicon layer when a laser annealing crystallization method is performed on a conventional structure using a solid-state laser in the visible light region as a comparison. That is, FIG. 18A is a diagram showing the crystallinity of the crystalline silicon layer when the laser annealing crystallization method is performed on the structure of the embodiment of the present invention using a solid-state laser in the visible light region.
  • the crystallized region has a crystal size of 50 nm to 70 nm, a crystallized region of 100 nm to 200 nm, and a crystal size of 200 nm to 500 nm. There are some areas.
  • the structure of the embodiment of the present invention is uniformly crystallized with a crystal grain size of 100 nm to 200 nm.
  • FIG. 18 is a diagram for explaining the effect of the embodiment of the present invention. That is, FIG. 18 focuses on a region other than the gate electrode 12 as a means for thermally saturating the gate electrode 12 and uses the heat generated by the amorphous silicon layer (in the second region) not above the gate electrode 12. It shows that. Specifically, by setting the film thicknesses of the amorphous silicon layer 14 and the gate insulating layer 13 in an appropriate range, the difference in the light interference effect due to the presence or absence of the gate electrode 12 is used.
  • the heat generation of the amorphous silicon layer 14 that is not above the gate electrode 12 (in the second region) can be set to be larger than the heat generation of 2), and 2) the heat generation of the silicon thin film above the gate electrode 12 (first region)
  • the temperature can be set to be higher than the melting point of silicon.
  • the heat generated from the amorphous silicon layer 14 in the second region can be absorbed and propagated to the gate electrode 12.
  • the influence of heat absorption / propagation of the gate electrode 12 can be reduced.
  • the light absorption rate of the silicon thin film (in the second region) not above the gate electrode 12 is transiently larger than the light absorption rate of the silicon thin film above the gate electrode, that is, the gate electrode 12 can be set to 2).
  • the gate electrode 14 Even when the heat generation of the amorphous silicon layer 14 not in the upper part (in the second region) becomes extremely larger than the heat generation in the amorphous silicon layer 14 in the upper part of the gate electrode 12 (in the first region), the gate electrode 14, the amorphous silicon layer 14 in both regions (the first region) above 14 and the amorphous silicon layer 14 (second region) not above the gate electrode 12 are melted. As a result, a molten silicon layer is formed, and its thermal conductivity increases to a value comparable to that of a metal generally used as the gate electrode 12.
  • the heat generated from the molten silicon layer (in the second region) that is not above the gate electrode 12 is propagated mainly to the molten silicon layer (in the first region) above the gate electrode 12, so that the gate insulation It is not excessively absorbed by the gate electrode 12 through the layer 13. Therefore, the temperature distribution of the gate electrode 12 is not deteriorated, and the heat generation temperature distribution of the amorphous silicon layer 14 (in the first region) thereabove is not affected.
  • the combined effect of the above 1) and 2) can maintain the heat generation temperature distribution of the amorphous silicon layer 14 (in the first region) above the gate electrode 12 uniformly, so that the crystalline silicon obtained at that time can be maintained. There is an effect that the uniformity of the crystal structure generated in the layer 15 can be maintained.
  • a thin film transistor device manufacturing method, a thin film transistor, and a display device using the thin film transistor device capable of forming a crystalline silicon film with stable crystallinity using a laser having a wavelength in the visible light region are realized. be able to. Specifically, by forming the silicon thin film and the gate insulating layer so that each film thickness satisfies a predetermined condition, for example, the pattern shape of the gate electrode and the like, in particular, the structure of the thin film transistor is changed. In addition, a thin film transistor device manufacturing method, a thin film transistor, and a display device using the thin film transistor device that can form a crystalline silicon layer with stable crystallinity using a laser having a wavelength in the visible light region can be realized.
  • the thin film transistor of the present invention when used for the display device shown in FIG. 19, a high-quality display device having uniform TFT characteristics can be realized. Further, the yield can be improved and the cost can be reduced by improving the display quality.
  • the effect can be realized only by taking the film thickness condition within the above range without changing the structure of the thin film transistor, for example, the pattern shape of the gate electrode. Even when a higher-definition display device is manufactured, it can be said that it is superior to the conventional technique in that the design flexibility can be maintained.
  • the present invention is not limited to this embodiment. Unless it deviates from the meaning of this invention, the form which carried out the various deformation
  • the present invention can be used for a manufacturing method of a thin film transistor device, a thin film transistor, a liquid crystal panel using the thin film transistor, or a display device including an EL panel such as an organic EL panel.
  • the gate electrode is present through the gate insulating film, the effect of heat absorption and heat propagation of the gate electrode can be suppressed and stable crystallization can be performed, so that a high-quality liquid crystal panel having homogeneous TFT characteristics or It can be used for manufacturing a display device including an EL panel such as an organic EL panel.

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Abstract

可視光領域の波長のレーザーを用いて、結晶性の安定した結晶シリコン膜を形成する薄膜トランジスタの製造方法は、基板上に複数のゲート電極を形成する工程（Ｓ１１）と、複数のゲート電極上に窒化シリコン層を形成する工程と、窒化シリコン層上に酸化シリコン層を積層する工程（Ｓ１２）と、酸化シリコン層上に非晶質性シリコン層を形成する工程（Ｓ１３）と、所定のレーザー光を用いて非晶質性シリコン層を結晶化させて結晶性シリコン層を生成する工程（Ｓ１４）と、複数のゲート電極の各々に対応する前記結晶性シリコン層上の領域にソース電極及びドレイン電極を形成する工程（Ｓ１８）と、を含み、上記酸化シリコン層の膜厚、窒化シリコン層の膜厚、非晶質性シリコン層の膜厚は、所定の条件式を満たすように形成される。

Description

薄膜トランジスタ装置の製造方法、薄膜トランジスタ装置および表示装置
　本発明は薄膜トランジスタ装置の製造方法、薄膜トランジスタ装置および表示装置に関する。
　例えば、液晶パネルまたは有機ＥＬパネルを構成する薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）がある。薄膜トランジスタのチャネル部は、非晶質シリコンであるａ－Ｓｉまたは結晶質で多結晶シリコンであるＰｏｌｙ－Ｓｉで形成されている。薄膜トランジスタのチャネル部の結晶質シリコン層（Ｐｏｌｙ－Ｓｉ層）は、一般的に、非晶質シリコン層（ａ－Ｓｉ層）を形成後、その非晶質シリコン層に例えばエキシマ等のレーザー光を照射して瞬間的に温度を上昇させて結晶化することにより、形成される。
　また、薄膜トランジスタの構造としては、ゲートメタルがチャネル部のｘ－Ｓｉ（ｘは、ａまたはＰｏｌｙ）からみて基板側に配置されているボトムゲート構造と、ゲートメタルおよびソース・ドレインメタルがチャネル部のｘ－Ｓｉからみて基板と反対方向に配置されているトップゲート構造とが存在する。ボトムゲート構造は、非晶質シリコン層で形成されたチャネル部を有するａ－Ｓｉ　ＴＦＴで主に用いられており、トップゲート構造は、結晶質シリコン層で形成されたチャネル部を有するＰｏｌｙ－Ｓｉ　ＴＦＴで主に用いられている。なお、大面積の表示装置に用いられる液晶パネルまたは有機ＥＬパネルを構成する薄膜トランジスタの構造としては、ボトムゲート構造が一般的である。
　さらに、ボトムゲート構造でＰｏｌｙ－Ｓｉ　ＴＦＴが用いられる場合も存在し、その場合には、作製コストが抑えられるといった長所を持っている。このようなボトムゲート構造のＰｏｌｙ－Ｓｉ　ＴＦＴでは、非晶質シリコン層にレーザーが照射され結晶化されることで結晶質シリコン層が形成される。この手法（レーザーアニール結晶化法）では、レーザー光照射に基づく熱で非晶質シリコン層を結晶化させる。
　しかし、有機ＥＬパネルを構成する薄膜トランジスタには、特に均一な特性が求められるものの、上記のレーザーアニール結晶化法をボトムゲート構造の薄膜トランジスタの製造に適用した場合には不都合（問題）が生じてしまう。具体的には、ボトムゲート構造の薄膜トランジスタでは、シリコンや絶縁膜に比して高い熱伝導率の金属材料でゲート電極が先に形成されて、その後に絶縁層及び非晶質シリコン層が形成される。そのため、レーザーアニール結晶化法によりボトムゲート構造の非晶質シリコン層にレーザー光を照射して結晶化を行う際には、非晶質シリコン層の結晶化に要されるはずの熱がゲート電極によって吸収、伝播されてしまい、非晶質シリコン層が十分に結晶化されずに結晶性の低下や不均一化が生じてしまう問題がある。
　それに対して、ゲート電極の近接領域すなわちチャネル近傍に、ダミーゲートパターンを配置させることにより、ゲート電極及びダミーゲートパターン上方にある非晶質シリコン層におけるそれぞれの熱容量の差を低減させる方法が開示されている（例えば、特許文献１）。また、レーザー光のスキャン上流側にゲート電極を伸長させることにより、伸長させたゲート電極の部分のプリアニール効果を利用して、レーザー光が薄膜トランジスタのチャネル領域に到達する前に、ゲート電極を熱的に飽和させ、ゲート電極によるシリコン薄膜において発生した熱の吸収を軽減させる方法が開示されている（例えば特許文献２）。
特開平１０―２４２０５２号公報 特開２００７―０３５９６４号公報
　しかしながら、上記従来の方法では、次に述べるような課題がある。すなわち、特許文献１及び文献２に開示の方法では、ゲート電極上方のシリコン薄膜にレーザー光が到達する前にゲート電極を熱的に飽和させる手段として、ゲート電極周辺、及びゲート電極に接触して電極材料を配置する。そのため、ボトムゲート構造の薄膜トランジスタを用いてより高精細な表示装置を作製する場合には、ゲート電極パターンを密に配置することが困難になるという課題がある。さらに、上記特許文献２に開示の方法では、スキャン方向に対して薄膜トランジスタのチャネル方向が常に平行になるように薄膜トランジスタを配置しなければならないという制約が生じる。これは、表示装置の画素内の回路パターンの設計の自由度を著しく低減させてしまうため、より高精細な表示装置の作製をする場合には、深刻な課題となる。
　また、レーザーアニール結晶化法を可視光領域の固体レーザーのスキャンによって行う場合、エキシマレーザーのスキャンによって行う場合とは異なる問題が生じる。具体的には、レーザーアニール結晶化法を可視光領域の固体レーザーのスキャンによって行うと、非晶質シリコン層における熱拡散長がより大きくなるので、ゲート電極による熱伝導の影響がより顕著になり、結晶化が不十分となる。これを、図１を用いて説明する。図１は、レーザーアニール結晶化法を可視光領域の固体レーザーのスキャンによって行った場合の結晶ムラを示す図である。
　図１の右図に示すように、結晶ムラは、スキャンの上流側（図中の右方向）に発生しているのがわかる。ここで、図１の左図は、図１の右図の複数のゲートメタルのうちの１つのゲートメタル上の非晶質シリコンに対する結晶化率を示す図である。図１の左図において、例えば結晶化率８０％とは、粒径３０ｎｍ～４０ｎｍの結晶質シリコンであること表しており、例えば結晶化率４０％とは、粒径１０ｎｍ～２０ｎｍの結晶質シリコンであること表している。したがって、図１の左図で示すように、結晶化が不十分（均一でない）である場合に結晶ムラが生じることがわかる。このように、レーザーアニール結晶化法を可視光領域の固体レーザーのスキャンによって行う場合、結晶化が不十分となるので、それを用いた薄膜トランジスタの特性の劣化、個々のトランジスタの特性の不均一化を生じてしまう問題がある。
　本発明は、上記の問題点を鑑みてなされたもので、可視光領域の波長のレーザーを用いて、結晶性の安定した結晶シリコン膜を形成することができる薄膜トランジスタ装置の製造方法、薄膜トランジスタ装置、それを用いた表示装置を提供することを目的とする。
　上記目的を達成するために、本発明の一態様に係る薄膜トランジスタ装置の製造方法は、基板を準備する第１工程と、前記基板上に複数のゲート電極を形成する第２工程と、前記複数のゲート電極上に窒化珪素層を形成する第３工程と、前記窒化珪素層上に酸化珪素層を積層する第４工程と、前記酸化珪素層上に非晶質性シリコン層を形成する第５工程と、波長が４０５ｎｍ以上４８８ｎｍ以下である所定のレーザーを前記基板に対して一定の方向に相対移動させて、前記所定のレーザーから照射されるレーザー光を用いて前記非晶質性シリコン層を結晶化させて結晶性シリコン層を生成する第６工程と、前記複数のゲート電極の各々に対応する前記結晶性シリコン層上の領域にソース電極及びドレイン電極を形成する第７工程と、を含み、前記非晶質性シリコン層の膜厚に前記非晶質性シリコン層の屈折率を積算した値である前記非晶質性シリコン層の光学膜厚を、前記レーザー光の波長で除算した値をＸとし、前記酸化珪素層の膜厚に前記酸化珪素層の屈折率を積算した値である前記酸化珪素層の光学膜厚と、前記窒化珪素層の膜厚に前記窒化珪素層の屈折率を積算した値である前記窒化珪素層の光学膜厚とを和算し、さらに、この和算により得られた値を前記酸化珪素層の屈折率で除算した値を、前記酸化珪素層換算光学膜厚とした場合において、前記酸化珪素層換算光学膜厚を前記レーザー光の波長で除算した値をＹとし、さらに、前記非晶質性シリコン層の密度をρＳｉ、比熱をｃＳｉとし、前記ゲート電極の膜厚をｄＧ、密度をρＧ、比熱をｃＧとし、前記ゲート電極の上方のシリコン層と前記ゲート電極の上方にないシリコン層の、前記レーザー光に対するそれぞれの光吸収率が等しいときの前記ゲート電極の吸収率の最大値をＡＧとし、（ＡＧ／ｄＧ）×（ρＳｉ×ｃＳｉ）／（ρＧ×ｃＧ）の式にて算出される値をΔＡ’とおいたとき、前記酸化珪素層の膜厚、前記窒化珪素層の膜厚、及び前記非晶質性シリコン層の膜厚は、下記の式１）から式６）により区画される範囲に属する前記Ｘ、及び前記Ｙを満たす。ここで、式１）Ｙ≧０．２６４＋１４．４４４×ΔＡ’、式２）Ｘ≦０．７２９－６７．７７７×ΔＡ’、式３）Ｙ≦－０．３８８Ｘ＋０．５８４－２１．１２４×ΔＡ’、式４）Ｙ≦０．４２７－２８．５１９×ΔＡ’、式５）Ｘ≧０．３４４＋３２．９６３×ΔＡ’、式６）Ｙ≧－０．３８８Ｘ＋０．４５７＋２１．４１２×ΔＡ’ である。
　本発明によれば、可視光領域の波長のレーザーを用いて、結晶性の安定した結晶シリコン膜を形成することができる薄膜トランジスタ装置の製造方法、薄膜トランジスタ、それを用いた表示装置を実現することができる。具体的には、前記シリコン薄膜及び、ゲート絶縁層を、それぞれの膜厚が所定の条件を満足するように形成することにより、例えば、ゲート電極のパターン形状等、特に薄膜トランジスタ装置の構造に変更を加えることなく、可視光領域の波長のレーザーを用いて、結晶性の安定した結晶シリコン層を形成することができる薄膜トランジスタ装置の製造方法、薄膜トランジスタ装置、それを用いた表示装置を実現することができる。
図１は、レーザーアニール結晶化法を可視光領域の固体レーザーのスキャンによって行った場合の結晶ムラを示す図である。 図２は、本発明の実施の形態に係る表示装置を構成する薄膜トランジスタの構造を示す断面図である。 図３は、本発明の実施の形態に係る表示装置の等価回路を示す図である。 図４は、本発明の実施の形態に係る表示装置の薄膜トランジスタの製造工程を示すフローチャートである。 図５Ａは、本発明の実施の形態に係る表示装置の薄膜トランジスタの製造方法を説明するための断面図である。 図５Ｂは、本発明の実施の形態に係る表示装置の薄膜トランジスタの製造方法を説明するための断面図である。 図５Ｃは、本発明の実施の形態に係る表示装置の薄膜トランジスタの製造方法を説明するための断面図である。 図５Ｄは、本発明の実施の形態に係る表示装置の薄膜トランジスタの製造方法を説明するための断面図である。 図５Ｅは、本発明の実施の形態に係る表示装置の薄膜トランジスタの製造方法を説明するための断面図である。 図５Ｆは、本発明の実施の形態に係る表示装置の薄膜トランジスタの製造方法を説明するための断面図である。 図５Ｇは、本発明の実施の形態に係る表示装置の薄膜トランジスタの製造方法を説明するための断面図である。 図５Ｈは、本発明の実施の形態に係る表示装置の薄膜トランジスタの製造方法を説明するための断面図である。 図５Ｉは、本発明の実施の形態に係る表示装置の薄膜トランジスタの製造方法を説明するための断面図である。 図５Ｊは、本発明の実施の形態に係る表示装置の薄膜トランジスタの製造方法を説明するための断面図である。 図６は、図４のＳ１４におけるレーザーアニールを模式的に示した図である。 図７Ａは、振幅透過率及び振幅透過率の計算方法を説明するための図である。 図７Ｂは、振幅透過率及び振幅透過率の計算方法を説明するための図である。 図８は、レーザーアニール結晶化法により結晶質シリコン層を形成する場合にゲート絶縁層と非晶質シリコン層とに好適な膜厚範囲があることを示すための図である。 図９は、図８の横軸の値を非晶質シリコン層の膜厚に変換した値の例を示す図である。 図１０Ａは、図８の縦軸の値を、ゲート絶縁層１３を構成する酸化珪素層と窒化珪素層の膜厚に変換した値の例を示す図である。 図１０Ｂは、図８の縦軸の値を、ゲート絶縁層１３を構成する酸化珪素層と窒化珪素層の膜厚に変換した値の例を示す図である。 図１０Ｃは、図８の縦軸の値を、ゲート絶縁層１３を構成する酸化珪素層と窒化珪素層の膜厚に変換した値の例を示す図である。 図１０Ｄは、図８の縦軸の値を、ゲート絶縁層１３を構成する酸化珪素層と窒化珪素層の膜厚に変換した値の例を示す図である。 図１１は、図８において、ゲート絶縁層と非晶質シリコン層との好適な膜厚範囲を算出するために用いた図である。 図１２は、シミュレーションに用いたモデルを示す図である。 図１３は、図８において、本シミュレーションで実施した膜厚条件箇所を示す図である。 図１４は、第１領域及び第２領域の非晶質シリコン層表面の最高到達温度の位置依存性のシミュレーション結果を示す図である。 図１５は、第１領域及び第２領域の非晶質シリコン層表面の最高到達温度の位置依存性のシミュレーション結果を示す図である。 図１６Ａは、非晶質シリコン層を３５ｎｍとした場合に第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図である。 図１６Ｂは、非晶質シリコン層を３７．５ｎｍとした場合に第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図である。 図１６Ｃは、非晶質シリコン層を４７．５ｎｍとした場合に第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図である。 図１６Ｄは、非晶質シリコン層を５０ｎｍとした場合に第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図である。 図１７Ａは、酸化珪素層の膜厚／窒化珪素層の膜厚を１１０ｎｍ／１８．０ｎｍとした場合の第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図である。 図１７Ｂは、酸化珪素層の膜厚／窒化珪素層の膜厚を１０５ｎｍ／２７．１ｎｍとした場合の第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図である。 図１７Ｃは、酸化珪素層の膜厚／窒化珪素層の膜厚を１００ｎｍ／３６．１ｎｍとした場合の第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図である。 図１７Ｄは、酸化珪素層の膜厚／窒化珪素層の膜厚を９５ｎｍ／４５．１ｎｍとした場合の第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図である。 図１７Ｅは、酸化珪素層の膜厚／窒化珪素層の膜厚を９０ｎｍ／５４．１ｎｍとした場合の第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図である。 図１８Ａは、本発明の実施の形態の構造に対して可視光領域の固体レーザーを用いてレーザーアニール結晶化法を行った場合の結晶質シリコン層の結晶性を示す図である。 図１８Ｂは、従来の構造に対して可視光領域の固体レーザーを用いてレーザーアニール結晶化法を行った場合の結晶質シリコン層の結晶性を示す図である。 図１９は、本発明の実施の形態における効果を説明するための図である。 図２０は、本発明の薄膜トランジスタを用いた表示装置の一例を示す図である。
　第１の態様の薄膜トランジスタ装置の製造方法は、基板を準備する第１工程と、前記基板上に複数のゲート電極を形成する第２工程と、前記複数のゲート電極上に窒化珪素層を形成する第３工程と、前記窒化珪素層上に酸化珪素層を積層する第４工程と、前記酸化珪素層上に非晶質性シリコン層を形成する第５工程と、波長が４０５ｎｍ以上４８８ｎｍ以下である所定のレーザーを前記基板に対して一定の方向に相対移動させて、前記所定のレーザーから照射されるレーザー光を用いて前記非晶質性シリコン層を結晶化させて結晶性シリコン層を生成する第６工程と、前記複数のゲート電極の各々に対応する前記結晶性シリコン層上の領域にソース電極及びドレイン電極を形成する第７工程と、を含み、前記非晶質性シリコン層の膜厚に前記非晶質性シリコン層の屈折率を積算した値である前記非晶質性シリコン層の光学膜厚を、前記レーザー光の波長で除算した値をＸとし、前記酸化珪素層の膜厚に前記酸化珪素層の屈折率を積算した値である前記酸化珪素層の光学膜厚と、前記窒化珪素層の膜厚に前記窒化珪素層の屈折率を積算した値である前記窒化珪素層の光学膜厚とを和算し、さらに、この和算により得られた値を前記酸化珪素層の屈折率で除算した値を、前記酸化珪素層換算光学膜厚とした場合において、前記酸化珪素層換算光学膜厚を前記レーザー光の波長で除算した値をＹとし、さらに、前記非晶質性シリコン層の密度をρＳｉ、比熱をｃＳｉとし、前記ゲート電極の膜厚をｄＧ、密度をρＧ、比熱をｃＧとし、前記ゲート電極の上方のシリコン層と前記ゲート電極の上方にないシリコン層の、前記レーザー光に対するそれぞれの光吸収率が等しいときの前記ゲート電極の吸収率の最大値をＡＧとし、（ＡＧ／ｄＧ）×（ρＳｉ×ｃＳｉ）／（ρＧ×ｃＧ）の式にて算出される値をΔＡ’とおいたとき、前記酸化珪素層の膜厚、前記窒化珪素層の膜厚、及び前記非晶質性シリコン層の膜厚は、下記の式１）から式６）により区画される範囲に属する前記Ｘ、及び前記Ｙを満たす。ここで、式１）Ｙ≧０．２６４＋１４．４４４×ΔＡ’、式２）Ｘ≦０．７２９－６７．７７７×ΔＡ’、式３）Ｙ≦－０．３８８Ｘ＋０．５８４－２１．１２４×ΔＡ’、式４）Ｙ≦０．４２７－２８．５１９×ΔＡ’、式５）Ｘ≧０．３４４＋３２．９６３×ΔＡ’、式６）Ｙ≧－０．３８８Ｘ＋０．４５７＋２１．４１２×ΔＡ’ である。
　本態様によれば、ゲート絶縁膜としての、窒化珪素層の膜厚と酸化珪素層の膜厚、及びチャネル層となる非晶質性シリコン層の膜厚が前記上記条件を満たすことにより、１）前記ゲート電極の上方（以下、第１領域、と記述する）の非晶質性シリコン層の光吸収率より前記ゲート電極の上方にない（以下、第２領域、と記述する）非晶質性シリコン層の光吸収率が大きく設定され、且つ、２）前記ゲート電極の上方のシリコン層の発熱温度を、前記非晶質性シリコン層の融点より大きく設定することが可能になる。
　従って、先ず、１）の効果より、前記第２領域の非晶質性シリコン層の発熱は、前記第１領域の非晶質性シリコン層の発熱より大きくなる。これにより、前記レーザー光が照射され始める前記ゲート電極の始端部に、前記所定のレーザーから照射されるレーザー光が到達する前に、前記第２領域の非晶質シリコン層にて発生する熱が予め前記ゲート電極に伝播され、前記ゲート電極が熱的に飽和した状態となる。
　その結果、前記レーザー光が照射され始める前記ゲート電極の始端部から、前記レーザー光が照射され終わる前記ゲート電極の終端部にかけて、前記第１領域の非晶質性シリコン層より発生した熱が前記ゲート電極により吸収される割合を低減できるので、前記第１領域の非晶質性シリコン層の発熱温度分布をほぼ均一に制御できる。これにより、前記非晶質性シリコン層を結晶化した結晶性シリコン層内に生成される結晶組織をほぼ均一に制御できる。
　さらに、２）の効果より、前記第２領域の非晶質性シリコン層の光吸収率が、前記第１領域の非晶質性シリコン層の光吸収率より過度に大きい場合、即ち、前記第２領域の非晶質性シリコン層の発熱が、前記第１領域の非晶質性シリコン層の発熱より極端に大きくなった場合においても、前記第１領域及び前記第２領域の非晶質性シリコンが溶融し溶融シリコンとなることによって、その熱伝導率が、一般的にゲート電極として用いられる金属の熱伝導率と同程度の値まで増加する。
　よって、前記第２領域の溶融したシリコン層より発生した熱は、前記酸化珪素層及び前記窒化珪素層を介して前記ゲート電極に伝播するよりも、前記第１領域の溶融したシリコン層へ伝播するようになるので、前記第２領域の溶融したシリコン層より発生した熱が前記ゲート電極へと過度に伝播することは無い。故に、前記ゲート電極の発熱温度の分布が悪化することは無くなるので、前記ゲート電極の発熱温度の分布の悪化に伴う前記第一領域のシリコン層の発熱温度分布の均一性の低下は避けられる。
　以上により、上記１）と２）の複合効果により、前記非晶質性シリコン層を結晶化した結晶性シリコン層内に生成される結晶組織の均一性が保持され、その結果、前記レーザー光が照射され始めた前記ゲート電極の始端部に対応する結晶性シリコン層から、前記レーザー光が照射され終わる前記ゲート電極の終端部に対応する結晶性シリコン層にかけて、前記結晶性シリコン層内の結晶率のバラツキが抑制された薄膜トランジスタ装置を実現できる。
　第２の態様の薄膜トランジスタ装置の製造方法として、前記第６工程において、前記所定のレーザーは、連続発振または擬似連続発振モードの発振モードで前記レーザー光を照射する。
　第３の態様の薄膜トランジスタ装置の製造方法として、前記所定のレーザーは、固体レーザー装置で構成される。
　第４の態様の薄膜トランジスタ装置の製造方法としては、前記所定のレーザーは、半導体レーザー素子を用いたレーザー装置で構成される。
　第５の態様の薄膜トランジスタ装置の製造方法としては、前記第６工程において、前記レーザー光の前記非晶質性シリコン層上における照射エネルギー密度の変動は、５％程度未満である。
　第６の態様の薄膜トランジスタ装置の製造方法として、前記第３工程、及び、前記第４工程において、前記窒化珪素層及び前記酸化珪素層は、それらが構成する直列キャパシタの有する静電容量と、酸化珪素単層の膜厚が１００ｎｍ～１４０ｎｍのときに有する静電容量と等しくなるような膜厚で形成される。
　第７の態様の薄膜トランジスタ装置の製造方法として、前記酸化珪素層の膜厚、前記窒化珪素層の膜厚、及び前記非晶質性シリコン層の膜厚は、下記の式７）および式８）により区画される範囲に属する前記Ｘ、及び前記Ｙを満たす。ここで、式７）０．４４２≦Ｘ≦０．５５９、式８）０．３１０≦Ｙ≦０．３４１である。
　本態様によれば、ゲート絶縁膜を構成する窒化珪素層中の固定電荷を増加させ過ぎることなく、薄膜トランジスタ装置のゲート耐圧を高めることができる。これにより、薄膜トランジスタ装置のしきい値電圧が０Ｖから大幅にシフトすることを防止することができる。また、窒化珪素層の厚さが適度に抑えられるので、窒化珪素層が厚くなることによる、クラックや膜剥がれ、脱水素不足等の問題が生じることがなくなり、薄膜トランジスタ装置の製造における生産性低下を防ぐことができる。また、本態様によれば、薄膜トランジスタ装置を構成する絶縁層（ゲート絶縁層）および非晶質シリコン層の膜厚がそれぞれ目標膜厚から１０％変化しても、前記結晶性シリコン層内の結晶率のばらつきが抑制された薄膜トランジスタ装置を実現できる。
　第８の態様の薄膜トランジスタ装置の製造方法としては、前記所定のレーザーの波長は、４４５ｎｍ～４５５ｎｍである。
　第９の態様の薄膜トランジスタ装置の製造方法として、前記非晶質性シリコン層の膜厚は、４０ｎｍ以上４５ｎｍ以下である。
　これらの態様によれば、薄膜トランジスタを構成する窒化珪素層、酸化珪素層および非晶質シリコン層の膜厚がそれぞれ目標膜厚から１０％変化しても、前記結晶性シリコン層内の結晶率のバラツキが抑制された薄膜トランジスタ装置を実現できる。
　第１０の態様の薄膜トランジスタ装置の製造方法として、前記第２工程は、前記基板上に酸化珪素からなるアンダーコート層を形成する工程と、前記アンダーコート層上に複数のゲート電極を形成する工程とを含む。
　第１１の態様の薄膜トランジスタは、基板と、前記基板上に形成された複数のゲート電極と、前記複数のゲート電極上に形成された窒化珪素層を形成と、前記窒化珪素層上に積層された酸化珪素層と、前記酸化珪素層上に形成された結晶性シリコン層と、前記複数のゲート電極の各々に対応する前記結晶性シリコン層上の領域に形成されたソース電極及びドレイン電極とを備え、前記結晶性シリコン層は、前記酸化珪素層上に非晶質性シリコン層を形成後、波長が４０５ｎｍ以上４８８ｎｍ以下である所定のレーザーを前記基板に対して一定の方向に相対移動させて、前記所定のレーザーから照射されるレーザー光を用いて前記非晶質性シリコン層を結晶化させて生成され、前記非晶質性シリコン層の膜厚に前記非晶質性シリコン層の屈折率を積算した値である前記非晶質性シリコン層の光学膜厚を、前記レーザー光の波長で除算した値をＸとし、前記酸化珪素層の膜厚に前記酸化珪素層の屈折率を積算した値である前記酸化珪素層の光学膜厚と、前記窒化珪素層の膜厚に前記窒化珪素層の屈折率を積算した値である前記窒化珪素層の光学膜厚とを和算し、さらに、この和算により得られた値を前記酸化珪素層の屈折率で除算した値を、前記酸化珪素層換算光学膜厚とした場合、前記酸化珪素層換算光学膜厚を前記レーザー光の波長で除算した値をＹとし、さらに、前記非晶質性シリコン層の密度をρＳｉ、比熱をｃＳｉとし、前記ゲート電極の膜厚をｄＧ、密度をρＧ、比熱をｃＧとし、前記ゲート電極の上方のシリコン層と前記ゲート電極の上方にないシリコン層の、前記レーザー光に対するそれぞれの光吸収率が等しいときの前記ゲート電極の吸収率の最大値をＡＧ、とし、（ＡＧ／ｄＧ）×（ρＳｉ×ｃＳｉ）／（ρＧ×ｃＧ）の式にて算出される値をΔＡ’とおいたとき、前記酸化珪素層の膜厚、前記窒化珪素層の膜厚、及び前記非晶質性シリコン層の膜厚は、下記の式１）から式６）により区画される範囲に属する前記Ｘ、及び前記Ｙを満たす。ここで、式１）Ｙ≧０．２６４＋１４．４４４×ΔＡ’、式２）Ｘ≦０．７２９－６７．７７７×ΔＡ’、式３）Ｙ≦－０．３８８Ｘ＋０．５８４－２１．１２４×ΔＡ’、式４）Ｙ≦０．４２７－２８．５１９×ΔＡ’、式５）Ｘ≧０．３４４＋３２．９６３×ΔＡ’、式６）Ｙ≧－０．３８８Ｘ＋０．４５７＋２１．４１２×ΔＡ’である。
　第１２の態様の表示装置は、液晶パネルまたはＥＬパネルを含む表示装置であって、前記表示装置は、第１１の態様に記載の薄膜トランジスタを備え、前記薄膜トランジスタは、前記液晶パネルまたはＥＬパネルを駆動させる。
　第１３の態様の表示装置として、前記ＥＬパネルは、有機ＥＬパネルである。
　第１４の態様の薄膜トランジスタ装置の製造方法は、基板を準備する第１工程と、前記基板上に複数のゲート電極を形成する第２工程と、前記複数のゲート電極上に窒化珪素層を形成する第３工程と、前記窒化珪素層上に酸化珪素層を積層する第４工程と、前記酸化珪素層上に非晶質性シリコン層を形成する第５工程と、波長が４０５ｎｍ以上４８８ｎｍ以下である所定のレーザーを前記基板に対して一定の方向に相対移動させて、前記所定のレーザーから照射されるレーザー光を用いて前記非晶質性シリコン層を結晶化させて結晶性シリコン層を生成する第６工程と、前記複数のゲート電極の各々に対応する前記結晶性シリコン層上の領域にソース電極及びドレイン電極を形成する第７工程と、を含み、前記第２工程、前記第３工程、前記第４工程及び前記第５工程では、前記第６工程において、前記レーザー光を用いて前記非晶質性シリコン層を照射した際の、前記ゲート電極外の前記所定のレーザーの相対移動方向の上流領域での前記非晶質性シリコン層の最高到達温度が、前記レーザー光を用いて前記非晶質性シリコン層を照射した際の前記ゲート電極上の領域での前記非晶質性シリコン層の最高到達温度より高くなるように、且つ、前記ゲート電極上の領域内では、前記所定のレーザー光を用いて前記非晶質性シリコン層を照射した際の前記非晶質性シリコン層の最高到達温度がほぼ一定になるように、構成される。
　第１５の態様の薄膜トランジスタ装置の製造方法として、前記第２工程、前記第３工程、前記第４工程及び前記第５工程では、前記第６工程において、前記レーザー光を用いて前記非晶質性シリコン層を照射した際の、前記ゲート電極外の前記所定のレーザーの相対移動方向の上流領域での前記非晶質性シリコン層の最高到達温度が、前記レーザー光を用いて前記非晶質性シリコン層を照射した際の前記ゲート電極上の領域での前記非晶質性シリコン層の最高到達温度より高くなるように、且つ、前記ゲート電極上の領域内では、前記所定のレーザー光を用いて前記非晶質性シリコン層を照射した際の前記非晶質性シリコン層の最高到達温度がほぼ一定になるように、前記ゲート電極の膜厚、前記窒化珪素層の膜厚、前記酸化珪素層の膜厚、及び、前記非晶質性シリコン層の膜厚が構成される。
　第１６の態様の薄膜トランジスタ装置の製造方法は、基板を準備する第１工程と、前記基板上にゲート電極を形成する第２工程と、前記ゲート電極上に窒化珪素層を形成する第３工程と、前記窒化珪素層上に酸化珪素層を形成する第４工程と、前記酸化珪素層上に半導体材料を含む層を形成する第５工程と、前記半導体材料層に対して波長が４０５ｎｍ以上４８８ｎｍ以下である所定のレーザー光を照射し、前記半導体材料を結晶化させて半導体層を生成する第６工程と、前記ゲート電極に対応する領域である第１領域とは異なる、前記ゲート電極に対応しない領域である第２領域における前記半導体層上に、ソース電極及びドレイン電極を形成する第７工程と、を含み、前記第２工程、前記第３工程、前記第４工程及び前記第５工程において、前記半導体材料層の前記第２領域での単位体積あたりの発熱量が、前記半導体材料層の前記第１領域での単位体積あたりの発熱量よりも大きくなるように前記結晶性シリコン層を形成することにより、前記第６工程において、前記所定のレーザー光が照射されることによって発熱した前記第１領域の前記半導体材料層から、前記ゲート電極に対して熱伝導して、前記ゲート電極に吸収されている熱分を、第２領域の前記半導体材料層に対して熱拡散することを抑えて蓄熱させた状態にさせ、かつ、発熱している前記第１領域の前記半導体材料層において、等しい温度分布を有する部位を形成にさせて、前記半導体材料を結晶化させる。
　第１７の態様の薄膜トランジスタ装置の製造方法として、前記第２工程、前記第３工程、前記第４工程及び前記第５工程では、前記半導体材料層の前記第２領域での単位体積あたりの発熱量が、前記半導体材料層の前記第１領域での単位体積あたりの発熱量よりも大きくなるように、前記ゲート電極の膜厚、前記ゲート絶縁膜の膜厚、及び、前記非晶質性シリコン層の膜厚が構成される。
　第１８の態様の薄膜トランジスタ装置の製造方法として、前記半導体材料層の前記第２領域は、前記第６工程における前記所定のレーザー光の前記基板に対する相対移動方向において、前記第１領域に対して上流領域および下流領域に対応している。
　第１９の態様の薄膜トランジスタ装置の製造方法として、前記第２工程、前記第３工程、前記第４工程及び前記第５工程では、前記第６工程において、前記第２領域における単位体積あたりの発熱量が、前記第１領域における単位体積あたりの発熱量に比べて、前記ゲート電極の単位体積あたりの発熱量以上大きくなるように、構成される。
　第２０の態様の薄膜トランジスタ装置の製造方法として、前記第２工程、前記第３工程、前記第４工程及び前記第５工程では、前記第６工程において、前記半導体材料層の前記第１領域に形成される前記等しい温度分布を有する部位における大きさが、前記第１領域に対して０．８以上１．０以下となるように構成される。
　以下、本発明の実施形態を、図面を参照しながら説明する。
　図２は、本発明の実施の形態に係る有機発光表示装置を構成する薄膜トランジスタの構造を示す断面図である。
　図２に示す薄膜トランジスタ１００は、ボトムゲート構造の薄膜トランジスタであり、基板１０と、アンダーコート層１１と、ゲート電極１２と、ゲート絶縁層１３と、結晶質シリコン層１５と、非晶質シリコン層１６と、ｎ＋シリコン層１７と、ソース・ドレイン電極１８とを備える。
　基板１０は、例えば透明なガラスまたは石英からなる絶縁基板である。
　アンダーコート層１１は、基板１０上に形成され、例えば窒化珪素（ＳｉＮｘ）層、酸化珪素（ＳｉＯｘ）層、及びその積層等から構成される。ここで、アンダーコート層１１は、１．５＜ｘ＜２．０の酸化珪素（ＳｉＯｘ）で、３００ｎｍ以上１５００ｎｍ以下の膜厚で構成されるのが好ましい。より好ましいアンダーコート層１１の膜厚範囲は、５００ｎｍ以上１０００ｎｍ以下である。これは、アンダーコート層１１の厚みを厚くすると基板１０への熱負荷を低減できるが、厚すぎると膜剥がれやクラックが発生しまうことによる。
　ゲート電極１２は、アンダーコート層１１上に形成され、典型的にはモリブデン（Ｍｏ）等の金属やＭｏ合金等（例えばＭｏＷ（モリブデン・タングステン合金））の金属からなる。なお、ゲート電極１２は、シリコンの融点温度に耐えられる金属であればよいので、Ｗ（タングステン）、Ｔａ（タンタル）、Ｎｂ（ニオブ）、Ｎｉ（ニッケル）、Ｃｒ（クロム）およびＭｏを含むこれらの合金からなるとしてもよい。ゲート電極１２の膜厚は、好ましくは３０ｎｍ以上～３００ｎｍ以下であり、より好ましくは、５０ｎｍ以上～１００ｎｍ以下である。これは、ゲート電極１２の膜厚が薄いと、ゲート電極１２の透過率が増加してしまい、以下に記すレーザー光の反射が低下しやすくなるからである。また、ゲート電極１２の膜厚が厚いと以下に説明するゲート絶縁層１３のカバレッジが低下してしまい、特にはゲート電極の端部でゲート絶縁膜が段切れすることでゲート電極１２とｎ＋シリコン層１７とが電気的に導通してしまうなど、薄膜トランジスタ１００の特性が劣化しやすくなるからである。
　ゲート絶縁層１３は、ゲート電極１２を覆うように形成され、例えば酸化珪素層と窒化珪素層との積層構造からなる。なお、以下では、ゲート絶縁層１３は、酸化珪素層１３ａと窒化珪素層１３ｂとの積層構造からなり、ゲート電極１２上に窒化珪素層１３ｂと酸化珪素層１３ａとがこの順で積層されているとして説明する。
　ゲート絶縁層１３の膜厚は、例えば、その静電キャパシタンスが、酸化珪素層１３ａが１００ｎｍ～１４０ｎｍの厚みのときに有する静電キャパシタンスと同程度になるような膜厚で形成されている。つまり、ゲート絶縁層１３の膜厚は、レーザーアニール結晶化法により結晶質シリコン層１５を形成する場合に好適な範囲があるということである。この好適な範囲は、一定の関係式で表現される。この一定の関係式の詳細については、後述する。
　結晶質シリコン層１５は、ゲート絶縁層１３上に形成され、多結晶のシリコン層（Ｐｏｌｙ－Ｓｉ層）からなる。なお、この結晶質シリコン層１５は、ゲート絶縁層１３上にａ－Ｓｉからなる非晶質シリコン層１４（不図示）が形成後、その非晶質シリコン層１４をレーザー照射することにより多結晶質化（微結晶化も含む）することにより形成される。
　ここで、多結晶とは、５０ｎｍ以上の結晶からなる狭義の意味での多結晶だけでなく、５０ｎｍ以下の結晶からなる狭義の意味での微結晶を含んだ広義の意味としている。以下、多結晶を広義の意味として記載する。
　なお、本発明の多結晶には、各結晶粒界に非結晶質成分、ダングリングボンドを含んでいてもよい。
　なお、レーザー照射に用いられるレーザー光源は、可視光領域の波長のレーザーである。この可視光領域の波長のレーザーは、約３８０ｎｍ～７８０ｎｍの波長のレーザーであり、好ましくは４０５ｎｍ～４８８ｎｍの波長のレーザーである。さらに好ましくは、４４５ｎｍ～４５５ｎｍの波長の青色レーザーである。
　なぜなら、可視光の波長領域の中で、青色領域は非晶質シリコンの吸収率が大きいからである。例えば、ａ－Ｓｉ（４５ｎｍ）／ガラスの構成の基板において、λ＝４５５ｎｍのとき吸収率４５．５％であり、λ＝５３２ｎｍのとき吸収率で２４．１％である。これは、仮に、レーザー照射に用いられるレーザー光源の電力効率が同じである場合、青色レーザーを用いると、エネルギー効率良くアニールを行うことができるので、結晶化に要する電力を約半分にすることができることを意味する。また、青色レーザーでは、特に波長４４５ｎｍ～４５５ｎｍの領域で、非晶質シリコン（ａ－Ｓｉ）の膜質が非晶質から結晶質に変化したとしても、吸収率の低下が約１０％と少ないからである。つまり、非晶質シリコン（ａ－Ｓｉ）の膜質がばらついて、その光学定数が変動したとしても、高い吸収率を保つことができ、安定に結晶化することが可能であるからである。なお、現在、青色発光ダイオードレーザー単体の出力はｍＷオーダーと小さいが、それらを数多く束ねることにより、他の波長で得られている出力以上のレーザーを構築することが原理的に可能である。また、このような方式では必然的にインコヒーレントなレーザービームが形成されることから、レーザービーム成形がし易くなるという効果もある。
　また、この可視光領域の波長のレーザーは、連続発振または擬似連続の発振モードであればよい。なぜなら、この可視光領域の波長のレーザーが連続発振または擬似連続の発振モード以外の発信モードのパルス発振モードである場合、非晶質シリコン層１４にレーザー光を非連続に照射することになるため、非晶質シリコン層１４を常時溶融状態に保持することできないからである。また、擬似連続の発振モードも含まれる理由は、非晶質シリコン層１４がその融点以下まで冷却しないうちにパルスを当てて再加熱させることにより、その溶融状態を維持できるからである。すなわち、擬似連続発振モードの好ましい態様は、非晶質シリコン層１４がその融点以下まで冷却しないうちにパルスを当てて再加熱させることができ、かつ、その溶融状態を維持できるものである。また、この可視光領域の波長のレーザーは、固体レーザー装置であってもよく、半導体レーザー素子を用いたレーザー装置であってもよい。いずれにせよ、レーザー光を精度よく制御できるため好ましい。さらに、可視光領域の波長のレーザーは、結晶ムラのない結晶質シリコン層１５を形成するため、非晶質シリコン層１４上に照射したときの照射エネルギー密度の変動が５％程度未満であれば好ましい。結晶ムラのない結晶質シリコン層１５を形成することにより、薄膜トランジスタの当初設計特性が達成でき、また、特性の均一化が実現できることとなる。
　非晶質シリコン層１４は、非晶質のシリコンすなわちａ－Ｓｉからなりゲート絶縁層１３上に形成される。非晶質シリコン層１４の膜厚は、好ましくは、３５ｎｍ～５５ｎｍであり、さらに好ましくは、４０ｎｍ～４５ｎｍである。このように、非晶質シリコン層１４の膜厚は、レーザーアニール結晶化法により結晶質シリコン層１５を形成する場合に好適な範囲があるということである。この好適な範囲は、以下で説明する技術思想に基づき、一定の関係式で表現される。なお、以下では、上述したようにゲート絶縁層１３が酸化珪素層１３ａと窒化珪素層１３ｂとが積層されているとして説明する。
　具体的には、まず、関係式を表現するための変数を定義する。すなわち、非晶質シリコン層１４の膜厚に、非晶質シリコン層１４の屈折率を積算した値である非晶質シリコン層１４の光学膜厚を、レーザー光の波長で除算した値をＸとする。続いて、酸化珪素層１３ａの膜厚に酸化珪素層１３ａの屈折率を積算した値である酸化珪素層１３ａの光学膜厚と、窒化珪素層１３ｂの膜厚に窒化珪素層１３ｂの屈折率を積算した値である窒化珪素層１３ｂの光学膜厚とを和算する。そして、この和算により得られた値を酸化珪素層１３ａの屈折率で除算した値を、酸化珪素層換算光学膜厚とした場合、酸化珪素層換算光学膜厚をレーザー光の波長で除算した値をＹとする。
　さらに、非晶質シリコン層１４の密度をρＳｉ、比熱をｃＳｉとし、ゲート電極１２の膜厚をｄＧ、密度をρＧ、比熱をｃＧとする。また、ゲート電極１２上方（第１領域）の非晶質シリコン層１４とゲート電極１２の上方にない（第２領域の）非晶質シリコン層１４の、レーザー光に対するそれぞれの光吸収率が等しいときのゲート電極１２の吸収率の最大値をＡＧとし、（ＡＧ／ｄＧ）×（ρＳｉ×ｃＳｉ）／（ρＧ×ｃＧ）の式にて算出される値をΔＡ’とおく。
　次に、上記で定義したＸ、Ｙ、ΔＡ’を用いて、ゲート絶縁層１３の膜厚と、非晶質シリコン層１４の膜厚とそれぞれにおいて好適な範囲を定める。具体的には、酸化珪素層１３ａの膜厚、窒化珪素層１３ｂの膜厚、及び非晶質シリコン層１４の膜厚は、下記の（式１）から（式６）により区画される範囲に属するＸ、及びＹを満たすように形成されるのが好ましい。
　Ｙ≧０．２６４＋１４．４４４×ΔＡ’　　　　　（式１）
　Ｘ≦０．７２９－６７．７７７×ΔＡ’　　　　　（式２）
　Ｙ≦－０．３８８Ｘ＋０．５８４－２１．１２４×ΔＡ’　　（式３）
　Ｙ≦０．４２７－２８．５１９×ΔＡ’　　　　（式４）
　Ｘ≧０．３４４＋３２．９６３×ΔＡ’　　（式５）
　Ｙ≧－０．３８８Ｘ＋０．４５７＋２１．４１２×ΔＡ’　　（式６）
　ここで、上記で定義したＸ、Ｙのより好ましい数値範囲を例示する。具体的には、酸化珪素層１３ａの膜厚、窒化珪素層１３ｂの膜厚、及び非晶質シリコン層１４の膜厚は、下記の（式７）および（式８）により区画される範囲に属するＸ、前記Ｙを満たすように形成されるのがより好ましい。
　０．４４２≦Ｘ≦０．５５９　　　　　（式７）
　０．３１０≦Ｙ≦０．３４１　　　　　（式８）
　非晶質シリコン層１６は、結晶質シリコン層１５上に形成されている。このようにして、薄膜トランジスタ１００は、結晶質シリコン層１５に非晶質シリコン層１６が積層された構造のチャネル層を有する。
　ｎ＋シリコン層１７は、非晶質シリコン層１６と結晶質シリコン層１５の側面とゲート絶縁層１３とを覆うように形成されている。
　ソース・ドレイン電極１８は、ｎ＋シリコン層１７上に形成され、例えばＭｏ、若しくはＭｏ合金などの金属、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）若しくはＡｌ合金などの金属、銅（Ｃｕ）若しくはＣｕ合金などの金属、または、銀（Ａｇ）、クロム（Ｃｒ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）等の金属の材料からなる。
　以上のように薄膜トランジスタ１００は、構成されている。
　図３は、本発明の実施の形態に係る表示装置の等価回路を示す図である。
　図３に示す有機発光表示装置は、スイッチングトランジスタ１と、駆動トランジスタ２と、データ線３と、走査線４と、電流供給線５と、キャパシタンス６と、有機ＥＬ素子７とを備える。
　スイッチングトランジスタ１は、データ線３と走査線４とキャパシタンス６とに接続されている。
　駆動トランジスタ２は、例えば図２に示す薄膜トランジスタ１００に相当し、電流供給線５とキャパシタンス６と有機ＥＬ素子７とに接続されている。
　データ線３は、有機ＥＬ素子７の画素の明暗を決めるデータ（電圧値の大小）が、有機ＥＬ素子７の画素に伝達される配線である。
　走査線４は、有機ＥＬ素子７の画素のスイッチ（ＯＮ／ＯＦＦ）を決めるデータが有機ＥＬ素子７の画素に伝達される配線である。
　電流供給線５は、駆動トランジスタ２に大きな電流を供給するための配線である。
　キャパシタンス６は、電圧値（電荷）を一定時間保持する。
　以上のようにして有機発光表示装置は構成されている。
　次に、上述した薄膜トランジスタ１００の製造方法について説明する。
　図４は、本発明の実施の形態に係る有機発光表示装置の薄膜トランジスタの製造工程を示すフローチャートである。この薄膜トランジスタ１００は同時に複数製造されるが、以下では、説明を簡単にするため、１つの薄膜トランジスタを製造する方法として説明する。図５Ａ～図５Ｊは、本発明の実施の形態に係る有機発光表示装置の薄膜トランジスタの製造方法を説明するための図である。図６は、図４のＳ１４におけるレーザーアニールを模式的に示した図である。
　まず、基板１０を準備し、基板１０上に、アンダーコート層１１を形成し（Ｓ１０）、続いて、アンダーコート層１１上にゲート電極を形成する（Ｓ１１）。
　具体的には、基板１０上にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：気相成長）法により、アンダーコート層１１を成膜し、続いて、スパッタ法によりゲート電極となる金属膜を堆積し、フォトリソグラフィーおよびエッチングにより薄膜トランジスタ１００におけるゲート電極１２を形成する（図５Ａ）。ここで、ゲート電極１２は、典型的にはＭｏ等あるいはＭｏ合金等（例えばＭｏＷ（モリブデン・タングステン合金））の金属材料で形成される。
　続いて、ゲート電極１２上にゲート絶縁層１３を形成する（Ｓ１２）。そして、ゲート絶縁層１３上に非晶質シリコン層１４を形成する（Ｓ１３）。
　具体的には、プラズマＣＶＤ法により、ゲート電極１２の上にすなわちアンダーコート層１１とゲート電極１２とを覆うように、窒化珪素層を形成し、形成した窒化珪素層上に酸化珪素層を積層することによりゲート絶縁層１３を成膜し（図５Ｂ）、成膜したゲート絶縁層１３上に非晶質シリコン層１４を連続的に成膜する（図５Ｃ）。
　ここで、ゲート絶縁層１３の膜厚は、例えば、その静電キャパシタンスが、酸化珪素層が１００ｎｍ～１４０ｎｍの厚みのときに有する静電キャパシタンスと同程度になるような膜厚で形成されている。また、非晶質シリコン層１４の膜厚は、例えば、３５ｎｍ～５５ｎｍであり、好ましくは、４０ｎｍ～４５ｎｍである。具体的には、上述したように、酸化珪素層１３ａの膜厚、窒化珪素層１３ｂの膜厚、及び非晶質シリコン層１４の膜厚が、（式１）から（式６）により区画される範囲に属するＸ、及びＹを満たすように形成されるのが好ましい。より具体的には、ゲート電極１２が形成されている領域（以下、第１領域と呼ぶ）の上方の非晶質シリコン層１４のレーザー光に対する吸収率をＡＳｉ１とし、その吸収率ＡＳｉ１を非晶質シリコン層１４の膜厚ｄＳｉで商算したものを規格化吸収率ＡＳｉ１’とする。ゲート電極１２が形成されていない領域（以下、第２領域と呼ぶ）の上方の非晶質シリコン層１４のレーザー光に対する光吸収率をＡＳｉ２とし、その吸収率ＡＳｉ２を非晶質シリコン層１４の膜厚ｄＳｉで商算したものを規格化吸収率ＡＳｉ２’とする。そのとき、その差ＡＳｉ１’－ＡＳｉ２’は、後述の説明で定義される値－ΔＡ’以下である。すなわち、Ｓ１２およびＳ１３において、（式９）という関係式を成立させる膜厚を有するゲート絶縁層１３及び非晶質シリコン層１４を形成する。
　ＡＳｉ１’－ＡＳｉ２’　≦－ΔＡ’　　　（式９）
　なお、詳細は後述するため、ここでの説明を省略するが、これら非晶質シリコン層１４の吸収率は、非晶質シリコン層１４の膜厚及び光学定数、ゲート絶縁層１３の構成、膜厚及び光学定数、さらに下地のゲート電極１２を形成する金属材料の光学定数及び基板の光学定数をパラメータとして、レーザー光の多重干渉を考慮した光学計算により導かれる。
　次に、非晶質シリコン層１４をレーザーアニール法により結晶質シリコン層１５にする（Ｓ１４）。具体的には、波長が４０５ｎｍ以上４８８ｎｍ以下である所定のレーザーを基板１０に対して一定の方向に相対移動させて、所定のレーザーから照射されるレーザー光を用いて非晶質シリコン層１４を結晶化させて結晶質シリコン層１５を生成する。より具体的には、先ず、形成された非晶質シリコン層１４に対して脱水素処理を実施する。その後、非晶質シリコン層１４をレーザーアニール法により、多結晶質（微結晶を含む）にすることにより結晶質シリコン層１５を形成する（図５Ｄ）。
　ここで、このレーザーアニール法において、レーザー照射に用いられるレーザー光源は、上述したように、可視光領域の波長のレーザーである。この可視光領域の波長のレーザーは、約３８０ｎｍ～７８０ｎｍの波長のレーザーであり、好ましくは４０５ｎｍ～４８８ｎｍの波長のレーザーである。さらに好ましくは、４４５ｎｍ～４５５ｎｍの波長の青色レーザーである。また、この可視光領域の波長のレーザーは、連続発振または擬似連続の発振モードであればよい。また、この可視光領域の波長のレーザーは、固体レーザー装置で構成されていてもよく、半導体レーザー素子を用いたレーザー装置で構成されていてもよい。さらに、可視光領域の波長のレーザーは、非晶質シリコン層１４上に照射したときの照射エネルギー密度の変動が５％程度未満である。
　また、Ｓ１４の工程すなわち図５Ｃから図５Ｄの工程では、図６に示すように、線状に集光されたレーザー光が、非晶質シリコン層１４に照射されることで結晶質シリコン層１５を生成する。具体的には２つの方法があり、１つは線状に集光されたレーザー光の照射位置は固定であり、非晶質シリコン層１４が形成された基板１０がステージに載せられステージが移動する方法、もう１つは、前記ステージは固定であり、レーザー光の照射位置が移動する方法である。何れの方法においても、レーザー光が非晶質シリコン層１４に対して相対的に移動しながら照射される。このように、レーザー光を照射された非晶質シリコン層１４は、レーザー光のエネルギーを吸収し温度上昇して結晶化されることにより結晶質シリコン層１５になる。
　次に、２層目の非晶質シリコン層１６を形成し（Ｓ１５）、薄膜トランジスタ１００のチャネル領域のシリコン層をパターニングする（Ｓ１６）。
　具体的には、プラズマＣＶＤ法により、ゲート絶縁層１３上に、２層目の非晶質シリコン層１６を形成する（図５Ｅ）。そして、薄膜トランジスタ１００のチャネル領域が残るようにシリコン層膜層（結晶質シリコン層１５および非晶質シリコン層１６の層）をパターニングし、除去すべき非晶質シリコン層１６と結晶質シリコン層１５とをエッチングにより除去する（図５Ｆ）。それにより、薄膜トランジスタ１００において所望のチャネル層を形成することができる。
　次に、ｎ＋シリコン層１７とソース・ドレイン電極１８とを成膜する（Ｓ１７）。
　具体的には、プラズマＣＶＤ法により、非晶質シリコン層１６と結晶質シリコン層１５の側面とゲート絶縁層１３とを覆うようにｎ＋シリコン層１７を成膜する（図５Ｇ）。そして、成膜したｎ＋シリコン層１７上に、スパッタ法によりソース・ドレイン電極１８となる金属が堆積される（図５Ｈ）。ここで、ソース・ドレイン電極は、Ｍｏ若しくはＭｏ合金などの金属、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）若しくはＡｌ合金などの金属、銅（Ｃｕ）若しくはＣｕ合金などの金属、または、銀（Ａｇ）、クロム（Ｃｒ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）等の金属の材料で形成される。
　次に、ソース・ドレイン電極１８のパターニングを行う（Ｓ１８）。そして、ｎ＋シリコン層１７をエッチングし、その過程で、２層目の非晶質シリコン層１６を一部エッチングする（Ｓ１９）。
　具体的には、ソース・ドレイン電極１８をフォトリソグラフィーおよびエッチングにより形成する（図５Ｉ）。また、ｎ＋シリコン層１７をエッチングし、薄膜トランジスタ１００のチャネル領域の非晶質シリコン層１６を一部エッチングする（図５Ｊ）。言い換えると、非晶質シリコン層１６は、薄膜トランジスタ１００のチャネル領域の非晶質シリコン層１６を一部残すようにチャネルエッチングされる。
　このようにして、薄膜トランジスタ１００は製造される。
　以上のように、本実施の形態における薄膜トランジスタ１００は、ボトムゲート構造を有するＰｏｌｙ－Ｓｉ　ＴＦＴとして形成される。この薄膜トランジスタ１００の製造時には、ゲート絶縁層１３と非晶質シリコン層１４を、上述した関係式を成立させる膜厚を有するように成膜する。そして、ａ－Ｓｉ膜からなる非晶質シリコン層１４を、例えば青色レーザーを用いてレーザーアニールし結晶化することで、非晶質シリコン層１４をＰｏｌｙ－Ｓｉからなる結晶質シリコン層１５にする。このとき、薄膜トランジスタが形成されるチャネル領域に相当する非晶質シリコン層１４にレーザー光が到達する前にゲート電極１２を熱的に飽和させた状態とすることができ、最終的に得るチャネル領域に相当する結晶質シリコン層１５の結晶化を均一に行うことができる。
　つまり、ゲート絶縁層１３と非晶質シリコン層１４の膜厚とに、レーザーアニール結晶化法により結晶質シリコン層１５を形成する場合に好適な範囲があるということである。
　以下、このメカニズムについて説明する。
　一般的に、非晶質シリコン層にレーザー光を照射したとき、非晶質シリコン層の発熱による到達温度と結晶化後の結晶質シリコン層の結晶度とには相関がある。非晶質シリコン層の発熱による到達温度が高いほど、結晶化後に形成された結晶質シリコン層の結晶度は大きくなる。そこで、薄膜トランジスタの第１領域（ゲート電極が形成されている領域の上方）における非晶質シリコン層を充分かつ均一に結晶化を図るために、薄膜トランジスタの第１領域における非晶質シリコン層の発熱による到達温度の分布を均一にすることが必要となる。
　しかしながら、ボトムゲート構造の薄膜トランジスタにおいては、非晶質シリコン層の下部にゲート絶縁層を挟んでゲート電極が存在し、かつ、ゲート電極を構成する金属の熱伝導率がゲート絶縁層の熱伝導率に比べて大きい。そのため、レーザー光照射によって発生した非晶質シリコン層の熱は瞬時にゲート絶縁層を介してゲート電極へと伝播してしまう。その結果、ゲート電極が形成されている領域上方の非晶質シリコン層では発熱が不十分となる領域を生じ、その到達温度が不均一となる。このような理由により、図１に示すような結晶化後の結晶質シリコン層の結晶度のムラ（結晶ムラ）が生じる。
　したがって、この結晶ムラが生じてしまう現象を回避するためには、薄膜トランジスタの第１領域にレーザー光が到達する前に、後述するように、ゲート電極を熱的に飽和させた状態にするのが望ましい。そこで、本実施の形態では、上述した薄膜トランジスタ１００の構成となるように製造する。すなわち、非晶質シリコン層１４の膜厚及びゲート絶縁層１３の膜厚を上述したＸおよびＹを満たすように形成する。それにより、ゲート電極１２が形成されていない領域上方（第２領域）の非晶質シリコン層１４の発熱をゲート電極１２が形成されている領域上方（第１領域）の非晶質シリコン層１４の発熱より大きくすることができる。
　換言すると、本実施の形態に係る薄膜トランジスタ１００の構成となる、非晶質シリコン層１４の膜厚及びゲート絶縁層１３の膜厚を上述したＸおよびＹを満たすように形成する。それにより、まず、レーザー光の照射によりゲート電極１２が形成されていない領域上方（第２領域）の非晶質シリコン層１４において発生した熱は、ゲート電極１２が形成されている領域上方（第１領域）の非晶質シリコン層１４にレーザー光が到達する前に、ゲート電極１２に伝わりゲート電極１２の温度を上昇させる。つまり、ゲート電極１２は、まず、レーザー光が到達する前に予備加熱されることとなる。これは、第２領域にある非晶質シリコン層１４にレーザー光が照射されて熱が発生すると、上記構成により、第２領域の温度が、レーザー光が未だ到達していない第１領域の温度より高くなるため、第２領域にある非晶質シリコン層１４に発生した熱が、ゲート電極１２に伝わりゲート電極１２の温度を上昇させるからである。次に、レーザー光が第１領域に到達すると、第１領域での非晶質シリコン層１４が発熱し、第１領域での非晶質シリコン層１４の発熱量に対応した熱がゲート電極１２に伝わる（レーザー光による加熱）。ゲート電極１２は、このレーザー光による加熱と上記の予備加熱との両方により加熱されて、ゲート電極１２を熱的に飽和される。ここで、ゲート電極１２を熱的に飽和させるとは、ゲート電極１２の面内でゲート電極１２の温度が均一化されていることを意味する。
　このように、本実施の形態に係る薄膜トランジスタの構成によれば、非晶質シリコン層１４を結晶化する際に、ゲート電極１２を熱的に飽和することができる。それにより、非晶質シリコン層１４を結晶化するためのレーザー光による熱が、ゲート電極１２に吸収されてしまうことなく、結晶質シリコン層１５を形成するために用いられ、結晶ムラのない結晶質シリコン層１５を生成することができるという効果を奏する。
　次に、ΔＡ’の算出方法について説明する。上述したように、ゲート電極１２が形成されている領域上方（第１領域）、及びゲート電極１２が形成されていない領域上方（第２領域）それぞれの非晶質シリコン層１４のレーザー光に対する規格化吸収率の差が－ΔＡ’以下になることにより、本実施の形態に係る効果が得られる。
　ここで、非晶質シリコン層１４で吸収されるレーザー光の光吸収エネルギーの１００％が非晶質シリコン層の発熱に寄与すると仮定し、レーザー光の単位面積当たりのエネルギーをエネルギー密度Ｅとする。以下では、ゲート電極１２が形成されている領域上方（第１領域）の非晶質シリコン層１４を第１領域の非晶質シリコン層１４と呼び、ゲート電極１２が形成されていない領域上方（第２領域）の非晶質シリコン層１４を第２領域の非晶質シリコン層１４と呼ぶ。また、第１領域の非晶質シリコン層１４のレーザー光の波長に対する吸収率をＡＳｉ１、レーザー光を吸収したことによる非晶質シリコン層１４の発熱量（単位面積当たり）をＱＳｉ１とする。第２領域の非晶質シリコン層１４のレーザー光の波長に対する吸収率をＡＳｉ２、レーザー光を吸収したことによる非晶質シリコン層１４の発熱量（単位面積当たり）をＱＳｉ２とする。さらに、ゲート電極１２上にゲート絶縁層１３が形成されており、さらにその上に非晶質シリコン層が形成されている本構成において、ゲート電極１２のレーザー光吸収率をＡＧ、レーザー光を吸収したことによるゲート電極１２の発熱量（単位面積当たり）をＱＧとする。
　また、仮に、非晶質シリコン層１４及びゲート絶縁層１３を所定の膜厚にすることで、第１領域の非晶質シリコン層１４のレーザー光の波長に対する吸収率と第２領域の非晶質シリコン層１４のレーザー光の波長に対する吸収率が等しくなるとする。すなわち、ＡＳｉ１＝ＡＳｉ２が成立するとする。その場合には、ＱＳｉ１＝ＱＳｉ２が成立する。しかし、実際には非晶質シリコン層１４を透過した光はゲート電極１２にも吸収されてゲート電極も発熱する（ＱＧ＞０）。そのために第１領域の非晶質シリコン層１４の発熱温度は第２領域の非晶質シリコン層１４の発熱温度より大きくなる。
　以上を鑑みると、第２領域の非晶質シリコン層１４の発熱量が第１領域の非晶質シリコン層１４の発熱量とゲート電極の発熱量との総和以上であれば、第２領域の非晶質シリコン層１４の発熱温度が第１領域の非晶質シリコン層１４の発熱温度以上になると考えられる。この関係は、（式１０）で示すことができる。
　ＱＳｉ１＋ＱＧ≦ＱＳｉ２　　　　　（式１０）
　そして、この（式１０）を変形すると、（式１１）のように表すことができる。
　ＱＳｉ１－ＱＳｉ２≦－ＱＧ　　　　　（式１１）
　ここで、非晶質シリコン層１４の膜厚、密度、比熱をそれぞれｄＳｉ、ρＳｉ、ｃＳｉ、ゲート電極の膜厚、密度、比熱をそれぞれｄＧ、ρＧ、ｃＧと定義すると、第１領域の非晶質シリコン層１４の発熱量、第２領域の非晶質シリコン層１４の発熱量およびゲート電極の発熱量はそれぞれ、以下のように表すことができる。
　ＱＳｉ１＝Ｅ×ＡＳｉ１／（ｄＳｉ×ρＳｉ×ｃＳｉ）
　ＱＳｉ２＝Ｅ×ＡＳｉ２／（ｄＳｉ×ρＳｉ×ｃＳｉ）
　ＱＧ＝Ｅ×ＡＧ／（ｄＧ×ρＧ×ｃＧ）
　次に、これらの式を（式１１）に代入して整理すると、（式１２）のようになる。
　（ＡＳｉ１－ＡＳｉ２）／ｄＳｉ≦－（ＡＧ／ｄＧ）×（ρＳｉ×ｃＳｉ）／（ρＧ×ｃＧ）　　（式１２）
　ここで、吸収率を膜厚で商算したものを規格化吸収率と定義し、ＡＳｉ１／ｄＳｉ＝ＡＳｉ１’、ＡＳｉ２／ｄＳｉ＝ＡＳｉ２’と以下では記載する。さらに（式１２）の右辺を－ΔＡ’と定義する。すると、（式１１）は、ＡＳｉ１’－ＡＳｉ２’≦－ΔＡ’となり、（式９）が導かれる。
　（式９）は、以下のことを示している。すなわち、第１領域の非晶質シリコン層１４の規格化吸収率と第２領域の非晶質シリコン層１４の規格化吸収率との差が－ΔＡ’で定義される値以下になる条件を満足させるように非晶質シリコン層１４及びゲート絶縁層１３の膜厚を構成すると、第２領域の非晶質シリコン層１４の発熱温度が第１領域の非晶質シリコン層１４の発熱温度以上になる。つまり、この条件を満足させる非晶質シリコン層１４及びゲート絶縁層１３の膜厚が形成されると、例えばグリーンレーザーを用いて非晶質シリコン層がレーザーアニール（結晶化）される場合に、結晶化に対するゲート電極１２による熱吸収、伝播の影響を小さくすることができるので、薄膜トランジスタの第１領域における非晶質シリコン層１４の発熱による到達温度の分布を均一にできる。
　このようにして、（式９）が示すように、レーザー光の波長、ゲート電極の材質と膜厚に依存せずに、薄膜トランジスタ１００の第１領域おける非晶質シリコン層１４を充分かつ均一に結晶化を図り、結晶質シリコン層１５を生成することができる。
　以上のように、ゲート絶縁層１３と非晶質シリコン層１４の膜厚とを上述した条件を満たすように形成することで、さまざまな波長のレーザー光、ゲート電極の材質と膜厚であっても、結晶ムラのない結晶質シリコン層１５を生成することができる。つまり、例えば、ゲート電極１２のパターン形状等、特に薄膜トランジスタ１００の構造に変更を加えることなく、ゲート電極１２上に形成された結晶質シリコン層の結晶性のばらつきを低減することができ、安定した結晶化が可能となる。それにより、これを使用した薄膜トランジスタの特性のばらつきを抑え、ＬＣＤやＯＬＥＤなどの表示装置で高精細化が進んでも、その表示品位を向上させることができるという効果を奏する。
　なお、以上の記載では、線状に集光されたレーザー光を用いて非晶質シリコン層が結晶化される場合の例を示したが、本願ではこのほかにもスポット状（円形や楕円形その他も含む）のレーザー光を使ってもよい。その場合は、レーザー光を結晶化に適したスキャン方法で実施することが好ましい。
　以上のように、本実施の形態における薄膜トランジスタ１００の製造方法によれば、非晶質シリコン層１４およびゲート絶縁層１３の膜厚が上述した条件を満たすことにより、第１領域における非晶質シリコン層１４の発熱による到達温度の分布を均一にして、第１領域おける非晶質シリコン層１４を充分かつ均一に結晶化を図ることができる。
　以下、非晶質シリコン層１４およびゲート絶縁層１３の膜厚が満たすべき条件を、実施例に詳細に説明する。
　（実施例）
　まず、計算方法について説明する。
　図７Ａ及び図７Ｂは、振幅透過率及び振幅透過率の計算方法を説明するための図である。
　図７Ａ及び図７Ｂは、図２に示す薄膜トランジスタ１００の構造をモデル化した多層構造のモデル構造を示している。図７Ａに示すモデル構造では、複素屈折率Ｎ１からなる層４０１と、複素屈折率Ｎ２からなる４０２と、複素屈折率Ｎ３からなる層４０３と、複素屈折率Ｎ４からなる層４０４と、複素屈折率Ｎ５からなる基板層４０５とを備える。このモデル構造では、層４０４、層４０３、層４０２及び層４０１がこの順に基板層４０５上に積層されたものを示している。なお、図７Ｂに示すモデル構造は、図７Ａの層４０４がない場合のモデル構造を示している。また、図中に示す複素屈折率Ｎ０の領域は、モデル構造の外部であり、レーザー光がモデル構造に入射される側を示している。この領域は、例えば空気であり、その場合、屈折率１、消衰係数０である。
　基板層４０５は、例えば透明なガラスまたは石英からなる絶縁基板であり、例えば屈折率１．４７を有し、図５Ａに示す基板１０に対応する。層４０４は、例えば屈折率３．１０３、消衰係数３．７１７を有し、膜厚が５０ｎｍのＭｏＷで構成されており、図５Ａに示すゲート電極１２に対応する。層４０３は、例えば屈折率１．９４７、消衰係数０の窒化珪素（ＳｉＮｘ）から構成されており、層４０２は、例えば屈折率１．４７７、消衰係数０の酸化珪素（ＳｉＯｘ）で構成されており、これら２層による積層膜が層図５Ａに示すゲート絶縁層１３に対応している。層４０１は、例えば屈折率５．３５９、消衰係数１．３７０の非晶質シリコン層１４に対応する。
　なお、本モデル構造においては、アンダーコート層１１に対応する層を省略した。なぜなら、アンダーコート層１１は透明な層であり、レーザー光に対する吸収がない層であるとすれば、その膜厚は本計算結果に影響を与えないからである。よって、以下、アンダーコート層１１に対応する層を省略したモデル構造にて計算を進める。
　図７Ａ及び図７Ｂに示すように、外部から層４０１へ入射される光に対する振幅反射係数をｒ０１、層４０１から層４０２へ入射される光に対する振幅反射係数をｒ１２、層４０２から層４０３へ入射される光に対する振幅反射係数をｒ２３、層４０３から層４０４へ入射される光に対する振幅反射係数をｒ３４、また、層４０３から基板層４０５へ入射される光に対する振幅反射係数ｒ３５をとしている。また、外部から層４０１へ入射される光の振幅透過係数をｔ０１、層４０１から層４０２へ入射される光の振幅透過係数をｔ１２、層４０２から層４０３へ入射される光の振幅透過係数をｔ２３、層４０３から層４０４へ入射される光の振幅透過係数をｔ３４、また、層４０３から基板層４０５へ入射される光の振幅透過係数をｔ３５としている。
　さらに、ゲート電極１２に対応する層４０４が形成されている領域上方の（第１領域に相当）各層全体の振幅反射係数をそれぞれｒ０１２３４（Ｒ１）、ｒ１２３４（Ｒ２）、ｒ２３４（Ｒ３）としている。具体的には、層４０４及び層４０３を１層とみなしたときの振幅反射係数をｒ２３４（Ｒ３）としている。同様に、層４０４、層４０３及び層４０２を１層とみなしたときの振幅反射係数をｒ１２３４（Ｒ２）とし、層４０４、層４０３、層４０２及び層４０１を１層とみなしたときの振幅反射係数をｒ０１２３４（Ｒ１）としている。また、第１領域の各層全体の振幅透過係数をそれぞれｔ０１２３４（Ｔ１）、ｔ１２３４（Ｔ２）、ｔ２３４（Ｔ３）としている。具体的には、層４０４、層４０３を１層とみなしたときの振幅透過係数をｔ２３４（Ｔ３）としている。同様に、層４０４、層４０３及び層４０２を１層とみなしたときの振幅透過係数をｔ１２３４（Ｔ２）とし、層４０４及び層４０３、層４０２及び層４０１を１層とみなしたときの振幅透過係数をｔ０１２３４（Ｔ１）としている。
　次に、図７Ｂに示すように、ゲート電極に対応する層４０４が形成されていない領域上方の（第２領域の）各層全体の振幅反射係数をそれぞれｒ０１２３５（Ｒ１’）、ｒ１２３５（Ｒ２’）、ｒ２３５（Ｒ３’）としている。具体的には、基板層４０５及び層４０３を１層とみなしたときの振幅反射係数をｒ２３５（Ｒ３’）としている。同様に、基板層４０５、層４０３及び層４０２を１層とみなしたときの振幅反射係数をｒ１２３５（Ｒ２’）とし、基板層４０５、層４０３、層４０２及び層４０１を１層とみなしたときの振幅反射係数をｒ０１２３５（Ｒ１’）としている。また、第２領域の各層全体の振幅透過係数をそれぞれｔ０１２３５（Ｔ１’）、ｔ１２３５（Ｔ２’）、ｔ２３５（Ｔ３’）としている。具体的には、基板層４０５、層４０３を１層とみなしたときの振幅透過係数をｔ２３５（Ｔ３’）としている。同様に、基板層４０５、層４０３及び層４０２を１層とみなしたときの振幅透過係数をｔ１２３５（Ｔ２’）とし、基板層４０５及び層４０３、層４０２及び層４０１を１層とみなしたときの振幅透過係数をｔ０１２３５（Ｔ１’）としている。
　そして、第１領域の各層全体の振幅反射係数、振幅透過係数は、下記の（式１３）～（式１８）で表すことができる。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
Figure JPOXMLDOC01-appb-M000005
Figure JPOXMLDOC01-appb-M000006
　また、第２領域の各層全体の振幅反射係数、振幅透過係数は、下記の（式１９）～（式２４）で表すことができる。
Figure JPOXMLDOC01-appb-M000007
Figure JPOXMLDOC01-appb-M000008
Figure JPOXMLDOC01-appb-M000009
Figure JPOXMLDOC01-appb-M000010
Figure JPOXMLDOC01-appb-M000011
Figure JPOXMLDOC01-appb-M000012
　ここで、
Figure JPOXMLDOC01-appb-M000013
Figure JPOXMLDOC01-appb-M000014
Figure JPOXMLDOC01-appb-M000015
であり、ｄは各層の膜厚、θは各層での入射角・透過角、λはレーザー光の波長である。
　また、θは下式のスネルの法則より以下に示す通りに算出できる。
Figure JPOXMLDOC01-appb-M000016
　また、各層それぞれの振幅反射係数ｒ０１、ｒ１２、ｒ２３、ｒ３４、ｒ３５及び振幅透過係数ｔ０１、ｔ１２、ｔ１２、ｔ３４、ｔ３５は下記の（式２５）～（式３４）を用いて算出できる。
Figure JPOXMLDOC01-appb-M000017
Figure JPOXMLDOC01-appb-M000018
Figure JPOXMLDOC01-appb-M000019
Figure JPOXMLDOC01-appb-M000020
Figure JPOXMLDOC01-appb-M000021
Figure JPOXMLDOC01-appb-M000022
Figure JPOXMLDOC01-appb-M000023
Figure JPOXMLDOC01-appb-M000024
Figure JPOXMLDOC01-appb-M000025
Figure JPOXMLDOC01-appb-M000026
　なお、ここで光は単色レーザー光であり、その偏光はＰ偏光を仮定している。
　次に、以上の式を用いて、次のようにして第１領域における各層全体の振幅反射係数、振幅透過係数を算出する。すなわち、まず、ｒ２３４を、（式１５）に（式２７）及び（式２８）を代入することにより算出する。次いで、ｒ１２３４を、（式１４）に（式２６）及びｒ２３４を代入することにより算出する。次いで、ｒ０１２３４を、（式１３）に（式２５）及びｒ１２３４を代入することにより算出する。次いで、ｔ２３４を、（式１８）に（式２７）、（式２８）、（式３２）及び（式３３）を代入することにより算出する。次いで、ｔ１２３４を、（式１７）に（式２６）、（式３１）、ｒ２３４及びｔ２３４を代入することにより算出する。次いで、ｔ０１２３４を、（式１６）に（式２５）、（式３０）、ｒ１２３４及びｔ１２３４を代入することにより算出する。
　さらに、次のようにして第２領域における各層全体の振幅反射係数、振幅透過係数を算出する。すなわち、まず、ｒ２３５を、（式２１）に（式２７）及び（式２９）を代入することにより算出する。次いで、ｒ１２３５を、（式２０）に（式２６）及びｒ２３５を代入することにより算出する。次いで、ｒ０１２３５を、（式１９）に（式２５）及びｒ１２３５を代入することにより算出する。次いで、ｔ２３５を、（式２４）に（式２７）、（式２９）、（式３２）及び（式３４）を代入することにより算出する。次いで、ｔ１２３５を、（式２３）に（式２６）、（式３１）、ｒ２３５及びｔ１２３５を代入することにより算出する。次いで、ｔ０１２３５を、（式２２）に（式２５）、（式３０）、ｒ１２３５及びｔ１２３５を代入することにより算出する。
　次に、第１領域における各層での反射率Ｒ１、Ｒ２及びＲ３、透過率Ｔ１、Ｔ２及びＴ３を（式３５）～（式４０）により算出する。
Figure JPOXMLDOC01-appb-M000027
Figure JPOXMLDOC01-appb-M000028
Figure JPOXMLDOC01-appb-M000029
Figure JPOXMLDOC01-appb-M000030
Figure JPOXMLDOC01-appb-M000031
Figure JPOXMLDOC01-appb-M000032
　さらに、第２領域における各層での反射率Ｒ１’、Ｒ２’及びＲ３’、透過率Ｔ１’、Ｔ２’及びＴ３’を（式４１）～（式４６）により算出する。
Figure JPOXMLDOC01-appb-M000033
Figure JPOXMLDOC01-appb-M000034
Figure JPOXMLDOC01-appb-M000035
Figure JPOXMLDOC01-appb-M000036
Figure JPOXMLDOC01-appb-M000037
Figure JPOXMLDOC01-appb-M000038
　最後に、（式４７）によって、第１領域の非晶質シリコン層への光吸収率ＡＳｉ１を算出することができる。
Figure JPOXMLDOC01-appb-M000039
　また、（式４８）によって、第２領域の非晶質シリコン層への光吸収率ＡＳｉ２を算出することができる。
Figure JPOXMLDOC01-appb-M000040
　以上より、非晶質シリコン層の膜厚ｄＳｉを用いて、第１領域の非晶質シリコン層の規格化吸収率ＡＳｉ１’から第２領域の非晶質シリコン層の規格化吸収率ＡＳｉ２’を減算した値を算出することができる。
　次に、上述した計算方法を用いて、図７Ａ及び図７Ｂに示すモデル構造に対して垂直に、すなわちθ０＝０、またはｓｉｎθ０＝０が近似的に成り立つ範囲の入射角θ０において波長λ（４０５ｎｍ≦λ≦４８８ｎｍ）のレーザー光（主に青色レーザー光）を入射した場合に、第１領域及び第２領域の非晶質シリコン層へのレーザー光の規格化吸収率を算出し、その差を計算した。また、この場合、レーザー光の偏光がＳ偏光としても計算結果は同じである。
　図８は、レーザーアニール結晶化法により結晶質シリコン層を形成する場合にゲート絶縁層と非晶質シリコン層とに好適な膜厚範囲があることを示すための図である。具体的には、図８は、図７Ａ及び図７Ｂに示すモデル構造を用いて、非晶質シリコン層１４の膜厚と、酸化珪素層１３ａ及び窒化珪素層１３ｂで構成される積層膜の膜厚をそれぞれ変化させた場合の、第１領域及び第２領域の非晶質シリコン層１４の規格化吸収率差ＡＳｉ１’－ＡＳｉ２’の計算結果を示す等高線図である。横軸は、非晶質シリコン層１４の光学膜厚、すなわち、非晶質シリコン層１４の屈折率ｎＳｉに非晶質シリコン層１４の膜厚ｄＳｉを乗じた値を、レーザー光の波長λで商算した値、すなわち（ｎＳｉ×ｄＳｉ）／λを示している。縦軸は、酸化珪素層１３ａと窒化珪素層１３ｂで構成される積層膜を酸化珪素層１３ａの屈折率ｎＳｉＯで換算した光学膜厚、すなわち（ｎＳｉＯ×ｄＳｉＯ＋ｎＳｉＮ×ｄＳｉＮ）／ｎＳｉＯをレーザー光の波長λで商算した値（ｎＳｉＯ×ｄＳｉＯ＋ｎＳｉＮ×ｄＳｉＮ）／ｎＳｉＯ／λを示している。ここで酸化珪素層１３ａの膜厚ｄＳｉＯ、窒化珪素層１３ｂの屈折率ｎＳｉＮ、窒化珪素層の膜厚ｄＳｉＮとしている。
　また、本モデル構造における酸化珪素層１３ａ及び窒化珪素層１３ｂとで構成される積層膜においては、そのトータルのキャパシタンスが一定になるように酸化珪素層１３ａ及び窒化珪素層１３ｂそれぞれの膜厚を変化させている。具体的には、酸化珪素層１３ａ及び窒化珪素層１３ｂの比誘電率及びキャパシタンスをそれぞれεＳｉＯ、εＳｉＮ、真空の誘電率をε０とおくと、酸化珪素層と窒化珪素層で構成される積層の単位面積あたりのトータルキャパシタンスＣｔｏｔａｌ＝ε０／（ｄＳｉＯ／εＳｉＯ＋ｄＳｉＮ／εＳｉＮ）が一定になるように酸化珪素層１３ａと窒化珪素層１３ｂそれぞれの膜厚を変化させている。
　ところで、例えば、λ＝４０５ｎｍのときの非晶質シリコン層１４の屈折率を用いると、図８の横軸の値を非晶質シリコン層の膜厚に変換することができる。図９は、図８の横軸の値を非晶質シリコン層の膜厚に変換した値の例を示す図である。図９には、λ＝４０５ｎｍのとき、λ＝４４５ｎｍのとき、λ＝４５５ｎｍのとき、及びλ＝４８８ｎｍのときの、図８の横軸の値を非晶質シリコン層の膜厚に変換した値を示している。
　また、例えばλ＝４０５ｎｍのとき、酸化珪素層１３ａと窒化珪素層１３ｂのそれぞれの屈折率を用いることで、図８の縦軸の値からゲート絶縁層１３を構成している酸化珪素層１３ａと窒化珪素層１３ｂのそれぞれの膜厚を算出することができる。図１０Ａ～図１０Ｄは、図８の縦軸の値を、ゲート絶縁層１３を構成する酸化珪素層１３ａと窒化珪素層１３ｂの膜厚に変換した値の例を示す図である。図１０Ａには、λ＝４５５ｎｍのときの酸化珪素層１３ａと窒化珪素層１３ｂのそれぞれの膜厚を算出した値を示している。同様に、図１０Ｂ、図１０Ｃ及び図１０Ｄにはそれぞれ、λ＝４０５ｎｍ、λ＝４４５ｎｍ及びλ＝４８８のときの酸化珪素層１３ａと窒化珪素層１３ｂのそれぞれの膜厚を算出した値を示している。ここで、酸化珪素層１３ａと窒化珪素層１３ｂのそれぞれの比誘電率を４．１、７．９として算出している。なお、図中のＣは、酸化珪素層と窒化珪素層で構成される積層膜のトータルキャパシタンスＣｔｏｔａｌを示しており、ゲート絶縁層１３が酸化珪素層単層で構成されている場合の膜厚のキャパシタンスＣの値に固定されていることを示している。例えば、Ｃ＝１４０ｎｍなら、ゲート絶縁層１３が１４０ｎｍの酸化珪素層単層で構成されている場合のキャパシタンスの値であることを示している。同様に例えば、Ｃ＝１２０ｎｍまたはＣ＝１００ｎｍのとき、ゲート絶縁層１３が１２０ｎｍまたは１００ｎｍの酸化珪素層単層で構成されている場合のキャパシタンスの値であることを示している。
　図８において、－ΔＡ’で表される等高線の線上及び内側領域は、第１領域及び第２領域の非晶質シリコン層１４の規格化吸収率差ＡＳｉ１’－ＡＳｉ２’が－ΔＡ’以下になる領域であることを示している。換言すると、図８の点線で示される曲線は、規格化吸収率差が－０．０００３の等高線を示している。つまり、この曲線上、及びその内側領域の規格化吸収率差は－０．０００３以下である。また、この領域は、非晶質シリコン層１４及びゲート絶縁層１３の膜厚と、それらの光学定数と、ゲート電極１２及び基板１０の光学定数とから上述した式（計算方法）により算出される。そして、算出された第１領域及び第２領域の非晶質シリコン層１４の規格化吸収率差ＡＳｉ１’－ＡＳｉ２’が－ΔＡ’以下になる条件を満たすとき、薄膜トランジスタ１００の第１領域における非晶質シリコン層１４の発熱による到達温度の分布を均一できる。それにより、第１領域おける非晶質シリコン層１４は充分かつ均一に結晶化されて結晶質シリコン層１５になる。
　図１１は、図８において、ゲート絶縁層と非晶質シリコン層との好適な膜厚範囲を算出するために用いた図である。
　図１１において、非晶質シリコン層１４の光学膜厚をレーザー光の波長で商算したものをＸ、酸化珪素層１３ａと窒化珪素層１３ｂとの積層を酸化珪素層１３ａの屈折率で換算した光学膜厚をレーザー光の波長で商算したものをＹとおいている。なお、これらのＸとＹは上述したものと同じである。そして、これらＸとＹとを用いて、－ΔＡ’で表される等高線の線上及び内側領域を数式で近似する。すなわち、Ｌ１～Ｌ６で示される集合の積（
Figure JPOXMLDOC01-appb-M000041
 ）で表すことができる。なお、Ｌ１～Ｌ６は、以下のように表すことができるが、これらはそれぞれ上述した（式１）～（式６）に相当する。
　Ｌ１：Ｙ≧０．２６４＋１４．４４４×ΔＡ’
　Ｌ２：Ｘ≦０．７２９－６７．７７７×ΔＡ’
　Ｌ３：Ｙ≦－０．３８８Ｘ＋０．５８４－２１．１２４×ΔＡ’
　Ｌ４：Ｙ≦０．４２７－２８．５１９×ΔＡ’
　Ｌ５：Ｘ≧０．３４４＋３２．９６３×ΔＡ’
　Ｌ６：Ｙ≧－０．３８８Ｘ＋０．４５７＋２１．４１２×ΔＡ’
　なお、ΔＡ’は、上述したように、ΔＡ’＝（ＡＧ／ｄＧ）×（ρＳｉ×ｃＳｉ）／（ρＧ×ｃＧ）で表される。ここで、ρＳｉ、ｃＳｉはそれぞれ非晶質シリコン層１４の密度、及び比熱であり、ｄＧ、ρＧ、ｃＧはそれぞれゲート電極の膜厚、密度、及び比熱である。
　次に、波長４５５ｎｍの青色レーザー光を、図７Ａ及び図７Ｂのモデル構造上方から垂直に照射した場合を考える。ここで非晶質シリコン層１４の密度を２３４０（ｋｇ／ｍ３）、比熱を１２５２（Ｊ／（ｋｇ・Ｋ））とする。また、ゲート電極１２を膜厚５０ｎｍのＭｏＷとし、その密度を１１７２０（ｋｇ／ｍ３）、比熱を２２６．４（Ｊ／（ｋｇ・Ｋ））とする。このとき、第１領域の非晶質シリコン層１４のレーザー光の波長に対する吸収率と第２領域の非晶質シリコン層のレーザー光の波長に対する吸収率とが等しくなる、すなわち、ＡＳｉ１＝ＡＳｉ２が成立するとする。そして、ＡＳｉ１＝ＡＳｉ２が成立するときの非晶質シリコン層及びゲート絶縁層を構成する酸化珪素層及び窒化珪素層の膜厚と、上述の光学計算式（式１３）～（式４８）と用いてゲート電極の吸収率の最大値ＡＧを計算する。その結果、ＡＧは０．０１４と計算され、そこからΔＡ’が０．０００３と算出される。なお、ＡＧは、ＡＧ＝Ｔ１×Ｔ２×Ｔ３×（１－ＲＧ）の関係式から計算される。ここでＲＧは窒化珪素を媒質とした場合のゲート電極１２の反射率であり、ＲＧ＝｛（ｎＳｉＮ－ｎＧ）２＋ｋＧ ２｝／｛（ｎＳｉＮ＋ｎＧ）２＋ｋＧ ２｝と計算される。また、窒化珪素の屈折率ｎＳｉＮ、ゲート電極の屈折率ｎＧ、ゲート電極の消衰係数ｋＧとしている。以上のように、ΔＡ’が０．０００３と算出される。この値を用いて、上記のＬ１～Ｌ６で示される集合の積（
Figure JPOXMLDOC01-appb-M000042
 ）で表す範囲が決定される。
　次に、λ＝４５５ｎｍの青色レーザー光を、図７Ａ及び図７Ｂで示されるモデルに対して垂直に照射しスキャンしたときの、非晶質シリコン層１４表面の最高到達温度の位置依存性のシミュレーションを実施した。図１２に、シミュレーションに用いたモデルを示す。本モデルは、図１２に示すように、基板５１０と、ゲート電極５１２と、窒化珪素層５１３ｂと、酸化珪素層５１３ａと、非晶質シリコン層５１４とで構成されている。本モデルにおいて、ゲート電極５１２のレーザースキャン方向の長さは３０μｍとし、非晶質シリコン層５１４およびゲート電極５１２の物性値として、上述した値を用いた。
　図１３は、図８において、本シミュレーションで実施した膜厚条件箇所を示す図である。すなわち、図１３に示す星（☆）が付された１～１２（星１～星１２）の点の箇所は、本シミュレーションで実施した膜厚条件を示している。また、星１、星７、星８、星１２における規格化吸収率差ＡＳｉ１’－ＡＳｉ２’は－ΔＡ’（＝－０．０００３）より大きく、星２、星３、星４、星６、星９、星１０、星１１における規格化吸収率差ＡＳｉ１’－ＡＳｉ２’は－ΔＡ’より小さい。つまり、星２、星３、星４、星５、星６、星９，星１０、星１１は、図１３の点線上及びその内側領域に存在している。
　ここで、例えば、星１の箇所は、非晶質シリコン層１４の膜厚が３０ｎｍ、酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚が１００ｎｍ／３６．１ｎｍである。なお、この値は、λ＝４５５ｎｍ、かつ、酸化珪素膜と窒化珪素膜の積層膜のキャパシタンスが、酸化珪素膜単膜の膜厚が１２０ｎｍのときのキャパシタンスに相当するときの値の一例である。同様に、星２～星７の点の箇所は、非晶質シリコン層厚がそれぞれ３５ｎｍ、４０ｎｍ、４５ｎｍ、５０ｎｍ、５５ｎｍ、６０ｎｍであり、酸化珪素層厚／窒化珪素層厚は１００ｎｍ／３６．１で共通である。また、星８～星１２の点の箇所は、酸化珪素層厚／窒化珪素層厚はそれぞれ、１１５．０ｎｍ／９．０ｎｍ、１１０．０ｎｍ／１８．０ｎｍ、９０．０ｎｍ／５４．１ｎｍ、８０．０ｎｍ／７２．２ｎｍ、７０．０ｎｍ／９０．２ｎｍであり、非晶質シリコン層の膜厚は４０ｎｍで共通である。
　図１４及び図１５は、第１領域及び第２領域の非晶質シリコン層表面の最高到達温度の位置依存性のシミュレーション結果を示す図である。横軸は、位置座標を示しており、縦軸は、非晶質シリコン層１４表面の最高到達温度を示している。図１４は、図１３に示す星１～星７の箇所における膜厚条件のシミュレーション結果を示している。具体的には、図１４は、図１３に示す星１～星７の箇所において、ゲート絶縁層１３の膜厚を一定に保ち、非晶質シリコン層１４膜厚を変化させたときのシミュレーション結果を示している。図１５は、図１３に示す星８、星９、星３、星１０、星１１、星１２の箇所における膜厚条件のシミュレーション結果を示している。具体的には、図１５は、図１３に示す星８、星９、星３、星１０、星１１、星１２の箇所において、非晶質シリコン層１４の膜厚を一定に保ち、ゲート絶縁層１３を構成している酸化珪素層１３ａ及び窒化珪素層１３ｂの膜厚をそれぞれ変化させたときのシミュレーション結果を示している。
　図１４に示すように、星１及び星７の箇所における膜厚条件においては、非晶質シリコン層１４表面の最高到達温度を示す曲線がゲート電極１２上の第１領域で平坦でないのに対して、星２～星６の箇所における膜厚条件においては、非晶質シリコン層１４表面の最高到達温度を示す曲線がゲート電極１２上の第１領域で平坦であることがわかる。さらに、図１５に示すように、星８、星１２の箇所における膜厚条件においては、非晶質シリコン層１４表面の最高到達温度を示す曲線がゲート電極１２上の第１領域で平坦でないのに対して、星９、星３、星１０、及び、星１１の箇所における膜厚条件においては、非晶質シリコン層１４表面の最高到達温度を示す曲線がゲート電極１２上の第１領域で平坦であることがわかる。
　以上のシミュレーション結果によれば、－ΔＡ’で表される等高線の線上及びその内側の領域の第１領域及び第２領域の非晶質シリコン層１４の規格化吸収率差ＡＳｉ１’－ＡＳｉ２’を非晶質シリコン層１４の膜厚及びゲート絶縁層１３の膜厚が満たすとき、薄膜トランジスタ１００の第１領域における非晶質シリコン層１４の発熱による到達温度の分布を均一できることがわかる。それにより、薄膜トランジスタ１００の第１領域おける非晶質シリコン層１４を充分かつ均一に結晶化した結晶質シリコン層１５を生成することが可能となる。
　なお、図１１では、－ΔＡ’で表される等高線の線上及びその内側の領域（点線で囲まれる領域）においては、さらに好ましい領域として領域Ｆが示されている。
　図１１に示す範囲の領域Ｆは、点線で囲まれた領域においてさらに好ましい領域である。なぜなら、この領域Ｆでは、この領域Ｆで定められる条件式を満たす範囲で薄膜トランジスタ１００を構成する窒化珪素層１３ｂ、酸化珪素層１３ａおよび非晶質シリコン層１４の膜厚を形成すると、それらの膜厚がそれぞれ目標膜厚から１０％程度変化しても、結晶率のバラツキが抑制された結晶質シリコン層１５を生成できるという効果を奏する。つまり、この領域Ｆで定められる条件式を満たす範囲だとプロセスマージンがあるため好ましい。
　次に、この領域Ｆで定められる条件式を満たす範囲にプロセスマージンがあることを検証した結果について説明する。
　トータルキャパシタンスを一定かつ酸化珪素層及び窒化珪素層の膜厚を固定した上で、非晶質シリコン層の膜厚を変化したときの、第１領域及び第２領域におけるシリコンの吸収率を算出した結果を、図１６Ａ～図１６Ｄに示している。
　図１６Ａは、非晶質シリコン層を３５ｎｍとした場合に第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図である。つまり、図１６Ａでは、Ｃ＝１２０ｎｍかつ酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝１００ｎｍ／３６．１ｎｍで固定し、非晶質シリコン層１４の膜厚を３５ｎｍで形成する場合のプロセスマージンを検証するための図である。図１６Ａでは、非晶質シリコン層１４の膜厚／酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝３５ｎｍ／１００ｎｍ／３６．１ｎｍをセンター膜厚と称し、酸化珪素層１３ａ、窒化珪素層１３ｂ及び非晶質シリコン層１４の膜厚をセンター膜厚からそれぞれ±１０％変化させた場合（３×３×３＝２７の膜厚水準をサンプルとした）第１領域及び第２領域におけるシリコンの吸収率を算出している。なお、図では、非晶質シリコン層１４の膜厚／酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚をａ－Ｓｉ／ＳｉＯ／ＳｉＮで示している。
　同様に、図１６Ｂは、非晶質シリコン層を３７．５ｎｍとした場合に第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図であり、図１６Ｃは、非晶質シリコン層を４７．５ｎｍとした場合に第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図である。また、図１６Ｄは、非晶質シリコン層を５０ｎｍとした場合に第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図である。
　つまり、図１６Ｂは、Ｃ＝１２０ｎｍかつ酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝１００ｎｍ／３６．１ｎｍで固定し、非晶質シリコン層１４の膜厚を３７．５ｎｍで形成する場合のプロセスマージンを検証するための図である。図１６Ｂでは、非晶質シリコン層１４の膜厚／酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝３７．５ｎｍ／１００ｎｍ／３６．１ｎｍをセンター膜厚と称し、酸化珪素層１３ａ、窒化珪素層１３ｂ及び非晶質シリコン層１４の膜厚をそれぞれ±１０％変化させた場合、第１領域及び第２領域におけるシリコンの吸収率を算出している。
　同様に、図１６Ｃでは、非晶質シリコン層１４の膜厚／酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝４７．５ｎｍ／１００ｎｍ／３６．１ｎｍをセンター膜厚と称し、図１６Ｄでは、非晶質シリコン層１４の膜厚／酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝５０ｎｍ／１００ｎｍ／３６．１ｎｍをセンター膜厚と称している。
　また、非晶質シリコン層１４の膜厚を４２．５ｎｍに固定した上で、酸化珪素膜で構成されるゲート絶縁層１３の膜厚を変化したときの、第１領域及び第２領域におけるシリコンの吸収率を算出した結果を、図１７Ａ～図１７Ｅに示している。
　図１７Ａは、ゲート絶縁層１３のトータルキャパシタンスを一定（Ｃ＝１２０ｎｍ）とした場合に第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図である。つまり、図１７Ａでは、非晶質シリコン層１４を４２．５ｎｍで固定し、ゲート絶縁層１３を、Ｃ＝１２０ｎｍかつ酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝１１０ｎｍ／１８．０ｎｍで形成する場合のプロセスマージンを検証するための図である。図１７Ａでは、非晶質シリコン層１４の膜厚／酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝４２．５ｎｍ／１００ｎｍ／３６．１ｎｍをセンター膜厚と称し、酸化珪素層１３ａ、窒化珪素層１３ｂ及び非晶質シリコン層１４の膜厚をセンター膜厚からそれぞれ±１０％変化させた場合に、第１領域及び第２領域におけるシリコンの吸収率を算出している。
　同様に、図１７Ｂは、ゲート絶縁層１３を、Ｃ＝１２０ｎｍかつ酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝１０５ｎｍ／２７．１ｎｍで形成する場合の第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図であり、図１７Ｃは、ゲート絶縁層１３を、Ｃ＝１２０ｎｍかつ酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝１００ｎｍ／３６．１ｎｍで形成する場合の第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図である。また、図１７Ｄは、ゲート絶縁層１３を、Ｃ＝１２０ｎｍかつ酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝９５ｎｍ／４５．１ｎｍで形成する場合の第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図であり、図１７Ｃは、ゲート絶縁層１３を、Ｃ＝１２０ｎｍかつ酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝９０ｎｍ／５４．１ｎｍで形成する場合の第１領域及び第２領域におけるシリコンの吸収率の算出結果を示す図である。
　図１７Ｂでは、非晶質シリコン層１４の膜厚／酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝４２．５ｎｍ／１０５ｎｍ／２７．１ｎｍをセンター膜厚と称し、図１７Ｃでは、非晶質シリコン層１４の膜厚／酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝４２．５ｎｍ／１００ｎｍ／３６．１ｎｍをセンター膜厚と称している。また、図１７Ｄでは、非晶質シリコン層１４の膜厚／酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝４２．５ｎｍ／９５ｎｍ／４５．１ｎｍをセンター膜厚と称し、図１７Ｅでは、非晶質シリコン層１４の膜厚／酸化珪素層１３ａの膜厚／窒化珪素層１３ｂの膜厚＝４２．５ｎｍ／９０ｎｍ／５４．１ｎｍをセンター膜厚と称している。
　そして、上記の図１６Ａ～図１７Ｅにおいてシリコンの吸収率が第１領域（ゲート上）＜第２領域（ゲート外）なる膜厚水準が多いか否かを検証することで、プロセスマージンがあるかを検証することができる。
　図１６Ａ、図１６Ｄ、図１７Ａ及び図１７Ｅに示すように、点線の円で囲った領域の膜厚水準（３つの膜厚水準）でシリコンの吸収率が第１領域（ゲート上）＞第２領域（ゲート外）となる膜厚水準が算出された。それに対して、図１７Ｃ及び図１７Ｄでは、すべての膜厚水準でシリコンの吸収率が第１領域（ゲート上＜第２領域（ゲート外）となった。また、図１６Ｂ、図１６Ｃ及び図１７Ｂでは、ほぼすべての膜厚水準でシリコンの吸収率が第１領域（ゲート上＜第２領域（ゲート外）となった。センター膜厚から遠い（変化の大きい）ただ１つの膜厚水準（点線の円で囲った領域の膜厚水準）でシリコンの吸収率が第１領域（ゲート上）＞第２領域（ゲート外）となった。
　以上の結果から、非晶質シリコン層１４の膜厚／酸化珪素層１３ａの膜厚が１０５ｎｍ／２７．１ｎｍ～９５ｎｍ／４５．１ｎｍ、非晶質シリコン層１４の膜厚が３７．５ｎｍ～４７．５を包含する領域すなわち領域Ｆで定められる条件式を満たす範囲だとプロセスマージンがあることがわかる。つまり、好ましい領域Ｆの範囲では、酸化珪素層１３ａ、窒化珪素層１３ｂおよび非晶質シリコン層１４の膜厚がそれぞれ目標膜厚から１０％程度変化しても、結晶率のバラツキが抑制された結晶質シリコン層１５を生成できることがわかる。
　総括すると、通常、レーザー結晶化プロセスにおいて、非晶質シリコン層の下部にゲート絶縁層を介してゲート電極が存在する場合、ゲート電極の熱吸収、熱伝播の影響により、ゲート電極上方の非晶質シリコン層の発熱が不十分かつ不均一になり、形成された結晶質シリコン層の結晶度にバラツキを生じさせる。しかし、上述した膜厚範囲で非晶質シリコン層とその下地膜である絶縁層を成膜すると、図１８Ａに示すようにレーザー結晶化プロセスにおいて、ゲート電極の熱吸収、熱伝播の影響を抑えて、結晶化を行える。そのため、非晶質シリコン層とその下地膜であるゲート絶縁層とを備える薄膜トランジスタ（ＴＦＴ）では、均質な薄膜トランジスタの特性を実現できることとなる。なお、図１８Ｂは、比較として、従来の構造に対して可視光領域の固体レーザーを用いてレーザーアニール結晶化法を行った場合の結晶質シリコン層の結晶性を示す図である。つまり、図１８Ａは、本発明の実施の形態の構造に対して可視光領域の固体レーザーを用いてレーザーアニール結晶化法を行った場合の結晶質シリコン層の結晶性を示す図である。図１８Ａ及び図１８Ｂでは、単位時間当たりのレーザー光のエネルギー密度８０ＫＷ／ｃｍ２で、レーザースキャンのスピードを４００ｍｍ／ｓとした場合の例を示している。また、従来の構造では、５０ｎｍ～７０ｎｍの結晶粒径で結晶化されている領域と、１００ｎｍ～２００ｎｍの結晶粒径で結晶化されている領域と、２００ｎｍ～５００ｎｍの結晶粒径で結晶化されている領域とがある。それに対して、本発明の実施の形態の構造では、１００ｎｍ～２００ｎｍの結晶粒径で均一に結晶化されているのがわかる。
　図１８は、本発明の実施の形態における効果を説明するための図である。つまり、図１８は、ゲート電極１２を熱的に飽和させる手段として、ゲート電極１２以外の領域に着目し、ゲート電極１２上方に無い（第２領域の）非晶質シリコン層の発熱を利用していることを示している。具体的には、非晶質シリコン層１４とゲート絶縁層１３の膜厚を適切な範囲におくことで、ゲート電極１２の有無による光の干渉効果の差を利用し、１）ゲート電極上方のシリコン薄膜の光吸収率より、ゲート電極上方にないシリコン薄膜の光吸収率が大きくなるように、すなわち、レーザーアニールを施した際、ゲート電極１２上方（第１領域）の非晶質シリコン層１４の発熱より、ゲート電極１２上方にない（第２領域の）非晶質シリコン層１４の発熱が大きくなるように設定でき、かつ、２）ゲート電極１２上方（第１領域）のシリコン薄膜の発熱温度がシリコンの融点以上になるように設定できる。
　そして、１）と設定できることにより、第２領域の非晶質シリコン層１４から発生した熱をゲート電極１２に吸収、伝播させることができる。これにより、レーザー光がゲート電極１２上（第１領域）の非晶質シリコン層１４をアニールする前に、予めゲート電極１２を熱的に飽和することができるので、ゲート電極１２上の（第１領域の）非晶質シリコン層１４の結晶化において、ゲート電極１２の熱吸収・伝播の影響を低減することができる。さらに、２）と設定できることにより、ゲート電極１２上方にない（第２領域の）シリコン薄膜の光吸収率が、ゲート電極上方のシリコン薄膜の光吸収率より過渡に大きい場合、すなわち、ゲート電極１２上方にない（第２領域の）非晶質シリコン層１４の発熱が、ゲート電極１２上方の（第１領域の）非晶質シリコン層１４の発熱より極端に大きくなった場合においても、ゲート電極１４上方の（第１領域の）非晶質シリコン層１４とゲート電極１２上方にない（第２領域の）非晶質シリコン層１４との双方の領域における非晶質シリコン層１４が溶融することにより溶融シリコン層となり、その熱伝導率が、一般的にゲート電極１２として用いられる金属の熱伝導率と同程度の値まで増加する。
　従って、ゲート電極１２上方にない（第２領域の）溶融シリコン層より発生した熱は、主にゲート電極１２上方の（第１領域の）溶融したシリコン層へ伝播するようになるので、ゲート絶縁層１３を介してゲート電極１２に過度に吸収されることは無い。それゆえに、ゲート電極１２の温度分布が悪化することなく、その上方の（第１領域の）非晶質シリコン層１４の発熱温度分布に影響を与えない。
　よって、上記の１）と２）の複合効果より、ゲート電極１２上方の（第１領域の）非晶質シリコン層１４の発熱温度分布を均一に維持できるので、その際に得られる結晶質シリコン層１５内に生成される結晶組織の均一性を保つことができるという効果を奏する。
　以上、本発明によれば、可視光領域の波長のレーザーを用いて、結晶性の安定した結晶シリコン膜を形成することができる薄膜トランジスタ装置の製造方法、薄膜トランジスタ、それを用いた表示装置を実現することができる。具体的には、前記シリコン薄膜及び、ゲート絶縁層を、それぞれの膜厚が所定の条件を満足するように形成することにより、例えば、ゲート電極のパターン形状等、特に薄膜トランジスタの構造に変更を加えることなく、可視光領域の波長のレーザーを用いて、結晶性の安定した結晶シリコン層を形成することができる薄膜トランジスタ装置の製造方法、薄膜トランジスタ、それを用いた表示装置を実現することができる。
　さらに、図１９に示す表示装置に、本発明の薄膜トランジスタを用いた場合には、均質なＴＦＴ特性を備える高画質な表示装置を実現することができる。また、表示品位の向上による歩留り向上、コストダウンも可能となる。
　なお、本発明によれば、例えば、ゲート電極のパターン形状等、特に薄膜トランジスタの構造に変更を加えることなく、膜厚条件を上記の範囲にとるだけ効果を実現することが可能になるので、例えば、より高精細な表示装置を作製する場合においても、その設計の柔軟性を保つことが出来る点が従来の技術より優れているといえる。
　以上、本発明の薄膜トランジスタ装置の製造方法、薄膜トランジスタ、それを用いた表示装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
　本発明は、薄膜トランジスタ装置の製造方法、薄膜トランジスタ、それを用いた液晶パネルまたは、有機ＥＬパネル等のＥＬパネルを含む表示装置に利用でき、特に、レーザー結晶化プロセスにおいて、非晶質シリコン膜の下部にゲート絶縁膜を介してゲート電極が存在する場合において、ゲート電極の熱吸収、熱伝播の影響を抑えて、安定した結晶化を行えるため、均質なＴＦＴ特性を備える高画質な液晶パネルまたは、有機ＥＬパネル等のＥＬパネルを含む表示装置の製造などに利用できる。
　　１　スイッチングトランジスタ
　　２　駆動トランジスタ
　　３　データ線
　　４　走査線
　　５　電流供給線
　　６　キャパシタンス
　　７　有機ＥＬ素子
　　１０、５１０　基板
　　１１　アンダーコート層
　　１２、５１２　ゲート電極
　　１３　ゲート絶縁層
　　１３ａ、５１３ａ　酸化珪素層
　　１３ｂ、５１３ｂ　窒化珪素層
　　１４、１６、５１４　非晶質シリコン層
　　１５　結晶質シリコン層
　　１７　ｎ＋シリコン層
　　１８　ソース・ドレイン電極
　　１００　薄膜トランジスタ
　　４０１、４０２、４０３、４０４　層
　　４０５　基板層

Claims (20)

  1. 　基板を準備する第１工程と、
    　前記基板上に複数のゲート電極を形成する第２工程と、
    　前記複数のゲート電極上に窒化珪素層を形成する第３工程と、
    　前記窒化珪素層上に酸化珪素層を積層する第４工程と、
    　前記酸化珪素層上に非晶質性シリコン層を形成する第５工程と、
    　波長が４０５ｎｍ以上４８８ｎｍ以下である所定のレーザーを前記基板に対して一定の方向に相対移動させて、前記所定のレーザーから照射されるレーザー光を用いて前記非晶質性シリコン層を結晶化させて結晶性シリコン層を生成する第６工程と、
    　前記複数のゲート電極の各々に対応する前記結晶性シリコン層上の領域にソース電極及びドレイン電極を形成する第７工程と、を含み、
    　前記非晶質性シリコン層の膜厚に前記非晶質性シリコン層の屈折率を積算した値である前記非晶質性シリコン層の光学膜厚を、前記レーザー光の波長で除算した値をＸとし、
    　前記酸化珪素層の膜厚に前記酸化珪素層の屈折率を積算した値である前記酸化珪素層の光学膜厚と、前記窒化珪素層の膜厚に前記窒化珪素層の屈折率を積算した値である前記窒化珪素層の光学膜厚とを和算し、さらに、この和算により得られた値を前記酸化珪素層の屈折率で除算した値を、前記酸化珪素層換算光学膜厚とした場合において、前記酸化珪素層換算光学膜厚を前記レーザー光の波長で除算した値をＹとし、
    　さらに、前記非晶質性シリコン層の密度をρＳｉ、比熱をｃＳｉとし、前記ゲート電極の膜厚をｄＧ、密度をρＧ、比熱をｃＧとし、
    　前記ゲート電極の上方のシリコン層と前記ゲート電極の上方にないシリコン層の、前記レーザー光に対するそれぞれの光吸収率が等しいときの前記ゲート電極の吸収率の最大値をＡＧとし、
    　（ＡＧ／ｄＧ）×（ρＳｉ×ｃＳｉ）／（ρＧ×ｃＧ）の式にて算出される値をΔＡ’とおいたとき、
    　前記酸化珪素層の膜厚、前記窒化珪素層の膜厚、及び前記非晶質性シリコン層の膜厚は、下記の式１）から式６）により区画される範囲に属する前記Ｘ、及び前記Ｙを満たす
    　薄膜トランジスタ装置の製造方法。
    　式１）Ｙ≧０．２６４＋１４．４４４×ΔＡ’
    　式２）Ｘ≦０．７２９－６７．７７７×ΔＡ’
    　式３）Ｙ≦－０．３８８Ｘ＋０．５８４－２１．１２４×ΔＡ’
    　式４）Ｙ≦０．４２７－２８．５１９×ΔＡ’
    　式５）Ｘ≧０．３４４＋３２．９６３×ΔＡ’
    　式６）Ｙ≧－０．３８８Ｘ＋０．４５７＋２１．４１２×ΔＡ’
  2. 　前記第６工程において、前記所定のレーザーは、連続発振または擬似連続発振モードの発振モードで前記レーザー光を照射する
    　請求項１に記載の薄膜トランジスタ装置の製造方法。
  3. 　前記所定のレーザーは、固体レーザー装置で構成される
    　請求項１または２に記載の薄膜トランジスタ装置の製造方法。
  4. 　前記所定のレーザーは、半導体レーザー素子を用いたレーザー装置で構成される
    　請求項１または２に記載の薄膜トランジスタ装置の製造方法。
  5. 　前記第６工程において、前記レーザー光の前記非晶質性シリコン層上における照射エネルギー密度の変動は、５％程度未満である
    　請求項１～４のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
  6. 　前記第３工程、及び、前記第４工程において、前記窒化珪素層及び前記酸化珪素層は、それらが構成する直列キャパシタの有する静電容量と、酸化珪素単層の膜厚が１００ｎｍ～１４０ｎｍのときに有する静電容量と等しくなるような膜厚で形成される
    　請求項１～５のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
  7. 　前記酸化珪素層の膜厚、前記窒化珪素層の膜厚、及び前記非晶質性シリコン層の膜厚は、下記の式７）および式８）により区画される範囲に属する前記Ｘ、及び前記Ｙを満たす
    　請求項１～６のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
    　式７）０．４４２≦Ｘ≦０．５５９
    　式８）０．３１０≦Ｙ≦０．３４１
  8. 　前記所定のレーザーの波長は、４４５ｎｍ～４５５ｎｍである
    　請求項６または７に記載の薄膜トランジスタ装置の製造方法。
  9. 　前記非晶質性シリコン層の膜厚は、４０ｎｍ以上４５ｎｍ以下である
    　請求項６～８のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
  10. 　前記第２工程は、前記基板上に酸化珪素からなるアンダーコート層を形成する工程と、前記アンダーコート層上に複数のゲート電極を形成する工程とを含む
    　請求項１～９のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
  11. 　基板と、
    　前記基板上に形成された複数のゲート電極と、
    　前記複数のゲート電極上に形成された窒化珪素層と、
    　前記窒化珪素層上に積層された酸化珪素層と、
    　前記酸化珪素層上に形成された結晶性シリコン層と、
    　前記複数のゲート電極の各々に対応する前記結晶性シリコン層上の領域に形成されたソース電極及びドレイン電極とを備え、
    　前記結晶性シリコン層は、
    　前記酸化珪素層上に非晶質性シリコン層を形成後、波長が４０５ｎｍ以上４８８ｎｍ以下である所定のレーザーを前記基板に対して一定の方向に相対移動させて、前記所定のレーザーから照射されるレーザー光を用いて前記非晶質性シリコン層を結晶化させて生成され、
    　前記非晶質性シリコン層の膜厚に前記非晶質性シリコン層の屈折率を積算した値である前記非晶質性シリコン層の光学膜厚を、前記レーザー光の波長で除算した値をＸとし、前記酸化珪素層の膜厚に前記酸化珪素層の屈折率を積算した値である前記酸化珪素層の光学膜厚と、前記窒化珪素層の膜厚に前記窒化珪素層の屈折率を積算した値である前記窒化珪素層の光学膜厚とを和算し、さらに、この和算により得られた値を前記酸化珪素層の屈折率で除算した値を、前記酸化珪素層換算光学膜厚とした場合、前記酸化珪素層換算光学膜厚を前記レーザー光の波長で除算した値をＹとし、さらに、前記非晶質性シリコン層の密度をρＳｉ、比熱をｃＳｉとし、前記ゲート電極の膜厚をｄＧ、密度をρＧ、比熱をｃＧとし、前記ゲート電極の上方のシリコン層と前記ゲート電極の上方にないシリコン層の、前記レーザー光に対するそれぞれの光吸収率が等しいときの前記ゲート電極の吸収率の最大値をＡＧ、とし、（ＡＧ／ｄＧ）×（ρＳｉ×ｃＳｉ）／（ρＧ×ｃＧ）の式にて算出される値をΔＡ’とおいたとき、
    　前記酸化珪素層の膜厚、前記窒化珪素層の膜厚、及び前記非晶質性シリコン層の膜厚は、下記の式１）から式６）により区画される範囲に属する前記Ｘ、及び前記Ｙを満たす
    　薄膜トランジスタ装置。
    　式１）Ｙ≧０．２６４＋１４．４４４×ΔＡ’
    　式２）Ｘ≦０．７２９－６７．７７７×ΔＡ’
    　式３）Ｙ≦－０．３８８Ｘ＋０．５８４－２１．１２４×ΔＡ’
    　式４）Ｙ≦０．４２７－２８．５１９×ΔＡ’
    　式５）Ｘ≧０．３４４＋３２．９６３×ΔＡ’
    　式６）Ｙ≧－０．３８８Ｘ＋０．４５７＋２１．４１２×ΔＡ’
  12. 　液晶パネルまたはＥＬパネルを含む表示装置であって、
    　前記表示装置は、請求項１１に記載の薄膜トランジスタ装置を備え、
    　前記薄膜トランジスタ装置は、前記液晶パネルまたはＥＬパネルを駆動させる
    　表示装置。
  13. 　前記ＥＬパネルは、有機ＥＬパネルである
    　請求項１２に記載の表示装置。
  14. 　基板を準備する第１工程と、
    　前記基板上に複数のゲート電極を形成する第２工程と、
    　前記複数のゲート電極上に窒化珪素層を形成する第３工程と、
    　前記窒化珪素層上に酸化珪素層を積層する第４工程と、
    　前記酸化珪素層上に非晶質性シリコン層を形成する第５工程と、
    　波長が４０５ｎｍ以上４８８ｎｍ以下である所定のレーザーを前記基板に対して一定の方向に相対移動させて、前記所定のレーザーから照射されるレーザー光を用いて前記非晶質性シリコン層を結晶化させて結晶性シリコン層を生成する第６工程と、
    　前記複数のゲート電極の各々に対応する前記結晶性シリコン層上の領域にソース電極及びドレイン電極を形成する第７工程と、を含み、
    　前記第２工程、前記第３工程、前記第４工程及び前記第５工程では、
    　前記第６工程において、前記レーザー光を用いて前記非晶質性シリコン層を照射した際の、前記ゲート電極外の前記所定のレーザーの相対移動方向の上流領域での前記非晶質性シリコン層の最高到達温度が、前記レーザー光を用いて前記非晶質性シリコン層を照射した際の前記ゲート電極上の領域での前記非晶質性シリコン層の最高到達温度より高くなるように、且つ、前記ゲート電極上の領域内では、前記所定のレーザー光を用いて前記非晶質性シリコン層を照射した際の前記非晶質性シリコン層の最高到達温度がほぼ一定になるように、構成される
    　薄膜トランジスタ装置の製造方法。
  15. 　前記第２工程、前記第３工程、前記第４工程及び前記第５工程では、
    　前記第６工程において、前記レーザー光を用いて前記非晶質性シリコン層を照射した際の、前記ゲート電極外の前記所定のレーザーの相対移動方向の上流領域での前記非晶質性シリコン層の最高到達温度が、前記レーザー光を用いて前記非晶質性シリコン層を照射した際の前記ゲート電極上の領域での前記非晶質性シリコン層の最高到達温度より高くなるように、且つ、前記ゲート電極上の領域内では、前記所定のレーザー光を用いて前記非晶質性シリコン層を照射した際の前記非晶質性シリコン層の最高到達温度がほぼ一定になるように、
    　前記ゲート電極の膜厚、前記窒化珪素層の膜厚、前記酸化珪素層の膜厚、及び、前記非晶質性シリコン層の膜厚が構成される
    　請求項１４に記載の薄膜トランジスタ装置の製造方法。
  16. 　基板を準備する第１工程と、
    　前記基板上にゲート電極を形成する第２工程と、
    　前記ゲート電極上に窒化珪素層を形成する第３工程と、
    　前記窒化珪素層上に酸化珪素層を形成する第４工程と、
    　前記酸化珪素層上に半導体材料を含む層を形成する第５工程と、
    　前記半導体材料層に対して波長が４０５ｎｍ以上４８８ｎｍ以下である所定のレーザー光を照射し、前記半導体材料を結晶化させて半導体層を生成する第６工程と、
    　前記ゲート電極に対応する領域である第１領域とは異なる、前記ゲート電極に対応しない領域である第２領域における前記半導体層上に、ソース電極及びドレイン電極を形成する第７工程と、を含み、
    　前記第２工程、前記第３工程、前記第４工程及び前記第５工程において、前記半導体材料層の前記第２領域での単位体積あたりの発熱量が、前記半導体材料層の前記第１領域での単位体積あたりの発熱量よりも大きくなるように前記結晶性シリコン層を形成することにより、前記第６工程において、前記所定のレーザー光が照射されることによって発熱した前記第１領域の前記半導体材料層から、前記ゲート電極に対して熱伝導して、前記ゲート電極に吸収されている熱分を、第２領域の前記半導体材料層に対して熱拡散することを抑えて蓄熱させた状態にさせ、かつ、発熱している前記第１領域の前記半導体材料層において、等しい温度分布を有する部位を形成させて、前記半導体材料を結晶化させる
    　薄膜トランジスタ装置の製造方法。
  17. 　前記第２工程、前記第３工程、前記第４工程及び前記第５工程では、
    　前記半導体材料層の前記第２領域での単位体積あたりの発熱量が、前記半導体材料層の前記第１領域での単位体積あたりの発熱量よりも大きくなるように、
    　前記ゲート電極の膜厚、前記ゲート絶縁膜の膜厚、及び、前記非晶質性シリコン層の膜厚が構成される
    　請求項１６に記載の薄膜トランジスタ装置の製造方法。
  18. 　前記半導体材料層の前記第２領域は、前記第６工程における前記所定のレーザー光の前記基板に対する相対移動方向において、前記第１領域に対して上流領域および下流領域に対応している
    　請求項１６に記載の薄膜トランジスタ装置の製造方法。
  19. 　前記第２工程、前記第３工程、前記第４工程及び前記第５工程では、
    　前記第６工程において、前記第２領域における単位体積あたりの発熱量が、前記第１領域における単位体積あたりの発熱量に比べて、前記ゲート電極の単位体積あたりの発熱量以上大きくなるように、構成される
    　請求項１６に記載の薄膜トランジスタ装置の製造方法。
  20. 　前記第２工程、前記第３工程、前記第４工程及び前記第５工程では、
    　前記第６工程において、前記半導体材料層の前記第１領域に形成される前記等しい温度分布を有する部位における大きさが、前記第１領域に対して０．８以上１．０以下となるように構成される
    　請求項１６に記載の薄膜トランジスタ装置の製造方法。
     
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