WO2011145149A1 - 表示用薄膜半導体装置の製造方法 - Google Patents

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WO2011145149A1
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thin film
semiconductor device
layer
manufacturing
gate electrode
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西田健一郎
永井久雄
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パナソニック株式会社
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Definitions

  • the present invention relates to a method of manufacturing a thin film semiconductor device for driving an active matrix liquid crystal display or an organic EL display, and in particular, a channel layer includes a first channel layer made of a polycrystalline semiconductor layer and an amorphous semiconductor layer.
  • the present invention relates to a method of manufacturing a thin film semiconductor device for display having a plurality of structures with two channel layers.
  • a thin film semiconductor device for display called a thin film transistor (TFT) is used to drive a pixel.
  • TFT thin film transistor
  • an organic EL display is a current-driven device, unlike a voltage-driven liquid crystal display, and development of a thin film semiconductor device having excellent on / off characteristics as a drive circuit for an active matrix display device has been urgently developed.
  • a thin film semiconductor device of a driving circuit of a liquid crystal display there is a thin film semiconductor device using an amorphous semiconductor layer (amorphous semiconductor layer) such as amorphous silicon as a single layer as a channel layer.
  • amorphous semiconductor layer such as amorphous silicon
  • this type of thin film semiconductor device has a large band gap and a low off-current, it has a problem of low on-current due to low mobility.
  • a thin film semiconductor device for a driving circuit of a liquid crystal display there is a thin film semiconductor device using a polycrystalline semiconductor layer as a single layer as a channel layer.
  • This type of thin film semiconductor device has a high on-current due to high carrier mobility, as opposed to a thin film semiconductor device using an amorphous semiconductor layer as a single layer for a channel layer.
  • the carrier mobility is high, there is a problem in that the off-state current is also increased.
  • a drive circuit of an organic EL display uses a two-layer structure of a first channel layer made of a polycrystalline semiconductor layer and a second channel layer made of an amorphous semiconductor layer as a channel layer.
  • a thin film semiconductor device has been proposed.
  • Patent Document 1 A method for forming such a polycrystalline semiconductor layer is disclosed in Patent Document 1.
  • the amorphous silicon film is crystallized by annealing the substrate on which the amorphous silicon film is formed at a temperature of 800 ° C. or higher and 1000 ° C. or lower. It is to let you.
  • the method for manufacturing a thin film semiconductor device using a single layer of an amorphous semiconductor layer as a channel layer has no particularly high temperature treatment, and the process temperature is 350 ° C. at the maximum. Stay to the extent.
  • a step of crystallizing an amorphous silicon film by annealing is required.
  • the above high temperature treatment is required.
  • FIG. 18A is a photomicrograph of the state of film peeling at the gate electrode taken with an optical microscope in a top view of the thin film semiconductor device.
  • FIG. 18A it can be confirmed that a plurality of circular film peelings 301 have occurred in the gate electrode 300.
  • FIG. 18B is a cross-sectional SEM photograph of the film peeling around the gate electrode when the thin film semiconductor device at this time is viewed in cross section. As shown in FIG. 18B, it can be confirmed that a gap 302 is generated in the gate electrode 300 made of molybdenum tungsten on the undercoat layer 200 of the silicon nitride film. As a result, film peeling occurs in the gate insulating film 400 and the polycrystalline semiconductor layer 500 on the gate electrode 300. As described above, in a bottom gate type thin film semiconductor device, when a high-temperature annealing process is performed after the gate electrode is formed, a circular film may be peeled off on the gate electrode.
  • the present invention has been made in order to solve the above-described problem. Even when molybdenum is used as the gate electrode, the present invention provides a thin film semiconductor device for display that can suppress the occurrence of film peeling on the gate electrode. An object is to provide a manufacturing method.
  • one aspect of a method for manufacturing a thin film semiconductor device for display according to the present invention includes a first step of preparing a glass substrate, and diffusion of impurities contained in the glass substrate on the glass substrate.
  • a second step of forming an undercoat layer for preventing the above a third step of forming a metal layer made of molybdenum having a stronger bonding force with oxygen atoms than the undercoat layer on the undercoat layer, and a predetermined step
  • the amorphous semiconductor layer is annealed at a temperature ranging from 700 ° C.
  • the method for manufacturing a thin film semiconductor device for display it is possible to suppress the oxidation of molybdenum constituting the gate electrode, and thus it is possible to suppress the occurrence of film peeling on the gate electrode.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a thin film semiconductor device for display according to each embodiment of the present invention.
  • FIG. 2 is a flowchart of the method for manufacturing the thin film semiconductor device for display according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view schematically showing the configuration of each step in the method for manufacturing a thin film semiconductor device for display according to Embodiment 1 of the present invention.
  • FIG. 4 is a cross-sectional view schematically showing the configuration of each step in the method for manufacturing a thin film semiconductor device for display according to Embodiment 1 of the present invention.
  • FIG. 5 is a schematic diagram for explaining the cause of film peeling in the thin film semiconductor device for display.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a thin film semiconductor device for display according to each embodiment of the present invention.
  • FIG. 2 is a flowchart of the method for manufacturing the thin film semiconductor device for display according to the first embodiment of the
  • FIG. 6 is a diagram showing the oxygen concentration contained in the thin film semiconductor device manufactured by the manufacturing method according to this embodiment and the manufacturing method according to the conventional example.
  • FIG. 7 is a diagram showing the relationship between the hydrogen plasma processing conditions and the number of film peeling occurrences on the gate electrode.
  • FIG. 8 is a flowchart of the manufacturing method of the thin film semiconductor device for display according to the second embodiment of the present invention.
  • FIG. 9 is a cross-sectional view schematically showing a configuration of characteristic steps among all the steps in the method for manufacturing a thin film semiconductor device for display according to Embodiment 2 of the present invention.
  • FIG. 10 is a flowchart of the manufacturing method of the thin film semiconductor device for display according to the third embodiment of the present invention.
  • FIG. 11 is a cross-sectional view schematically showing a configuration of characteristic steps among all the steps in the method for manufacturing a thin film semiconductor device for display according to Embodiment 3 of the present invention.
  • FIG. 12 is a flowchart of the method for manufacturing the thin film semiconductor device for display according to the second embodiment of the present invention.
  • FIG. 13 is a cross-sectional view schematically showing a configuration of characteristic steps among all the steps in the method for manufacturing a thin film semiconductor device for display according to Embodiment 4 of the present invention.
  • FIG. 14 is a flowchart of the manufacturing method of the thin film semiconductor device for display according to the fifth embodiment of the present invention.
  • FIG. 15 is a cross-sectional view schematically showing a configuration of characteristic steps among all the steps in the method for manufacturing a thin film semiconductor device for display according to Embodiment 5 of the present invention.
  • FIG. 16 is a partially cutaway perspective view of an organic EL display according to Embodiment 6 of the present invention.
  • FIG. 17 is a circuit configuration diagram of a pixel using the thin film semiconductor device for display according to each embodiment of the present invention.
  • FIG. 18A is a photomicrograph of the state of film peeling at the gate electrode taken with an optical microscope in a top view of the thin film semiconductor device.
  • FIG. 18B is a cross-sectional SEM photograph showing a state of film peeling around the gate electrode in a cross-sectional view of the thin film semiconductor device.
  • One aspect of the method for producing a thin film semiconductor device for display according to the present invention includes a first step of preparing a glass substrate, and an undercoat layer for preventing diffusion of impurities contained in the glass substrate on the glass substrate.
  • a fourth step of forming an electrode, a fifth step of forming a gate insulating film on the gate electrode, a sixth step of forming an amorphous semiconductor layer on the gate insulating film, and the amorphous semiconductor layer A seventh step of annealing the substrate at a temperature in the temperature range of 700 ° C. to 900 ° C. to crystallize the amorphous semiconductor layer to form a polycrystalline semiconductor layer; and the polycrystalline semiconductor layer
  • the predetermined reduction reaction treatment when the predetermined reduction reaction treatment is performed between the fourth step and the seventh step, the undercoat layer and the gate The predetermined reduction reaction treatment is preferably performed toward the interface with the electrode.
  • the predetermined reduction reaction treatment is a treatment for reducing the oxygen concentration in the vicinity of the interface between the undercoat layer and the gate electrode. Is preferred.
  • the undercoat layer and the metal layer It is preferable to perform the predetermined reduction reaction treatment toward the interface.
  • the predetermined reduction reaction treatment is a treatment for reducing the oxygen concentration in the vicinity of the interface between the undercoat layer and the metal layer. Is preferred.
  • a gate electrode is formed on the undercoat layer. It is preferable to perform the predetermined reduction reaction process toward the region.
  • the reduction reaction treatment can be performed on the gate electrode formation region of the undercoat layer.
  • the predetermined reduction reaction treatment is a treatment for reducing the oxygen concentration in the vicinity of the surface of the gate electrode formation region of the undercoat layer. Is preferred.
  • the undercoat layer is preferably a layer made of a nitride film.
  • the impurity contained in the glass substrate is preferably sodium or phosphorus.
  • the undercoat layer can prevent the impurities of sodium or phosphorus contained in the glass substrate from entering the semiconductor layer.
  • the glass substrate contains oxygen atoms as a main component
  • the undercoat layer has a weaker binding force with oxygen atoms than the glass substrate.
  • the molybdenum preferably has a weaker binding force with oxygen atoms than the glass substrate and a stronger binding force with oxygen atoms than the undercoat layer.
  • a second amorphous semiconductor layer is formed on the polycrystalline semiconductor layer between the seventh step and the eighth step.
  • a step is provided, and in the eighth step, the source electrode and the drain electrode are formed on the second amorphous semiconductor layer.
  • an amorphous semiconductor layer can be formed between the polycrystalline semiconductor layer and the source and drain electrodes.
  • the polycrystalline semiconductor layer preferably includes a microcrystalline semiconductor layer having an average particle diameter of 20 nm to 60 nm.
  • the polycrystalline semiconductor layer is a microcrystalline semiconductor layer having an average grain size of 20 nm to 60 nm, a thin film semiconductor device having high carrier mobility and excellent on-characteristics compared to an amorphous semiconductor is realized. Can do.
  • the predetermined reduction reaction process is performed between the fourth step and the fifth step.
  • the oxygen concentration at the gate electrode interface is high, and there is no cleaning process after the gate electrode forming process and before the gate insulating film forming process. There is no treatment to contain. Therefore, by performing the reduction reaction process at this stage, the gate electrode is covered with the gate insulating film in a state where the oxygen concentration is low, so that the oxygen layer at the interface between the undercoat layer and the gate electrode is minimized.
  • a high temperature annealing treatment in a temperature range of 700 ° C. to 900 ° C. can be performed. This aspect can most effectively reduce the oxygen concentration at the gate electrode interface.
  • the predetermined reduction reaction treatment is preferably performed between the fifth step and the sixth step.
  • the predetermined reduction reaction treatment is preferably performed between the sixth step and the seventh step.
  • the gate electrode is already covered with the gate insulating film and the amorphous semiconductor layer during the reduction reaction process, it is possible to prevent oxygen from entering again at the interface between the gate electrode and the undercoat layer after this stage. can do. Moreover, since the reduction reaction treatment can be performed immediately before the annealing step, the oxygen concentration at the gate electrode interface can be effectively reduced.
  • the predetermined reduction reaction process is performed between the third step and the fourth step.
  • the oxygen concentration at the interface between the gate metal layer and the undercoat layer can be reduced, so the undercoat layer and the gate electrode formed thereafter The oxygen concentration at the interface can be reduced.
  • the predetermined reduction reaction process is performed between the second step and the third step.
  • the oxygen concentration at the interface between the undercoat layer and the gate electrode to be formed thereafter can be reduced by performing the reduction reaction treatment on the undercoat layer. Can be reduced.
  • the predetermined reduction reaction treatment is preferably a hydrogen plasma treatment.
  • the glass substrate on which the gate electrode is formed on the undercoat layer is disposed in a chamber for performing the hydrogen plasma treatment.
  • the high-frequency power for performing the hydrogen plasma treatment is preferably in the range of 75 W to 200 W, and the treatment time by the high-frequency power is preferably in the range of 15 seconds to 60 seconds.
  • the predetermined reduction reaction treatment is preferably a hydrogen atmosphere annealing treatment.
  • the predetermined reduction reaction treatment is preferably a water vapor ashing treatment.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a thin film semiconductor device for display according to each embodiment of the present invention.
  • a thin film semiconductor device 10 for display is a bottom gate type thin film transistor device, and is an undercoat layer sequentially formed on a glass substrate 1 and a glass substrate 1. 2, a gate electrode 3, a gate insulating film 4, a polycrystalline semiconductor layer 5, an amorphous semiconductor layer 6, a pair of contact layers 7a and 7b, and a pair of source electrode 8a and drain electrode 8b.
  • the glass substrate 1 is made of, for example, a glass material such as quartz glass.
  • the undercoat layer 2 is formed on the surface of the glass substrate 1 in order to prevent impurities such as sodium and phosphorus contained in the glass substrate 1 from entering the semiconductor layer.
  • the impurities in the glass substrate 1 are contained in the process of forming the glass substrate 1 itself.
  • a nitride film such as a silicon nitride film (SiN) can be used.
  • SiN silicon nitride film
  • a silicon nitride film It is preferable to use a nitride film such as.
  • the thickness of the silicon nitride film is set to about 100 nm, it is possible to sufficiently prevent the impurities of the glass substrate 1 from diffusing out of the glass substrate 1.
  • the gate electrode 3 is made of a metal made of molybdenum (Mo), such as molybdenum tungsten (MoW), and is formed on the undercoat layer 2.
  • Mo molybdenum
  • the thickness of the gate electrode 3 is about 50 nm.
  • the gate insulating film 4 is made of, for example, silicon dioxide (SiO 2 ), silicon nitride (SiN), and a laminated film thereof, and is formed on the glass substrate 1 and the gate electrode 3 so as to cover the gate electrode 3. .
  • silicon dioxide since the polycrystalline semiconductor layer 5 is used as the channel layer, it is preferable to use silicon dioxide as the gate insulating film 4. This is because in order to maintain good threshold voltage characteristics in the TFT, it is preferable to make the interface state with the channel layer good, and silicon dioxide is suitable.
  • the film thickness of the gate insulating film 4 is about 100 to 150 nm.
  • the polycrystalline semiconductor layer 5 is a first channel layer formed on the gate insulating film 4 and is made of, for example, polycrystalline silicon.
  • the polycrystalline semiconductor layer 5 includes a microcrystalline semiconductor layer having an average particle diameter of 20 nm to 60 nm.
  • the polycrystalline semiconductor layer 5 is a crystallized silicon layer formed by crystallizing amorphous silicon and has a microcrystalline structure called a microcrystal.
  • the amorphous semiconductor layer 6 is a second channel layer formed on the polycrystalline semiconductor layer 5 and is composed of, for example, an amorphous silicon layer (amorphous silicon layer).
  • the display thin film semiconductor device 10 has a channel layer having a two-layer structure of the first channel layer made of the polycrystalline semiconductor layer 5 and the second channel layer made of the amorphous semiconductor layer 6. Is. Note that the polycrystalline semiconductor layer 5 and the amorphous semiconductor layer 6 are formed in an island shape when viewed in plan.
  • the pair of contact layers 7 a and 7 b are composed of an amorphous semiconductor layer containing impurities at a high concentration, and are formed on the amorphous semiconductor layer 6 so as to be separated from each other. Further, the contact layer 7a and the contact layer 7b are formed apart from each other. The contact layers 7a and 7b are formed so as to cover the upper surface and side surfaces of both ends of the amorphous semiconductor layer 6 and the side surfaces of the polycrystalline semiconductor layer 5, and from the upper surface of the amorphous semiconductor layer 6 to the glass substrate 1. It is formed over the upper surface.
  • each of the contact layers 7a and 7b is an n-type semiconductor layer obtained by doping an amorphous silicon layer with phosphorus (P) as an impurity, and has a high concentration of 1 ⁇ 10 19 (atm / cm 3 ) or more. This is an n + layer containing the impurities.
  • the pair of source electrode 8a and drain electrode 8b are formed on the contact layers 7a and 7b, respectively, and are provided apart from each other.
  • the source electrode 8a and the drain electrode 8b have a single layer structure or a multilayer structure such as a conductive material and an alloy, respectively.
  • a conductive material and an alloy for example, aluminum (Al), molybdenum (Mo), tungsten (W), copper (Cu), titanium ( It is comprised with materials, such as Ti) and chromium (Cr).
  • the source electrode 8a and the drain electrode 8b are formed by a three-layer structure of MoW / Al / MoW.
  • FIG. 2 is a flowchart of the manufacturing method of the display thin film semiconductor device 10 according to the first embodiment of the present invention.
  • the manufacturing method of the display thin film semiconductor device includes at least a glass substrate preparation step (S11), an undercoat layer formation step (S12), and a molybdenum metal layer.
  • the glass substrate preparation step (S11) is a step of preparing a predetermined glass substrate.
  • the undercoat layer forming step (S12) is a step of forming the undercoat layer 2 on the glass substrate 1.
  • the molybdenum metal layer forming step (S13) is a step of forming a molybdenum metal layer made of a material containing molybdenum as the material of the gate electrode 3 on the undercoat layer 2.
  • the gate electrode formation step (S14) is a step of forming the gate electrode 3 by patterning the molybdenum metal layer by a predetermined etching process.
  • the reduction reaction treatment step (S15) is a step of performing a predetermined reduction reaction treatment such as a hydrogen reduction treatment.
  • the gate insulating film forming step (S16) is a step of forming the gate insulating film 4 on the gate electrode 3.
  • the amorphous semiconductor layer forming step (S17) is a step of forming a first amorphous semiconductor layer such as an amorphous silicon layer on the gate insulating film 4.
  • the annealing step (S18) is a step of annealing the amorphous semiconductor layer on the gate insulating film 4 in a predetermined temperature range. By this annealing step, the amorphous semiconductor layer is crystallized to form the polycrystalline semiconductor layer 5.
  • the source / drain electrode formation step (S19) is a step of forming the source electrode 8a and the drain electrode 8b above the polycrystalline semiconductor layer 5.
  • the manufacturing method of the thin film semiconductor device for display according to the first embodiment of the present invention includes steps other than those described above.
  • FIGS. 3 and 4 are cross-sectional views schematically showing the configuration of each step in the method for manufacturing the thin film semiconductor device for display according to the first embodiment of the present invention.
  • Glass substrate preparation step S11 First, as shown in FIG. 3A, a glass substrate 1 made of a glass material such as quartz glass is prepared (S11). The glass substrate 1 is preferably washed.
  • an undercoat layer 2 made of an insulating film of a silicon nitride film is formed on the glass substrate 1.
  • the silicon nitride film can be formed by plasma CVD.
  • the film thickness of the undercoat layer 2 was about 100 nm.
  • molybdenum metal layer forming step: S13 Next, after washing with pure water or the like, as shown in FIG. 3C, a molybdenum metal layer 3M (gate metal layer) made of a material containing molybdenum is formed on the undercoat layer 2 with a film thickness of about 50 nm. A film is formed (S13).
  • molybdenum tungsten (MoW) is used as the molybdenum metal layer 3M.
  • the molybdenum metal layer 3M was formed by sputtering.
  • wet etching is performed using the remaining resist R1 as a mask, and the molybdenum metal layer 3M is patterned to form a gate electrode 3 having a predetermined shape. Thereafter, by removing the resist and washing, a gate electrode 3 having a predetermined shape can be formed on the undercoat layer 2 as shown in FIG.
  • a predetermined reduction reaction process is performed toward the interface between the undercoat layer 2 and the gate electrode 3.
  • the hydrogen reduction reaction process by a hydrogen plasma process was performed as a reduction reaction process.
  • the hydrogen plasma treatment generates hydrogen ions (H + ) and hydrogen radicals (H * ) in the plasma atmosphere, and exists in the vicinity of the inside and outside of the gate electrode 3 oxidized by the generated hydrogen ions and hydrogen radicals. Oxygen and oxygen present in the atmosphere can be removed. That is, as hydrogen ions and hydrogen radicals enter the interface between the undercoat layer 2 and the gate electrode 3, the oxygen inside and around the gate electrode 3 is combined with the hydrogen ions and hydrogen radicals to form moisture. Evaporate and escape. Thereby, the oxygen concentration existing in the vicinity of the interface between the undercoat layer 2 and the gate electrode 3 can be reduced.
  • a gate insulating film 4 made of silicon dioxide is formed to a thickness of about 100 nm on the gate electrode 3 and the exposed undercoat layer 2 so as to cover the gate electrode 3.
  • the film is formed.
  • the gate insulating film 4 can be formed by plasma CVD or the like.
  • an amorphous semiconductor layer 5a of amorphous silicon is formed on the gate insulating film 4 to a thickness of about 50 nm.
  • the amorphous semiconductor layer 5a can be formed by plasma CVD or the like.
  • the amorphous semiconductor layer 5a can be crystallized to form a polycrystalline semiconductor layer 5p.
  • the amorphous semiconductor layer 5a is crystallized by laser annealing using an excimer laser to form a polycrystalline semiconductor layer 5p having a microcrystalline microcrystalline structure.
  • an amorphous semiconductor layer 6 a of amorphous silicon is formed to a thickness of about 100 nm. . Thereby, a hydrogenated amorphous silicon layer can be formed.
  • a resist is applied on the amorphous semiconductor layer 6a, exposed and developed, so that the resist remains in the portion where the channel layer is formed as shown in FIG. A resist R2 is formed.
  • the impurity for example, a pentavalent element such as phosphorus can be used. Further, the gas flow rate is adjusted so that the impurity concentration becomes high.
  • a resist R3 having a predetermined shape is selectively formed.
  • dry etching is performed using the resist R3 as a mask, to pattern the amorphous semiconductor layer 7S 1 of the high concentration impurity doped.
  • the amorphous semiconductor layer 7S 1 high concentration impurity doped are patterned, is contact forming layer the amorphous semiconductor layer 7S 2 of the high concentration impurity doped.
  • FIG. 4 (e) by washing to remove the resist R3, the amorphous semiconductor layer 7S 2 of the high concentration impurity doped are exposed, which is the contact forming layer.
  • the source drain metal film made of a material that constitutes the source electrode 8a and the drain electrode 8b 8M is deposited.
  • the source / drain metal film 8M having a three-layer structure of MoW / Al / MoW is formed by sputtering.
  • a resist is applied on the source / drain metal film 8M, and exposure and development are performed. As shown in FIG. The resist R4 is selectively formed.
  • a source electrode 8a and a drain electrode 8b having a predetermined shape can be formed as shown in FIG. .
  • the amorphous semiconductor layer 7S 2 of the high concentration impurity doped functions as an etching stopper.
  • a passivation film may be formed so as to cover the entire thin film semiconductor device for display.
  • FIG. 5 is a schematic diagram for explaining the cause of film peeling in the thin film semiconductor device for display.
  • the amorphous semiconductor layer is annealed in the temperature range of 700 ° C. to 900 ° C. to form the polycrystalline semiconductor layer. Although it crystallizes, as shown in FIG. 18A, there is a problem in that this annealing treatment causes film peeling of various sizes on the gate electrode.
  • molybdenum oxide MoO 3
  • molybdenum oxide that easily sublimates at a melting point of about 800 ° C. is sublimated and gasified by annealing at 700 ° C. to 900 ° C.
  • gas is present in and around the gate electrode, and the film formed on the gate electrode is considered to be easily peeled off.
  • the undercoat layer is formed in order to prevent the glass plate as a substrate from adversely affecting the thin film semiconductor device.
  • impurities such as sodium and phosphorus are contained in the glass plate in the process of forming the glass plate itself, but when the impurities such as sodium and phosphorus enter the semiconductor layer of the channel layer, the impurities function as charges. This causes a negative shift in leakage current and threshold voltage.
  • An undercoat layer is formed to prevent impurities present in the glass plate from entering the semiconductor layer.
  • a nitride film such as silicon nitride is often used in order to more effectively block impurities from entering.
  • the inventor when the gate electrode containing molybdenum is directly formed on the silicon nitride film, the inventor has an oxygen-rich layer having a high oxygen content on the surface of the silicon nitride film in any manufacturing process of the thin film semiconductor device.
  • the bonding strength with oxygen atoms is greater for molybdenum than for nitride films. For this reason, oxygen atoms existing on the surface of the undercoat layer 200 of the nitride film diffuse naturally or by heat treatment or the like toward the gate electrode 300 containing molybdenum as shown in FIG. 5B.
  • the oxygen atom 600 is combined with molybdenum of the gate electrode 300 to form molybdenum oxide 360.
  • the nitride film has a smaller bonding force with oxygen atoms than the glass substrate.
  • Molybdenum has a lower bonding force with oxygen atoms than a glass substrate, but has a higher bonding force with oxygen atoms than a nitride film.
  • the present invention has been made to solve such a problem.
  • the amorphous semiconductor layer is heated to 700 ° C. to 900 ° C.
  • the predetermined reduction reaction treatment was performed before the step of performing the annealing treatment at a temperature in the temperature range.
  • oxygen present inside and outside the oxidized gate electrode 3 and oxygen present in the atmosphere can be removed.
  • the oxygen concentration existing in the vicinity of the interface between the undercoat layer 2 and the gate electrode 3 can be reduced.
  • the reduction reaction process is performed between the gate electrode forming step and the gate insulating film forming step.
  • the oxygen concentration at the interface of the gate electrode 3 is increased by the cleaning process in the etching. Therefore, it is effective to perform the reduction reaction process immediately after the gate electrode 3 is formed.
  • the treatment using moisture does not occur. Therefore, by performing a reduction reaction process between the gate electrode forming step and the gate insulating film forming step, it is possible to suppress oxygen from being mixed again at the interface between the undercoat layer 2 and the gate electrode 3.
  • the gate electrode 3 is covered with the gate insulating film 4 in a state where the oxygen concentration is extremely low, the reduction reaction treatment is performed on the interface between the undercoat layer 2 and the gate electrode 3 while maintaining the state. That is, the amorphous semiconductor layer 5a can be subjected to a high-temperature annealing process in a temperature range of 700 ° C. to 900 ° C. in a state where the oxygen layer at the interface between the undercoat layer 2 and the gate electrode 3 is the smallest.
  • the reduction reaction process can be performed on the interface between the gate electrode 3 and the undercoat layer 2 through only one patterned gate electrode 3 layer.
  • the oxygen layer existing at the interface between the undercoat layer 2 and the gate electrode 3 made of molybdenum can be most effectively reduced, so that the circular film peeling on the gate electrode 3 can be suppressed to the maximum. can do.
  • the method for manufacturing the thin film semiconductor device for display 10 according to the present embodiment even when molybdenum is used as the material of the gate electrode 3, generation of molybdenum oxide can be suppressed. Accordingly, the occurrence of film peeling on the gate electrode 3 due to the annealing temperature of the annealing process can be suppressed, and the display thin film semiconductor device 10 having desired characteristics can be realized.
  • a reduction reaction process is conventionally used. This is used, for example, to stabilize the characteristics of the amorphous semiconductor layer 6a as a channel layer.
  • the reduction reaction process is not normally performed, and conventionally, at least a reduction reaction process at a level that reduces the oxygen concentration between the undercoat layer 2 and the gate electrode 3. Is not done.
  • hydrogen plasma treatment is separately performed in order to stabilize the characteristics of the amorphous semiconductor layer 6a.
  • FIG. 6 is a view showing the oxygen concentration contained in the thin film semiconductor device manufactured by the manufacturing method according to the present embodiment and the manufacturing method according to the conventional example.
  • FIG. 6 is a graph in which the oxygen concentration in the thickness (depth) direction from the polycrystalline semiconductor layer to the glass substrate is measured by secondary ion mass spectrometry (SIMS) in a thin film semiconductor device.
  • SIMS secondary ion mass spectrometry
  • the oxygen concentration indicated by a solid line indicates the case where the thin film semiconductor device is manufactured by performing hydrogen plasma treatment (the present invention).
  • the oxygen concentration indicated by the dotted line indicates the case where a thin film semiconductor device is manufactured without performing hydrogen plasma treatment (conventional example).
  • a glass substrate having a gate electrode formed on an undercoat layer is placed in a chamber, a high frequency power (RF power) when performing the hydrogen plasma treatment is 200 W, and a treatment time by the RF power is set.
  • RF power radio frequency power
  • the polycrystalline semiconductor layer was made of microcrystalline amorphous silicon
  • the gate insulating film was made of silicon dioxide
  • the gate electrode was made of molybdenum tungsten
  • the undercoat layer was made of silicon nitride.
  • the oxygen concentration at the interface between the undercoat layer and the gate electrode was 2.7E + 21 (atoms / cm 3 ) in the case of the conventional example in which the hydrogen plasma treatment indicated by the dotted line is not performed.
  • the hydrogen plasma treatment indicated by the solid line was performed, it was 2.1E + 20 (atoms / cm 3 ). That is, in the case of the present invention in which the hydrogen plasma treatment indicated by the solid line is performed, the oxygen content at the interface between the undercoat layer and the gate electrode is greatly reduced compared to the conventional example in which the hydrogen plasma treatment indicated by the dotted line is not performed. You can see that it is made.
  • FIG. 7 is a diagram showing the relationship between the hydrogen plasma processing conditions and the number of film peeling on the gate electrode.
  • the processing conditions of the hydrogen plasma are as follows: RF power is 75 (W), 15 (s), RF power is 130 (W), processing time is 15 (s), and RF power is 75 (W).
  • the processing time was 60 (s), the RF power was 130 (W), the processing time was 60 (s), the RF power was 200 (W), the processing time was 60 (s), and each was performed with two samples. . Note that when the RF power is 0 (W) and the processing time is 0 (s), the hydrogen plasma treatment is not performed.
  • FIG. 7 the processing conditions of the hydrogen plasma are as follows: RF power is 75 (W), 15 (s), RF power is 130 (W), processing time is 15 (s), and RF power is 75 (W).
  • the processing time was 60 (s)
  • the RF power was 130 (W)
  • the processing time was 60 (s)
  • the RF power was 200 (
  • Ring represents the number of ring-shaped film peelings
  • Mall Spot “Middle Spot”, and “Large Spot” are small, medium, and large, respectively. This represents the number of spotted film peeling having a size.
  • the RF power when performing the hydrogen plasma treatment is in the range of 75 W to 200 W, and the processing time by the RF power is in the range of 15 seconds to 60 seconds. Thereby, film peeling hardly occurs on the gate electrode.
  • the experimental results shown in FIGS. 6 and 7 show that the oxygen concentration existing in the vicinity of the interface between the undercoat layer and the gate electrode can be reduced by performing the reduction reaction treatment with hydrogen plasma.
  • oxidation of molybdenum of the gate electrode can be suppressed, so that occurrence of film peeling on the gate electrode can be suppressed.
  • Embodiment 2 Next, a method for manufacturing a thin film semiconductor device for display according to Embodiment 2 of the present invention will be described with reference to FIGS.
  • FIG. 8 is a flowchart of the method for manufacturing the thin film semiconductor device for display according to the second embodiment of the present invention.
  • the method for manufacturing a thin film semiconductor device for display according to the second embodiment of the present invention includes at least a glass substrate preparation step (S21), an undercoat layer forming step (S22), and a molybdenum metal layer.
  • S29 source / drain electrode formation step in this order.
  • the difference between the method for manufacturing the thin film semiconductor device for display according to the present embodiment and the method for manufacturing the thin film semiconductor device for display according to the first embodiment of the present invention is the timing of performing the reduction reaction process. That is, in the method for manufacturing a thin film semiconductor device for display according to the first embodiment of the present invention, the reduction reaction processing step (S15) is between the gate electrode formation step (S14) and the gate insulating film formation (S16). In contrast, in the method for manufacturing a thin film semiconductor device for display according to the present embodiment, the reduction reaction process step (S26) is between the gate insulating film formation step (S25) and the amorphous semiconductor formation step (S27).
  • the manufacturing method of the display thin film semiconductor device according to the present embodiment includes processes other than those described above.
  • FIG. 9 is a cross-sectional view schematically showing a configuration of characteristic steps among all the steps in the method for manufacturing a thin film semiconductor device for display according to Embodiment 2 of the present invention.
  • the same components as those in the manufacturing method of the first embodiment shown in FIG. 3 are denoted by the same reference numerals, and detailed description thereof is omitted. Further, the following description will focus on differences from the manufacturing method according to Embodiment 1 of the present invention shown in FIGS.
  • FIGS. 9A to 9F are sequentially performed. That is, a glass substrate preparation step, an undercoat layer formation step, a molybdenum metal layer formation step, and a gate electrode formation step are sequentially performed. Note that the steps in FIGS. 9A to 9F are the same as the steps in FIGS. 3A to 3F.
  • the gate insulating film 4 made of silicon dioxide is formed to about 100 nm on the gate electrode 3 and the undercoat layer 2 by plasma CVD so as to cover the gate electrode 3.
  • the film is formed with a film thickness. This step corresponds to the step shown in FIG.
  • a predetermined reduction reaction process is performed toward the interface between the undercoat layer 2 and the gate electrode 3.
  • a hydrogen reduction reaction process using a hydrogen plasma process was performed.
  • the oxygen concentration existing in the vicinity of the interface between the undercoat layer 2 and the gate electrode 3 can be reduced.
  • the gate insulating film 4 is formed on the gate electrode 3, but since hydrogen ions penetrate to a depth of several ⁇ m, the oxygen concentration inside and around the gate electrode 3 is reduced. Is sufficiently possible.
  • each step of FIG. 9 (i) to FIG. 9 (l) is performed in the same manner as each step of FIG. 3 (i) to FIG. 3 (l) of the manufacturing method according to the first embodiment.
  • Each process of FIGS. 9 (i) to 9 (l) is the same as each process of FIGS. 3 (i) to 3 (l).
  • the same steps as those in FIGS. 4A to 4J in the manufacturing method according to Embodiment 1 of the present invention are performed.
  • the first amorphous semiconductor layer forming step, the annealing step, the second amorphous semiconductor layer forming step, and the channel layer island forming step are performed in this order.
  • the method for manufacturing the thin film semiconductor device for display according to the second embodiment of the present invention is similar to the method for manufacturing the thin film semiconductor device for display according to the first embodiment of the present invention.
  • the oxygen concentration existing in the vicinity of the interface between the undercoat layer 2 and the gate electrode 3 can be reduced, and generation of molybdenum oxide can be suppressed. Accordingly, it is possible to greatly reduce the gasification of molybdenum oxide by sublimation at the annealing temperature in the above temperature range, so that it is possible to suppress the occurrence of a circular film peeling on the gate electrode 3.
  • the reduction reaction treatment process is provided between the gate insulating film formation process and the first amorphous semiconductor layer formation process.
  • the gate electrode 3 is already covered with the gate insulating film 4 during the reduction reaction process. Thereby, after this stage, it can suppress that oxygen mixes in the interface vicinity of the gate electrode 3 and the undercoat layer 2 again. Therefore, the state in which the reduction reaction process is performed on the vicinity of the interface between the gate electrode 3 and the undercoat layer 2, that is, the state where the oxygen layer near the interface between the gate electrode 3 and the undercoat layer 2 is small.
  • the amorphous semiconductor layer 5a can be annealed at a temperature in the temperature range of 700 ° C. to 900 ° C.
  • the reduction reaction process is performed on the vicinity of the interface between the gate electrode and the undercoat layer via one layer of the gate insulating film. Therefore, the effect of the reduction reaction process is reduced compared to the case where the reduction reaction process is performed only through the gate electrode as in the first embodiment because the reduction reaction process is performed through the film for one layer. become.
  • the oxygen layer existing in the vicinity of the interface between the undercoat layer and the gate electrode can be sufficiently reduced. Film peeling can be sufficiently suppressed.
  • FIG. 10 is a flowchart of the method for manufacturing the thin film semiconductor device for display according to the third embodiment of the present invention.
  • the manufacturing method of the display thin film semiconductor device includes at least a glass substrate preparation step (S31), an undercoat layer formation step (S32), and a molybdenum metal layer.
  • the difference between the method for manufacturing the thin film semiconductor device for display according to the present embodiment and the method for manufacturing the thin film semiconductor device for display according to the first embodiment of the present invention is also the timing for performing the reduction reaction process. That is, in the method for manufacturing a thin film semiconductor device for display according to the first embodiment of the present invention, the reduction reaction processing step (S15) is between the gate electrode formation step (S14) and the gate insulating film formation (S16). On the other hand, in the method for manufacturing a thin film semiconductor device for display according to the present embodiment, the reduction reaction processing step (S37) is between the amorphous semiconductor forming step (S36) and the annealing step (S38).
  • the manufacturing method of the thin film semiconductor device for display according to the third embodiment of the present invention includes processes other than those described above.
  • FIG. 11 is a cross-sectional view schematically showing a configuration of characteristic steps among all the steps in the method for manufacturing a thin film semiconductor device for display according to Embodiment 3 of the present invention.
  • FIG. 11 the same components as those in the manufacturing method of the first embodiment shown in FIG. 3 are denoted by the same reference numerals, and detailed description thereof is omitted. Further, the following description will focus on differences from the manufacturing method according to Embodiment 1 of the present invention shown in FIGS.
  • each step of FIGS. 11A to 11F is sequentially performed. That is, a glass substrate preparation step, an undercoat layer formation step, a molybdenum metal layer formation step, and a gate electrode formation step are sequentially performed.
  • a glass substrate preparation step an undercoat layer formation step, a molybdenum metal layer formation step, and a gate electrode formation step are sequentially performed.
  • Each process of FIGS. 11A to 11F is the same as each process of FIGS. 3A to 3F.
  • the gate insulating film 4 made of silicon dioxide is formed to about 100 nm on the gate electrode 3 and the undercoat layer 2 by plasma CVD so as to cover the gate electrode 3.
  • the film is formed with a film thickness. This step corresponds to the step shown in FIG.
  • a first amorphous semiconductor layer 5a which is an amorphous silicon layer, is formed on the gate insulating film 4 to a thickness of about 50 nm by plasma CVD. This step corresponds to the step shown in FIG. 3I of the first embodiment.
  • a predetermined reduction reaction treatment is performed toward the interface between the undercoat layer 2 and the gate electrode 3.
  • a hydrogen reduction reaction process using a hydrogen plasma process was performed.
  • the oxygen concentration existing in the vicinity of the interface between the undercoat layer 2 and the gate electrode 3 can be reduced.
  • the gate insulating film 4 and the amorphous semiconductor layer 5a are formed on the gate electrode 3.
  • hydrogen ions penetrate to a depth on the order of several ⁇ m, the inside and the periphery of the gate electrode 3 are formed. It is possible to reduce the oxygen concentration.
  • each step of FIG. 11 (j) to FIG. 11 (l) is performed in the same manner as each step of FIG. 3 (j) to FIG. 3 (l) of the manufacturing method according to the first embodiment.
  • Each step in FIGS. 11 (j) to 11 (l) is the same as each step in FIGS. 3 (j) to 3 (l).
  • the same steps as those in FIGS. 4A to 4J in the manufacturing method according to Embodiment 1 of the present invention are performed.
  • an annealing step, a second amorphous semiconductor layer formation step, a channel layer island formation step, a contact layer film formation step, a source drain is performed in this order.
  • the method for manufacturing the thin film semiconductor device for display according to the third embodiment of the present invention is applied to the amorphous semiconductor layer 5a in the same manner as the method for manufacturing the thin film semiconductor device for display according to the first embodiment of the present invention.
  • a step of performing a predetermined reduction reaction treatment is provided before the step of performing the annealing treatment at a temperature in the temperature range of 700 ° C. to 900 ° C.
  • the oxygen concentration existing in the vicinity of the interface between the undercoat layer 2 and the gate electrode 3 can be reduced, and generation of molybdenum oxide can be suppressed. Accordingly, it is possible to greatly reduce the gasification of molybdenum oxide by sublimation at the annealing temperature in the above temperature range, so that it is possible to suppress the occurrence of a circular film peeling on the gate electrode 3.
  • the reduction reaction treatment process is provided between the first amorphous semiconductor layer forming process and the annealing process.
  • the reduction reaction process is performed at this stage, the gate electrode 3 is already covered with the gate insulating film 4 and the amorphous semiconductor layer 5a during the reduction reaction process. Thereby, after this stage, it can suppress that oxygen mixes in the interface of the gate electrode 3 and the undercoat layer 2 again. Therefore, the state in which the reduction reaction process is performed on the vicinity of the interface between the gate electrode 3 and the undercoat layer 2, that is, the state where the oxygen layer near the interface between the gate electrode 3 and the undercoat layer 2 is small.
  • the amorphous semiconductor layer can be annealed at a temperature in the temperature range of 700 ° C. to 900 ° C.
  • the reduction reaction process can be performed immediately before the annealing step, the oxygen concentration in the vicinity of the gate electrode interface can be effectively reduced.
  • the reduction reaction process is performed on the interface between the gate electrode and the undercoat layer via the gate insulating film and the amorphous semiconductor layer. Therefore, compared with the case where the reduction reaction process is performed through only one layer of the gate insulating film as in the second embodiment, the effect of the reduction reaction process is as much as the reduction reaction process is performed through the two layers of film. Will be reduced. However, in practice, even in the reduction reaction process at this stage, the oxygen layer existing in the vicinity of the interface between the undercoat layer and the gate electrode can be sufficiently reduced. Film peeling can be sufficiently suppressed.
  • FIG. 12 is a flowchart of the method for manufacturing the thin film semiconductor device for display according to the second embodiment of the present invention.
  • the method for manufacturing the thin film semiconductor device for display according to the third embodiment of the present invention includes at least a glass substrate preparation step (S41), an undercoat layer forming step (S42), and a molybdenum metal layer. Formation step (S43), reduction reaction treatment step (S44), gate electrode formation step (S45), gate insulating film formation step (S46), amorphous semiconductor layer formation step (S47), and annealing step (S48) ) And a source / drain electrode formation step (S49) in this order.
  • the difference between the method for manufacturing the thin film semiconductor device for display according to the present embodiment and the method for manufacturing the thin film semiconductor device for display according to the first embodiment of the present invention is also the timing for performing the reduction reaction process. That is, in the method for manufacturing a thin film semiconductor device for display according to the first embodiment of the present invention, the reduction reaction processing step (S15) is between the gate electrode formation step (S14) and the gate insulating film formation (S16). On the other hand, in the manufacturing method of the thin film semiconductor device for display according to the present embodiment, the reduction reaction process step (S44) is between the molybdenum metal layer formation step (S33) and the gate electrode formation step (S35).
  • the manufacturing method of the display thin film semiconductor device according to the fourth embodiment of the present invention includes processes other than those described above.
  • FIG. 13 is a cross-sectional view schematically showing a configuration of characteristic steps among all the steps in the method for manufacturing a thin film semiconductor device for display according to Embodiment 4 of the present invention.
  • the same components as those in the manufacturing method of the first embodiment shown in FIG. 3 are denoted by the same reference numerals, and detailed description thereof is omitted. Further, the following description will focus on differences from the manufacturing method according to Embodiment 1 of the present invention shown in FIGS.
  • FIGS. 13A to 13C are sequentially performed. That is, a glass substrate preparation step, an undercoat layer formation step, and a molybdenum metal layer formation step are sequentially performed. 13A to 13C are the same as the steps in FIGS. 3A to 3C.
  • a predetermined reduction reaction treatment is performed toward the interface between the undercoat layer 2 and the molybdenum metal layer 3M.
  • a hydrogen reduction reaction process using a hydrogen plasma process was performed. Thereby, the oxygen concentration existing in the vicinity of the interface between the undercoat layer 2 and the molybdenum metal layer 3M can be reduced.
  • the molybdenum metal layer 3M is formed on the entire surface of the undercoat layer 2, but hydrogen radicals penetrate to a depth of about 100 nm, and hydrogen ions have a depth of the order of several ⁇ m. Since it penetrates, the oxygen concentration in the molybdenum metal layer 3M and in the vicinity of the interface with the undercoat layer 2 can be reduced.
  • a gate electrode forming step is performed as in FIGS. 3 (d) to 3 (f). That is, a resist R1 is selectively formed on the molybdenum metal layer 3M (FIG. 13E), wet etching is performed to pattern the molybdenum metal layer 3M (FIG. 13F), and the gate electrode 3 having a predetermined shape is formed. Is formed (FIG. 13G).
  • FIG. 13 (h) to FIG. 13 (l) are performed in the same manner as the respective steps of FIG. 3 (h) to FIG. 3 (l) of the manufacturing method according to the first embodiment.
  • Each process in FIGS. 13 (h) to 13 (l) is the same as each process in FIGS. 3 (h) to 3 (l).
  • the same steps as those in FIGS. 4A to 4J in the manufacturing method according to Embodiment 1 of the present invention are performed.
  • a gate insulating film formation step a first amorphous semiconductor layer formation step, an annealing step, a second amorphous semiconductor layer formation step, a channel layer island formation step, and a contact layer film formation
  • the process, the source / drain electrode formation process, and the contact layer formation process / channel etching process are performed in this order.
  • the method for manufacturing the thin film semiconductor device for display according to the fourth embodiment of the present invention is similar to the method for manufacturing the thin film semiconductor device for display according to the first embodiment of the present invention.
  • the oxygen concentration existing in the vicinity of the interface between the undercoat layer 2 and the molybdenum metal layer 3M can be reduced, so that the oxygen concentration in the vicinity of the interface between the undercoat layer 2 and the gate electrode 3 formed thereafter is reduced. be able to. Therefore, generation of molybdenum oxide can be suppressed. Accordingly, it is possible to greatly reduce the gasification of molybdenum oxide by sublimation at the annealing temperature in the above temperature range, so that it is possible to suppress the occurrence of a circular film peeling on the gate electrode 3.
  • a process including moisture is performed in the subsequent process. For example, water washing is performed in the development and peeling of the resist or the etching of the metal layer or the metal film.
  • oxygen may be mixed again in the interface between the undercoat layer 2 and the gate electrode 3 in the subsequent process.
  • FIG. 14 is a flowchart of the method for manufacturing the thin film semiconductor device for display according to the fifth embodiment of the present invention.
  • the manufacturing method of the thin film semiconductor device for display according to the fifth embodiment of the present invention includes at least a glass substrate preparation step (S51), an undercoat layer forming step (S52), and a reduction reaction process.
  • a source / drain electrode formation step (S59) in this order.
  • the difference between the method for manufacturing the thin film semiconductor device for display according to the present embodiment and the method for manufacturing the thin film semiconductor device for display according to the first embodiment of the present invention is also the timing for performing the reduction reaction process. That is, in the method for manufacturing a thin film semiconductor device for display according to the first embodiment of the present invention, the reduction reaction processing step (S15) is between the gate electrode formation step (S14) and the gate insulating film formation (S16). On the other hand, in the method for manufacturing a thin film semiconductor device for display according to the present embodiment, the reduction reaction processing step (S53) is between the undercoat layer forming step (S52) and the molybdenum metal layer forming step (S54).
  • the contents of each step in the manufacturing method according to the present embodiment are the same as those in the manufacturing method of the thin film semiconductor device for display according to the first embodiment of the present invention, and thus the description thereof is omitted.
  • the method for manufacturing a thin film semiconductor device for display according to the fifth embodiment of the present invention includes steps other than those described above.
  • FIG. 15 is a cross-sectional view schematically showing a configuration of characteristic steps among all the steps in the method for manufacturing a thin film semiconductor device for display according to Embodiment 5 of the present invention.
  • the same components as those in the manufacturing method of the first embodiment shown in FIG. 3 are denoted by the same reference numerals, and detailed description thereof is omitted. Further, the following description will focus on differences from the manufacturing method according to Embodiment 1 of the present invention described with reference to FIGS.
  • FIGS. 15A and 15B are sequentially performed. That is, the glass substrate preparation step and the undercoat layer forming step are sequentially performed. Note that the steps in FIGS. 15A and 15B are the same as the steps in FIGS. 3A and 3B.
  • a predetermined reduction reaction process is performed toward at least the gate electrode formation region of the undercoat layer 2.
  • a hydrogen reduction reaction process using a hydrogen plasma process was performed. Thereby, the oxygen concentration which exists in the surface vicinity in the area
  • a molybdenum metal layer forming step is performed as in FIG. That is, a molybdenum metal layer 3M containing molybdenum is formed on the undercoat layer 2 with a thickness of about 50 nm. Also in this embodiment, molybdenum tungsten (MoW) is used as the molybdenum metal layer 3M.
  • MoW molybdenum tungsten
  • the molybdenum metal layer 3M was formed by sputtering.
  • a gate electrode forming step is performed in the same manner as in FIGS. 3 (d) to 3 (f). That is, a resist R1 is selectively formed on the molybdenum metal layer 3M (FIG. 15E), wet etching is performed to pattern the molybdenum metal layer 3M (FIG. 15F), and the gate electrode 3 having a predetermined shape is formed. Is formed (FIG. 15G).
  • FIG. 15H to 15L is the same as each process in FIGS. 3H to 3L.
  • FIGS. 4A to 4J in the manufacturing method according to Embodiment 1 of the present invention are performed.
  • a gate insulating film formation step a first amorphous semiconductor layer formation step, an annealing step, a second amorphous semiconductor layer formation step, a channel layer island formation step, and a contact layer film formation
  • the process, the source / drain electrode formation process, and the contact layer formation process / channel etching process are performed in this order.
  • the method for manufacturing the thin film semiconductor device for display according to the fifth embodiment of the present invention is similar to the method for manufacturing the thin film semiconductor device for display according to the first embodiment of the present invention.
  • the oxygen present in the vicinity of the surface of the gate electrode formation region of the undercoat layer 2 is obtained by performing the reduction reaction treatment on the undercoat layer.
  • the concentration can be reduced.
  • the oxygen concentration in the vicinity of the interface between the undercoat layer 2 and the gate electrode 3 formed thereafter can be reduced, and generation of molybdenum oxide can be suppressed. Accordingly, it is possible to greatly reduce the gasification of molybdenum oxide by sublimation at the annealing temperature in the above temperature range, so that it is possible to suppress the occurrence of a circular film peeling on the gate electrode 3.
  • a process including moisture may be performed in a process after the reduction reaction process.
  • the undercoat layer 2 and the gate electrode 3 There is a possibility that oxygen will again enter the interface.
  • FIG. 16 is a partially cutaway perspective view of an organic EL display according to Embodiment 6 of the present invention.
  • the thin film semiconductor device for display according to each embodiment described above can be used as a switching element of an active matrix substrate of an organic EL display.
  • the organic EL display 20 includes an active matrix substrate 21, a plurality of pixels 22 arranged in a matrix on the active matrix substrate 21, and an array on the active matrix substrate 21 connected to the pixels 22.
  • a plurality of source lines 27 and gate lines 28 are connected.
  • the organic EL layer 25 is configured by laminating layers such as an electron transport layer, a light emitting layer, and a hole transport layer.
  • each pixel circuit 23 is provided with the thin film semiconductor device for display according to any of the above-described embodiments as a switching element of the pixel 22.
  • FIG. 16 is a circuit configuration diagram of a pixel using the thin film semiconductor device for display according to each of the first to fifth embodiments of the present invention.
  • the pixel 22 includes a driving thin film semiconductor device 31, a selection thin film semiconductor device 32, an organic EL element 33, and a capacitor 34.
  • the driving thin film semiconductor device 31 is a driving transistor for driving the organic EL element 33
  • the selection thin film semiconductor device 32 is a selection transistor.
  • the source electrode 32S of the thin film semiconductor device 32 for selection is connected to the source line 27, the gate electrode 32G is connected to the gate line 28, and the drain electrode 32D is the gate electrode of the capacitor 34 and the thin film semiconductor device 31 for driving. It is connected to 31G.
  • the drain electrode 31D of the driving thin film semiconductor device 31 is connected to the power supply line 35, and the source electrode 31S is connected to the anode of the organic EL element 33.
  • the signal voltage supplied via the source line 27 is written to the capacitor 34.
  • the holding voltage written to the capacitor 34 is held throughout one frame period. Due to this holding voltage, the conductance of the driving thin film semiconductor device 31 changes in an analog manner, and a driving current corresponding to the light emission gradation flows from the anode to the cathode of the organic EL element 33. Thereby, the organic EL element 33 emits light and is displayed as an image.
  • the thin film semiconductor device for display according to the first to fifth embodiments of the present invention can be applied to both the thin film semiconductor device 31 for driving and the thin film semiconductor device 32 for selection.
  • the display according to the embodiment of the present invention has been described above, but the present invention is not limited to this.
  • an organic EL display using an organic EL element has been described.
  • the present invention can also be applied to a display including another display element using an active matrix substrate such as a liquid crystal display element.
  • the display according to the sixth embodiment of the present invention described above can be used as a flat panel display and can be applied to all display devices such as a television set, a personal computer, and a mobile phone.
  • the manufacturing method of the thin film semiconductor device for display according to the present invention has been described above based on the embodiment. However, the manufacturing method of the thin film semiconductor device for display according to the present invention is limited to the above embodiment. is not.
  • the hydrogen plasma treatment is used as the reduction reaction treatment for suppressing the oxidation of molybdenum in the gate electrode.
  • the present invention is not limited to this.
  • a hydrogen atmosphere annealing process or a water vapor ashing process may be used.
  • Hydrogen atmosphere annealing can be used as a reduction reaction treatment in the present invention.
  • the steam ashing can generate hydrogen ions and hydrogen radicals, and can be used as a reduction reaction treatment in the present invention.
  • the reduction reaction process is performed only once in each embodiment.
  • a plurality of reduction reaction processes may be performed by combining the embodiments.
  • laser annealing is used.
  • a pulse laser is more preferable than a CW laser (Continuous Wave Laser). This is because the pulse laser has a shorter heat input time than the CW laser, and the use of the pulse laser can more reliably reduce film peeling on the gate electrode.
  • the gate insulating film may have a laminated structure of silicon nitride (lower layer) and silicon dioxide (upper layer).
  • a polycrystalline semiconductor layer is used as the channel layer.
  • a single layer is preferable. This is because even if a laminated structure of silicon nitride and silicon dioxide is used, film peeling on the gate electrode can be prevented, but if the laminated structure is used, the threshold voltage shifts to the negative side. .
  • the thin film semiconductor device for display according to the present invention can be widely used in various electric devices as a display device such as a television set, a personal computer, a mobile phone, or other switching elements.

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Abstract

　ガラス基板（１）を準備する第１工程と、ガラス基板（１）上にアンダーコート層（２）を形成する第２工程と、アンダーコート層（２）上にモリブデン金属層（３Ｍ）を形成する第３工程と、モリブデン金属層（３Ｍ）からゲート電極（３）を形成する第４工程と、ゲート電極（３）上にゲート絶縁膜（４）を形成する第５工程と、ゲート絶縁膜（４）上に非結晶半導体層（５ａ）を形成する第６工程と、７００℃から９００℃の温度範囲でアニール処理を行って非結晶半導体層（５ａ）を結晶化して多結晶半導体層（５ｐ）を形成する第７工程と、多結晶半導体層（５ｐ）の上方にソース電極（８ａ）及びドレイン電極（８ｂ）を形成する第８工程とを含む表示用薄膜半導体装置の製造方法である。さらに、第２工程より後から第７工程より前において少なくとも１回、アンダーコート層（２）とゲート電極（３）との界面に向けて還元反応処理を行う工程を含む。

Description

表示用薄膜半導体装置の製造方法
　本発明は、アクティブマトリクス方式の液晶ディスプレイ又は有機ＥＬディスプレイを駆動するための薄膜半導体装置の製造方法に関し、特に、チャネル層を多結晶半導体層からなる第１チャネル層と非結晶半導体層からなる第２チャネル層との複数構造にした表示用薄膜半導体装置の製造方法に関する。
　従来から、液晶ディスプレイ又は有機ＥＬディスプレイ等のアクティブマトリクス駆動型のフラットパネルディスプレイ（ＦＰＤ）では、画素を駆動するために薄膜トランジスタ（ＴＦＴ）と呼ばれる表示用薄膜半導体装置が用いられている。
　中でも有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり電流駆動型のデバイスであり、アクティブマトリクス方式の表示装置の駆動回路として優れたオンオフ特性を有する薄膜半導体装置の開発が急がれている。
　従来、液晶ディスプレイの駆動回路の薄膜半導体装置としては、チャネル層としてアモルファスシリコン等の非結晶半導体層（非晶質半導体層）を単層として用いた薄膜半導体装置が存在する。この種の薄膜半導体装置は、バンドギャップが大きいためオフ電流は低いものの、移動度が低いためにオン電流も低いという問題がある。
　また、液晶ディスプレイの駆動回路の薄膜半導体装置として、チャネル層として多結晶半導体層を単層として用いた薄膜半導体装置も存在する。この種の薄膜半導体装置は、チャネル層に非結晶半導体層を単層として用いた薄膜半導体装置とは逆に、キャリアの移動度が高いためにオン電流は大きい。しかし、キャリアの移動度が高いため、オフ電流も高くなるという問題がある。
　これらの問題に対しては、有機ＥＬディスプレイの駆動回路において、チャネル層として、多結晶半導体層からなる第１チャネル層と非結晶半導体層からなる第２チャネル層との２層構造のものを用いた薄膜半導体装置が提案されている。
　このような多結晶半導体層を形成する方法が特許文献１に開示されている。特許文献１に開示された多結晶半導体層の形成方法は、アモルファスシリコン膜が形成された基板に対して、８００℃以上１０００℃以下の温度でアニール処理を施すことにより、アモルファスシリコン膜を結晶化させるというものである。
国際公開第１９９９／０４１７７７号
　このように、従来の薄膜半導体装置の製造方法については、非結晶半導体層を単層でチャネル層として用いた薄膜半導体装置の製造方法については、特に高温処理がなく、プロセス温度は最大でも３５０℃程度にとどまる。
　これに対し、多結晶半導体層をチャネル層に含む薄膜半導体装置の製造方法においては、上述のように、アモルファスシリコン膜をアニール処理して結晶化する工程が必要となり、当該アニール処理には７００℃以上という高温処理が要求される。
　そして、チャネル層として多結晶半導体層を含む薄膜半導体装置において、ゲート電極の材料としてモリブデンを用いた場合、多結晶半導体層を形成するために、アモルファスシリコンの非結晶半導体層に対して７００℃から９００℃の温度範囲でアニール処理を行って当該非結晶半導体層を結晶化すると、ゲート電極上に、図１８Ａに示すような様々な大きさの円形状の膜剥がれが多数発生することが分かった。図１８Ａは、薄膜半導体装置の上面視において、ゲート電極における膜剥がれの様子を光学顕微鏡で撮影した顕微鏡写真である。
　図１８Ａに示すように、ゲート電極３００において複数の円形状の膜剥がれ３０１が発生していることを確認することができる。また、図１８Ｂは、このときの薄膜半導体装置を断面視したときに、ゲート電極周辺における膜剥がれの様子を撮影した断面ＳＥＭ写真である。図１８Ｂに示すように、シリコン窒化膜のアンダーコート層２００上のモリブデンタングステンからなるゲート電極３００に空隙３０２が生じていることを確認することができる。これにより、ゲート電極３００上のゲート絶縁膜４００及び多結晶半導体層５００に膜剥がれが発生する。このように、ボトムゲート型の薄膜半導体装置では、ゲート電極形成後に高温のアニール処理が存在すると、ゲート電極上において円形状の膜剥がれ生じる場合がある。
　そして、膜剥がれが生じた薄膜半導体装置を薄膜トランジスタとして用いると、ゲート電極に所定の電圧を印加しても、膜剥がれが生じた箇所はゲート電極として機能しないので、所望の特性が出ず、薄膜トランジスタとしての機能が大幅に劣化するという問題がある。
　本発明は、上記問題を解決するためになされたものであり、ゲート電極としてモリブデンを用いた場合であっても、ゲート電極上の膜剥がれの発生を抑制することができる表示用薄膜半導体装置の製造方法を提供することを目的とする。
　上記問題を解決するために、本発明に係る表示用薄膜半導体装置の製造方法の一態様は、ガラス基板を準備する第１工程と、前記ガラス基板上に前記ガラス基板に含有される不純物の拡散を防止するためのアンダーコート層を形成する第２工程と、前記アンダーコート層上に前記アンダーコート層より酸素原子との結合力が強いモリブデンからなる金属層を形成する第３工程と、所定のエッチング処理により前記金属層からゲート電極を形成する第４工程と、前記ゲート電極上にゲート絶縁膜を形成する第５工程と、前記ゲート絶縁膜上に非結晶半導体層を形成する第６工程と、前記非結晶半導体層に対して７００℃から９００℃の温度範囲の温度にてアニール処理を行い、前記非結晶半導体層を結晶化して多結晶半導体層を形成する第７工程と、前記多結晶半導体層の上方にソース電極及びドレイン電極を形成する第８工程と、を含み、前記第２工程より後から第７工程より前の段階において少なくとも１回、前記アンダーコート層の少なくともゲート電極形成領域に向けて、所定の還元反応処理を行う工程を含むものである。
　本発明に係る表示用薄膜半導体装置の製造方法によれば、ゲート電極を構成するモリブデンの酸化を抑制することができるので、ゲート電極上における膜剥がれの発生を抑制することができる。
図１は、本発明の各実施の形態に係る表示用薄膜半導体装置の構成を模式的に示した断面図である。 図２は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法のフローチャートである。 図３は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。 図４は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。 図５は、表示用薄膜半導体装置に膜剥がれが発生する原因を説明する模式図である。 図６は、本実施形態に係る製造方法と従来例に係る製造方法とによって製造した薄膜半導体装置に含まれる酸素濃度を示す図である。 図７は、水素プラズマ処理条件とゲート電極上の膜剥がれ発生個数との関係を示す図である。 図８は、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法のフローチャートである。 図９は、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法における全ての工程のうち特徴的な工程の構成を模式的に示した断面図である。 図１０は、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法のフローチャートである。 図１１は、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法における全ての工程のうち特徴的な工程の構成を模式的に示した断面図である。 図１２は、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法のフローチャートである。 図１３は、本発明の実施の形態４に係る表示用薄膜半導体装置の製造方法における全ての工程のうち特徴的な工程の構成を模式的に示した断面図である。 図１４は、本発明の実施の形態５に係る表示用薄膜半導体装置の製造方法のフローチャートである。 図１５は、本発明の実施の形態５に係る表示用薄膜半導体装置の製造方法における全ての工程のうち特徴的な工程の構成を模式的に示した断面図である。 図１６は、本発明の実施の形態６に係る有機ＥＬディスプレイの一部切り欠き斜視図である。 図１７は、本発明の各実施の形態に係る表示用薄膜半導体装置を用いた画素の回路構成図である。 図１８Ａは、薄膜半導体装置の上面視において、ゲート電極における膜剥がれの様子を光学顕微鏡で撮影した顕微鏡写真である。 図１８Ｂは、薄膜半導体装置の断面視において、ゲート電極周辺における膜剥がれの様子を撮影した断面ＳＥＭ写真である。
　本発明に係る表示用薄膜半導体装置の製造方法の一態様は、ガラス基板を準備する第１工程と、前記ガラス基板上に前記ガラス基板に含有される不純物の拡散を防止するためのアンダーコート層を形成する第２工程と、前記アンダーコート層上に前記アンダーコート層より酸素原子との結合力が強いモリブデンからなる金属層を形成する第３工程と、所定のエッチング処理により前記金属層からゲート電極を形成する第４工程と、前記ゲート電極上にゲート絶縁膜を形成する第５工程と、前記ゲート絶縁膜上に非結晶半導体層を形成する第６工程と、前記非結晶半導体層に対して７００℃から９００℃の温度範囲の温度にてアニール処理を行い、前記非結晶半導体層を結晶化して多結晶半導体層を形成する第７工程と、前記多結晶半導体層の上方にソース電極及びドレイン電極を形成する第８工程と、を含み、前記第２工程より後から第７工程より前の段階において少なくとも１回、前記アンダーコート層の少なくともゲート電極形成領域に向けて、所定の還元反応処理を行う工程を含むものである。
　これにより、アンダーコート層とゲート電極との界面近傍、アンダーコート層と金属層との界面近傍、又は、アンダーコート層の表面近傍に存在する酸素を減少させることができる。よって、ゲート電極の材料としてモリブデンを用いた場合であっても、酸化モリブデンの発生を抑制することができる。従って、７００℃から９００℃の温度範囲における高温アニール処理を行っても、ゲート電極上の膜剥がれの発生を抑制することができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記所定の還元反応処理を前記第４工程から前記第７工程までの間に行う場合は、前記アンダーコート層と前記ゲート電極との界面に向けて当該所定の還元反応処理を行うことが好ましい。
　これにより、アンダーコート層とゲート電極との界面に対して還元反応処理を行うことができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記所定の還元反応処理は、前記アンダーコート層と前記ゲート電極との界面近傍での酸素濃度を低減する処理であることが好ましい。
　これにより、アンダーコート層とゲート電極との界面近傍における酸素濃度を低減することができるので、酸化モリブデンの発生を抑制することができる。従って、高温アニール処理を行っても、ゲート電極上の膜剥がれの発生を抑制することができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記所定の還元反応処理を前記第３工程と前記第４工程の間に行う場合は、前記アンダーコート層と前記金属層との界面に向けて当該所定の還元反応処理を行うことが好ましい。
　これにより、アンダーコート層と金属層との界面に対して還元反応処理を行うことができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記所定の還元反応処理は、前記アンダーコート層と前記金属層との界面近傍での酸素濃度を低減する処理であることが好ましい。
　これにより、アンダーコート層と金属層との界面近傍における酸素濃度を低減することができるので、酸化モリブデンの発生を抑制することができる。従って、高温アニール処理を行っても、ゲート電極上の膜剥がれの発生を抑制することができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記所定の還元反応処理を前記第２工程と前記第３工程の間に行う場合は、前記アンダーコート層のゲート電極形成領域に向けて当該所定の還元反応処理を行うことが好ましい。
　これにより、アンダーコート層のゲート電極形成領域に対して還元反応処理を行うことができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記所定の還元反応処理は、前記アンダーコート層のゲート電極形成領域の表面近傍での酸素濃度を低減する処理であることが好ましい。
　これにより、アンダーコート層表面近傍における酸素濃度を低減することができるので、酸化モリブデンの発生を抑制することができる。従って、高温アニール処理を行っても、ゲート電極上の膜剥がれの発生を抑制することができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記アンダーコート層は、窒化膜からなる層であることが好ましい。
　これにより、ガラス基板に含まれる不純物の拡散を効果的に防止することができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記ガラス基板に含有される不純物は、ナトリウム又はリンであることが好ましい。
　これにより、アンダーコート層によって、ガラス基板に含有されるナトリウム又はリンの不純物が半導体層に侵入することを防止することができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記ガラス基板は、酸素原子を主成分として含み、前記アンダーコート層は、前記ガラス基板より酸素原子との結合力が弱く、前記モリブデンは、前記ガラス基板より酸素原子との結合力が弱く前記アンダーコート層より酸素原子との結合力が強いことが好ましい。
　これにより、モリブデンがアンダーコート層に対して酸化しやすくなるが、還元反応処理によってモリブデンの酸化を抑制することができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記第７工程と前記第８工程との間に、前記多結晶半導体層上に第２の非結晶半導体層を形成する工程を設け、前記第８工程において、前記第２の非結晶半導体層上に前記ソース電極及び前記ドレイン電極を形成することが好ましい。
　これにより、多結晶半導体層とソース電極及びドレイン電極との間に、非結晶半導体層を形成することができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記多結晶半導体層は、平均粒径が２０ｎｍから６０ｎｍの微結晶半導体層を含むことが好ましい。
　これにより、多結晶半導体層が、平均粒径が２０ｎｍから６０ｎｍの微結晶半導体層であるので、非晶質半導体に比べてキャリア移動度が高く、オン特性に優れた薄膜半導体装置を実現することができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記所定の還元反応処理は、前記第４工程と前記第５工程との間においてなされることが好ましい。
　これにより、エッチング処理によるゲート電極を形成した後はゲート電極界面における酸素濃度が高くなっており、また、ゲート電極形成工程の後からゲート絶縁膜形成工程の前までにおいては洗浄工程がなく酸素が含有する処理がない。従って、この段階で還元反応処理を行うことにより、酸素濃度の少ない状態の中でゲート絶縁膜によってゲート電極が被覆されるので、アンダーコート層とゲート電極との界面の酸素層が最も少ない状態で、７００℃から９００℃の温度範囲の高温アニール処理を行うことができる。本態様は、最も効果的にゲート電極界面における酸素濃度を低減することができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記所定の還元反応処理は、前記第５工程と前記第６工程との間においてなされることが好ましい。
　これにより、還元反応処理時においてゲート電極はゲート絶縁膜によって既に被覆されているので、この段階以降において、ゲート電極とアンダーコート層との界面に再度酸素が混入することを抑制することができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記所定の還元反応処理は、前記第６工程と前記第７工程との間においてなされることが好ましい。
　これにより、還元反応処理時においてゲート電極はゲート絶縁膜及び非結晶半導体層によって既に被覆されているので、この段階以降において、ゲート電極とアンダーコート層との界面に再度酸素が混入することを抑制することができる。しかも、アニール工程直前に還元反応処理を行うことができるので、効果的にゲート電極界面における酸素濃度を低減することができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記所定の還元反応処理は、前記第３工程と前記第４工程との間においてなされることが好ましい。
　このように、ゲート電極を形成する前の金属層の状態であっても、ゲート金属層とアンダーコート層との界面における酸素濃度を低減することができるので、アンダーコート層とその後形成するゲート電極との界面における酸素濃度を低減することができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記所定の還元反応処理は、前記第２工程と前記第３工程との間においてなされることが好ましい。
　このように、ゲート電極の金属層を形成する前であっても、アンダーコート層に対して還元反応処理を行っておくことにより、アンダーコート層とその後形成するゲート電極との界面における酸素濃度を低減することができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記所定の還元反応処理は、水素プラズマ処理であることが好ましい。
　これにより、水素イオンと水素ラジカルを発生することができるので、水素イオンと水素ラジカルによって酸素を除去することができるので、アンダーコート層とゲート電極との界面に存在する酸素を減少させることができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記アンダーコート層上に前記ゲート電極が形成された前記ガラス基板を、前記水素プラズマ処理を行うためのチャンバ内に配置し、前記水素プラズマ処理を行う際の高周波パワーは７５Ｗから２００Ｗの範囲内であって、当該高周波パワーによる処理時間は１５秒から６０秒の範囲内とすることが好ましい。
　これにより、ゲート電極上において膜剥がれが発生することをほぼ解消することができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記所定の還元反応処理は、水素雰囲気アニール処理であることが好ましい。
　これにより、還元反応を起こすことができるので、アンダーコート層とゲート電極との界面に存在する酸素を減少させることができる。
　さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記所定の還元反応処理は、水蒸気アッシング処理であることが好ましい。
　これにより、水素イオンと水素ラジカルを発生させることができるので、アンダーコート層とゲート電極との界面に存在する酸素を減少させることができる。
　以下、本発明に係る表示用薄膜半導体装置の製造方法について、実施の形態に基づいて説明する。
　（表示用薄膜半導体装置の構成）
　まず、本発明の各実施の形態に係る表示用薄膜半導体装置について、図１を用いて説明する。図１は、本発明の各実施の形態に係る表示用薄膜半導体装置の構成を模式的に示した断面図である。
　図１に示すように、本発明の各実施の形態に係る表示用薄膜半導体装置１０は、ボトムゲート型の薄膜トランジスタ装置であって、ガラス基板１、ガラス基板１上に順次形成されたアンダーコート層２、ゲート電極３、ゲート絶縁膜４、多結晶半導体層５、非結晶半導体層６、一対のコンタクト層７ａ及び７ｂ、並びに、一対のソース電極８ａ及びドレイン電極８ｂを備える。
　ガラス基板１は、例えば、石英ガラス等のガラス材料によって構成されている。
　アンダーコート層２は、ガラス基板１の中に含まれるナトリウムやリン等の不純物が半導体層に侵入することを防止するために、ガラス基板１の表面に形成されるものである。ガラス基板１内の上記不純物は、ガラス基板１そのものを形成する過程で含有されてしまう。
　アンダーコート層２の材料としては、例えば、シリコン窒化膜（ＳｉＮ）等の窒化膜を用いることができる。なお、アンダーコート層２の材料として、二酸化シリコン等その他の絶縁膜を用いることも可能ではあるが、ガラス基板１内の上記不純物が半導体層に侵入することを防止するためには、シリコン窒化膜等の窒化膜を用いる方が好ましい。また、シリコン窒化膜の膜厚を１００ｎｍ程度とすることにより、ガラス基板１の不純物がガラス基板１外に拡散することを十分に防止することができる。
　ゲート電極３は、モリブデン（Ｍｏ）からなる金属、例えば、モリブデンタングステン（ＭｏＷ）等から構成され、アンダーコート層２上に形成される。ゲート電極３の膜厚としては、５０ｎｍ程度である。
　ゲート絶縁膜４は、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）及びその積層膜等から構成され、ゲート電極３を覆うようにガラス基板１上及びゲート電極３上に形成されている。本実施形態では、チャネル層として多結晶半導体層５を用いているので、ゲート絶縁膜４としては二酸化シリコンを用いることが好ましい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためにはチャネル層との界面状態を良好なものにすることが好ましく、二酸化シリコンが適しているからである。なお、ゲート絶縁膜４の膜厚としては、１００～１５０ｎｍ程度である。
　多結晶半導体層５は、ゲート絶縁膜４上に形成された第１チャネル層であって、例えば、多結晶シリコン等から構成される。なお、多結晶半導体層５は、平均粒径が２０ｎｍから６０ｎｍの微結晶半導体層を含んでいる。本実施形態において、多結晶半導体層５は、非晶質シリコンを結晶化することにより形成した結晶化シリコン層であり、マイクロクリスタルと呼ばれる微結晶構造を有する。
　非結晶半導体層６は、多結晶半導体層５上に形成された第２チャネル層であって、例えば、非晶質シリコン層（アモルファスシリコン層）等から構成される。
　このように、本実施形態に係る表示用薄膜半導体装置１０は、多結晶半導体層５からなる第１チャネル層と非結晶半導体層６からなる第２チャネル層との２層構造のチャネル層を有するものである。なお、多結晶半導体層５及び非結晶半導体層６は、平面視したときに島状に形成されている。
　一対のコンタクト層７ａ及び７ｂは、不純物を高濃度に含む非晶質半導体層から構成され、非結晶半導体層６上に離間して形成される。また、コンタクト層７ａとコンタクト層７ｂとは離間して形成される。各コンタクト層７ａ及び７ｂは、非結晶半導体層６の両端部の上面と側面、及び多結晶半導体層５の側面を覆うように形成されており、非結晶半導体層６の上面からガラス基板１の上面に亘って形成されている。本実施形態において、各コンタクト層７ａ及び７ｂは、非晶質シリコン層に不純物としてリン（Ｐ）をドーピングしたｎ型半導体層であって、１×１０１９（ａｔｍ／ｃｍ３）以上の高濃度の不純物を含むｎ＋層である。
　一対のソース電極８ａ及びドレイン電極８ｂは、それぞれコンタクト層７ａ及び７ｂ上に形成されており、離間して設けられている。ソース電極８ａ及びドレイン電極８ｂは、それぞれ導電性材料及び合金等の単層構造又は多層構造であり、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等の材料で構成される。本実施形態では、ソース電極８ａ及びドレイン電極８ｂは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。
　以下、このように構成される表示用薄膜半導体装置１０の製造方法について、実施の形態に基づいて説明する。
　（実施の形態１）
　まず、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法について、図２～図４を用いて説明する。なお、本実施形態における各構成要素の符号については、図１に示す表示用薄膜半導体装置１０の構成要素と同じものについては、同じ符号を用いる。
　図２は、本発明の実施の形態１に係る表示用薄膜半導体装置１０の製造方法のフローチャートである。
　図２に示すように、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法は、少なくとも、ガラス基板準備工程（Ｓ１１）と、アンダーコート層形成工程（Ｓ１２）と、モリブデン金属層形成工程（Ｓ１３）と、ゲート電極形成工程（Ｓ１４）と、還元反応処理工程（Ｓ１５）と、ゲート絶縁膜形成工程（Ｓ１６）と、非結晶半導体層形成工程（Ｓ１７）と、アニール工程（Ｓ１８）と、ソースドレイン電極形成工程（Ｓ１９）とを、この順に含む。
　ガラス基板準備工程（Ｓ１１）は、所定のガラス基板を準備する工程である。
　アンダーコート層形成工程（Ｓ１２）は、ガラス基板１上にアンダーコート層２を形成する工程である。
　モリブデン金属層形成工程（Ｓ１３）は、アンダーコート層２上に、ゲート電極３の材料であるモリブデンを含む材料からなるモリブデン金属層を形成する工程である。
　ゲート電極形成工程（Ｓ１４）は、所定のエッチング処理によりモリブデン金属層をパターニングしてゲート電極３を形成する工程である。
　還元反応処理工程（Ｓ１５）は、水素還元処理等の所定の還元反応処理を行う工程である。
　ゲート絶縁膜形成工程（Ｓ１６）は、ゲート電極３上にゲート絶縁膜４を形成する工程である。
　非結晶半導体層形成工程（Ｓ１７）は、ゲート絶縁膜４上にアモルファスシリコン層等の第１の非結晶半導体層を形成する工程である。
　アニール工程（Ｓ１８）は、ゲート絶縁膜４上の非結晶半導体層を所定の温度範囲でアニールする工程である。このアニール工程により、非結晶半導体層が結晶化して多結晶半導体層５が形成される。
　ソースドレイン電極形成工程（Ｓ１９）は、多結晶半導体層５上の上方に、ソース電極８ａ及びドレイン電極８ｂを形成する工程である。
　なお、その他、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法では、上記以外の工程も含まれる。
　以下、上記以外の工程も含めた本発明の実施の形態１に係る表示用薄膜半導体装置の具体的な製造方法について、図３及び図４を用いてさらに詳述する。図３及び図４は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
　　（ガラス基板準備工程：Ｓ１１）
　まず、図３（ａ）に示すように、石英ガラス等のガラス材料によって構成されたガラス基板１を準備する（Ｓ１１）。なお、ガラス基板１は洗浄することが好ましい。
　　（アンダーコート層形成工程：Ｓ１２）
　次に、図３（ｂ）に示すように、ガラス基板１上に、シリコン窒化膜の絶縁膜からなるアンダーコート層２を形成する。シリコン窒化膜は、プラズマＣＶＤによって形成することができる。また、アンダーコート層２の膜厚は、１００ｎｍ程度とした。
　　（モリブデン金属層形成工程：Ｓ１３）
　次に、純水等で洗浄した後に、図３（ｃ）に示すように、アンダーコート層２上に、モリブデンを含む材料からなるモリブデン金属層３Ｍ（ゲート金属層）を５０ｎｍ程度の膜厚で成膜する（Ｓ１３）。本実施形態では、モリブデン金属層３Ｍとして、モリブデンタングステン（ＭｏＷ）を用いた。また、モリブデン金属層３Ｍは、スパッタによって成膜した。
　　（ゲート電極形成工程：Ｓ１４）
　次に、モリブデン金属層３Ｍ上にレジストを塗布し、図３（ｄ）に示すように、ゲート電極を形成する部分に当該レジストが残るようにして露光及び現像をして、選択的にレジストＲ１を形成する。
　次に、図３（ｅ）に示すように、残したレジストＲ１をマスクとしてウェットエッチングを施して、モリブデン金属層３Ｍをパターニングして所定形状のゲート電極３を形成する。その後、レジストを除去して洗浄することによって、図３（ｆ）に示すように、アンダーコート層２上に所定形状のゲート電極３を形成することができる。
　　（還元反応処理工程：Ｓ１５）
　次に、図３（ｇ）に示すように、アンダーコート層２とゲート電極３との界面に向けて、所定の還元反応処理を行う。本実施形態では、還元反応処理として、水素プラズマ処理による水素還元反応処理を行った。水素プラズマ処理は、プラズマ雰囲気中に水素イオン（Ｈ＋）と水素ラジカル（Ｈ＊）を発生させるものであり、発生させた水素イオンと水素ラジカルによって、酸化したゲート電極３の内外近傍に存在する酸素及び雰囲気中に存在する酸素を除去することができる。つまり、水素イオンと水素ラジカルがアンダーコート層２とゲート電極３との界面に入り込んでいくことにより、ゲート電極３の内部及びその周辺の酸素が水素イオンと水素ラジカルと結合し、水分となって気化して抜けていく。これにより、アンダーコート層２とゲート電極３との界面近傍に存在する酸素濃度を減少させることができる。
　　（ゲート絶縁膜形成工程：Ｓ１６）
　次に、図３（ｈ）に示すように、ゲート電極３を覆うようにして、ゲート電極３上及び露出するアンダーコート層２上に、二酸化シリコンからなるゲート絶縁膜４を１００ｎｍ程度の膜厚で成膜する。ゲート絶縁膜４は、プラズマＣＶＤ等によって成膜することができる。
　　（第１の非結晶半導体層形成工程：Ｓ１７）
　次に、図３（ｉ）に示すように、ゲート絶縁膜４上に、アモルファスシリコン層の非結晶半導体層５ａを５０ｎｍ程度の膜厚で成膜する。非結晶半導体層５ａは、プラズマＣＶＤ等によって成膜することができる。
　　（アニール工程：Ｓ１８）
　次に、５００℃の脱水素アニール処理を行った後に、非結晶半導体層５ａに対して、７００℃から９００℃の温度範囲の温度にて結晶化アニール処理を行う。これにより、図３（ｊ）に示すように、非結晶半導体層５ａを結晶化して多結晶半導体層５ｐを形成することができる。本実施形態では、エキシマレーザを用いたレーザアニールによって、非結晶半導体層５ａを結晶化させて、マイクロクリスタルの微結晶構造を有する多結晶半導体層５ｐを形成した。
　　（第２の非結晶半導体層形成工程）
　次に、ＳｉＨ４／Ｈ２の水素プラズマ処理による水素化を行ったあとに、図３（ｋ）に示すように、アモルファスシリコン層の非結晶半導体層６ａを１００ｎｍ程度の膜厚で成膜する。これにより、水素化したアモルファスシリコン層を形成することができる。
　　（チャネル層島化工程）
　次に、非結晶半導体層６ａ上にレジストを塗布し、露光及び現像をして、図３（ｌ）に示すように、チャネル層を形成する部分に当該レジストが残るようにして、選択的にレジストＲ２を形成する。
　次に、残したレジストＲ２をマスクとしてドライエッチングを施して、非結晶半導体層６ａとともに多結晶半導体層５ｐをパターニングすることにより、図４（ａ）に示すように、島状の多結晶半導体層５及び非結晶半導体層６を形成する。その後、図４（ｂ）に示すように、レジストを除去して洗浄することにより、下層の多結晶半導体層５を第１チャネル層とし、上層の非結晶半導体層６を第２チャネル層とする２層構造を有する島状のチャネル層を形成することができる。
　　（コンタクト層用膜形成工程）
　次に、図４（ｃ）に示すように、非結晶半導体層６上及びガラス基板１上に、プラズマＣＶＤ等によって、コンタクト層となる、不純物をドープしたアモルファスシリコン層からなる非晶質半導体層７Ｓ１を成膜する。不純物としては、例えば、リン等の５価元素を用いることができる。また、不純物濃度が高濃度となるようにガス流量を調整する。
　次に、所定形状のコンタクト層を形成するために、高濃度不純物ドープの非晶質半導体層７Ｓ１上にレジストを塗布し、露光及び現像をして、図４（ｄ）に示すように、所定形状のレジストＲ３を選択的に形成する。その後、レジストＲ３をマスクとしてドライエッチングを施し、高濃度不純物ドープの非晶質半導体層７Ｓ１をパターニングする。このとき、非結晶半導体層６の上面と側面、及び多結晶半導体層５の側面を覆うようにして、高濃度不純物ドープの非晶質半導体層７Ｓ１がパターニングされて、コンタクト形成用膜である高濃度不純物ドープの非晶質半導体層７Ｓ２となる。その後、図４（ｅ）に示すように、レジストＲ３を除去して洗浄することにより、コンタクト形成用膜である高濃度不純物ドープの非晶質半導体層７Ｓ２が露出する。
　　（ソースドレイン電極形成工程：Ｓ１９）
　次に、図４（ｆ）に示すように、高濃度不純物ドープの非晶質半導体層７Ｓ２上及びガラス基板１上に、ソース電極８ａ及びドレイン電極８ｂを構成する材料からなるソースドレイン金属膜８Ｍを成膜する。本実施形態では、ＭｏＷ／Ａｌ／ＭｏＷの三層構造のソースドレイン金属膜８Ｍをスパッタ法によって成膜した。
　次に、所定形状のソース電極８ａ及びドレイン電極８ｂを形成するために、ソースドレイン金属膜８Ｍ上にレジストを塗布し、露光及び現像をして、図４（ｇ）に示すように、所定形状のレジストＲ４を選択的に形成する。
　次に、レジストＲ４をマスクとしてウェットエッチングを施してソースドレイン金属膜８Ｍをパターニングすることにより、図４（ｈ）に示すように、所定形状のソース電極８ａ及びドレイン電極８ｂを形成することができる。なお、このとき、高濃度不純物ドープの非晶質半導体層７Ｓ２がエッチングストッパーとして機能する。
　　（コンタクト層形成工程／チャネルエッチング工程）
　次に、図４（ｉ）に示すように、レジストＲ４をマスクとしてドライエッチングを施し、露出した高濃度不純物ドープの非晶質半導体層７Ｓ２をエッチングするとともに、非結晶半導体層６の上層をエッチングする。このように不純物ドープの非晶質半導体層７Ｓ２を分離することにより、一対のｎ＋層である一対のコンタクト層７ａ及び７ｂを形成することができる。また、非結晶半導体層６の上層をエッチングすることにより、所望の膜厚のチャネル層を形成することができる。
　その後、レジストＲ４を除去して洗浄することにより、図４（ｊ）に示すように、本発明の実施の形態１に係る表示用薄膜半導体装置を完成することができる。
　なお、図示しないが、表示用薄膜半導体装置の全体を覆うように、パッシベーション膜を形成してもよい。
　　（本発明の作用効果）
　次に、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における作用効果について、図５を参照して詳述する。図５は、表示用薄膜半導体装置に膜剥がれが発生する原因を説明する模式図である。
　上述のとおり、従来の表示用薄膜半導体装置においては、多結晶半導体層を形成するために非結晶半導体層に対して７００℃から９００℃の温度範囲でアニール処理を行って当該非結晶半導体層を結晶化するが、図１８Ａに示すように、このアニール処理によって、ゲート電極上に様々な大きさの膜剥がれが生じるという問題がある。
　本発明者は、このような問題が生ずるメカニズムについて鋭意検討した結果、以下の理由によって、上記問題が生じるというということを解明した。
　まず、ゲート電極の材料としてモリブデンを用いると、酸化モリブデン（ＭｏＯ３）が形成される場合があり、この酸化モリブデンによって上記問題が生じることをつきとめた。つまり、ゲート電極に酸化モリブデンが発生すると、融点が約８００℃で昇華しやすい酸化モリブデンは、７００℃から９００℃のアニール処理によって昇華してガス化するということが判明した。これにより、ゲート電極内部及び周辺にガスが存在することになり、ゲート電極上に形成される膜が剥がれやすくなると考えられる。
　本発明者は、酸化モリブデンが形成される原因について検討した結果、ゲート電極の下層に存在するアンダーコート層にその原因があるという知見を得ることができた。以下、さらに、詳述する。
　アンダーコート層は、そもそも基板であるガラス板が薄膜半導体装置に悪影響を与えることを防止するために形成されるものである。つまり、ガラス板には、ナトリウムやリン等の不純物がガラス板そのものの形成過程で含有されてしまうが、このナトリウムやリン等の不純物がチャネル層の半導体層に入り込むと、当該不純物が電荷として機能してリーク電流や閾値電圧のマイナスシフトの原因となる。このガラス板に存在する不純物が半導体層に侵入することを遮断するために、アンダーコート層が形成される。アンダーコート層としては、不純物の侵入をより効果的に遮断するために窒化シリコン等の窒化膜が用いられることが多い。
　そして、本発明者は、この窒化シリコン膜上にモリブデンを含むゲート電極が直接形成された場合、薄膜半導体装置のいずれかの製造工程において、窒化シリコン膜の表面に酸素含有率の高い酸素リッチ層が形成されるという知見を得た。すなわち、図５（ａ）に示すように、窒化膜のアンダーコート層２００とゲート電極３００との間に酸素原子６００を含む酸素リッチ層が存在していると考えられる。
　酸素原子との結合力という視点で考えると、酸素原子との結合力は、モリブデンの方が窒化膜よりも大きい。このため、窒化膜のアンダーコート層２００の表面に存在する酸素原子が自然に又は熱処理等によって、図５（ｂ）に示すように、モリブデンを含むゲート電極３００の方に拡散する。
　これにより、図５（ｃ）に示すように、当該酸素原子６００がゲート電極３００のモリブデンと結合して酸化モリブデン３６０が形成すると考えられる。なお、窒化膜は、ガラス基板よりも酸素原子との結合力は小さい。また、モリブデンは、ガラス基板よりも酸素原子との結合力が弱いものの、窒化膜よりも酸素原子との結合力が大きい。
　このように、酸素原子との結合力は、モリブデンの方が窒化膜よりも大きいことから、モリブデンの方が窒化膜に対して酸化しやくなり、これにより、拡散した酸素原子によって酸化モリブデンが形成される。
　この状態で、７００℃から９００℃のアニール処理が行われると、図５（ｄ）に示すように、酸化モリブデン３６０は昇華してガス化する。これにより、ゲート電極３００内部及びその周辺にガス３６１が存在することになる。
　そして、図５（ｅ）に示すように、ゲート電極３００におけるガス３６１が内部から抜ける際に、ゲート電極３００上のゲート絶縁膜４００及び多結晶半導体層５００に膜剥がれが発生する。
　本発明は、このような問題を解決するためになされたものであり、本発明の実施の形態１の表示用薄膜半導体装置１０の製造方法では、非結晶半導体層に対して７００℃から９００℃の温度範囲の温度にてアニール処理を行う工程よりも前に、所定の還元反応処理を行うこととした。これにより、酸化したゲート電極３の内外近傍に存在する酸素及び雰囲気中に存在する酸素を除去することができる。これにより、アンダーコート層２とゲート電極３との界面近傍に存在する酸素濃度を減少させることができる。
　従って、酸素原子との結合力がアンダーコート層２よりも大きいモリブデンをゲート電極３の材料として用いた場合であっても、アンダーコート層２とゲート電極３との界面近傍に存在する酸素層に起因するモリブデンの酸化が起こりにくい状態とすることができる。そして、この状態で、ゲート電極３上にゲート絶縁膜４及び非結晶半導体層５ａを形成し、非結晶半導体層５ａを結晶化するために、所定のアニール温度にてアニール処理を行ったとしても、ゲート電極３の内部及びその周辺において、モリブデンと結合する酸素原子がそもそも少ない状態となっている。従って、モリブデンの酸化が促進されないので、モリブデンが酸化モリブデンとなって当該酸化モリブデンがアニール処理の温度で昇華してガス化するということを大幅に減少させることができる。この結果、ゲート電極上に、円形状の膜剥がれが生ずることを抑制することができる。
　また、本実施形態に係る表示用薄膜半導体装置１０の製造方法では、還元反応処理を、ゲート電極形成工程とゲート絶縁膜形成工程との間に行っている。ウェットエッチング処理によってゲート電極３をパターニングした後は、エッチングにおける洗浄工程によってゲート電極３界面における酸素濃度が高くなっているので、ゲート電極３形成直後に還元反応処理を行うことは効果的である。また、ゲート電極３を形成した後であってゲート絶縁膜４によってゲート電極３を被覆するまでの段階においては、水分を用いた処理は発生しない。従って、ゲート電極形成工程とゲート絶縁膜形成工程との間に還元反応処理を行うことにより、アンダーコート層２とゲート電極３との界面に再度酸素が混入することを抑制することができる。また、酸素濃度の極めて少ない状態でゲート電極３がゲート絶縁膜４に被覆されるので、アンダーコート層２とゲート電極３との界面に対して還元反応処理が行われた状態を保ったまま、すなわち、アンダーコート層２とゲート電極３との界面の酸素層が最も少ない状態で、非結晶半導体層５ａに対して７００℃から９００℃の温度範囲による高温アニール処理を行うことができる。
　しかも、ゲート電極形成工程とゲート絶縁膜形成工程との間の段階においては、ゲート電極３上にはゲート絶縁膜４又は非結晶半導体層５ａ等の他の層が形成されない。これにより、パターニングされたゲート電極３一層のみを介して、ゲート電極３とアンダーコート層２との界面に対して還元反応処理を行うことができる。
　この結果、アンダーコート層２とモリブデンからなるゲート電極３との界面に存在する酸素層を最も効果的に減少させることができるので、ゲート電極３上に生ずる円形状の膜剥がれを最大限に抑制することができる。
　以上のとおり、本実施形態に係る表示用薄膜半導体装置１０の製造方法によれば、ゲート電極３の材料としてモリブデンを用いた場合であっても、酸化モリブデンの発生を抑制することができる。従って、アニール処理のアニール温度によるゲート電極３上の膜剥がれの発生を抑制することができるので、所望の特性を有する表示用薄膜半導体装置１０を実現することができる。
　なお、表示用薄膜半導体装置の製造工程においては、従来より還元反応処理が用いられることがあるが、これは、例えば、チャネル層としての非結晶半導体層６ａの特性を安定させるために用いられるものであり、これよりも前の段階の工程においては、通常、還元反応処理は行われず、従来は、少なくとも、アンダーコート層２とゲート電極３との間の酸素濃度を低減するレベルの還元反応処理は行われていない。なお、本実施形態では、第２の非結晶半導体層形成工程において、非結晶半導体層６ａの特性を安定させるために別途水素プラズマ処理を行っている。
　　（本発明の実験結果）
　次に、本実施形態に係る表示用薄膜半導体装置の製造方法の作用効果を確認する実験を行ったので、その実験結果について、図６及び図７を用いて説明する。
　図６は、本実施形態に係る製造方法と従来例に係る製造方法とによって製造した薄膜半導体装置に含まれる酸素濃度を示す図である。また、図６は、薄膜半導体装置において、多結晶半導体層からガラス基板までの厚み（深さ）方向における酸素濃度を二次イオン質量分析法（ＳＩＭＳ）によって測定し、プロットしたものである。図６において、実線で示す酸素濃度は、水素プラズマ処理を行って薄膜半導体装置を製造した場合（本発明）を示している。また、点線で示す酸素濃度は、水素プラズマ処理を行わないで薄膜半導体装置を製造した場合（従来例）を示している。なお、水素プラズマ処理は、アンダーコート層上にゲート電極が形成されたガラス基板をチャンバ内に配置し、水素プラズマ処理を行う際の高周波パワー（ＲＦパワー）を２００Ｗとし、当該ＲＦパワーによる処理時間を６０（ｓ）とした。また、各構成要素の材料については、多結晶半導体層はアモルファスシリコンを微結晶化したものとし、ゲート絶縁膜は二酸化シリコンとし、ゲート電極はモリブデンタングステンとし、アンダーコート層は窒化シリコンとした。
　図６に示すように、アンダーコート層とゲート電極との界面における酸素濃度は、点線で示す水素プラズマ処理を行わない従来例の場合は、２．７Ｅ＋２１（ａｔｏｍ／ｃｍ３）であったが、実線で示す水素プラズマ処理を行った本発明の場合は、２．１Ｅ＋２０（ａｔｏｍ／ｃｍ３）であった。すなわち、実線で示す水素プラズマ処理を行った本発明の場合は、点線で示す水素プラズマ処理を行わない従来例の場合に対して、アンダーコート層とゲート電極との界面における酸素含有量を大きく低減できていることが分かる。
　また、図７は、水素プラズマ処理条件とゲート電極上の膜剥がれ発生個数との関係を示す図である。水素プラズマの処理条件は、図７に示すように、ＲＦパワーが７５（Ｗ）で１５（ｓ）、ＲＦパワーが１３０（Ｗ）で処理時間が１５（ｓ）、ＲＦパワーが７５（Ｗ）で処理時間が６０（ｓ）、ＲＦパワーが１３０（Ｗ）で処理時間が６０（ｓ）、ＲＦパワーが２００（Ｗ）で処理時間が６０（ｓ）で行い、それぞれ２つの試料で行った。なお、ＲＦパワーが０（Ｗ）で処理時間が０（ｓ）は、水素プラズマ処理を行っていない場合である。なお、図７中、「リング」はリング状の膜剥がれが発生した個数を表しており、また、「斑点小」、「斑点中」、「斑点大」は、それぞれ、小、中、大の大きさの斑点状の膜剥がれが発生した個数を表している。
　図７に示すように、水素プラズマ処理を行った場合は、ＲＦパワーの出力の大きさにかかわらず、また、処理時間の長さにもかかわらず、膜剥がれはほとんど発生しなかった。これに対し、水素プラズマ処理を行っていない場合は、無数の膜剥がれが生じていることが分かる。従って、水素プラズマ処理を行う際のＲＦパワーは７５Ｗから２００Ｗの範囲内であって、ＲＦパワーによる処理時間は１５秒から６０秒の範囲内とすることが好ましい。これにより、ゲート電極上に膜剥がれはほとんど発生しない。
　以上、図６及び図７に示す実験結果により、水素プラズマによる還元反応処理を行うことによって、アンダーコート層とゲート電極との界面近傍に存在する酸素濃度を低減させることができるということが分かる。これにより、ゲート電極のモリブデンが酸化することを抑制することができるので、ゲート電極上における膜剥がれの発生を抑制することができる。
　（実施の形態２）
　次に、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法について、図８及び図９を用いて説明する。
　図８は、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法のフローチャートである。
　図８に示すように、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法は、少なくとも、ガラス基板準備工程（Ｓ２１）と、アンダーコート層形成工程（Ｓ２２）と、モリブデン金属層形成工程（Ｓ２３）と、ゲート電極形成工程（Ｓ２４）と、ゲート絶縁膜形成工程（Ｓ２５）と、還元反応処理工程（Ｓ２６）と、非結晶半導体層形成工程（Ｓ２７）と、アニール工程（Ｓ２８）と、ソースドレイン電極形成工程（Ｓ２９）とを、この順に含む。
　本実施形態に係る表示用薄膜半導体装置の製造方法と本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法とが異なる点は、還元反応処理を行うタイミングである。すなわち、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法では、還元反応処理工程（Ｓ１５）が、ゲート電極形成工程（Ｓ１４）とゲート絶縁膜形成（Ｓ１６）との間にあったのに対し、本実施形態に係る表示用薄膜半導体装置の製造方法では、還元反応処理工程（Ｓ２６）が、ゲート絶縁膜形成工程（Ｓ２５）と非結晶半導体形成工程（Ｓ２７）との間にある。
　なお、本実施形態に係る製造方法における各工程の内容については、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における各工程と同じであるので、その説明は省略する。また、その他、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法では、上記以外の工程も含まれる。
　以下、上記以外の工程も含めた本発明の実施の形態２に係る表示用薄膜半導体装置の具体的な製造方法について、図９を用いてさらに詳述する。図９は、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法における全ての工程のうち特徴的な工程の構成を模式的に示した断面図である。なお、図９において、図３に示す実施の形態１の製造方法における構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略する。また、以下、図３及び図４に示された本発明の実施の形態１に係る製造方法と異なる点を中心に説明する。
　まず、実施の形態１に係る製造方法の図３（ａ）～図３（ｆ）と同様に、図９（ａ）～図９（ｆ）の各工程が順に行われる。すなわち、ガラス基板準備工程、アンダーコート層形成工程、モリブデン金属層形成工程及びゲート電極形成工程が順次行われる。なお、図９（ａ）～図９（ｆ）の各工程は、図３（ａ）～図３（ｆ）の各工程と同じである。
　次に、図９（ｇ）に示すように、ゲート電極３を覆うようにして、ゲート電極３上及びアンダーコート層２上に、プラズマＣＶＤによって、二酸化シリコンからなるゲート絶縁膜４を１００ｎｍ程度の膜厚で成膜する。なお、この工程は、実施の形態１の図３（ｈ）に示す工程に相当する。
　次に、図９（ｈ）に示すように、アンダーコート層２とゲート電極３との界面に向けて、所定の還元反応処理を行う。還元反応処理としては、実施の形態１と同様に、水素プラズマ処理による水素還元反応処理を行った。これにより、アンダーコート層２とゲート電極３との界面近傍に存在する酸素濃度を減少させることができる。なお、本実施形態では、ゲート電極３上にゲート絶縁膜４が形成されているが、水素イオンは数μｍオーダの深さまで侵入するので、ゲート電極３の内部及び周辺の酸素濃度を低減させることは十分可能である。
　その後、実施の形態１に係る製造方法の図３（ｉ）～図３（ｌ）の各工程と同様に、図９（ｉ）～図９（ｌ）の各工程が行われる。図９（ｉ）～図９（ｌ）の各工程は、図３（ｉ）～図３（ｌ）の各工程と同じである。また、その後は、図示しないが、本発明の実施の形態１に係る製造方法における図４（ａ）～図４（ｊ）と同じ工程が行われる。
　すなわち、還元反応処理工程の後は、実施の形態１に係る製造方法と同様に、第１の非結晶半導体層形成工程、アニール工程、第２の非結晶半導体層形成工程、チャネル層島化工程、コンタクト層用膜形成工程、ソースドレイン電極形成工程、及び、コンタクト層形成工程／チャネルエッチング工程をこの順で行う。
　以上のとおり、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法と同様に、非結晶半導体層に対して７００℃から９００℃の温度範囲の温度にてアニール処理を行う工程よりも前に、所定の還元反応処理を行う工程を備える。これにより、アンダーコート層２とゲート電極３との界面近傍に存在する酸素濃度を減少させることができるので、酸化モリブデンの発生を抑制することができる。従って、酸化モリブデンが上記温度範囲のアニール温度で昇華してガス化することを大幅に減少させることができるので、ゲート電極３上に、円形状の膜剥がれが生ずることを抑制することができる。
　また、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法では、還元反応処理工程を、ゲート絶縁膜形成工程と第１の非結晶半導体層形成工程との間に設けている。この段階で還元反応処理を行うと、還元反応処理時においてゲート電極３はゲート絶縁膜４によって既に被覆されている。これにより、この段階以降において、ゲート電極３とアンダーコート層２との界面近傍に再度酸素が混入することを抑制することができる。従って、ゲート電極３とアンダーコート層２との界面近傍に対して還元反応処理が行われた状態を保ったまま、すなわち、ゲート電極３とアンダーコート層２との界面近傍の酸素層が少ない状態で、非結晶半導体層５ａに対して７００℃から９００℃の温度範囲の温度にてアニール処理を行うことができる。
　従って、モリブデンの酸化が促進されないので、酸化モリブデンの発生を抑制することができ、酸化モリブデンが昇華してガス化することを減少させることができる。この結果、ゲート電極上に膜剥がれが発生することを抑制することができる。
　なお、本実施形態における還元反応処理を行う段階では、ゲート電極とアンダーコート層との界面近傍に対して、ゲート絶縁膜の１層を経由して還元反応処理を行うことなる。そのため、１層分の膜を介して還元反応処理を行う分、実施の形態１のように、ゲート電極のみを介して還元反応処理を行う場合と比較して還元反応処理による効果は低減することになる。但し、実際には、この段階による還元反応処理であっても、アンダーコート層とゲート電極との界面近傍に存在する酸素層を十分に減少させることができるので、ゲート電極上に生ずる円形状の膜剥がれを十分に抑制することができる。
　（実施の形態３）
　次に、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法について、図１０及び図１１を用いて説明する。
　図１０は、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法のフローチャートである。
　図１０に示すように、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法は、少なくとも、ガラス基板準備工程（Ｓ３１）と、アンダーコート層形成工程（Ｓ３２）と、モリブデン金属層形成工程（Ｓ３３）と、ゲート電極形成工程（Ｓ３４）と、ゲート絶縁膜形成工程（Ｓ３５）と、非結晶半導体層形成工程（Ｓ３６）と、還元反応処理工程（Ｓ３７）と、アニール工程（Ｓ３８）と、ソースドレイン電極形成工程（Ｓ３９）とを、この順に含む。
　本実施形態に係る表示用薄膜半導体装置の製造方法と本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法とが異なる点も、還元反応処理を行うタイミングである。すなわち、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法では、還元反応処理工程（Ｓ１５）が、ゲート電極形成工程（Ｓ１４）とゲート絶縁膜形成（Ｓ１６）との間にあったのに対し、本実施形態に係る表示用薄膜半導体装置の製造方法では、還元反応処理工程（Ｓ３７）が、非結晶半導体形成工程（Ｓ３６）とアニール工程（Ｓ３８）との間にある。
　なお、本実施形態に係る製造方法における各工程の内容については、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における各工程と同じであるので、その説明は省略する。また、その他、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法では、上記以外の工程も含まれる。
　以下、上記以外の工程も含めた本発明の実施の形態３に係る表示用薄膜半導体装置の具体的な製造方法について、図１１を用いてさらに詳述する。図１１は、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法における全ての工程のうち特徴的な工程の構成を模式的に示した断面図である。なお、図１１において、図３に示す実施の形態１の製造方法における構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略する。また、以下、図３及び図４に示された本発明の実施の形態１に係る製造方法と異なる点を中心に説明する。
　まず、実施の形態１に係る製造方法の図３（ａ）～図３（ｆ）と同様に、図１１（ａ）～図１１（ｆ）の各工程が順に行われる。すなわち、ガラス基板準備工程、アンダーコート層形成工程、モリブデン金属層形成工程及びゲート電極形成工程が順次行われる。なお、図１１（ａ）～図１１（ｆ）の各工程は、図３（ａ）～図３（ｆ）の各工程と同じである。
　次に、図１１（ｇ）に示すように、ゲート電極３を覆うようにして、ゲート電極３上及びアンダーコート層２上に、プラズマＣＶＤによって、二酸化シリコンからなるゲート絶縁膜４を１００ｎｍ程度の膜厚で成膜する。なお、この工程は、実施の形態１の図３（ｈ）に示す工程に相当する。
　次に、図１１（ｈ）に示すように、ゲート絶縁膜４上に、プラズマＣＶＤによって、アモルファスシリコン層である第１の非結晶半導体層５ａを５０ｎｍ程度の膜厚で成膜する。なお、この工程は、実施の形態１の図３（ｉ）に示す工程に相当する。
　次に、図１１（ｉ）に示すように、アンダーコート層２とゲート電極３との界面に向けて、所定の還元反応処理を行う。還元反応処理としては、実施の形態１と同様に、水素プラズマ処理による水素還元反応処理を行った。これにより、アンダーコート層２とゲート電極３との界面近傍に存在する酸素濃度を減少させることができる。なお、本実施形態では、ゲート電極３上にゲート絶縁膜４及び非結晶半導体層５ａが形成されているが、水素イオンは数μｍオーダの深さまで侵入するので、ゲート電極３の内部及び周辺の酸素濃度を低減させることは十分可能である。
　その後、実施の形態１に係る製造方法の図３（ｊ）～図３（ｌ）の各工程と同様に、図１１（ｊ）～図１１（ｌ）の各工程が行われる。なお、図１１（ｊ）～図１１（ｌ）の各工程は、図３（ｊ）～図３（ｌ）の各工程と同じである。また、その後は、図示しないが、本発明の実施の形態１に係る製造方法における図４（ａ）～図４（ｊ）と同じ工程が行われる。
　すなわち、還元反応処理工程の後は、実施の形態１に係る製造方法と同様に、アニール工程、第２の非結晶半導体層形成工程、チャネル層島化工程、コンタクト層用膜形成工程、ソースドレイン電極形成工程、及び、コンタクト層形成工程／チャネルエッチング工程をこの順で行う。
　以上のとおり、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法と同様に、非結晶半導体層５ａに対して７００℃から９００℃の温度範囲の温度にてアニール処理を行う工程よりも前に、所定の還元反応処理を行う工程を備える。これにより、アンダーコート層２とゲート電極３との界面近傍に存在する酸素濃度を減少させることができるので、酸化モリブデンの発生を抑制することができる。従って、酸化モリブデンが上記温度範囲のアニール温度で昇華してガス化することを大幅に減少させることができるので、ゲート電極３上に、円形状の膜剥がれが生ずることを抑制することができる。
　また、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法では、還元反応処理工程を、第１の非結晶半導体層形成工程とアニール工程との間に設けている。この段階で還元反応処理を行うと、還元反応処理時においてゲート電極３はゲート絶縁膜４及び非結晶半導体層５ａによって既に被覆されている。これにより、この段階後において、ゲート電極３とアンダーコート層２との界面に再度酸素が混入することを抑制することができる。従って、ゲート電極３とアンダーコート層２との界面近傍に対して還元反応処理が行われた状態を保ったまま、すなわち、ゲート電極３とアンダーコート層２との界面近傍の酸素層が少ない状態で、非結晶半導体層に対して７００℃から９００℃の温度範囲の温度にてアニール処理を行うことができる。しかも、アニール工程直前に還元反応処理を行うことができるので、効果的にゲート電極界面近傍における酸素濃度を低減することができる。
　従って、モリブデンの酸化は促進されないので、酸化モリブデンの発生を抑制することができ、酸化モリブデンが昇華してガス化することを減少させることができる。この結果、ゲート電極３上に膜剥がれが発生することを抑制することができる。
　なお、本実施形態における還元反応処理を行う段階では、ゲート電極とアンダーコート層との界面に対して、ゲート絶縁膜と非結晶半導体層の２層を経由して還元反応処理を行うことなる。そのため、２層の膜を介して還元反応処理を行う分、実施の形態２のように、ゲート絶縁膜の１層のみを介して還元反応処理を行う場合と比較して還元反応処理による効果は低減することになる。但し、実際には、この段階による還元反応処理であっても、アンダーコート層とゲート電極との界面近傍に存在する酸素層を十分に減少させることができるので、ゲート電極上に生ずる円形状の膜剥がれを十分に抑制することができる。
　（実施の形態４）
　次に、本発明の実施の形態４に係る表示用薄膜半導体装置の製造方法について、図１２及び図１３を用いて説明する。
　図１２は、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法のフローチャートである。
　図１２に示すように、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法は、少なくとも、ガラス基板準備工程（Ｓ４１）と、アンダーコート層形成工程（Ｓ４２）と、モリブデン金属層形成工程（Ｓ４３）と、還元反応処理工程（Ｓ４４）と、ゲート電極形成工程（Ｓ４５）と、ゲート絶縁膜形成工程（Ｓ４６）と、非結晶半導体層形成工程（Ｓ４７）と、アニール工程（Ｓ４８）と、ソースドレイン電極形成工程（Ｓ４９）とを、この順に含む。
　本実施形態に係る表示用薄膜半導体装置の製造方法と本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法とが異なる点も、還元反応処理を行うタイミングである。すなわち、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法では、還元反応処理工程（Ｓ１５）が、ゲート電極形成工程（Ｓ１４）とゲート絶縁膜形成（Ｓ１６）との間にあったのに対し、本実施形態に係る表示用薄膜半導体装置の製造方法では、還元反応処理工程（Ｓ４４）が、モリブデン金属層形成工程（Ｓ３３）とゲート電極形成工程（Ｓ３５）との間にある。
　なお、本実施形態に係る製造方法における各工程の内容については、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における各工程と同じであるので、その説明は省略する。また、その他、本発明の実施の形態４に係る表示用薄膜半導体装置の製造方法では、上記以外の工程も含まれる。
　以下、上記以外の工程も含めた本発明の実施の形態４に係る表示用薄膜半導体装置の具体的な製造方法について、図１３を用いてさらに詳述する。図１３は、本発明の実施の形態４に係る表示用薄膜半導体装置の製造方法における全ての工程のうち特徴的な工程の構成を模式的に示した断面図である。なお、図１３において、図３に示す実施の形態１の製造方法における構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略する。また、以下、図３及び図４に示された本発明の実施の形態１に係る製造方法と異なる点を中心に説明する。
　まず、実施の形態１に係る製造方法の図３（ａ）～図３（ｃ）と同様に、図１３（ａ）～図１３（ｃ）の各工程が順に行われる。すなわち、ガラス基板準備工程、アンダーコート層形成工程及びモリブデン金属層形成工程が順次行われる。なお、図１３（ａ）～図１３（ｃ）の各工程は、図３（ａ）～図３（ｃ）の各工程と同じである。
　次に、図１３（ｄ）に示すように、アンダーコート層２とモリブデン金属層３Ｍとの界面に向けて、所定の還元反応処理を行う。還元反応処理としては、実施の形態１と同様に、水素プラズマ処理による水素還元反応処理を行った。これにより、アンダーコート層２とモリブデン金属層３Ｍとの界面近傍に存在する酸素濃度を減少させることができる。なお、本実施形態では、アンダーコート層２の全面にモリブデン金属層３Ｍが形成されているが、水素ラジカルは１００ｎｍ程度の深さまで侵入し、また、水素イオンにいたっては数μｍオーダの深さまで侵入するので、モリブデン金属層３Ｍの内部及びアンダーコート層２との界面近傍における酸素濃度を低減させることができる。
　次に、図１３（ｅ）～図１３（ｇ）に示すように、図３（ｄ）～図３（ｆ）と同様に、ゲート電極形成工程を行う。すなわち、モリブデン金属層３Ｍ上に選択的にレジストＲ１を形成し（図１３（ｅ））、ウェットエッチングを施してモリブデン金属層３Ｍをパターニングし（図１３（ｆ））、所定形状のゲート電極３を形成する（図１３（ｇ））。
　その後、実施の形態１に係る製造方法の図３（ｈ）～図３（ｌ）の各工程と同様に、図１３（ｈ）～図１３（ｌ）の各工程が行われる。なお、図１３（ｈ）～図１３（ｌ）の各工程は、図３（ｈ）～図３（ｌ）の各工程と同じである。また、その後は、図示しないが、本発明の実施の形態１に係る製造方法における図４（ａ）～図４（ｊ）と同じ工程が行われる。
　すなわち、還元反応処理工程の後は、ゲート絶縁膜形成工程、第１の非結晶半導体層形成工程、アニール工程、第２の非結晶半導体層形成工程、チャネル層島化工程、コンタクト層用膜形成工程、ソースドレイン電極形成工程、及び、コンタクト層形成工程／チャネルエッチング工程をこの順で行う。
　以上のとおり、本発明の実施の形態４に係る表示用薄膜半導体装置の製造方法は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法と同様に、非結晶半導体層に対して７００℃から９００℃の温度範囲の温度にてアニール処理を行う工程よりも前に、所定の還元反応処理を行う工程を備える。これにより、アンダーコート層２とモリブデン金属層３Ｍとの界面近傍に存在する酸素濃度を減少させることができるので、アンダーコート層２とその後形成するゲート電極３との界面近傍における酸素濃度を低減することができる。よって、酸化モリブデンの発生を抑制することができる。従って、酸化モリブデンが上記温度範囲のアニール温度で昇華してガス化することを大幅に減少させることができるので、ゲート電極３上に、円形状の膜剥がれが生ずることを抑制することができる。
　なお、本実施形態のようにモリブデン金属層形成工程とゲート電極形成工程との間に還元反応処理を行うと、その後の工程において、水分を含む処理が行われることになる。例えば、レジストの現像や剥離、又は金属層や金属膜のエッチングにおいて、水洗浄が施される。
　このため、ゲート電極形成工程の前の段階において還元反応処理を行うと、この後の工程において、アンダーコート層２とゲート電極３との界面に再度酸素が混入する可能性はある。
　しかしながら、その後の工程において仮に酸素が混入することになっても、上記の段階で還元反応処理を行っておくことにより、酸化モリブデンの発生を抑制することができる。従って、その後、非結晶半導体層に対して７００℃から９００℃の温度範囲の温度にてアニール処理が行われたとしても、酸化モリブデンが昇華してガス化することを減少させることができる。この結果、ゲート電極３上に膜剥がれが発生することを抑制することができる。
　（実施の形態５）
　次に、本発明の実施の形態５に係る表示用薄膜半導体装置の製造方法について、図１４及び図１５を用いて説明する。
　図１４は、本発明の実施の形態５に係る表示用薄膜半導体装置の製造方法のフローチャートである。
　図１４に示すように、本発明の実施の形態５に係る表示用薄膜半導体装置の製造方法は、少なくとも、ガラス基板準備工程（Ｓ５１）と、アンダーコート層形成工程（Ｓ５２）と、還元反応処理工程（Ｓ５３）と、モリブデン金属層形成工程（Ｓ５４）と、ゲート電極形成工程（Ｓ５５）と、ゲート絶縁膜形成工程（Ｓ５６）と、非結晶半導体層形成工程（Ｓ５７）と、アニール工程（Ｓ５８）と、ソースドレイン電極形成工程（Ｓ５９）とを、この順に含む。
　本実施形態に係る表示用薄膜半導体装置の製造方法と本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法とが異なる点も、還元反応処理を行うタイミングである。すなわち、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法では、還元反応処理工程（Ｓ１５）が、ゲート電極形成工程（Ｓ１４）とゲート絶縁膜形成（Ｓ１６）との間にあったのに対し、本実施形態に係る表示用薄膜半導体装置の製造方法では、還元反応処理工程（Ｓ５３）が、アンダーコート層形成工程（Ｓ５２）とモリブデン金属層形成工程（Ｓ５４）との間にある。
　なお、本実施形態に係る製造方法における各工程の内容については、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における各工程と同じであるので、その説明は省略する。また、その他、本発明の実施の形態５に係る表示用薄膜半導体装置の製造方法では、上記以外の工程も含まれる。
　以下、上記以外の工程も含めた本発明の実施の形態５に係る表示用薄膜半導体装置の具体的な製造方法について、図１５を用いてさらに詳述する。図１５は、本発明の実施の形態５に係る表示用薄膜半導体装置の製造方法における全ての工程のうち特徴的な工程の構成を模式的に示した断面図である。なお、図１５において、図３に示す実施の形態１の製造方法における構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略する。また、以下、図３及び図４を用いて説明した本発明の実施の形態１に係る製造方法と異なる点を中心に説明する。
　まず、実施の形態１に係る製造方法の図３（ａ）及び図３（ｂ）と同様に、図１５（ａ）及び図１５（ｂ）の各工程が順に行われる。すなわち、ガラス基板準備工程及びアンダーコート層形成工程が順次行われる。なお、図１５（ａ）及び図１５（ｂ）の各工程は、図３（ａ）及び図３（ｂ）の各工程と同じである。
　次に、図１５（ｃ）に示すように、アンダーコート層２の少なくともゲート電極形成領域に向けて、所定の還元反応処理を行う。還元反応処理としては、実施の形態１と同様に、水素プラズマ処理による水素還元反応処理を行った。これにより、アンダーコート層２のゲート電極が形成される領域における表面近傍に存在する酸素濃度を減少させることができる。
　次に、図１５（ｄ）に示すように、図３（ｃ）と同様に、モリブデン金属層形成工程を行う。すなわち、アンダーコート層２上に、モリブデンを含むモリブデン金属層３Ｍを５０ｎｍ程度の膜厚で成膜する。本実施形態でも、モリブデン金属層３Ｍとして、モリブデンタングステン（ＭｏＷ）を用いた。また、モリブデン金属層３Ｍは、スパッタによって成膜した。
　次に、図１５（ｅ）～図１５（ｇ）に示すように、図３（ｄ）～図３（ｆ）と同様に、ゲート電極形成工程を行う。すなわち、モリブデン金属層３Ｍ上に選択的にレジストＲ１を形成し（図１５（ｅ））、ウェットエッチングを施してモリブデン金属層３Ｍをパターニングし（図１５（ｆ））、所定形状のゲート電極３を形成する（図１５（ｇ））。
　その後、実施の形態１に係る製造方法の図３（ｈ）～図３（ｌ）の各工程と同様に、図１５（ｈ）～図１５（ｌ）の各工程が行われる。なお、図１５（ｈ）～図１５（ｌ）の各工程は、図３（ｈ）～図３（ｌ）の各工程と同じである。また、その後は、図示しないが、本発明の実施の形態１に係る製造方法における図４（ａ）～図４（ｊ）と同じ工程が行われる。
　すなわち、還元反応処理工程の後は、ゲート絶縁膜形成工程、第１の非結晶半導体層形成工程、アニール工程、第２の非結晶半導体層形成工程、チャネル層島化工程、コンタクト層用膜形成工程、ソースドレイン電極形成工程、及び、コンタクト層形成工程／チャネルエッチング工程をこの順で行う。
　以上のとおり、本発明の実施の形態５に係る表示用薄膜半導体装置の製造方法は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法と同様に、非結晶半導体層に対して７００℃から９００℃の温度範囲の温度にてアニール処理を行う工程よりも前に、所定の還元反応処理を行う工程を備える。このように、ゲート電極の金属層を形成する前であっても、アンダーコート層に対して還元反応処理を行っておくことにより、アンダーコート層２のゲート電極形成領域の表面近傍に存在する酸素濃度を減少させることができる。これにより、アンダーコート層２とその後形成するゲート電極３との界面近傍における酸素濃度を低減することができ、酸化モリブデンの発生を抑制することができる。従って、酸化モリブデンが上記温度範囲のアニール温度で昇華してガス化することを大幅に減少させることができるので、ゲート電極３上に、円形状の膜剥がれが生ずることを抑制することができる。
　なお、本実施形態は、実施の形態４と同様に、還元反応処理の後の工程において、水分を含む処理が行われることがあり、この後の工程において、アンダーコート層２とゲート電極３との界面に再度酸素が混入する可能性はある。
　しかしながら、その後の工程において仮に酸素が混入することになっても、上記の段階で還元反応処理を行っておくことにより、酸化モリブデンの発生を抑制することができる。従って、その後、非結晶半導体層に対して７００℃から９００℃の温度範囲の温度にてアニール処理が行われたとしても、酸化モリブデンが昇華してガス化することを減少させることができる。この結果、ゲート電極３上に膜剥がれが発生することを抑制することができる。
　（実施の形態６）
　次に、上記の実施の形態１～５に係る表示用薄膜半導体装置をディスプレイに適用した本発明の実施の形態６に係る表示装置について、図１６を用いて説明する。なお、本実施形態に係る表示装置の一態様では、有機ＥＬディスプレイに適用した例について説明する。
　図１６は、本発明の実施の形態６に係る有機ＥＬディスプレイの一部切り欠き斜視図である。上述した各実施の形態に係る表示用薄膜半導体装置は、有機ＥＬディスプレイのアクティブマトリクス基板のスイッチング素子と用いることができる。
　図１６に示すように、有機ＥＬディスプレイ２０は、アクティブマトリクス基板２１と、アクティブマトリクス基板２１上にマトリクス状に複数配置された画素２２と、画素２２に接続され、アクティブマトリクス基板２１上にアレイ状に複数配置された画素回路２３と、画素２２と画素回路２３の上に順次積層された陽極２４、有機ＥＬ層２５及び陰極２６（透明電極）と、各画素回路２３と制御回路（不図示）とを接続する複数本のソース線２７及びゲート線２８とを備えている。有機ＥＬ層２５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
　有機ＥＬディスプレイ２０において、各画素回路２３に、画素２２のスイッチング素子として、前述した各実施の形態のいずれかの表示用薄膜半導体装置が設けられている。
　次に、上記有機ＥＬディスプレイ２０における画素２２の回路構成について、図１７を用いて説明する。図１６は、本発明の上記の各実施の形態１～５に係る表示用薄膜半導体装置を用いた画素の回路構成図である。
　図１７に示すように、画素２２は、駆動用の薄膜半導体装置３１と、選択用の薄膜半導体装置３２と、有機ＥＬ素子３３と、コンデンサ３４とを備える。駆動用の薄膜半導体装置３１は、有機ＥＬ素子３３を駆動する駆動トランジスタであり、選択用の薄膜半導体装置３２は、選択トランジスタである。
　選択用の薄膜半導体装置３２のソース電極３２Ｓは、ソース線２７に接続され、ゲート電極３２Ｇは、ゲート線２８に接続され、ドレイン電極３２Ｄは、コンデンサ３４及び駆動用の薄膜半導体装置３１のゲート電極３１Ｇに接続されている。
　また、駆動用の薄膜半導体装置３１のドレイン電極３１Ｄは、電源線３５に接続され、ソース電極３１Ｓは有機ＥＬ素子３３のアノードに接続されている。
　この構成において、ゲート線２８にゲート信号が入力され、選択用の薄膜半導体装置３２をオン状態にすると、ソース線２７を介して供給された信号電圧がコンデンサ３４に書き込まれる。そして、コンデンサ３４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動用の薄膜半導体装置３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子３３のアノードからカソードへと流れる。これにより、有機ＥＬ素子３３が発光し、画像として表示される。
　なお、本発明の実施の形態１～５に係る表示用薄膜半導体装置は、駆動用の薄膜半導体装置３１及び選択用の薄膜半導体装置３２のいずれにも適用することができる。
　以上、本発明の一実施形態に係るディスプレイについて説明したが、本発明はこれに限定されない。例えば、上記の実施形態では有機ＥＬ素子を用いた有機ＥＬディスプレイについて説明したが、液晶表示素子等、アクティブマトリクス基板が用いられる他の表示素子を備えたディスプレイにも適用することもできる。
　また、以上説明した本発明の実施の形態６に係るディスプレイについては、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示装置に適用することができる。
　以上、本発明に係る表示用薄膜半導体装置の製造方法について、実施の形態に基づいて説明したが、本発明に係る表示用薄膜半導体装置の製造方法は、上記の実施の形態に限定されるものではない。
　例えば、上記の各実施の形態では、ゲート電極におけるモリブデンの酸化を抑制するための還元反応処理として、水素プラズマ処理としたが、これに限るものではない。例えば、水素雰囲気アニール処理又は水蒸気アッシング処理であっても構わない。水素雰囲気アニールは、本発明における還元反応処理として利用することができる。また、水蒸気アッシングは、水素イオン及び水素ラジカルを発生させることができ、本発明における還元反応処理として利用することができる。
　また、上記の各実施の形態では、各実施の形態において還元反応処理は１回しか行っていないが、各実施の形態を組み合わせるようにして、複数回の還元反応処理を行っても構わない。
　また、非結晶半導体層を結晶化させるためのアニール処理においては、レーザアニールを用いたが、レーザアニールとしては、ＣＷレーザ（Ｃｏｎｔｉｎｕｏｕｓ　Ｗａｖｅ　Ｌａｓｅｒ）よりもパルスレーザの方が好ましい。これは、パルスレーザの方がＣＷレーザよりも入熱時間が短いからであり、パルスレーザを用いた方がより確実にゲート電極上の膜剥がれを軽減することができる。
　また、ゲート絶縁膜としては、窒化シリコン（下層）と二酸化シリコン（上層）との積層構造とすることもできるが、本実施形態ではチャネル層として多結晶半導体層を用いているので、二酸化シリコンの単層とすることが好ましい。これは、窒化シリコンと二酸化シリコンとの積層構造を用いてもゲート電極上の膜剥がれを防止することができるが、当該積層構造を用いると、閾値電圧がマイナス側にシフトしてしまうからである。
　なお、その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　本発明に係る表示用薄膜半導体装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、又はその他スイッチング素子等として様々な電気機器に広く利用することができる。
　１　ガラス基板
　２、２００　アンダーコート層
　３、３００　ゲート電極
　３Ｍ　モリブデン金属層
　４、４００　ゲート絶縁膜
　５、５ｐ、５００　多結晶半導体層
　５ａ、６、６ａ　非結晶半導体層
　７ａ、７ｂ　コンタクト層
　７Ｓ１、７Ｓ２　非晶質半導体層
　８ａ　ソース電極
　８ｂ　ドレイン電極
　１０　表示用薄膜半導体装置
　２０　有機ＥＬディスプレイ
　２１　アクティブマトリクス基板
　２２　画素
　２３　画素回路
　２４　陽極
　２５　有機ＥＬ層
　２６　陰極
　２７　ソース線
　２８　ゲート線
　３１、３２　薄膜半導体装置
　３１Ｇ、３２Ｇ　ゲート電極
　３１Ｓ、３２Ｓ　ソース電極　
　３１Ｄ、３２Ｄ　ドレイン電極
　３３　有機ＥＬ素子
　３４　コンデンサ
　３５　電源線
　Ｒ１、Ｒ２、Ｒ３、Ｒ４　レジスト
　３０１　膜剥がれ
　３０２　空隙
　３６０　酸化モリブデン
　３６１　ガス
　６００　酸素原子

Claims (21)

  1. 　ガラス基板を準備する第１工程と、
    　前記ガラス基板上に前記ガラス基板に含有される不純物の拡散を防止するためのアンダーコート層を形成する第２工程と、
    　前記アンダーコート層上に前記アンダーコート層より酸素原子との結合力が強いモリブデンからなる金属層を形成する第３工程と、
    　所定のエッチング処理により前記金属層からゲート電極を形成する第４工程と、
    　前記ゲート電極上にゲート絶縁膜を形成する第５工程と、
    　前記ゲート絶縁膜上に非結晶半導体層を形成する第６工程と、
    　前記非結晶半導体層に対して７００℃から９００℃の温度範囲の温度にてアニール処理を行い、前記非結晶半導体層を結晶化して多結晶半導体層を形成する第７工程と、
    　前記多結晶半導体層の上方にソース電極及びドレイン電極を形成する第８工程と、を含み、
    　前記第２工程より後から第７工程より前の段階において少なくとも１回、前記アンダーコート層の少なくともゲート電極形成領域に向けて、所定の還元反応処理を行う工程を含む、
    　表示用薄膜半導体装置の製造方法。
  2. 　前記所定の還元反応処理を前記第４工程から前記第７工程までの間に行う場合は、前記アンダーコート層と前記ゲート電極との界面に向けて当該所定の還元反応処理を行う
    　請求項１記載の表示用薄膜半導体装置の製造方法。
  3. 　前記所定の還元反応処理は、前記アンダーコート層と前記ゲート電極との界面近傍での酸素濃度を低減する処理である、
    　請求項２記載の表示用薄膜半導体装置の製造方法。
  4. 　前記所定の還元反応処理を前記第３工程と前記第４工程の間に行う場合は、前記アンダーコート層と前記金属層との界面に向けて当該所定の還元反応処理を行う
    　請求項１記載の表示用薄膜半導体装置の製造方法。
  5. 　前記所定の還元反応処理は、前記アンダーコート層と前記金属層との界面近傍での酸素濃度を低減する処理である、
    　請求項４記載の表示用薄膜半導体装置の製造方法。
  6. 　前記所定の還元反応処理を前記第２工程と前記第３工程の間に行う場合は、前記アンダーコート層のゲート電極形成領域に向けて当該所定の還元反応処理を行う
    　請求項１記載の表示用薄膜半導体装置の製造方法。
  7. 　前記所定の還元反応処理は、前記アンダーコート層のゲート電極形成領域の表面近傍での酸素濃度を低減する処理である、
    　請求項６記載の表示用薄膜半導体装置の製造方法。
  8. 　前記アンダーコート層は、窒化膜からなる層である、
    　請求項１ないし請求項７のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
  9. 　前記ガラス基板に含有される不純物は、ナトリウム又はリンである、
    　請求項１ないし請求項８のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
  10. 　前記ガラス基板は、酸素原子を主成分として含み、
    　前記アンダーコート層は、前記ガラス基板より酸素原子との結合力が弱く、
    　前記モリブデンは、前記ガラス基板より酸素原子との結合力が弱く前記アンダーコート層より酸素原子との結合力が強い
    　請求項１ないし請求項９のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
  11. 　前記第７工程と前記第８工程との間に、前記多結晶半導体層上に第２の非結晶半導体層を形成する工程を設け、
    　前記第８工程において、前記第２の非結晶半導体層上に前記ソース電極及び前記ドレイン電極を形成する、
    　請求項１ないし請求項１０のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
  12. 　前記多結晶半導体層は、平均粒径が２０ｎｍから６０ｎｍの微結晶半導体層を含む、
    　請求項１ないし請求項１１のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
  13. 　前記所定の還元反応処理は、前記第４工程と前記第５工程との間においてなされる、
    　請求項１～３、８～１２のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
  14. 　前記所定の還元反応処理は、前記第５工程と前記第６工程との間においてなされる、
    　請求項１～３、８～１２のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
  15. 　前記所定の還元反応処理は、前記第６工程と前記第７工程との間においてなされる、
    　請求項１～３、８～１２のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
  16. 　前記所定の還元反応処理は、前記第３工程と前記第４工程との間においてなされる、
    　請求項１、３、４、８～１２のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
  17. 　前記所定の還元反応処理は、前記第２工程と前記第３工程との間においてなされる、
    　請求項１、６～１２のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
  18. 　前記所定の還元反応処理は、水素プラズマ処理である、
    　請求項１ないし請求項１７のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
  19. 　前記アンダーコート層上に前記ゲート電極が形成された前記ガラス基板を、前記水素プラズマ処理を行うためのチャンバ内に配置し、
    　前記水素プラズマ処理を行う際の高周波パワーは７５Ｗから２００Ｗの範囲内であって、当該高周波パワーによる処理時間は１５秒から６０秒の範囲内とする、
    　請求項１８記載の表示用薄膜半導体装置の製造方法。
  20. 　前記所定の還元反応処理は、水素雰囲気アニール処理である、
    　請求項１ないし請求項１７のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
  21. 　前記所定の還元反応処理は、水蒸気アッシング処理である、
    　請求項１ないし請求項１７のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
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