JP2005317851A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

【課題】オフ電流が小さい薄膜トランジスタを提供する。
【解決手段】ゲート電極32の端部の拡幅片部32bのゲート長IIが、ゲート電極32の本体部32aのゲート長Ｉより長い。ゲート電極32の端部を介して活性層21に流れる電流の経路がゲート電極32の拡幅片部32bにて長くなる。ゲート電極32を介した活性層21の周縁部64でのリーク電流の発生が少なくなる。薄膜トランジスタ８全体のオフ電流が下がる。薄膜トランジスタ８のトランジスタ特性を良好にできる。
【選択図】図１

Description

本発明は、半導体層上にゲート電極が設けられた薄膜トランジスタおよびその製造方法に関する。

近年、液晶表示装置においては、画素毎に液晶を駆動させるための薄膜トランジスタ(Thin Film Transistor:ＴＦＴ)を備えたアクティブマトリクス型の液晶表示装置が主流となりつつある。なかでも、半導体層に多結晶シリコンとしてのポリシリコンを用いたポリシリコンＴＦＴ液晶は、ガラス基板上に駆動回路の一部を取り込むことによる製造コストの削減のほか、狭額縁、高開口率および高精細化に適するとして、次第に普及してきている。また、一般的なアクティブマトリクス型の液晶表示装置は、多結晶シリコンを活性層に用いた薄膜トランジスタをアレイ基板上に形成している。

そして、このアレイ基板は、ガラスなどの透光性基板上にプラズマＣＶＤ法などによってアモルファスシリコン薄膜を堆積させる。この後、このアモルファスシリコン薄膜にエキシマレーザビームを照射して溶融させて結晶化させてポリシリコン薄膜とする。次いで、このポリシリコン薄膜の表面をレジストにて覆った後、このポリシリコン薄膜にプラズマを照射してドライエッチングして島状にパターニングする。この後、この島状のポリシリコン薄膜状にシリコン酸化膜などによるゲート絶縁膜をプラズマＣＶＤ法などにて形成する。さらに、このゲート絶縁膜上に金属膜をスパッタ法などにて成膜してからパターニングしてゲート電極を形成する。

この後、このゲート電極をマスクとしてｐ型あるいはｎ型の不純物を高濃度に注入して薄膜トランジスタのソース領域およびドレイン領域を形成する。次いで、ゲート電極を含むゲート絶縁膜上に層間絶縁膜を成膜する。さらに、これら層間絶縁膜およびゲート絶縁膜をパターニングして、活性層のソース領域およびドレイン領域に連通するコンタクトホールを形成する。この後、これらコンタクトホールを含む層間絶縁膜上にスパッタ法などで金属膜を形成した後、レジストを剥離してソース電極およびドレイン電極を形成する方法が知られている(例えば、特許文献１参照。)。
特開平１１−３４５９７８号公報（第４−６頁、図１）

上述したように、上記液晶表示装置では、薄膜トランジスタの作成の時のポリシリコン薄膜を島状にパターニングするドライエッチング時に、このポリシリコン薄膜の側壁部がレジストで覆われていない。このため、このポリシリコン薄膜の側壁部がドライエッチング時に直接プラズマに曝される。したがって、このポリシリコン薄膜の側壁部が、このポリシリコン薄膜の中央部よりも欠陥が多くなってしまう。この結果、薄膜トランジスタ動作時に、ポリシリコン薄膜の側壁部での欠陥に起因してリーク電流が大きくなるので、薄膜トランジスタ全体としてオフ電流が大きくなるという問題を有している。

本発明は、このような点に鑑みなされたもので、オフ電流を小さくできる薄膜トランジスタおよびその製造方法を提供することを目的とする。

本発明は、長手方向を有する半導体層と、この半導体層の長手方向に交差する方向に沿った中央部、および前記半導体層の幅方向に沿った前記中央部の端部に設けられ前記中央部より幅広な拡幅部を備え、前記半導体層上に絶縁されて設けられたゲート電極と、このゲート電極から絶縁され前記半導体層に電気的に接続され前記ゲート電極を挟んで位置するソース電極およびドレイン電極とを具備したものである。

そして、半導体層上に絶縁されて設けられたゲート電極の半導体層の幅方向に沿った端部に、このゲート電極の中央部より幅広な拡幅部を設けたことにより、このゲート電極の端部を介して半導体層に流れる電流の経路がより長くなる。したがって、このゲート電極の端部を介した半導体層のリーク電流を小さくできるので、オフ電流が小さくなる。

また、長手方向を有し、この長手方向の周縁部を流れる電流の経路が、この周縁部間に位置する中央部を流れる電流の経路より長い半導体層と、この半導体層上に絶縁されて設けられたゲート電極と、このゲート電極から絶縁され前記半導体層に電気的に接続されたソース電極およびドレイン電極とを具備したものである。

そして、半導体層の長手方向の周縁部を流れる電流の経路を、この周縁部間に位置する中央部を流れる電流の経路より長くしたことにより、この半導体層の周縁部を介したリーク電流を小さくできるので、オフ電流が小さくなる。

さらに、中央部、およびこの中央部を周縁する周縁部を備え、前記中央部の半導体結晶の粒径が前記周縁部の半導体結晶の粒径より大きい半導体層と、この半導体層上に絶縁されて設けられたゲート電極と、このゲート電極から絶縁され前記半導体層に電気的に接続されたソース電極およびドレイン電極とを具備したものである。

そして、半導体層の中央部の半導体結晶の粒径が、この半導体層の中央部を周縁する周縁部の半導体結晶の粒径より大きいので、この半導体層の周縁部を介したリーク電流を小さくできるから、オフ電流が小さくなる。

また、半導体層、この半導体層上に絶縁されて設けられたゲート電極、このゲート電極から絶縁され前記半導体層に電気的に接続されたソース電極およびドレイン電極を具備した薄膜トランジスタの製造方法であって、前記半導体層をエッチングして島状にする工程と、この島状にした前記半導体層を再結晶化させる工程とを具備したものである。

そして、半導体層をエッチングして島状にしてから、この島状にした半導体層を再結晶化させるので、この半導体層のエッチングの際のダメージを再結晶化にて解消できる。このため、この半導体層のリーク電流を小さくできるから、オフ電流が小さくなる。

本発明によれば、半導体層の長手方向に沿ったゲート電極の中央部の端部に、この中央部より幅広な拡幅部を設けたことにより、このゲート電極の端部を介して半導体層に流れる電流の経路がより長くなるから、このゲート電極の端部を介した半導体層のリーク電流を小さくできるので、オフ電流を小さくできる。

また、半導体層の長手方向の周縁部を流れる電流の経路を、この周縁部間に位置する中央部を流れる電流の経路より長くしたことにより、この半導体層の周縁部を介したリーク電流を小さくできるので、オフ電流を小さくできる。

さらに、半導体層の中央部の半導体結晶の粒径を、この半導体層の中央部を周縁する周縁部の半導体結晶の粒径より大きくすることにより、この半導体層の周縁部を介したリーク電流を小さくできるので、オフ電流を小さくできる。

また、半導体層をエッチングして島状にしてから、この島状にした半導体層を再結晶化させるので、この半導体層のエッチングの際のダメージを再結晶化にて解消できるため、この半導体層のリーク電流を小さくでき、オフ電流を小さくできる。

以下、本発明の液晶表示装置の第１の実施の形態の構成を図１ないし図１３を参照して説明する。

図１ないし図３において、１は平面表示装置としての液晶表示装置である液晶パネルである。この液晶パネル１は、トップゲートタイプの薄膜トランジスタ(Thin Film Transistor:ＴＦＴ)方式である。また、この液晶パネル１は、アクティブマトリクス型でもある。そして、この液晶パネル１は、図２に示すように、薄膜トランジスタ基板としての電極基板である略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板３を有している。

さらに、図３に示すように、このガラス基板３の一主面である表面上の中央部には、画像表示領域としての画面部４が形成されている。そして、このガラス基板３上の画面部４には、複数の画素５がマトリクス状に設けられて配置されている。ここで、これら複数の画素５は、ガラス基板３の縦方向に沿ってｎ個形成されており、このガラス基板３の横方向に沿ってｍ個形成されている。したがって、これら複数の画素５は、ガラス基板３上にｎ×ｍ個形成されている。さらに、これら画素５のそれぞれには、画素電極６、蓄積容量としての補助容量７および薄膜トランジスタ８がそれぞれ１つずつ配置されている。このとき、この薄膜トランジスタ８のドレイン電極39に補助容量７が電気的に接続されている。

また、ガラス基板３の表面には、配線層としてのゲート電極配線である複数の走査線11が、このガラス基板３の幅方向に沿って配設されている。これら走査線11は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。さらに、これら走査線11は、薄膜トランジスタ８のゲート電極32に電気的に接続されている。また、これら走査線11間のそれぞれには、配線層としての画像信号配線である複数の信号線12が、ガラス基板３の縦方向に沿って配設されている。これら信号線12は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。さらに、これら信号線12は、薄膜トランジスタ８のソース電極38に電気的に接続されている。

したがって、これら走査線11および信号線12は、ガラス基板３上に格子状であるマトリクス状に配線されている。そして、これら走査線11および信号線12の各交点に対応して、画素電極６、補助容量７および薄膜トランジスタ８のそれぞれが各画素５毎に設けられている。

一方、このガラス基板３の周縁には、信号線駆動回路としての細長矩形平板状のＹドライバ回路14が配設されている。このＹドライバ回路14は、ガラス基板３の横方向に沿った一側縁に設けられている。さらに、このＹドライバ回路14は、ガラス基板３の縦方向に沿って設けられており、このガラス基板３上の各走査線11それぞれの一端部が電気的に接続されている。また、このガラス基板３の縦方向に沿った一端には、走査線駆動回路としての細長矩形平板状のＸドライバ回路15が配設されている。このＸドライバ回路15は、ガラス基板３の横方向に沿って設けられており、このガラス基板３上の各信号線12それぞれの一端部が電気的に接続されている。なお、これらＹドライバ回路14およびＸドライバ回路15は、Ｙドライバ回路14から各走査線11に供給される走査信号によって、薄膜トランジスタ８をオンオフさせるタイミングに同期して、Ｘドライバ回路15から各信号線12に画素信号を供給させることによって、アレイ基板２の画面部４に所定の画像を表示させる。

次いで、このガラス基板３の表面には、図２に示すように、シリコン窒化膜や酸化シリコン膜などにて構成された図示しないアンダーコート層が積層されて成膜されている。このアンダーコート層上には、トップゲート型構造としてのトップゲートタイプの薄膜トランジスタ８が１画素構成要素として配設されている。この薄膜トランジスタは、半導体素子としてのスイッチング素子である。そして、これら薄膜トランジスタ８は、アンダーコート層上に形成された半導体層としての活性層21を備えている。この活性層21は、多結晶半導体としてのポリシリコン(ｐ−Ｓｉ)にて構成された多結晶半導体層としてのポリシリコン半導体層である。すなわち、この活性層21は、非晶質半導体としてのアモルファスシリコン(ａ−Ｓｉ)をエキシマレーザ溶解結晶化であるアニールしてからパターニングして作成した島状のポリシリコン薄膜である。

ここで、この活性層21は、図１に示すように、長手方向を有する平面視矩形平膜状に形成されている。また、この活性層21は、薄膜トランジスタ８用の半導体層パターンであり、この活性層21の中央部に設けられたチャネル部としてのチャネル領域22を有している。チャネル領域22は、活性層21の長手方向に直交する幅方向に沿った長手方向を有する平面視細長矩形平膜状に形成されている。さらに、このチャネル領域22は、活性層21の長手方向における中央部に、この活性層21の幅方向に亘って設けられている。そして、このチャネル領域22の長手方向に沿った両端部には、ソース領域23およびドレイン領域24のそれぞれが設けられている。これらソース領域23およびドレイン領域24は、チャネル領域22とともに活性層21を形成しており、このチャネル領域22の両側に接続されている。

そして、各薄膜トランジスタ８のチャネル領域22、ソース領域23およびドレイン領域24のそれぞれを含むアンダーコート層上には、絶縁性を有する配線絶縁層としてのシリコン酸化膜であるゲート絶縁膜31が積層されて成膜されている。このゲート絶縁膜31は、活性層21を含むアンダーコート層上に配置されている。

さらに、各薄膜トランジスタ８のチャネル領域22に対向したゲート絶縁膜31上には、単一の平面視細長矩形状のゲート電極32が積層されて成膜されている。このゲート電極32は、ゲート絶縁膜31を介して各薄膜トランジスタ８のチャネル領域22上に対向して絶縁されている。さらに、このゲート電極32は、図３に示すように、走査線11の一側縁に一体的に接続されて、この走査線11の一部を構成する。ここで、このゲート電極32は、活性層21の長手方向に直交する長手方向を有している。また、このゲート電極32は、活性層21の幅寸法よりも大きな長手寸法を有している。したがって、このゲート電極32は、このゲート電極32の長手方向に沿った両端部を活性層21の幅方向における周縁よりも外側に突出させた状態で、この活性層21のチャネル領域22上に配設されている。

具体的に、このゲート電極32は、図１に示すように、このゲート電極32の中心部を構成する中央部である平面視細長矩形状の本体部32aを備えている。この本体部32aは、活性層21の幅方向であるとともにチャネル領域22の長手方向に沿った長手方向を有している。言い換えると、この本体部32aは、活性層21の長手方向に交差、すなわち直交する方向に沿った長手方向を有している。また、この本体部32aは、この本体部32aの長手方向に直交した幅方向に沿ったゲート長Ｉを有している。そして、この本体部32aは、チャネル領域22の長手方向における中央部上に対向した位置に設けられている。

さらに、この本体部32aの長手方向に沿った両端部には、ゲート電極32の端部を構成する平面視細長矩形状の拡幅片部32bがそれぞれ一体的に取り付けられている。これら拡幅片部32bは、本体部32aより幅広に形成されている。すなわち、これら拡幅片部32bは、活性層21の長手方向であるとともにチャネル領域22の幅方向に沿った長手方向を有している。また、これら拡幅片部32bは、これら拡幅片部32bの長手方向に沿ったゲート長IIを有している。ここで、このゲート長IIは、拡幅片部32bにおける活性層21の有無の境界上に堆積する部分の長手方向に沿った長さである。すなわち、このゲート長IIは、ゲート電極32の拡幅片部32bにおける活性層21の両側縁部に沿った長さである。そして、これら拡幅片部32bのゲート長IIは、本体部32aのゲート長Ｉよりも長く形成されている。そして、これら拡幅片部32bは、本体部32aの幅寸法よりも大きな長手寸法を有している。したがって、ゲート電極32は、チャネル領域22の位置によってゲート長Ｉとゲート長IIとが異なるように形成されている。

また、これら拡幅片部32bのそれぞれは、これら拡幅片部32bの長手方向沿った中央部の幅方向に沿った一側縁に、本体部32aの長手方向に沿った一端縁が一体的に連結されている。さらに、これら拡幅片部32bは、これら拡幅片部32bの幅方向における一側縁である外側縁側を、活性層21の幅方向に沿って、この活性層21の幅方向に沿った一側縁よりも外側に向けて突出させた位置に設けられている。

したがって、ゲート電極32は、このゲート電極32下に位置する活性層21の中央付近のゲート長Ｉよりも、この活性層21の幅方向に沿った周辺部にあたる部分のゲート長IIが長くなるような形状に形成されている。

そして、ゲート電極32から離間されたゲート絶縁膜31上には、画素補助容量としての補助容量７が積層されている。そして、この補助容量７、ゲート電極32および走査線11のそれぞれを含むゲート絶縁膜31上には、層間絶縁層としての層間絶縁膜33が積層されて成膜されている。この層間絶縁膜33は、走査線11の活性層21に対する反対側に設けられている。

また、図２に示すように、これら層間絶縁膜33およびゲート絶縁膜31には、これら層間絶縁膜33およびゲート絶縁膜31のそれぞれを貫通した第１の開口部としての導通部である複数のコンタクトホール34,35が開口されて設けられている。ここで、これらコンタクトホール34,35は、薄膜トランジスタ８のゲート電極32の両側に位置する、この薄膜トランジスタ８のソース領域23およびドレイン領域24上に設けられている。そして、コンタクトホール34は、薄膜トランジスタ８のソース領域23に連通して開口している。また、コンタクトホール35は、薄膜トランジスタ８のドレイン領域24に連通して開口している。

さらに、薄膜トランジスタ８のソース領域23に連通したコンタクトホール34を含む層間絶縁膜33上には、ソース電極38が積層されて成膜されている。このソース電極38は信号線12に電気的に接続されている。したがって、この信号線12は、ソース電極38を介して薄膜トランジスタ８のソース領域23に電気的に接続されて導通されている。また、薄膜トランジスタ８のドレイン領域24に連通したコンタクトホール35を含む層間絶縁膜33上には、ドレイン電極39が積層されて設けられている。このドレイン電極39は、補助容量７に電気的に接続されている。また、このドレイン電極39は、コンタクトホール35を介して薄膜トランジスタ８のドレイン領域24に電気的に接続されて導通されている。さらに、このドレイン電極39は、信号線12と同一工程で同一材料にて形成されている。

ここで、これらソース電極38およびドレイン電極39は、図１に示すように、活性層21の幅寸法より小さな長手寸法を有する平面視矩形平膜状に形成されている。さらに、これらソース電極38およびドレイン電極39は、ゲート電極32の本体部32aの長手寸法よりも小さな長手寸法を有している。また、これらソース電極38およびドレイン電極39は、平面視で活性層21の幅方向における中心部上に対向する位置に配設されている。そして、これらソース電極38およびドレイン電極39は、ゲート電極32から離間されて、このゲート電極32に対して絶縁されている。さらに、これらソース電極38およびドレイン電極39は、これらソース電極38およびドレイン電極39それぞれの幅方向に沿った一側縁である内側縁が、ゲート電極32の拡幅片部32b間に挟まれた位置に入り込んだ活性層21上に設けられている。

ここで、これらソース電極38、ドレイン電極39、活性層21、ゲート絶縁膜31、ゲート電極32および層間絶縁膜33によって各薄膜トランジスタ８が構成されている。よって、これら各薄膜トランジスタ８は、ガラス基板３の画面部４上にマトリクス状の半導体層パターンとして形成されている。

さらに、各薄膜トランジスタのソース電極38およびドレイン電極39を含む層間絶縁膜33上には、保護膜としてのパッシベーション膜である平坦化膜41が積層されて成膜されている。この平坦化膜41には、この平坦化膜41を貫通した導通部としてのコンタクトホール42が開口されて設けられている。このコンタクトホール42は、薄膜トランジスタ８のドレイン電極39に連通して開口している。

そして、このコンタクトホール42を含む平坦化膜41上には、ＩＴＯ薄膜である画素電極６が積層されて成膜されている。この画素電極６は、コンタクトホール42を介してドレイン電極39に電気的に接続されて導通されている。ここで、この画素電極６は、この画素電極にドレイン電極39が電気的に接続されている薄膜トランジスタ８にて制御される。さらに、この画素電極６を含んだ平坦化膜41上には、配向膜43が積層されて成膜されている。

一方、アレイ基板２の表面には、矩形平板状の対向基板51が対向して配設されている。この対向基板51は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板52を備えている。このガラス基板52におけるアレイ基板２に対向した側の一主面である表面には、カラーフィルタ層53が積層されて設けられている。このカラーフィルタ層53は、少なくとも２色以上である１組の色単位、例えば赤(Red:Ｒ)、緑(Green:Ｇ)および青(Blue:Ｂ)の３つのドットが繰り返し配置されて構成された色層である。

また、このカラーフィルタ層53は、アレイ基板２に対向基板51を対向させた際に、このアレイ基板２の各画素５に対応して対向するように設けられている。さらに、このカラーフィルタ層53の表面には、共通電極としての矩形平板状の対向電極54が積層されて設けられている。この対向電極54は、対向基板51の表面とアレイ基板２の表面とを対向させた際に、このアレイ基板２のガラス基板３の画面部４全体に亘って対向する矩形状の大きな電極である。言い換えると、この対向電極54は、アレイ基板２に対向基板51を対向させた際に、このアレイ基板２の画素電極６と相対するように配置されている。さらに、この対向電極54上には、配向膜55が積層されて成膜されている。

そして、この対向基板51は、この対向基板51の配向膜55をアレイ基板２の配向膜43に対向させた状態で、この対向基板51にアレイ基板２が取り付けられている。すなわち、このアレイ基板２の画素電極６は、対向基板51の対向電極54に対向して配設されている。さらに、これら対向基板51の配向膜55とアレイ基板２の配向膜43との間には、図示しない液晶が挟持されて介挿されて封止されて光変調層としての液晶層56が形成されている。この液晶層56は、アレイ基板２の画素電極６と対向基板51の対向電極54との間に液晶容量を形成させる。

次に、上記第１の実施の形態の液晶表示装置の製造方法を説明する。

まず、プラズマＣＶＤ工程として、ガラス基板３上にプラズマＣＶＤ(Chemical Vapor Deposition)法でアンダーコート層を形成する。

この後、図４に示すように、ＰＥ(Plasma Enhanced)−ＣＶＤ法によるＰＥ−ＣＶＤ工程あるいはスパッタリング法によるスパッタリング工程などにて、このアンダーコート層上に非晶質半導体薄膜であるアモルファスシリコン薄膜61を堆積する。

次いで、レーザ照射工程として、図５に示すように、このアモルファスシリコン薄膜61にパルスレーザビームＬを照射してレーザアニールして、このアモルファスシリコン薄膜61をエキシマレーザ溶融結晶化させて多結晶半導体薄膜であるポリシリコン薄膜62にする。このとき、パルスレーザビームＬとしては、光線としてのエネルギビームであるエキシマレーザビームである。

この後、第１のドライエッチング工程として、図６に示すように、このポリシリコン薄膜62の表面65にレジスト63を形成してから、このレジスト63をマスクとして用いて、ポリシリコン薄膜62をプラズマＰに曝してドライエッチングして島切りして島状にパターニングする。このとき、図７に示すように、このポリシリコン薄膜62の表面にのみレジスト63が形成されているため、このポリシリコン薄膜62の表面65以外のエッジ部である側壁部としての周縁部64が直接プラズマＰに曝される。したがって、このポリシリコン薄膜62の周縁部64は、このポリシリコン薄膜62のセンタ部としての中央部68よりも欠陥が多くなる。

次いで、ゲート絶縁膜形成工程として、図８に示すように、これら島状のポリシリコン薄膜62を含むアンダーコート層上に、ＰＥ−ＣＶＤ法やＥＣＲ(Electron-Cyclotron Resonance)−ＣＶＤ法などにて、シリコン酸化膜(ＳｉＯ_Ｘ)などによるゲート絶縁膜31を形成する。

この後、第１の金属層形成工程として、薄膜トランジスタ８のチャネル領域22となる部分のポリシリコン薄膜62上に、モリブデン−タンタル合金(Ｍｏ−Ｔａ)やモリブデン−タングステン合金(Ｍｏ−Ｗ)などをスパッタ法などにて成膜して第１の金属層66を形成してからパターニングして走査線11、信号線12およびゲート電極32のそれぞれを形成する。

この状態で、第１のイオンドーピング工程として、図９に示すように、このゲート電極32をマスクとして用いて、薄膜トランジスタ８のソース領域23およびドレイン領域24となる部分のポリシリコン薄膜62の両側部にｎ型のリン(Ｐ)やｐ型のボロン(Ｂ)などの不純物Ｍを高濃度にイオンドーピングしてｎ^＋層あるいはｐ^＋層として、薄膜トランジスタ８のソース領域23およびドレイン領域24のそれぞれを形成する。

この後、各薄膜トランジスタ８の活性層21をアニールして、これら薄膜トランジスタ８の活性層21にドーピングした不純物を活性化させる。

次いで、プラズマＣＶＤ工程として、図１０に示すように、各薄膜トランジスタ８それぞれのゲート電極32を含むゲート絶縁膜31上に、酸化シリコン膜などを成膜して層間絶縁膜33を形成する。この後、フォトリソ工程として、この層間絶縁膜33およびゲート絶縁膜31をパターニングしてコンタクトホール34,35を開口させて、各薄膜トランジスタ８のソース領域23およびドレイン領域24のそれぞれの一部を露出させる。

この状態で、第２の金属層形成工程として、これらコンタクトホール34,35を含む層間絶縁膜33上の全面にスパッタ法などにて第２の金属層67を成膜する。この後、各薄膜トランジスタ８のソース電極38およびドレイン電極39となる第２の金属層67上に図示しないフォトレジストを形成する。

次いで、第２のドライエッチング工程として、このフォトレジストをマスクとして用いて、各薄膜トランジスタ８のソース電極38およびドレイン電極39となる部分以外の第２の金属層67をドライエッチングにて除去して、図１１に示すように、各薄膜トランジスタ８のソース電極38およびドレイン電極39のそれぞれを形成する。

この後、これらソース電極38およびドレイン電極39上のフォトレジストを剥離して除去する。さらに、平坦化膜形成工程として、これらソース電極38およびドレイン電極39のそれぞれを含む層間絶縁膜33上にシリコン窒化膜(ＳｉＮ)である平坦化膜41を形成して、各薄膜トランジスタ８を完成する。

この後、フォトリソ工程にて、図２に示すように、この平坦化膜41にコンタクトホール42を形成して、薄膜トランジスタ８のドレイン電極39の一部を露出させる。

この状態で、このコンタクトホール42を含む平坦化膜41上に透明導電膜をスパッタしてからパターニングして画素電極６を形成する。この後、この画素電極６を含む平坦化膜41上に配向膜43を形成してアレイ基板２を製造する。

さらに、このアレイ基板２のガラス基板３上である画面部４の周縁にＹドライバ回路14およびＸドライバ回路15のそれぞれを作り込む。

この後、このアレイ基板２の配向膜43側に、対向基板51の配向膜55側を対向させて取り付けた後、これらアレイ基板２の配向膜43と対向基板51の配向膜55との間に液晶層56を介挿させて封止する。さらに、これらアレイ基板２および対向基板51に図示しないシステム回路や偏光板、バックライトなどの様々な部材を組み合わせて液晶パネル１とする。

上述したように、上記第１の実施の形態によれば、薄膜トランジスタ８の作成時、特にポリシリコン薄膜62をドライエッチングにて島状にパターニングするときに、このポリシリコン薄膜62の表面65のみレジスト63が形成されているだけであるから、このポリシリコン薄膜62の周縁部64がレジスト63にて覆われていない。したがって、このポリシリコン薄膜62の周縁部64がドライエッチングの際に直接プラズマＰに曝されるので、このポリシリコン薄膜62の周縁部64には、このポリシリコン薄膜62の周縁部64より内側の中央部68よりも欠陥が多くなる。このため、この欠陥を介してポリシリコン薄膜62の周縁部64でリーク電流が大きくなるから、オフ電流が多くなってしまう。

そこで、ゲート電極32の端部に位置する拡幅片部32bのゲート長IIを、これら拡幅片部32b間に位置するゲート電極32の本体部32aのゲート長Ｉより長くした。この結果、活性層21のチャネル領域22の幅方向における周縁部64でのＩ−Ｖ特性が、図１２に示すように、ｎ−ｃｈ型の薄膜トランジスタ８の場合には全体的にプラス側にシフトし、図１３に示すように、ｐ−ｃｈ型の薄膜トランジスタ８の場合には全体的にマイナス側にシフトする。

この結果、活性層21のチャネル領域22の中央部68でのＩ−Ｖ特性と、このチャネル領域22の周縁部64でのＩ−Ｖ特性とを合わせると、従来の薄膜トランジスタに比べ、ゲート電極32の端部を介して活性層21に流れる電流の経路を、このゲート電極32の拡幅片部32bにて長くできる。このため、このゲート電極32を介した活性層21の周縁部64でのリーク電流の発生を拡幅片部32bにて少なくできるから、薄膜トランジスタ８全体のオフ電流を下げることができる。したがって、これら薄膜トランジスタ８それぞれのトランジスタ特性を良好にできる。

なお、上記第１の実施の形態では、ゲート電極32の本体部32aの長手方向に沿った両端部のそれぞれに拡幅片部32bをそれぞれ設けたが、図１４に示す第２の実施の形態のように、ゲート電極32の本体部32aの長手方向に沿った一端部のみに拡幅片部32bを設けても、上記第１の実施の形態と同様の作用効果を奏することができる。すなわち、このゲート電極32の本体部32aの少なくとも片側の端部に拡幅片部32bを設けるだけでよい。

さらに、図１５に示す第３の実施の形態のように、ゲート電極32の本体部32aの両端部に設けた拡幅片部32bを、このゲート電極32の長手方向に沿って外側に向けて拡開した逆テーパ状に形成しても、これら拡幅片部32bのゲート長IIが本体部32aのゲート長Ｉよりも長ければ、チャネル領域22のうち活性層21の境界線上で堆積する部分でのリーク電流が抑制されてオフ電流が減少するので、上記第１の実施の形態と同様の作用効果を奏することができる。すなわち、ゲート電極32がゲート長Ｉおよびゲート長IIのみではなく、これら以外の長さを含んだ形状でもよい。

また、図１６に示す第４の実施の形態のように、各薄膜トランジスタ８の活性層21のチャネル領域22の長手方向における両端部である周辺部としての側壁部71のそれぞれを、このチャネル領域22の外側に向けて円弧状に湾曲させることもできる。ここで、チャネル領域22の側壁部71間に中央部72が位置している。言い換えると、この側壁部71は、中央部72を周縁する周縁部としてのエッジ部である。この場合、これら側壁部71に流れる電流の経路である周辺部経路としての側壁部経路Ａを、このチャネル領域22の中央部72に流れる電流の経路である中央部経路Ｂよりも長くして、各薄膜トランジスタ８におけるオフ電流の抑制構造とする。このとき、このチャネル領域22の中央部72の中央部経路Ｂは、このチャネル領域22の幅方向に沿った直線状の経路である。

また、このチャネル領域22の側壁部経路Ａは、このチャネル領域22の側壁部71の外周縁に沿った円弧状の経路である。すなわち、この側壁部経路Ａは、チャネル領域22に流れる電流の向きと平行なチャネル領域22の長さ寸法、すなわち活性層21の幅方向に沿った幅寸法より長い。このとき、チャネル領域22の各側壁部71は、平面視細長矩形状のゲート電極32にて覆われている。すなわち、このチャネル領域22は、ゲート電極32の長手寸法よりも小さな長手寸法を有している。

さらに、このチャネル領域22の各側壁部71は、ゲート電極32の幅方向における中央部で最も外側に向けて突出した円弧状に形成されている。すなわち、このチャネル領域22の各側壁部71は、このチャネル領域22の中央部72の幅寸法よりも沿面距離が長くなるように形成されている。具体的に、このチャネル領域22の円弧状に突出した側壁部71は、ポリシリコン薄膜62のドライエッチングによる島状のパターニングの際に形成され、オフ電流の低減を図るためのものである。

上述したように、各薄膜トランジスタ８の活性層21のチャネル領域22の側壁部71では、この活性層21を構成するポリシリコン薄膜62のパターニングの際に直接プラズマＰに曝されるので欠陥が多くリーク電流が大きくなり、薄膜トランジスタ８のオフ電流の主要因となっている。そこで、各薄膜トランジスタ８のチャネル領域22において、このチャネル領域22を構成するポリシリコン薄膜62の形状を、このポリシリコン薄膜62の側壁部71を流れる電流の経路である側壁部経路Ａが、このポリシリコン薄膜62の中央部72を流れる電流の経路である中央部経路Ｂよりも長くなるように構成した。

この結果、薄膜トランジスタ８のチャネル領域22の側壁部71を流れる電流−ゲート電圧特性としては、チャネル領域22の中央部72での中央部経路Ｂと側壁部71での側壁部経路Ａとの長さが等しい従来の薄膜トランジスタに比べると、図１２に示すように、ｎ−ｃｈ型の薄膜トランジスタ８の場合に閾値電圧(Ｖｔｈ)が上昇し、図１３に示すように、ｐ−ｃｈ型の薄膜トランジスタ８の場合に閾値電圧が減少することにより、これら閾値電圧Ｖｔｈが大きくなる。よって、この閾値電圧の変化に伴って、各薄膜トランジスタ８の活性層21のチャネル領域22の側壁部71を介したリーク電流が減少する。このため、この活性層21の構造によって各薄膜トランジスタ８のオフ電流の低減を図ることができるから、上記第１の実施の形態と同様の作用効果を奏することができる。

このとき、図１７に示す第５の実施の形態のように、各薄膜トランジスタ８の活性層21のチャネル領域22の側壁部71を、この活性層21のソース領域23およびドレイン領域24の長手方向に沿った縁部よりも幅方向に沿って外側に向けて矩形状、すなわち凸状に突出させる構成とすることもできる。この場合、このチャネル領域22の側壁部71は、ゲート電極32の幅寸法よりも小さな幅寸法を有しており、このゲート電極32の幅方向に沿った中央部に設けられている。したがって、このチャネル領域22の側壁部経路Ａは、チャネル領域22の中央部72の長手方向に沿った一端部から側壁部71を介した他端部までの周縁に沿った経路である。

この結果、この側壁部経路Ａがチャネル領域22の中央部72の中央部経路Ｂよりも長く形成されているので、各薄膜トランジスタ８の活性層21のチャネル領域22の側壁部71を介したリーク電流が減少するから、上記第４の実施の形態と同様の作用効果を奏することができる。

さらに、図１８に示す第６の実施の形態のように、各薄膜トランジスタ８の活性層21のチャネル領域22の側壁部71の周縁を、この活性層21の幅方向に対して連続的に変化させた凹凸状の形状にすることもできる。この場合、このチャネル領域22の各側壁部71の周縁は、これら側壁部71に電流が流れる向きと垂直な方向のチャネルの長さが、少なくとも二つ以上、あるいは連続的に変化している。

具体的に、このチャネル領域22の幅方向の両側部に位置する各側壁部71のそれぞれには、凸状の突出片部73が設けられている。この突出片部73は、チャネル領域22の各側壁部71のそれぞれに、複数、例えば４個ずつ設けられており、このチャネル領域22の長手方向に沿った外側に向けてそれぞれが突出している。さらに、これら突出片部73は、各側壁部71の長手方向に沿って等間隔に離間された状態で、これら各側壁部71の周縁に一体的に設けられている。また、これら突出片部73は、これら各突出片部73の幅寸法に等しい距離ずつ離間された状態で、チャネル領域22の長手方向に沿って設けられている。すなわち、これら突出片部73それぞれの間には、凹状の切欠凹部74がそれぞれ設けられている。

このとき、このチャネル領域22の側壁部経路Ａは、このチャネル領域22の側壁部71に設けられた突出片部73および切欠凹部74それぞれの周縁に沿った連続した凹凸状の経路である。これに対し、このチャネル領域22の中央部経路Ｂは、このチャネル領域22の幅方向に沿った直線状の経路である。したがって、側壁部経路Ａが中央部経路Ｂよりも長く形成されているので、各薄膜トランジスタ８の活性層21のチャネル領域22の側壁部71を介したリーク電流が減少するから、上記第４の実施の形態と同様の作用効果を奏することができる。

したがって、上記第４ないし第６の実施の形態にて説明したチャネル領域22の側壁部71以外の形状であっても、このチャネル領域22の側壁部経路Ａが、このチャネル領域22の中央部経路Ｂより長い構成であればよい。このため、このチャネル領域22の各側壁部71を凹状に窪ませたり凸凹状に形成したりして、これら各側壁部71の沿面距離をチャネル領域22の中央部72の幅寸法より大きくすればよい。

次に、図１９ないし図２１に示す第７の実施の形態のように、各薄膜トランジスタ８のチャネル領域22に粒径の異なる多結晶半導体結晶であるポリシリコン結晶を成長させることもできる。このとき、チャネル領域22の位置によってポリシリコン結晶の粒径を制御して、このチャネル領域22の側壁部71のポリシリコン結晶の粒径を、このチャネル領域22の中央部72のポリシリコン結晶の粒径よりも小さくする。具体的に、このチャネル領域22の中央部72のポリシリコン結晶の平均的な粒径αは、このチャネル領域22の側壁部71のポリシリコン結晶の平均的な粒径βに比較して大きい。このとき、このチャネル領域22の側壁部71は、ポリシリコン薄膜62の端部でもある領域の周縁である。

また、チャネル領域22の中央部72は、活性層21にキャリアが流れる方向、すなわちパス方向であるスキャン方向Ｃに略平行な細長い粒径のポリシリコン結晶にて構成されている。言い換えると、このチャネル領域22の中央部72は、活性層21のスキャン方向Ｃに略沿った細長い粒径のポリシリコン結晶にて構成されている。さらに、このチャネル領域22の側壁部72は、スキャン方向Ｃに交差する方向、すなわち略垂直な方向に粒界が生じたポリシリコン結晶にて構成されている。

そして、このチャネル領域22は、大粒径のポリシリコン結晶を得ることのできるラテラル成長法にて結晶化されてからパターニングされて形成されている。ここで、このラテラル成長法は、アモルファスシリコン薄膜61にエキシマレーザ光などの光線であるエネルギ線としてのパルスレーザビームＬを照射して、このパルスレーザビームＬを照射している部分のアモルファスシリコン薄膜61を完全に溶融させた際に生じる固液界面75の温度勾配を利用して、再結晶化させて結晶粒を横方向に成長させる。このラテラル成長法は、ポリシリコン結晶粒径の拡大に有効であり、ポリシリコン薄膜62を用いた薄膜トランジスタ８の移動度向上の一つの手段である。

ここで、エキシマレーザアニール(ＥＬＡ)法にてアモルファスシリコン薄膜61をポリシリコン薄膜62に結晶化させてチャネル領域22を形成する通常の場合には、図２２に示すように、このチャネル領域22を構成するポリシリコン結晶粒が概ね１μｍ以下のディスク状となる。これに対し、ラテラル成長法にてチャネル領域22を形成した場合には、図２３に示すように、このチャネル領域22を構成するポリシリコン結晶粒が幅１μｍ以下で長さ数μｍ程度の細長い結晶粒となる。

さらに、このチャネル領域22は、アモルファスシリコン薄膜61をパターニングした後に、このパターニングした島状のアモルファスシリコン薄膜61がラテラル成長法にて島状のポリシリコン薄膜62にされて構成されている。このとき、このラテラル成長法では、薄膜トランジスタ８のソース領域23からドレイン領域24に向かう方向、すなわちキャリアのパス方向であるスキャン方向Ｃに平行に、パルスレーザビームＬを照射して島状のアモルファスシリコン薄膜61をスキャンする。

言い換えると、このラテラル成長法では、島状のアモルファスシリコン薄膜61に対して、このアモルファスシリコン薄膜61が完全に溶解させる程度のエネルギを有するパルスレーザビームＬを、スキャン方向Ｃに沿ってスキャンする。このとき、このパルスレーザビームＬが照射された後の照射後領域76は、すでにポリシリコン薄膜62に改質されている。また、このパルスレーザビームＬが照射される前の照射前領域77は、アモルファスシリコン薄膜61のままである。

ここで、このラテラル成長法では、島状のアモルファスシリコン薄膜61の中央部72付近においては、固液界面75に垂直な方向に温度勾配が発生し、ポリシリコン結晶が島状のアモルファスシリコン薄膜61の幅方向である横方向に沿って成長する。このため、この島状のアモルファスシリコン薄膜61の中央部72付近では、薄膜トランジスタ８のキャリアのパス方向と平行なスキャン方向Ｃに向けてポリシリコンの結晶粒が細長く成長する。一方、島状のアモルファスシリコン薄膜61の側壁部71では、溶融したアモルファスシリコン薄膜61の側壁部71に垂直な方向である法線方向Ｄに向けてポリシリコンの結晶粒が成長する。

言い換えると、このラテラル成長法では、島状にしたアモルファスシリコン薄膜61の中央部72に対してこのアモルファスシリコン薄膜61のキャリアが流れる方向に略平行な熱勾配を形成させるとともに、このアモルファスシリコン薄膜61の側壁部71に対してこの側壁部71の法線方向Ｄに略沿った熱勾配を形成させるエネルギを有するパルスレーザビームＬを照射して、このアモルファスシリコン薄膜61を溶融させてから再結晶化させてポリシリコン薄膜62にする。

この結果、エキシマレーザアニール(ＥＬＡ)法にてチャネル領域22を形成する従来の製造方法で作製された薄膜トランジスタ８では、アモルファスシリコン薄膜61を結晶化してポリシリコン薄膜62とした後に、このポリシリコン薄膜62をパターニングしている。このとき、このポリシリコン薄膜62のパターニングとしては、ケミカルドライエッチングなどのプラズマＰを使用したエッチングが用いられている。したがって、このエッチング時のプラズマＰによって、ポリシリコン薄膜62の側壁部71に欠陥などのダメージが与えられてしまい、薄膜トランジスタ８動作時のオフ電流が大きくなってしまう。

そこで、上述のように、アモルファスシリコン薄膜61のプラズマＰを使用したエッチングの後に、このアモルファスシリコン薄膜61にパルスレーザビームＬを照射させて溶融させて再結晶化させている。この結果、エッチング時のプラズマＰによってアモルファスシリコン薄膜61の側壁部71にダメージが与えられたとしても、このアモルファスシリコン薄膜61の側壁部71に与えられたダメージを、パルスレーザビームＬの照射による溶融および再結晶化によって解消できる。よって、このアモルファスシリコン薄膜61から製造されるチャネル領域22の側壁部71におけるリーク電流を少なくできるから、薄膜トランジスタ８のオフ電流を小さく抑えることができるので、上記第１の実施の形態と同様の作用効果を奏することができる。

さらに、一般にポリシリコン結晶の粒径が大きい薄膜トランジスタ８の特性は、このポリシリコン結晶の粒径が小さい薄膜トランジスタ８に比べ、閾値電圧(Ｖｔｈ)が低くなるとともに、移動度が大きくなる。そこで、各薄膜トランジスタ８のチャネル領域22の中央部72のポリシリコン結晶の平均的な粒径αを、このチャネル領域22の側壁部71のポリシリコン結晶の平均的な粒径βよりも大きくした。この結果、従来の薄膜トランジスタ８よりも閾値電圧が低くオン電流が大きいという特性を有しつつ、オフ電流を小さく抑えることができる。

なお、上記各実施の形態では、トップゲートタイプの薄膜トランジスタ８について説明したが、ボトムゲート型構造であるボトムゲートタイプの薄膜トランジスタ８であっても対応させて用いることができる。

また、アレイ基板２と対向基板51との間に光変調層として液晶層56を介挿させた液晶パネル１について説明したが、例えば光変調層を液晶材料に代えて有機発光材料としてのエレクトロルミネッセンス(Electro Luminescence:ＥＬ)材料とした有機自己発光型表示装置、すなわちエレクトロルミネッセンス表示装置などの平面表示装置であっても対応させて用いることができる。

さらに、アレイ基板２のガラス基板３の画面部４の周縁にＹドライバ回路14やＸドライバ回路15などの周辺駆動回路を作り込んだが、これらＹドライバ回路14やＸドライバ回路15などの周辺駆動回路をアレイ基板２と別個に形成して、このアレイ基板２に接続させてもよい。

本発明の薄膜トランジスタの第１の実施の形態を示す説明平面図である。 同上薄膜トランジスタを備えた液晶表示装置を示す説明断面図である。 同上液晶表示装置を示す説明回路構成図である。 同上液晶表示装置の絶縁基板上に非晶質半導体薄膜を形成した状態を示す説明断面図である。 同上非晶質半導体薄膜を結晶化して多結晶半導体薄膜にする状態を示す説明断面図である。 同上多結晶半導体薄膜上に形成したレジストをマスクとしてエッチングする状態を示す説明断面図である。 同上多結晶半導体薄膜をエッチングした状態を示す説明断面図である。 同上多結晶半導体薄膜上にゲート絶縁膜を形成した状態を示す説明断面図である。 同上ゲート絶縁膜上に形成したゲート電極をマスクとしてドーピングする状態を示す説明断面図である。 同上ゲート電極を含むゲート絶縁膜上に形成した層間絶縁膜にコンタクトホールを形成した状態を示す説明断面図である。 同上コンタクトホール上にソース電極およびドレイン電極を形成して薄膜トランジスタとした状態を示す説明断面図である。 同上薄膜トランジスタがｎ−ｃｈ型の場合のＩ−Ｖ特性を示すグラフである。 同上薄膜トランジスタがｐ−ｃｈ型の場合のＩ−Ｖ特性を示すグラフである。 本発明の第２の実施の形態の薄膜トランジスタを示す説明平面図である。 本発明の第３の実施の形態の薄膜トランジスタを示す説明平面図である。 本発明の第４の実施の形態の薄膜トランジスタを示す説明平面図である。 本発明の第５の実施の形態の薄膜トランジスタを示す説明平面図である。 本発明の第６の実施の形態の薄膜トランジスタを示す説明平面図である。 本発明の第７の実施の形態の薄膜トランジスタの半導体層を示す説明平面図である 同上薄膜トランジスタの半導体層のスキャン方法を示す説明平面図である。 同上薄膜トランジスタを示す説明断面図である。 エキシマレーザアニール法にて結晶化させた半導体層を示す説明平面図である。 ラテラル成長法にて再結晶化させた半導体層を示す説明平面図である。

符号の説明

８ 薄膜トランジスタ
21 半導体層としての活性層
32 ゲート電極
32a 中央部としての本体部
32b 拡幅部としての拡幅片部
38 ソース電極
39 ドレイン電極
64 周縁部
68 中央部
71 周縁部としての側壁部
72 中央部

Claims (13)

1. 長手方向を有する半導体層と、
   この半導体層の長手方向に交差する方向に沿った中央部、および前記半導体層の幅方向に沿った前記中央部の端部に設けられ前記中央部より幅広な拡幅部を備え、前記半導体層上に絶縁されて設けられたゲート電極と、
   このゲート電極から絶縁され前記半導体層に電気的に接続され前記ゲート電極を挟んで位置するソース電極およびドレイン電極と
   を具備したことを特徴とした薄膜トランジスタ。
2. ゲート電極の拡幅部は、このゲート電極の中央部の両端部それぞれに設けられている
   ことを特徴とした請求項１記載の薄膜トランジスタ。
3. ゲート電極の拡幅部は、半導体層の長手方向に交差する方向に沿って、この半導体層よりも外側に突出した位置に設けられ、
   前記ゲート電極の中央部は、前記半導体層上に対向した位置に設けられている
   ことを特徴とした請求項１または２記載の薄膜トランジスタ。
4. ゲート電極の拡幅部のゲート長は、このゲート電極の中央部のゲート長より長い
   ことを特徴とした請求項１ないし３いずれか記載の薄膜トランジスタ。
5. 長手方向を有し、この長手方向の周縁部を流れる電流の経路が、この周縁部間に位置する中央部を流れる電流の経路より長い半導体層と、
   この半導体層上に絶縁されて設けられたゲート電極と、
   このゲート電極から絶縁され前記半導体層に電気的に接続されたソース電極およびドレイン電極と
   を具備したことを特徴とした薄膜トランジスタ。
6. 半導体層は、周縁部を流れる電流の経路が、前記半導体層の長手方向に直交する幅方向に沿った幅寸法より長い
   ことを特徴とした請求項５記載の薄膜トランジスタ。
7. 半導体層の周縁部に流れる電流の経路は、この周縁部の周縁に沿っている
   ことを特徴とした請求項５または６記載の薄膜トランジスタ。
8. 半導体層の周縁部は、この半導体層の幅方向に対して連続して変化した形状である
   ことを特徴とした請求項５ないし７いずれか記載の薄膜トランジスタ。
9. 中央部、およびこの中央部を周縁する周縁部を備え、前記中央部の半導体結晶の粒径が前記周縁部の半導体結晶の粒径より大きい半導体層と、
   この半導体層上に絶縁されて設けられたゲート電極と、
   このゲート電極から絶縁され前記半導体層に電気的に接続されたソース電極およびドレイン電極と
   を具備したことを特徴とした薄膜トランジスタ。
10. 中央部は、半導体層にキャリアが流れる方向に略沿った細長い粒径の半導体結晶であり、
    周縁部は、前記キャリアが流れる方向に交差する方向に沿った粒界を有する
    ことを特徴とした請求項９記載の薄膜トランジスタ。
11. 半導体層は、多結晶シリコンにて構成されている
    ことを特徴とした請求項１ないし１０いずれか記載の薄膜トランジスタ。
12. 半導体層、この半導体層上に絶縁されて設けられたゲート電極、このゲート電極から絶縁され前記半導体層に電気的に接続されたソース電極およびドレイン電極を具備した薄膜トランジスタの製造方法であって、
    前記半導体層をエッチングして島状にする工程と、
    この島状にした前記半導体層を再結晶化させる工程と
    を具備したことを特徴とする薄膜トランジスタの製造方法。
13. 島状にした半導体層を再結晶化させる工程は、前記島状にした半導体層の中央部に対してこの半導体層のキャリアが流れる方向に略平行な熱勾配を形成させるとともに、この半導体層の中央部の周縁に位置する周縁部に対してこの周縁部の法線方向に略沿った熱勾配を形成させるエネルギ線を照射して、前記半導体層を溶融させてから再結晶化させる
    ことを特徴とした請求項１２記載の薄膜トランジスタの製造方法。

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