JP2008021760A - 薄膜トランジスタおよび画像表示装置 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 214
- 239000004065 semiconductor Substances 0.000 claims abstract description 89
- 239000010408 film Substances 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 36
- 230000002093 peripheral effect Effects 0.000 claims description 33
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- 239000011159 matrix material Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 13
- 229910052710 silicon Inorganic materials 0.000 abstract description 13
- 239000010703 silicon Substances 0.000 abstract description 13
- 238000004519 manufacturing process Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 16
- 239000004973 liquid crystal related substance Substances 0.000 description 15
- 230000001629 suppression Effects 0.000 description 13
- 230000008569 process Effects 0.000 description 12
- 239000010410 layer Substances 0.000 description 10
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 9
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 9
- 229910004444 SUB1 Inorganic materials 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 101710120101 Photosystem I reaction center subunit XI Proteins 0.000 description 6
- 101710127295 Photosystem I reaction center subunit XI, chloroplastic Proteins 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000007789 sealing Methods 0.000 description 5
- 210000002858 crystal cell Anatomy 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 101100224481 Dictyostelium discoideum pole gene Proteins 0.000 description 3
- 101150046160 POL1 gene Proteins 0.000 description 3
- 101150110488 POL2 gene Proteins 0.000 description 3
- 101100117436 Thermus aquaticus polA gene Proteins 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000001276 controlling effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910004438 SUB2 Inorganic materials 0.000 description 2
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 101150018444 sub2 gene Proteins 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 238000004050 hot filament vapor deposition Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
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Abstract
【課題】トップゲート型薄膜トランジスタの島状半導体薄膜の端部で発生するシリコン薄膜端部でのゲート電界の集中やシリコン薄膜端部近辺の固定電荷起因の閾値のずれによる電流成分を消失させる。
【解決手段】島状半導体薄膜ＳＥＭＩ−lのソース側かドレイン側のどちらか片側において、ゲート電極ＧＴを該島状半導体薄膜ＳＥＭＩ−lの輪郭に沿って切れ目なく延長させて分岐閉路ＤＥＴを設け、サブチャネルとなる島状半導体薄膜ＳＥＭＩ−lの端部の電流成分経路を無くす。
【選択図】図４
【解決手段】島状半導体薄膜ＳＥＭＩ−lのソース側かドレイン側のどちらか片側において、ゲート電極ＧＴを該島状半導体薄膜ＳＥＭＩ−lの輪郭に沿って切れ目なく延長させて分岐閉路ＤＥＴを設け、サブチャネルとなる島状半導体薄膜ＳＥＭＩ−lの端部の電流成分経路を無くす。
【選択図】図４
Description
本発明は、薄膜トランジスタとこの薄膜トランジスタを画素回路や駆動回路等に用いた画像表示装置にかかり、特に高精細かつ高速表示性能を備えた液晶表示装置や有機ＥＬ表示装置などのフラットパネル画像表示装置に好適なものである。
液晶表示装置や有機ＥＬ表示装置などのアクティブ・マトリクス方式のフラットパネル画像表示装置では、画素回路のスイッチ素子や駆動回路を含む周辺回路に薄膜トランジスタが用いられる。薄膜トランジスタのチャネルは非晶質シリコン薄膜や多結晶シリコン薄膜で構成されることが多い。
薄膜トランジスタの構造を大別すると、ゲート電極がチャネルより下層（基板側）にあるボトムゲート型と、ゲート電極がチャネルより上層にあるトップゲート型の２種類がある。非晶質シリコン薄膜トランジスタではボトムゲート型が多く、多結晶シリコン薄膜トランジスタではボトムゲート型とトップゲート型とがある。
トップゲート型構造は、レーザー照射によるシリコン膜の多結晶化時に熱の逃げが少ないため効率よく多結晶化できること、ゲート電極に対し自己整合的にソース・ドレインを形成できること、などの利点がある。
トップゲート型薄膜トランジスタでは、半導体薄膜を島状（アイランド）に加工し、その上部にゲート絶縁膜と金属膜を堆積し、島状半導体薄膜と交差する形状に金属膜を加工しゲート電極を形成する。そのため、一般に図１に示すように、ゲート電極ＧＴが島状半導体薄膜ＳＥＭＩ−Ｌの端部Ｐ１―Ｐ２およびＰ３―Ｐ４で乗り越える形になっている。
島状半導体薄膜の端部(乗越え部) Ｐ１―Ｐ２、Ｐ３―Ｐ４では、ゲート絶縁膜が段状に形成されるために薄膜化し易く、製造中の帯電によるダメージなどによって固定電荷が発生しやすい。そのために端部Ｐ１―Ｐ２、Ｐ３―Ｐ４における局所的な閾値が、半導体薄膜中央部の閾値よりも低くなりやすい。図２に端部電流成分が無視できない場合の電流電圧特性の概念図を示す。図２において、曲線Ａは半導体薄膜中央部、曲線Ｂは半導体薄膜端部における電流電圧特性である。
薄膜トランジスタがオフとなるべき電圧でもこの端部電流成分が流れると、画像表示の乱れや消費電力の増大をもたらす。その対策として、イオン注入による閾値調整を行って平坦部および端部の閾値を高くすることもできる。しかし、その場合オン状態の電流が低下してしまい、電流を必要とする周辺回路の駆動電圧を上げねばならず、結局、画像表示装置の消費電力を増加させてしまう。従って、画像表示装置の消費電力を低下させるためには半導体薄膜端部の電流成分を十分に抑制する必要がある。
特許文献１では、この半導体薄膜端部の電流成分をエッジ電流成分と呼び、次のような対策案を提案している。すなわち、ゲート電極の島状半導体薄膜の輪郭と重なる部分でのゲート長が島状半導体薄膜の輪郭と重なる部分より内側でのゲート長よりも長くすることによってエッジ伝導を抑制する。この対策はレイアウトの変更のみでエッジ伝導を低下させることができる点で優れている。
特開平７−３２６７６４号公報
しかし、上記従来技術では、エッジ電流を低下させることは出来るものの、エッジ電流を消失させる程の効果はない。その理由について説明する。図3は、二次元デバイスシミュレータを用いて計算した薄膜トランジスタのドレイン電流―ゲート電圧特性のチャネル長依存性である。図３において、横軸はゲート電圧（Ｖ）、縦軸はドレイン電流（A／μｍ）で対数表示である。ここでは、シリコン薄膜の膜厚を５０ナノメートル（ｎｍ）、ゲート酸化膜の膜厚を１００ｎｍとして計算した。図３から、チャネル長ＣＨＬを4ミクロン（μｍ）から8μｍに２倍にするとドレイン電流が2分の１になることが分かる。しかし、電流の立ち上がる電圧はあまり変化がない。
半導体薄膜端部の閾値のずれを電流の減少によって補正するためには電流を桁違いに抑制する必要がある。そのためには、チャネル長を桁違いに長くしなければならず、回路レイアウト上の困難を生じる。従って、端部電流成分の閾値がずれている場合には、端部チャネル長の延長によってその成分を消失させることは難しい。
また、画素スイッチ薄膜トランジスタに端部チャネル長の延長を適用すると、ゲート電極部分は光を透過しないため開口率が低下し、画像表示性能の低下をもたらす。
本発明の第１の目的は、トップゲート型薄膜トランジスタの島状半導体端部を流れる電流成分を消失させて駆動電圧の上昇を抑えた薄膜トランジスタを提供することにある。
本発明の第2の目的は、開口率を低下させることなく周辺回路の駆動電圧を低減させることで、画像表示性能に優れ、かつ消費電力の低いフラットパネル型の画像表示装置を実現することにある。
第1の目的に対し、本発明は、薄膜トランジスタのソース・ドレイン間のチャネルとは別に、ゲート電極と島状半導体薄膜の端部（輪郭）との交差部分に生じる端部電流経路（サイドチャネル）を消失させる。すなわち、薄膜トランジスタの能動層を形成する島状半導体薄膜の中央部上層に、該島状半導体薄膜を横断して配置されるゲート電極に関して両側のそれぞれに配置されるソース電極の形成部分（ソース側）とドレイン電極の形成部分（ドレイン側）の何れか一方又は双方において、上記のゲート電極から分岐して前記島状半導体薄膜の輪郭を形成する側縁に沿い、かつ該側縁を覆って周回する分岐閉路を設けた。この端部電流抑制構造により、ゲート電極の一部を島状半導体薄膜の輪郭に沿って切れ目なく延長させて分岐閉路を形成することで、チャネル半導体薄膜端部に生じる、所謂サイドチャネルを無くして不要なドレイン電流が流れる経路を消失させる。
また、本発明の第1の目的に対し、島状半導体薄膜上のソース側とドレイン側の何れか一方又は双方に、ゲート電極から分岐して島状半導体薄膜の輪郭の一部を形成する側縁に沿い、かつ該側縁を覆って延在して、チャネル領域から遠い部分に遊端を持つ分岐枝を有する端部ゲート長延長構造を用いる。
また、第２の目的に対し、本発明は、画像表示領域の外側に形成される駆動回路を含む周辺回路に前記した分岐閉路あるいは分岐枝で構成した端部電流抑制構造を適用した薄膜トランジスタを使用する。これにより、不要なドレイン電流が抑制され、消費電力を低減した画像表示装置が実現される。
上記したソース側かドレイン側のどちらか片側においてゲート電極から分岐して島状半導体薄膜の輪郭を形成する側縁に沿い、かつ該側縁を覆って周回する分岐閉路を設けた端部電流抑制構造、言い換えると、ゲート電極の一部を島状半導体薄膜の輪郭に沿って切れ目なく延長させて分岐閉路を設けた端部電流抑制構造とすることで、チャネルを形成する半導体薄膜端部に生じる、所謂サイドチャネルを無くして不要なドレイン電流が流れる経路を消失させる。
島状半導体薄膜の輪郭に沿って切れ目なく延長した薄膜トランジスタ、すなわちソース側かドレイン側のどちらか一方の側に島状半導体薄膜の輪郭とゲート電極の輪郭の交点を有しない薄膜トランジスタでは、半導体薄膜のチャネル端部で電流経路が形成されない。従って、本発明の第1の目的であるトップゲート型薄膜トランジスタの島状半導体端部を流れる電流の消失を達成できる。
また、島状半導体薄膜上のソース側とドレイン側の何れか一方又は双方に、ゲート電極から分岐して島状半導体薄膜の輪郭の一部を形成する側縁に沿い、かつ該側縁を覆って延在して、チャネル領域から遠い部分に遊端を持つ分岐枝を有する端部ゲート長延長構造を用いたものでは、前記分岐閉路に比較して端部電流抑制効果は弱まるものの、寄生容量となる半導体薄膜とゲート電極のオーバーラップ面積を調節することができる利点がある。
本発明の第2の目的を達成するために、島状半導体薄膜のソース側かドレイン側のどちらか片側に、該島状半導体薄膜の輪郭とゲート電極の輪郭の交点がない薄膜トランジスタを駆動回路を含む周辺回路に使用する。周辺回路を構成する薄膜トランジスタをすべてこの構造にしても良いし、特に電流を必要とする駆動回路の薄膜トランジスタのみをこの構造にしても構わない。片側に島状半導体薄膜の輪郭とゲート電極の輪郭の交点がない薄膜トランジスタではチャネルを形成する半導体端部の電流成分が消失しているから、閾値を下げることができ、低電圧駆動が可能になる。その結果、画像表示装置の消費電力を下げることができる。このとき、表示領域にある画素回路（画素部）に従来からの薄膜トランジスタを用いることで、画素の開口率を低下させることなく、周辺回路の駆動電圧を低減させることができる。
また、本発明の第2の目的を達成するために、画素部と周辺回路部で薄膜トランジスタ構造を使い分けるという考え方を応用し、周辺回路における薄膜トランジスタに、島状半導体薄膜上のソース側とドレイン側の何れか一方又は双方に、ゲート電極から分岐して島状半導体薄膜の輪郭の一部を形成する側縁に沿い、かつ該側縁を覆って延在して、チャネル領域から遠い部分に遊端を持つ分岐枝を有する端部ゲート長延長構造を用いることができる。この場合、前記分岐閉路に比較して端部電流抑制効果は弱まるものの、寄生容量となる半導体薄膜とゲート電極のオーバーラップ面積を調節することができる利点がある。
以下、本発明を実施するための最良の形態を実施例の図面を参照して詳細に説明する。また、画像表示装置の実施例では、その絶縁基板としてガラス基板を用いて説明するが、プラスチック基板を用いた画像表示装置に対しても適用可能である。
図4は、本発明の薄膜トランジスタの実施例１を説明する要部上面図である。図４の紙面に向かって、ゲート電極ＧＴの左側をソース側、右側をドレイン側とする。島状半導体薄膜ＳＥＭＩ−Ｌ上のドレイン電極の形成側に、前記ゲート電極ＧＴから分岐して島状半導体薄膜ＳＥＭＩ−Ｌの輪郭を形成する側縁に沿い、かつ該側縁を覆って周回する分岐閉路ＤＥＴを有する。すなわち、島状半導体薄膜ＳＥＭＩ−Ｌ上のドレイン電極の形成側の端縁は、その端縁に沿って、かつ上層を分岐閉路ＤＥＴが覆っている。ゲート電極ＧＴにこの分岐閉路ＤＥＴを設けた構造を端部電流抑制構造とする。
従来技術による薄膜トランジスタでは、図１に示したように、島状半導体ＳＥＭＩ−Ｌの端部とゲート電極ＧＴの輪郭との交点はＰ１、Ｐ２、Ｐ３、Ｐ４の四点である。端部電流成分は始点Ｐ１から終点Ｐ２へ、また始点Ｐ３から終点Ｐ４へと流れる。
これに対し、図4に示した実施例１の薄膜トランジスタでは、交点はＰ１、Ｐ３の二点であり、図１における端部電流経路の終点Ｐ２、Ｐ４はない。これにより、島状半導体ＳＥＭＩ−Ｌの端縁とゲート電極ＧＴの輪郭の交点は四点から二点になる。このように、実施例１の薄膜トランジスタ構造によれば、端部電流成分すなわちサイドチャネル電流を消滅させることができ、端部電流成分の消失に有効である。
薄膜トランジスタでは、寄生バイポーラ成分を抑制するため、ボディ端子を設けることがある。寄生バイポーラ成分とはドレインとソース間に高電圧が印加された際、インパクトイオン化によって伝導キャリアと逆の極性のキャリアがチャネル（ボディ）基板側のソースに近い領域に溜り、ボディ電位を上昇させることにより、ソース・ボディ・ドレインがバイポーラトランジスタのように動作して発生する電流成分のことである。この電流成分はゲート電圧によって制御できないため望ましくない。そこでチャネルからボディ引き出し端子を設け、ボディ電位を固定する方法がある。このようなボディ端子つき薄膜トランジスタにおいても、本発明の分岐閉路は有効である。
また、島状半導体薄膜ＳＥＭＩ−Ｌ上のソース側にも上記と同様の端部電流抑制構造を設け、あるいはソース側のみに端部電流抑制構造を設けた構造とすることもできる。図中、符号ＣＴはソース電極、ドレイン電極を接続するコンタクトホールである。なお、ゲート電極ＧＴと分岐閉路ＤＥＴで囲まれた島状半導体薄膜の上部領域に複数のソース電極又は複数のドレイン電極を有するものとし、一つの島状半導体薄膜に複数の薄膜トランジスタを形成することができる。
図５は、本発明の薄膜トランジスタの実施例２を説明する要部上面図である。実施例１と同様に、図５の紙面に向かって、ゲート電極ＧＴの左側をソース側、右側をドレイン側とする。島状半導体薄膜ＳＥＭＩ−Ｌ上のドレイン電極の形成側とソース電極の形成側に、前記ゲート電極ＧＴから分岐して島状半導体薄膜ＳＥＭＩ−Ｌの輪郭を形成する上下の側縁に沿い、かつ該側縁を覆って延在する分岐枝ＲＭＦを有する。実施例２では、この分岐枝ＲＭＦを設けた端部電流抑制構造を端部チャネル長延長構造とも称する。
図５では、この分岐枝ＲＭＦが島状半導体薄膜ＳＥＭＩ−Ｌの前記ゲート電極ＧＴと交差する上下の２辺に沿ってゲート電極ＧＴと共に十字を成すように延在させているが、この分岐枝ＲＭＦをさらに延長させ、屈曲させて島状半導体薄膜ＳＥＭＩ−Ｌの両外側辺（ゲート電極ＧＴと並行する辺）の一部まで延ばしてもよい。他の構成は実施例１と同様である。
図５に示した薄膜トランジスタの実施例２では、島状半導体ＳＥＭＩ−Ｌの端縁とゲート電極ＧＴの輪郭の交点はＰ５、Ｐ６、Ｐ７、Ｐ８の四点である。これにより、島状半導体ＳＥＭＩ−Ｌの端縁とゲート電極ＧＴの輪郭の交点は四点になる。しかし、図１における端部電流経路の終点Ｐ２、Ｐ４のようにチャネル近くに交点はない。実施例２の薄膜トランジスタ構造によれば、端部電流成分すなわちサイドチャネル電流を小さくすることができ、端部電流成分の低減に有効である。
次に、本発明の画像表示装置および薄膜トランジスタの製造方法の実施例を実施例３以下で説明する。図６は、本発明の実施例３を説明する画像表示装置の薄膜トランジスタ基板の画像表示領域と周辺回路領域の概念図である。図６（ａ）は薄膜トランジスタ基板ＰＮＬの平面図、図６（ｂ）は表示領域ＰＡＲの１画素部を構成する薄膜トランジスタ部分の拡大図、図６（ｃ）（ｄ）は周辺回路を構成する薄膜トランジスタ部分の拡大図である。実施例３では、薄膜トランジスタ基板ＰＮＬの周辺回路の特に駆動回路のみに実施例１，２で説明した端部電流抑制構造を適用した薄膜トランジスタを使用する。
端部電流抑制構造としては、端部電流を消失させたい場合は前記の実施例１で説明した図６（ｃ）のゲート電極を島状半導体薄膜の輪郭に切れ目なく延長した薄膜トランジスタを用いる。また、端部電流を減少させる程度で構わない場合は、実施例２で説明した図６（ｄ）の端部チャネル長延長構造を用いる。周辺回路において、ゲート電極を島状半導体薄膜の輪郭に切れ目なく延長した薄膜トランジスタと端部チャネル長延長薄膜トランジスタを混合して使っても構わない。
なお、実施例３では、薄膜トランジスタ基板ＰＮＬの周辺回路の特に駆動回路のみに実施例１，２で説明した端部電流抑制構造を適用した薄膜トランジスタを使用し、表示領域の画素部には図６（ｂ）に示したように、従来の薄膜トランジスタを使用するものとした。しかし、本発明は、周辺回路の駆動回路以外の回路、あるいは表示領域の画素部にもこのような端部電流抑制構造を持つ薄膜トランジスタを用いることを排除するものでない。
図７乃至図１１は、本発明の実施例４を説明する薄膜トランジスタの製造方法の工程図である。ここで説明する製造方法は、ＣＭＯＳの薄膜トランジスタを例とする。また、ソース・ドレインの構造としては、ここではシングルドレイン構造を例とするが、Nチャネル薄膜トランジスタについてＬＤＤ(Light Doped Drain)構造・ＧＯＬＤＤ(Gate Overlapped Light Doped Drain)構造とし、Pチャネル薄膜トランジスタをカウンタードーピングにて製造しても良い。
以下、本発明による薄膜トランジスタの一連の製造プロセスを図７の(Ａ)から図１１の(Ｐ)に従って説明する。なお、ここでは、周辺回路領域ＤＡＲの薄膜トランジスタ（Ｐチャネル薄膜トランジスタＰ−ＣＨ ＴＦＴとＮチャネル薄膜トランジスタＮ−ＣＨ ＴＦＴ）のゲート電極ＧＴには分岐閉路ＤＥＴが設けられたものを用い、表示領域ＰＡＲの薄膜トランジスタには分岐閉路ＤＥＴを有しないＮチャネル薄膜トランジスタＮ−ＣＨ ＴＦＴを用いた画像表示装置を例として説明する。
図７（Ａ）：先ず、アクティブ・マトリクス基板すなわち薄膜トランジスタ基板となる絶縁基板として、厚さが０．２ｍｍ乃至１．０ｍｍ程度で、好ましくは４００℃乃至６００度の熱処理で変形や収縮の少ない耐熱性のガラス基板ＳＵＢ１を準備する。好ましくは、このガラス基板ＳＵＢ１の主面上に、熱的、化学的なバリア膜として機能するおよそ約１４０nm厚のＳｉＮ膜および約１００ｎｍ厚のＳｉＯ膜をＣＶＤ法で連続かつ均一に堆積する。このガラス基板ＳＵＢ１上にＣＶＤ等の手段でアモルファスシリコン膜ＡＳＩを形成する。
図７（Ｂ）：次に、エキシマレーザ光を走査し、アモルファスシリコン膜ＡＳＩを溶解し、結晶化してガラス基板ＳＵＢ１上のアモルファスシリコン膜ＡＳ１全体を多結晶シリコン膜、すなわちポリシリコン膜ＰＳＩに改質する。
なお、エキシマレーザ光に替えて、他の方法、例えば固体パルスレーザアニールによる結晶化、シリコン膜の形成時にポリシリコン膜となるＣａｔ−ＣＶＤ膜、ＳｉＧｅ膜を採用することもできる。また、酸化金属半導体やその他の半導体薄膜をチャネルとして用いても良い。
図７（Ｃ）：ホトリソグラフィー法を用いて多結晶シリコン膜ＰＳＩを加工し、薄膜トランジスタを作り込むアイランドＰＳＩ−Ｌを形成する。
図７（Ｄ）：多結晶シリコン膜のアイランドＰＳＩ−Ｌを覆ってゲート絶縁膜ＧＩを形成する。
図８（Ｅ）：閾値を制御するための１回目インプランテーションＮＥを全面に行い、次に画素内薄膜トランジスタを形成する領域に閾値を制御するための２回目のインプランテーションＮＥ２を行う。このとき、周辺回路を形成する領域をホトレジストＲＮＥ２で覆う。
図８（Ｆ）：次に、Pチャネル薄膜トランジスタを形成する領域に閾値を制御するためのインプランテーションＰＥを行う。このとき、Nチャネル薄膜トランジスタを形成する領域をホトレジストＲＰＥで覆う。
図８（Ｇ）：この上に、スパッタリング法またはCVD法を用いて薄膜トランジスタのゲート電極となる金属ゲート膜ＧＴＡを形成する。
図９（Ｈ）：金属ゲート膜ＧＴＡのゲート電極形成領域をホトリソグラフィー法により、パターニングし、ゲート電極ＧＴを形成する。このとき、周辺回路領域ＤＡＲのＰチャネル薄膜トランジスタＰ−ＣＨ ＴＦＴとＮチャネル薄膜トランジスタＮ−ＣＨ ＴＦＴのゲート電極ＧＴに分岐閉路ＤＥＴが同時にパターニングされる。
図９（１)：この図は図９（Ｈ）に示した状態の上面図である。周辺回路領域ＤＡＲの薄膜トランジスタは島状シリコン輪郭とゲート電極輪郭が２点となるようゲート電極ＧＴをパターニングして、シリコン半導体薄膜端部の電流経路を消失させる。ここでは、ゲート長を4ミクロン、分岐閉路ＤＥＴのパターンの幅を４ミクロン、島状シリコン半導体薄膜とのオーバーラップの幅を２ミクロンとした。
また、位置合わせ精度を考慮し、オーバーラップ幅は０．５ミクロンから２．５ミクロン、分岐閉路ＤＥＴのパターンの幅は１ミクロンから５ミクロンが望ましい。画素領域ＰＡＲは開口率の低下を防ぐため従来どおり島状シリコン半導体薄膜の輪郭とゲート電極の輪郭の交点が４点となるパターンにゲート電極ＧＴを加工する。
図９（Ｊ）：Nチャネル薄膜トランジスタの形成領域をホトレジストＲＰで覆い、Pチャネル薄膜トランジスタのソース・ドレイン形成領域にP型の不純物Ｐをインプランテーションし、Pチャネル薄膜トランジスタのソース・ドレイン領域を形成する。
図１０(Ｋ)：Pチャネル薄膜トランジスタの形成領域をホトレジストＲＮで覆い、Ｎチャネル薄膜トランジスタのソース・ドレイン形成領域にN型の不純物Ｎをインプランテーションし、Nチャネル薄膜トランジスタのソース・ドレイン領域を形成する。
図１０(Ｌ)：ホトレジストＲＮを剥離し、ＣＶＤ法等で層間絶縁膜ＬＩを形成する。その後、インプランテーションによる不純物を活性化するため、Ｎ2雰囲気中、４９０℃、１時間の熱処理を行う。
図１０(M)：ホトリソグラフィー法により層間絶縁膜ＬＩとゲート絶縁膜ＧＩにコンタクトホールＣＴを形成する。
図１１（Ｎ）：この図は図１０（Ｍ）に示された状態の上面図である。図１０（Ｍ）は図１１（Ｎ）のｂ−ｂ'線に沿った断面図である。
図１１（Ｏ）：コンタクトホールを介して薄膜トランジスタの各ソース・ドレインに配線用の金属層を接続し、配線Ｌを形成する。.
図１１(Ｐ)：配線Ｌを覆って層間絶縁膜ＬＩ２を形成し、さらにその上に保護絶縁膜ＰＡＳＳを形成する。
以上の工程により、ガラス基板は、周辺回路領域にシリコン端部電流経路のない二交点薄膜トランジスタが、画素領域にシリコン端部電流経路のある四交点薄膜トランジスタが形成され、アクティブ・マトリクス基板となる。アクティブ・マトリクス基板は後述する液晶工程またはＯＬＥＤ工程を経て画像表示装置として完成する。上記のようにして作製されたトランジスタの特性を以下に説明する。
図１２は、本発明の実証結果を説明するゲート電圧―ドレイン電流特性図である。図１２はNチャネル薄膜トランジスタに本発明を適用し、そのドレイン電流―ゲート電圧特性を測定したものである。薄膜トランジスタのサイズはチャネル長４μｍ、測定時のドレイン電圧は０．１Ｖである。
図中の点線で示した曲線Ｄは従来法と同じ構造の薄膜トランジスタの特性である。シリコン半導体薄膜端部において閾値が低くなっているために、低ゲート電圧で端部電流が流れ、平坦部のチャネル電流と合わせた２つこぶ状の特性となっている。
また、図中の実線Ｃは本発明のゲート電極形状を適用した薄膜トランジスタの特性である。シリコン半導体薄膜端部の電流がなくなったため、平坦部のチャネルの閾値を下げることができ、点線の曲線Ｄの場合と比較して、同電流を得るのに必要な電圧が下がる。その結果、周辺回路の駆動電圧を下げることができることから、本発明の有効性が実証できた。
図１３は、本発明の薄膜トランジスタを用いたＮＡＮＤ回路のレイアウトの一例を説明する平面図である。ゲート電極より入力されたＶＩＮ＿ＡおよびＶＩＮ＿Ｂで示した信号電圧により、P型ソース・ドレイン領域を伴う三つのPチャネル薄膜トランジスタと、N型ソース・ドレイン領域を伴う二つのNチャネル薄膜トランジスタの開閉を制御し、ＶＤＤまたＶＳＳのどちらかの電位をＶＯＵＴより出力する。
図１４は、本発明の薄膜トランジスタの実施例２を用いた画像表示装置におけるゲート電極加工直後の上面図である。その他の製造工程は実施例１と同様である。周辺回路にゲート電極の島状半導体薄膜の輪郭と重なる部分でのゲート長が前記島状半導体薄膜の輪郭と重なる部分より内側でのゲート長より長い薄膜トランジスタを用い、画素部にはゲート電極の島状半導体薄膜の輪郭と重なる部分でのゲート長が前記島状半導体薄膜の輪郭と重なる部分より内側でのゲート長と等しい薄膜トランジスタを用いる。これにより画素部の開口率を低下させることなく、周辺回路の駆動電圧を低減させることができる。この回路では、実施例１を用いた回路に比べて駆動電圧低減効果は減少するが、寄生容量の増加は実施例１を用いたものよりも少ないという効果がある。
図１５は、本発明の実施例５を説明する薄膜トランジスタの製造方法の工程におけるゲート電極加工直後の上面図である。この他の製造工程は実施例４と同様である。周辺回路領域ＤＡＲにソース側かドレイン側のどちらか片側に島状半導体薄膜ＰＳＩ−Ｌの輪郭とゲート電極ＧＴの輪郭の交点がない薄膜トランジスタと、ゲート電極ＧＴの島状半導体薄膜の輪郭と重なる部分でのゲート長が前記島状半導体薄膜ＰＳＩ−Ｌの輪郭と重なる部分より内側でのゲート長と等しい薄膜トランジスタの双方を用いる。
回路構成上、端部電流を特に消失させたい薄膜トランジスタにはソース側かドレイン側のどちらか片側に分岐閉路ＤＥＴを設けたことで島状半導体薄膜ＰＳＩ−Ｌの輪郭とゲート電極ＧＴの輪郭の交点がない薄膜トランジスタを用いる。また、寄生容量の増加が特に好ましくない薄膜トランジスタには分岐枝ＲＭＦを設けて端部ゲート長を延長した薄膜トランジスタを用いる。
図１６は、本発明の画像表示装置の第1例としての液晶表示装置の構成を説明する展開斜視図である。また、図１７は、図１６のＺ−Ｚ線に沿った方向で切断した断面図である。この画像表示装置は、前記したアクティブ・マトリクス基板を用いて構成した液晶表示装置である。図１６と図１７において、参照符号ＰＮＬはアクティブ・マトリクス基板ＳＵＢ１と対向基板ＳＵＢ２とを貼り合わせた間隙に液晶を封入した液晶セルで、その表裏に偏光板ＰＯＬ１、ＰＯＬ２がそれぞれ積層されている。また、参照符号ＯＰＳは拡散シートやプリズムシートからなる光学補償部材、ＧＬＢは導光板、ＣＦＬは冷陰極蛍光ランプ、ＲＦＳは反射シート、ＬＦＳはランプ反射シート、ＳＨＤはシールドフレーム、ＭＤＬはモールドケースである。
前記した実施例の何れかの構成を有する薄膜トランジスタを形成したアクティブ・マトリクス基板ＳＵＢ１上に配向膜を塗布し、これにラビング等の手法で配向規制力を付与する。画素表示領域ＰＡＲの周辺にシール剤を形成した後、同様に配向膜層を形成した対向基板ＳＵＢ２を所定のギャップで対向配置させ、このギャップ内に液晶を封入し、シール剤の封入口を封止材で閉鎖する。こうして構成した液晶セルＰＮＬの表裏に偏光板ＰＯＬ１、ＰＯＬ２を積層し、導光板ＧＬＢと冷陰極蛍光ランプＣＦＬ等からなるバックライト等を、光学補償部材ＯＰＳを介して実装することで液晶表示装置を製造する。
なお、液晶セルの周辺に有する駆動回路にはフレキシブルプリント基板ＦＰＣ１、ＦＰＣ２を介してデータやタイミング信号が供給される。参照符号ＰＣＢは外部信号源と各フレキシブルプリント基板ＦＰＣ１、ＦＰＣ２の間において、当該外部信号源から入力する表示信号を液晶表示装置で表示する信号形式に変換するタイミングコントローラ等が搭載されている。
本構成例のアクティブ・マトリクス基板を使用した液晶表示装置は、その周辺回路に上記した端部電流成分のない薄膜トランジスタを配置することで、周辺回路の低電圧駆動が可能になることから消費電力が低いことが特徴である。
また、本実施例のアクティブ・マトリクス基板を用いて有機ＥＬ表示装置を製造することができる。図１８は、本発明の画像表示装置の第２構成例としての有機ＥＬ表示装置の構成例を説明する展開斜視図である。また、図１９は図１８に示された構成要素を一体化した有機ＥＬ表示装置の平面図である。前記した各実施例の何れかのアクティブ・マトリクス基板ＳＵＢ１に有する画素内の電極上に有機ＥＬ素子を形成する。有機ＥＬ素子は、画素内の電極表面から順次、ホール輸送層、発光層、電子輸送層、陰極金属層などを蒸着した積層体から構成される。このような積層層を形成したアクティブ・マトリクス基板ＳＵＢ１の画素領域ＰＡＲの周囲にシール材を配置し、封止基板ＳＵＢＸまたは封止缶で封止する。また、これらの代わりに、保護フィルムを用いても良い。
この有機ＥＬ表示装置は、その外部回路の駆動回路領域ＤＤＲ、ＧＤＲに外部信号源からの表示用信号をプリント基板ＰＬＢで供給する。このプリント基板ＰＬＢにはインターフェース回路チップＣＴＬが搭載されている。そして、上側ケースであるシールドフレームＳＨＤと下側ケースＣＡＳで一体化して有機ＥＬ表示装置とする。
以上のように、画像表示部に用いる薄膜トランジスタには従来の薄膜トランジスタ構造を用いたので、開口率低下はなく、表示性能の劣化はない。本発明はトップゲート型薄膜トランジスタを用いて駆動する画像表示装置の消費電力低減と表示性能の維持を両立させることが出来る。
ＳＥＭＩ−Ｌ・・・島状半導体薄膜（アイランド）
ＰＳＩ−Ｌ・・・多結晶シリコン膜のアイランド
ＧＴ・・・ゲート電極
ＤＥＴ・・・分岐閉路
ＲＭＦ・・・分岐枝
ＣＴ・・・コンタクトホール
ＡＳＩ・・・アモルファスシリコン膜
ＳＵＢ１・・・薄膜トランジスタ基板（アクティブ・マトリクス基板）
ＰＳＩ・・・多結晶シリコン膜
ＧＩ・・・ゲート絶縁膜
ＮＥ・・・nチャネル薄膜トランジスタ用閾値調整イオン注入
ＲＮＥ・・・レジスト
ＲＮ・・・レジスト
N・・・ｎチャネル薄膜トランジスタ用ソース、ドレイン形成のためのイオン注入
ＲＰ・・・レジスト
P・・・ｐチャネル薄膜トランジスタ用ソース、ドレイン形成のためのイオン注入
ＬＩ・・・第一の層間絶縁膜
Ｌ２・・・第二の層間絶縁膜
Ｌ・・・金属配線
ＰＡＳＳ・・保護膜
ＶＤＤ・・・電源電圧
ＶＳＳ・・・基準電圧
ＶＩＮ＿Ａ・・・入力端子
ＶＩＮ＿Ａ・・・入力端子
ＶＯＵＴ・・・出力端子
ＰＳＤ・・・P型ソース・ドレイン領域
ＮＳＤ・・・N型ソース・ドレイン領域
ＳＨＤ・・・シールドフレーム
ＭＤＬ・・・モールドケース
ＦＰＣ１・・・フレキシブルプリント基板
ＦＰＣ２・・・フレキシブルプリント基板
ＣＦＬ・・・冷陰極蛍光ランプ
ＰＣＢ・・・タイミングコントローラ
ＰＮＬ・・・液晶セルの薄膜トランジスタ基板
ＯＰＳ・・・光学補償部材
ＧＬＢ・・・導光板
ＰＯＬ１・・・偏光板
ＰＯＬ２・・・偏光板
ＲＦＳ・・・反射シート
ＬＦＳ・・・ランプ反射シート
ＳＵＢＸ・・・封止基板
ＤＤＲ・・・駆動回路領域
ＰＡＲ・・・画素領域
ＧＤＲ・…駆動回路領域
PLB・・・プリント基板
ＣＴＬ・・・インターフェース回路チップ
ＣＡＳ・・・下側ケース・
ＰＳＩ−Ｌ・・・多結晶シリコン膜のアイランド
ＧＴ・・・ゲート電極
ＤＥＴ・・・分岐閉路
ＲＭＦ・・・分岐枝
ＣＴ・・・コンタクトホール
ＡＳＩ・・・アモルファスシリコン膜
ＳＵＢ１・・・薄膜トランジスタ基板（アクティブ・マトリクス基板）
ＰＳＩ・・・多結晶シリコン膜
ＧＩ・・・ゲート絶縁膜
ＮＥ・・・nチャネル薄膜トランジスタ用閾値調整イオン注入
ＲＮＥ・・・レジスト
ＲＮ・・・レジスト
N・・・ｎチャネル薄膜トランジスタ用ソース、ドレイン形成のためのイオン注入
ＲＰ・・・レジスト
P・・・ｐチャネル薄膜トランジスタ用ソース、ドレイン形成のためのイオン注入
ＬＩ・・・第一の層間絶縁膜
Ｌ２・・・第二の層間絶縁膜
Ｌ・・・金属配線
ＰＡＳＳ・・保護膜
ＶＤＤ・・・電源電圧
ＶＳＳ・・・基準電圧
ＶＩＮ＿Ａ・・・入力端子
ＶＩＮ＿Ａ・・・入力端子
ＶＯＵＴ・・・出力端子
ＰＳＤ・・・P型ソース・ドレイン領域
ＮＳＤ・・・N型ソース・ドレイン領域
ＳＨＤ・・・シールドフレーム
ＭＤＬ・・・モールドケース
ＦＰＣ１・・・フレキシブルプリント基板
ＦＰＣ２・・・フレキシブルプリント基板
ＣＦＬ・・・冷陰極蛍光ランプ
ＰＣＢ・・・タイミングコントローラ
ＰＮＬ・・・液晶セルの薄膜トランジスタ基板
ＯＰＳ・・・光学補償部材
ＧＬＢ・・・導光板
ＰＯＬ１・・・偏光板
ＰＯＬ２・・・偏光板
ＲＦＳ・・・反射シート
ＬＦＳ・・・ランプ反射シート
ＳＵＢＸ・・・封止基板
ＤＤＲ・・・駆動回路領域
ＰＡＲ・・・画素領域
ＧＤＲ・…駆動回路領域
PLB・・・プリント基板
ＣＴＬ・・・インターフェース回路チップ
ＣＡＳ・・・下側ケース・
Claims (7)
- 島状半導体薄膜の上部にゲート絶縁膜を介して配置されたゲート電極を有し、前記ゲート電極の両側にソース電極およびドレイン電極が配置された薄膜トランジスタであって、
前記島状半導体薄膜上の前記ソース電極の形成側と前記ドレイン電極の形成側の何れか一方又は双方に、前記ゲート電極から分岐して前記島状半導体薄膜の輪郭を形成する側縁に沿い、かつ該側縁を覆って周回する分岐閉路を有することを特徴とする薄膜トランジスタ。 - 請求項１において、
前記ゲート電極と前記分岐閉路で囲まれた前記島状半導体薄膜の上部領域に複数のソース電極又は複数のドレイン電極を有することを特徴とする薄膜トランジスタ。 - 島状半導体薄膜の上部にゲート絶縁膜を介して配置されたゲート電極を有し、前記ゲート電極の両側にソース電極およびドレイン電極が配置された薄膜トランジスタであって、
前記島状半導体薄膜上の前記ソース電極の形成側と前記ドレイン電極の形成側の何れか一方又は双方に、前記ゲート電極から分岐して前記島状半導体薄膜の輪郭の一部を形成する側縁に沿い、かつ該側縁を覆って延在して、遊端を持つ分岐枝を有することを特徴とする薄膜トランジスタ。 - 請求項３において、
前記ゲート電極の両側の前記島状半導体薄膜の上部領域に複数のソース電極又は複数のドレイン電極を有することを特徴とする薄膜トランジスタ。 - 主面に複数の画素回路がマトリクス状に配置された表示領域と、該表示領域の外側に形成されて画素回路を駆動する駆動回路の一部又は全部を含む周辺回路領域とを備えた絶縁基板を有し、前記画素回路と前記周辺回路は薄膜トランジスタを含む回路で構成された画像表示装置であって、
前記薄膜トランジスタは、前記絶縁基板の主面に形成された島状半導体薄膜の上部にゲート絶縁膜を介して配置されたゲート電極を有し、前記ゲート電極の両側にソース電極およびドレイン電極が配置されており、
前記周辺回路を構成する薄膜トランジスタの一部又は全部は、前記島状半導体薄膜上の前記ソース電極の形成側と前記ドレイン電極の形成側の何れか一方又は双方に、前記ゲート電極から分岐して前記島状半導体薄膜の輪郭を形成する側縁に沿い、かつ該側縁を覆って周回する分岐閉路を有することを特徴とすることを特徴とする画像表示装置。 - 請求項５において、
前記周辺回路を構成する薄膜トランジスタの一部は、前記島状半導体薄膜上の前記ソース電極の形成側と前記ドレイン電極の形成側の何れか一方又は双方に、前記ゲート電極から分岐して前記島状半導体薄膜の輪郭を形成する側縁に沿い、かつ該側縁を覆って周回する分岐閉路を有し、
前記周辺回路を構成する残りの全部又は一部の薄膜トランジスタは、前記島状半導体薄膜上の前記ソース電極の形成側と前記ドレイン電極の形成側の何れか一方又は双方に、前記ゲート電極から分岐して前記島状半導体薄膜の輪郭の一部を形成する側縁に沿い、かつ該側縁を覆って延在すると共に遊端を持つ分岐枝を有することを特徴とする画像表示装置。 - 請求項５又は６において、
前記周辺回路に含む少なくとも前記駆動回路の電源電圧が３．０Vから６．０Vの範囲内であることを特徴とする画像表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006191176A JP2008021760A (ja) | 2006-07-12 | 2006-07-12 | 薄膜トランジスタおよび画像表示装置 |
| US11/761,930 US7755142B2 (en) | 2006-07-12 | 2007-06-12 | Thin-film transistor and image display device |
| CNB2007101125875A CN100505315C (zh) | 2006-07-12 | 2007-06-22 | 薄膜晶体管和图像显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006191176A JP2008021760A (ja) | 2006-07-12 | 2006-07-12 | 薄膜トランジスタおよび画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008021760A true JP2008021760A (ja) | 2008-01-31 |
Family
ID=38948355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006191176A Pending JP2008021760A (ja) | 2006-07-12 | 2006-07-12 | 薄膜トランジスタおよび画像表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7755142B2 (ja) |
| JP (1) | JP2008021760A (ja) |
| CN (1) | CN100505315C (ja) |
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|---|---|
| US20080012023A1 (en) | 2008-01-17 |
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