JP5337414B2 - 表示装置およびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 43
- 239000010408 film Substances 0.000 claims description 283
- 239000004065 semiconductor Substances 0.000 claims description 116
- 239000010409 thin film Substances 0.000 claims description 73
- 239000000758 substrate Substances 0.000 claims description 57
- 230000001681 protective effect Effects 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 40
- 239000012535 impurity Substances 0.000 claims description 33
- 230000015572 biosynthetic process Effects 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 11
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 32
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 32
- 229910004444 SUB1 Inorganic materials 0.000 description 32
- 239000004973 liquid crystal related substance Substances 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 14
- 230000001133 acceleration Effects 0.000 description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 229910004438 SUB2 Inorganic materials 0.000 description 6
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 101150018444 sub2 gene Proteins 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 239000003566 sealing material Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
本発明は表示装置およびその製造方法に係り、特に、その基板に薄膜トランジスタが形成されている表示装置およびその製造方法に関する。
いわゆるアクティブ・マトリックス型の表示装置は、その基板上の表示領域にマトリックス状に配置される複数の画素を有し、前記表示領域の周辺に前記各画素を独立に駆動する駆動回路（走査信号駆動回路、映像信号駆動回路）が形成されたものが知られている。
このような表示装置は、行方向に配列される各画素を、それらに共通に設けられたゲート信号線を介して走査信号駆動回路からの信号（走査信号）によって列方向に順次選択し、この選択のタイミングに合わせて、列方向に配列される各画素に共通に設けられたドレイン信号線を介して映像信号回路から前記選択された各画素に信号（映像信号）を供給するようになっている。
このため、前記各画素には前記走査信号の供給によってオンされ該オンの際に映像信号を当該画素に取り込むための薄膜トランジスタが備えられ、前記駆動回路においてもたとえばシフトレジスタを構成するための多数の薄膜トランジスタが備えられた構成となっている。
ここで、薄膜トランジスタは、いわゆるＭＩＳ（Metal Insulator Semiconductor）型構造からなり、そのゲート電極が、半導体層よりも下層に配置されるもの（ボトムゲート型と称される）、半導体層よりも上層に配置されるもの（トップゲート型と称される）が知られている。
この場合、該薄膜トランジスタが形成される基板の裏面側にバックライトが配置される場合、該薄膜トランジスタはボトムゲート型で形成することが好ましいとされる。ゲート電極が遮光膜の機能を果たし、前記バックライトの光が半導体層に照射されるのを防ぎ、薄膜トランジスタのフォトコンによるオフ電流の増加を回避できるからである。
ボトムゲート型の薄膜トランジスタ、その製造方法に関しては、たとえば下記特許文献１に開示がなされている。
特開２００２−１４１５１４号公報
しかし、ボトムゲート型の薄膜トランジスタは、トップゲート型の薄膜トランジスタの場合と比較すると、一般に、製造工数が増大する傾向がある。
トップゲート型の薄膜トランジスタは、その半導体層の形成後に形成したゲート電極をマスクとして前記半導体層にイオン打ち込みができ、これにより、チャネル領域、ソース・ドレイン領域を自己整合的にできるのに対し、ボトムゲート型の薄膜トランジスタは、構造上の相異から、上述した手法を採用することができないからである。
それ故、ボトムゲート型の薄膜トランジスタにおいても、そのチャネル領域、ソース・ドレイン領域を自己整合的に形成し、表示装置の製造工数の低減を図ることが要望されるに至っている。
本発明の目的は、製造工数の低減を図った表示装置の製造方法を提供することにある。
本発明の構成は、たとえば、以下のようなものとすることができる。
（１）本発明の表示装置の製造方法は、たとえば、半導体層に少なくともチャネル領域とソース・ドレイン領域を備える薄膜トランジスタが基板に形成されている表示装置の製造方法であって、
前記薄膜トランジスタは、
前記半導体層の形成領域と重なる領域にゲート電極を形成する工程と、
前記ゲート電極上の前記チャネル領域の形成領域と重なる領域に開口を有する絶縁膜を形成する工程と、
前記絶縁膜を被い前記開口によって段差を有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記ゲート電極と重ねられ、前記絶縁膜の開口によって段差を有する半導体層を形成する工程と、
前記半導体層をも被って表面が平坦な保護膜を形成する工程と、
前記絶縁膜は、前記ゲート電極の前記チャネル領域の形成領域と重なる領域に開口を有する第１絶縁膜と、前記第１絶縁膜に積層され、前記開口と同心状に該開口よりも大きな開口を有する第２絶縁膜で構成され、
前記保護膜を通して、エネルギー調整された不純物打ち込みによって、前記半導体層のチャネル領域とソース・ドレイン領域の間にＬＤＤ領域を形成する工程を含むことを特徴とする。
前記薄膜トランジスタは、
前記半導体層の形成領域と重なる領域にゲート電極を形成する工程と、
前記ゲート電極上の前記チャネル領域の形成領域と重なる領域に開口を有する絶縁膜を形成する工程と、
前記絶縁膜を被い前記開口によって段差を有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記ゲート電極と重ねられ、前記絶縁膜の開口によって段差を有する半導体層を形成する工程と、
前記半導体層をも被って表面が平坦な保護膜を形成する工程と、
前記絶縁膜は、前記ゲート電極の前記チャネル領域の形成領域と重なる領域に開口を有する第１絶縁膜と、前記第１絶縁膜に積層され、前記開口と同心状に該開口よりも大きな開口を有する第２絶縁膜で構成され、
前記保護膜を通して、エネルギー調整された不純物打ち込みによって、前記半導体層のチャネル領域とソース・ドレイン領域の間にＬＤＤ領域を形成する工程を含むことを特徴とする。
（２）本発明の表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記第１絶縁膜の開口、および前記第２絶縁膜の開口は、その側壁面において前記基板側から末広がるテーパを形成することを特徴とする。
（３）本発明の表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記絶縁膜の開口は、その側壁面において前記基板側から末広がるテーパを形成し、
前記保護膜を通して、エネルギー調整された不純物打ち込みによって、前記絶縁膜の開口のテーパ上にＬＤＤ領域を形成する工程を含むことを特徴とする。
前記保護膜を通して、エネルギー調整された不純物打ち込みによって、前記絶縁膜の開口のテーパ上にＬＤＤ領域を形成する工程を含むことを特徴とする。
（４）本発明の表示装置の製造方法は、たとえば、（１）ないし（３）のいずれかの構成を前提とし、前記保護膜は、前記半導体層に少なくともチャネル領域、およびソース・ドレイン領域を形成した後に、前記ソース・ドレイン領域の表面を露出させるための表面エッチングを行う工程を含むことを特徴とする。
（５）本発明の表示装置は、たとえば、半導体層に少なくともチャネル領域とソース・ドレイン領域を備える薄膜トランジスタが基板に形成されている表示装置であって、
前記薄膜トランジスタは、
前記半導体層の形成領域と重なる領域に形成されたゲート電極と、
前記ゲート電極上に前記チャネル領域の形成領域と重なる領域に開口を有して形成された絶縁膜と、
前記絶縁膜を被い前記開口によって段差を有して形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記ゲート電極と重ねられ、前記絶縁膜の開口によって段差を有して形成された半導体層と、
前記半導体層をも被って形成された表面の平坦な保護膜と、を備え、
前記絶縁膜は、前記ゲート電極上に前記チャネル領域の形成領域と重なる領域に開口を有する第１絶縁膜と、前記第１絶縁膜に積層され、前記開口と同心状に該開口よりも大きな開口を有する第２絶縁膜で構成され、
前記半導体層は、前記第１絶縁膜の開口内の領域にチャネル領域、前記第１絶縁膜の開口外で前記第２絶縁膜の開口内の領域にＬＤＤ領域、前記第２絶縁膜の開口外で前記第２絶縁膜上の領域にソース・ドレイン領域が形成されていることを特徴とする。
前記薄膜トランジスタは、
前記半導体層の形成領域と重なる領域に形成されたゲート電極と、
前記ゲート電極上に前記チャネル領域の形成領域と重なる領域に開口を有して形成された絶縁膜と、
前記絶縁膜を被い前記開口によって段差を有して形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記ゲート電極と重ねられ、前記絶縁膜の開口によって段差を有して形成された半導体層と、
前記半導体層をも被って形成された表面の平坦な保護膜と、を備え、
前記絶縁膜は、前記ゲート電極上に前記チャネル領域の形成領域と重なる領域に開口を有する第１絶縁膜と、前記第１絶縁膜に積層され、前記開口と同心状に該開口よりも大きな開口を有する第２絶縁膜で構成され、
前記半導体層は、前記第１絶縁膜の開口内の領域にチャネル領域、前記第１絶縁膜の開口外で前記第２絶縁膜の開口内の領域にＬＤＤ領域、前記第２絶縁膜の開口外で前記第２絶縁膜上の領域にソース・ドレイン領域が形成されていることを特徴とする。
（６）本発明の表示装置は、たとえば、（５）の構成を前提とし、前記第１絶縁膜の開口、および前記第１絶縁膜の開口は、その側壁面において前記基板側から末広がるテーパが形成されていることを特徴とする。
（７）本発明の表示装置は、たとえば、（５）の構成を前提とし、前記絶縁膜の開口は、その側壁面において前記基板側から末広がるテーパが形成され、
前記半導体層の前記テーパ上にＬＤＤ領域が形成されていることを特徴とする。
前記半導体層の前記テーパ上にＬＤＤ領域が形成されていることを特徴とする。
なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。
上記表示装置の製造方法によれば、製造工数の低減を図ることができる。本発明のその他の効果については、明細書全体の記載から明らかにされる。
本発明の実施例を、図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
〈実施例１〉
（表示装置の全体構成）
図２は、本発明による表示装置の実施例１を示す平面図である。図２は、たとえば携帯電話器に組み込まれる液晶表示装置の全体構成を示している。
（表示装置の全体構成）
図２は、本発明による表示装置の実施例１を示す平面図である。図２は、たとえば携帯電話器に組み込まれる液晶表示装置の全体構成を示している。
図２において、液晶表示装置は、たとえばガラスからなる矩形状の基板ＳＵＢ１および基板ＳＵＢ２によって外囲器を構成するようになっている。基板ＳＵＢ１と基板ＳＵＢ２との間には液晶（図示せず）が挟持され、この液晶は、基板ＳＵＢ１と基板ＳＵＢ２を固定するシール材ＳＬによって封入されている。該シール材ＳＬによって液晶が封入された領域は、その僅かな周辺を除いた中央部において液晶表示領域ＡＲを構成するようになっている。この液晶表示領域ＡＲは複数の画素がマトリックス状に配置された領域となっている。
前記基板ＳＵＢ１の下側辺部は、基板ＳＵＢ２から露出する部分を有し、この部分には、外部から信号を入力させるフレキシブル基板ＦＰＣの一端が接続されるようになっている。また、前記基板ＳＵＢ１上において、前記フレキシブル基板ＦＰＣと前記基板ＳＵＢ２の間の領域にはチップからなる半導体装置ＳＣＮが搭載されている。この半導体装置ＳＣＮは、基板ＳＵＢ１の面に形成された配線ＷＬを介して前記フレキシブル基板ＦＰＣからの各信号が入力されるようになっている。
また、シール材ＳＬと前記液晶表示領域ＡＲの間の領域であって、該液晶表示領域ＡＲのたとえば左側の領域には走査信号駆動回路Ｖ、下側の領域にはＲＧＢスイッチング回路ＲＧＢＳが形成されている。これら走査信号駆動回路Ｖ、およびＲＧＢスイッチング回路ＲＧＢＳには前記半導体装置ＳＣＮから信号が供給されるようになっている。走査信号駆動回路Ｖは後述する複数のゲート信号線ＧＬに走査信号を順次供給するための回路からなり、ＲＧＢスイッチング回路ＲＧＢＳは後述する複数のドレイン信号線ＤＬに供給する映像信号を赤色用、緑色用、および青色用ごとに時系列的に切り替える回路からなっている。
ここで、前記走査信号駆動回路ＶおよびＲＧＢスイッチング回路ＲＧＢＳは、前記液晶表示領域ＡＲ内の画素の形成と並行して基板ＳＵＢ１上に形成される回路であり、それぞれ複数の薄膜トランジスタ（図示せず）を備えて構成されるようになっている。
前記液晶表示領域ＡＲには、ゲート信号線ＧＬ、ドレイン信号線ＤＬ、および対向電圧信号線ＣＬが形成されている。前記ゲート信号線ＧＬは、図中ｘ方向に延在しｙ方向に並設され、それらの左側端は、前記走査信号駆動回路Ｖに接続されている。前記ドレイン信号線ＤＬは、図中ｙ方向に延在しｘ方向に並設され、それらの下端は、前記ＲＧＢスイッチング回路ＲＧＢＳに接続されている。前記対向電圧信号線ＣＬは、隣接するゲート信号線ＧＬの間に該ゲート信号線ＧＬと並行に形成され、その一端（たとえば図中右側端）は共通に接続され、前記半導体装置ＳＣＮから基準信号（映像信号に対して基準となる信号）が供給されるようになっている。
隣接する一対のゲート信号線ＧＬと隣接する一対のドレイン信号線ＤＬとで囲まれる領域（たとえば図中点線楕円枠内）は画素ＰＩＸの領域に相当するようになっている。画素ＰＩＸは、図中実線楕円枠Ａ内の拡大された図に示すように、ゲート信号線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸと、前記対向電圧信号線ＣＬに接続され基準信号が供給される対向電極ＣＴを備えて構成されている。画素電極ＰＸと対向電極ＣＴの間には電圧差に応じた電界が生じ、この電界によって液晶が駆動されるようになっている。
図２では、携帯電話器に組み込まれる液晶表示装置を例に揚げて説明したが、本発明は、この種の液晶表示装置に限定されることはない。
（薄膜トランジスタ）
図１は、前記基板ＳＵＢ１上に形成される薄膜トランジスタの実施例１の断面図である。ここで、図１に示す薄膜トランジスタは、前記画素ＰＩＸ、走査信号駆動回路Ｖ、ＲＧＢスイッチング回路ＲＧＢＳにそれぞれ備えられる薄膜トランジスタの全てに適用させる必要はない。たとえば、走査信号駆動回路Ｖのみ、あるいはＲＧＢスイッチング回路ＲＧＢＳのみの薄膜トランジスタに適用するようにしてもよい。
図１は、前記基板ＳＵＢ１上に形成される薄膜トランジスタの実施例１の断面図である。ここで、図１に示す薄膜トランジスタは、前記画素ＰＩＸ、走査信号駆動回路Ｖ、ＲＧＢスイッチング回路ＲＧＢＳにそれぞれ備えられる薄膜トランジスタの全てに適用させる必要はない。たとえば、走査信号駆動回路Ｖのみ、あるいはＲＧＢスイッチング回路ＲＧＢＳのみの薄膜トランジスタに適用するようにしてもよい。
図１において、基板ＳＵＢ１の表面にゲート電極２が形成されている。このゲート電極２は、平面的に観て、後述する薄膜トランジスタの半導体層ＰＳのチャネル領域のみでなく前記半導体層ＰＳに重なるように形成されている。後述で明らかとなるように、前記半導体層ＰＳの形成領域において第１絶縁膜３と第２絶縁膜４を用いて段差を作る必要があるからである。
基板ＳＵＢ１の表面には、前記ゲート電極２をも被って第１絶縁膜３が形成されている。この第１絶縁膜３には、平面的に観て、前記薄膜トランジスタの半導体層ＰＳのチャネル領域と重なる部分に開口ＨＬ１が形成されている。
また、前記第１絶縁膜３の上面には、第２絶縁膜４が形成され、この第２絶縁膜４には、第１絶縁膜３の前記開口ＨＬ１と同心状に該開口ＨＬ１よりも面積の大きな開口ＨＬ２が形成されている。これにより、前記第２絶縁膜４と第１絶縁膜３の表面は、前記開口ＨＬ２および前記開口ＨＬ１の近傍において高さの異なる段差が形成されることになる。
前記段差は、高さの異なる３つの面、すなわち、前記第１絶縁膜３の開口ＨＬ１内のゲート電極２の表面、前記第２絶縁膜４の開口ＨＬ２内であって前記第１絶縁膜３の表面、前記第２絶縁膜４の開口ＨＬ２外であって前記第２絶縁膜４の表面を有して形成されるようになっている。
基板ＳＵＢ１面には、前記第１絶縁膜３、第２絶縁膜４をも被ってゲート絶縁膜５が形成されている。このゲート絶縁膜５の表面は前記第１絶縁膜３および第２絶縁膜４による段差がそのまま浮上して顕在化されている。
前記ゲート絶縁膜５の上面には前記ゲート電極２と重ねられるようにして半導体層ＰＳが形成されている。これにより、前記半導体層ＰＳは、平面的に観て、前記第１絶縁膜３の開口ＨＬ１内、前記第２絶縁膜４の開口ＨＬ２内であって前記第１絶縁膜３上、前記第２絶縁膜４の開口ＨＬ２外であって前記第２絶縁膜４上、において高さの異なる３段階構造の半導体層として構成される。
この半導体層ＰＳは、平面的に観て、前記第１絶縁膜３の開口ＨＬ１内の領域においてたとえばＰ（−）型不純物がドープされたチャネル領域８、前記第２絶縁膜４の開口ＨＬ２内であって前記第１絶縁膜３上の領域においてたとえばＮ（−）型不純物がドープされたＬＤＤ領域９、前記第２絶縁膜４の開口ＨＬ２外であって前記第２絶縁膜４上の領域においてたとえばＮ（＋）型不純物がドープされたソース・ドレイン領域１０が形成されている。ここで、前記チャネル領域８、ＬＤＤ領域９、およびソース・ドレイン領域は半導体層ＰＳ内において途切れのない連続した状態で形成されている。基板ＳＵＢ１面には、前記半導体層ＰＳをも被って保護膜７が形成されている。この保護膜７の表面は平坦に形成されている。そして、前記保護膜７の上面には、該保護膜７に形成されたスルーホール１１を通して前記ソース・ドレイン領域１０の一部と接続されるソース・ドレイン電極１２が形成されている。
なお、ＭＩＳ（Metal Insulator Semiconductor）型の薄膜トランジスタにおいて、その使用態様によって、前記ソース・ドレイン領域１０は、一方がソース領域となり、他方がドレイン領域として機能するが、この明細書では、説明を簡単にするため、いずれの領域もソース・ドレイン領域１０と称する。前記ソース・ドレイン領域１０と電気的に接続されるソース・ドレイン電極１２に関しても同様である。
上述ように構成された薄膜トランジスタは、その半導体層ＰＳのソース・ドレイン領域１０がゲート電極２と重畳して形成されている。このため、該ソース・ドレイン領域１０とゲート電極２との間に発生する寄生容量が増大することが懸念される。しかし、前記半導体層ＰＳは、その段差構造によって、前記ソース・ドレイン領域１０は、チャネル領域８よりも高い位置にあり、ゲート電極２との間に、第１絶縁膜３、第２絶縁膜４、ゲート絶縁膜５が存在し、前記寄生容量の増大を抑制できる効果を奏する。
また、前記保護膜７は、前記半導体層ＰＳの段差構造によって、該半導体層ＰＳのチャネル領域８上において、ソース・ドレイン領域１０等の他の領域よりも膜厚を大きくして形成できることになる。これにより、該保護膜７上に形成される信号線等からの電界が前記半導体層ＰＳのチャネル領域８に影響を及ぼすことが少なく、いわゆるバックチャネルの発生を抑制できる効果を奏する。
（薄膜トランジスタの製造方法）
図３（ａ）ないし（ｅ）、および図４（ａ）ないし（ｂ）は、図１に示した薄膜トランジスタの製造方法の一実施例を示す工程図である。以下、工程順に説明をする。
図３（ａ）ないし（ｅ）、および図４（ａ）ないし（ｂ）は、図１に示した薄膜トランジスタの製造方法の一実施例を示す工程図である。以下、工程順に説明をする。
工程１．（図３（ａ））
基板ＳＵＢ１の表面にたとえば金属からなる導電膜を形成し、フォトリソグラフィ技術による選択エッチングにより、ゲート電極２を形成する。
基板ＳＵＢ１の表面にたとえば金属からなる導電膜を形成し、フォトリソグラフィ技術による選択エッチングにより、ゲート電極２を形成する。
工程２．（図３（ｂ））
基板ＳＵＢ１上に前記ゲート電極２をも被って第１絶縁膜３、第２絶縁膜４を順次形成する。第１絶縁膜３、第２絶縁膜４のそれぞれの膜厚はたとえば５０ｎｍ以上とする。
基板ＳＵＢ１上に前記ゲート電極２をも被って第１絶縁膜３、第２絶縁膜４を順次形成する。第１絶縁膜３、第２絶縁膜４のそれぞれの膜厚はたとえば５０ｎｍ以上とする。
工程３．（図３（ｃ））
前記第１絶縁膜３、第２絶縁膜４に、それぞれ、同心状の開口ＨＬ１、開口ＨＬ２を設ける。前記第１絶縁膜３に形成した開口ＨＬ１は面積が小さく、前記第２絶縁膜４に形成した開口ＨＬ２は面積が大きくなるように形成する。ここで、前記第１絶縁膜３に形成した開口ＨＬ１は、平面的に観て、後述の薄膜トランジスタのチャネル領域に重ねられるようになっている。また、第１絶縁膜３に形成した開口ＨＬ１の側壁面、第２絶縁膜４に形成した開口ＨＬ２の側壁面は、それぞれ、基板ＳＵＢ１側から末広がるテーパが形成されるようになっている。
前記第１絶縁膜３、第２絶縁膜４に、それぞれ、同心状の開口ＨＬ１、開口ＨＬ２を設ける。前記第１絶縁膜３に形成した開口ＨＬ１は面積が小さく、前記第２絶縁膜４に形成した開口ＨＬ２は面積が大きくなるように形成する。ここで、前記第１絶縁膜３に形成した開口ＨＬ１は、平面的に観て、後述の薄膜トランジスタのチャネル領域に重ねられるようになっている。また、第１絶縁膜３に形成した開口ＨＬ１の側壁面、第２絶縁膜４に形成した開口ＨＬ２の側壁面は、それぞれ、基板ＳＵＢ１側から末広がるテーパが形成されるようになっている。
この場合の形成方法として、前記第１絶縁膜３をたとえばシリコン窒化膜、前記第２絶縁膜４をたとえばシリコン酸化膜として、順次形成する。そして、前記第２絶縁膜４の表面に形成したフォトレジストマスクを用いて、ＨＦ系のエッチング液で該第２絶縁膜４の開口ＨＬ２を形成する。この場合の前記フォトレジストマスクの開口は前記第１絶縁膜４の開口ＨＬ１の大きさとほぼ同じ大きさで形成され、前記第２絶縁膜４の開口ＨＬ２は前記開口よりも約１μｍ広くなるようにして形成する。そして、前記第２絶縁膜４の表面から約１０ｎｍの厚さの部分において残りの厚さの部分よりＨＦ系のエッチング液に対してエッチングレートが高い膜とすることで、前記開口ＨＬ２にテーパを形成することができる。次に、前記フォトレジストマスクをそのまま残存させ、ウェットエッチングあるいはドライエッチングによって前記第１絶縁膜３に開口ＨＬ１を形成する。この場合も、前記第１絶縁膜４の表面から約１０ｎｍの厚さの部分において残りの厚さの部分よりエッチングレートが高い膜とすることで、前記開口ＨＬ１にテーパを形成することができる。
このような形成方法を採用することにより、１回のフォトリソ工程で、第１絶縁膜３、第２絶縁膜４にそれぞれ大きさの異なる開口ＨＬ１、開口ＨＬ２を形成することができる。また、このような形成方法に限定されず、たとえばハーフ露光を用いることによっても１回のフォトリソ工程で済むことができる。
工程４．（図３（ｄ））
前記第１絶縁膜３、前記第２絶縁膜４上に、それらの開口ＨＬ１、開口ＨＬ２をも被って、シリコン酸化膜からなるゲート絶縁膜５を形成する。
前記第１絶縁膜３、前記第２絶縁膜４上に、それらの開口ＨＬ１、開口ＨＬ２をも被って、シリコン酸化膜からなるゲート絶縁膜５を形成する。
前記ゲート絶縁膜５の上面にアモルファスシリコン層を形成し、該アモルファスシリコン層をレーザ照射によってポリシリコン層に変質させ、このポリシリコン層をパターン化することにより半導体層ＰＳを形成する。この半導体層ＰＳは、平面的に観て、前記第１絶縁膜３の開口ＨＬ１内、前記第２絶縁膜４の開口ＨＬ２内であって前記第１絶縁膜３上、前記第２絶縁膜４の開口ＨＬ２外であって前記第２絶縁膜４上、において高さの異なる３段階構造として構成される。
なお、この半導体層ＰＳは、前記第１絶縁膜３の開口ＨＬ１、前記第２絶縁膜の開口ＨＬ２は、それぞれ、その側壁面にテーパが形成されていることから、途切れのない連続した３段階構造となる。
工程５．（図３（ｅ））
前記ゲート絶縁膜５の上面に、前記半導体層ＰＳをも被って、保護膜７を形成する。この保護膜７は、塗布によって形成できる有機絶縁膜で、平坦化された表面を有するようになっている。
前記ゲート絶縁膜５の上面に、前記半導体層ＰＳをも被って、保護膜７を形成する。この保護膜７は、塗布によって形成できる有機絶縁膜で、平坦化された表面を有するようになっている。
工程６．（図４（ａ））
前記保護膜７の上方からたとえばＰ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、少なくとも前記第１絶縁膜３の開口ＨＬ１内の領域に前記Ｐ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記第１絶縁膜３の開口ＨＬ１内の半導体層ＰＳ内にチャネル領域８が形成される。
前記保護膜７の上方からたとえばＰ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、少なくとも前記第１絶縁膜３の開口ＨＬ１内の領域に前記Ｐ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記第１絶縁膜３の開口ＨＬ１内の半導体層ＰＳ内にチャネル領域８が形成される。
工程７．（図４（ｂ））
前記保護膜７の上方からたとえばＮ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記第２絶縁膜４の開口ＨＬ２内であって前記第１絶縁膜３上の領域に前記Ｎ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記第２絶縁膜４の開口ＨＬ２内であって前記第１絶縁膜３上の半導体層ＰＳ内にＬＤＤ領域９が形成される。この場合、前記ＬＤＤ領域９は前記チャネル領域８と途切れのない連続した状態となっている。
前記保護膜７の上方からたとえばＮ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記第２絶縁膜４の開口ＨＬ２内であって前記第１絶縁膜３上の領域に前記Ｎ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記第２絶縁膜４の開口ＨＬ２内であって前記第１絶縁膜３上の半導体層ＰＳ内にＬＤＤ領域９が形成される。この場合、前記ＬＤＤ領域９は前記チャネル領域８と途切れのない連続した状態となっている。
工程８．（図４（ｃ））
前記保護膜７の上方からたとえばＮ（＋）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、少なくとも前記第２絶縁膜４の開口ＨＬ２外であって前記第２絶縁膜４上の領域に前記Ｎ（＋）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記第２絶縁膜４の開口ＨＬ２外であって前記第２絶縁膜４上の半導体層ＰＳ内にソース・ドレイン領域１０が形成される。この場合、前記ソース・ドレイン領域１０は前記ＬＤＤ領域９と途切れのない連続した状態となっている。
前記保護膜７の上方からたとえばＮ（＋）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、少なくとも前記第２絶縁膜４の開口ＨＬ２外であって前記第２絶縁膜４上の領域に前記Ｎ（＋）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記第２絶縁膜４の開口ＨＬ２外であって前記第２絶縁膜４上の半導体層ＰＳ内にソース・ドレイン領域１０が形成される。この場合、前記ソース・ドレイン領域１０は前記ＬＤＤ領域９と途切れのない連続した状態となっている。
工程９．（図４（ｄ））
前記保護膜７にスルーホール１１を形成することによって、前記半導体層ＰＳのソース・ドレイン領域１０の一部を露出させる。そして、前記保護膜７上に、前記スルーホール１１を通して前記ソース・ドレイン領域１０と電気的に接続されるソース・ドレイン電極１２を形成する。
前記保護膜７にスルーホール１１を形成することによって、前記半導体層ＰＳのソース・ドレイン領域１０の一部を露出させる。そして、前記保護膜７上に、前記スルーホール１１を通して前記ソース・ドレイン領域１０と電気的に接続されるソース・ドレイン電極１２を形成する。
このように製造される薄膜トランジスタは、その半導体層ＰＳが段差構造を有することを利用し、自己整合的に、チャネル領域８、ＬＤＤ領域９、およびソース・ドレイン領域１０を形成するようにしている。したがって、この各領域を形成する際のフォトマスク工程を不要とすることができる。
そして、薄膜トランジスタの完成までに、５回のフォトマスク工程を行うことで済むようになる。すなわち、それぞれのフォトマスク工程は、前記ゲート電極２の形成、前記第１絶縁膜３および第２絶縁膜４の形成、半導体層ＰＳの形成、保護膜７の形成、ソース・ドレイン電極１２の形成の際に行えばよいことになる。
なお、上述した製造方法は、工程６（図４（ａ））においてチャネル領域８を形成したものである。しかし、これに限定されることはなく、たとえば、工程４（図３（ｄ））において半導体層ＰＳの全域にＰ（−）型不純物をイオン打ち込みすることによって前記チャネル領域８を形成するようにしてもよい。
〈実施例２〉
（薄膜トランジスタ）
図５は、前記基板ＳＵＢ１上に形成される薄膜トランジスタの実施例２の断面図である。
（薄膜トランジスタ）
図５は、前記基板ＳＵＢ１上に形成される薄膜トランジスタの実施例２の断面図である。
図５において、基板ＳＵＢ１の表面にゲート電極２が形成されている。このゲート電極２は平面的に観て、後述する薄膜トランジスタの半導体層ＰＳのチャネル領域のみでなく前記半導体層ＰＳに重なるように形成されている。後述で明らかとなるように、前記ゲート電極２上に形成される絶縁膜２１によってテーパで連結される段差を作る必要があるからである。
基板ＳＵＢ１の表面には、前記ゲート電極２をも被って絶縁膜２１が形成されている。この絶縁膜２１には、平面的に観て、薄膜トランジスタの半導体層ＰＳのチャネル領域と重なる部分に開口ＨＬ３が形成されている。そして、前記開口ＨＬ３は、その側壁面において基板ＳＵＢ１側から末広がるテーパが形成されている。
基板ＳＵＢ１上には、前記絶縁膜２１をも被ってゲート絶縁膜５が形成されている。このゲート絶縁膜５の表面は前記絶縁膜２１の開口ＨＬ３が浮上して開口ＨＬ３'が形成されている。
前記ゲート絶縁膜５の上面には前記ゲート電極２と重ねられるようにして半導体層ＰＳが形成されている。前記半導体層ＰＳは、平面的に観て、少なくとも前記絶縁膜２１の開口ＨＬ３内においてチャネル領域８が形成され、前記絶縁膜２１のテーパ上においてＬＤＤ領域９が形成され、前記絶縁膜２１の表面上においてソース・ドレイン領域１０が形成されている。ここで、前記チャネル領域８、ＬＤＤ領域９、およびソース・ドレイン領域は半導体層ＰＳ内において途切れのない連続した状態で形成されている。
基板ＳＵＢ１上には、前記半導体層ＰＳをも被って保護膜７が形成されている。この保護膜７の表面は平坦に形成されている。そして、前記保護膜７の上面には、該保護膜７に形成されたスルーホール１１を通して前記ソース・ドレイン領域１０の一部と接続されるソース・ドレイン電極１２が形成されている。
（薄膜トランジスタの製造方法）
図６（ａ）ないし（ｄ）、および図７（ａ）ないし（ｄ）は、図５に示した薄膜トランジスタの製造方法の一実施例を示す工程図である。以下、工程順に説明をする。
図６（ａ）ないし（ｄ）、および図７（ａ）ないし（ｄ）は、図５に示した薄膜トランジスタの製造方法の一実施例を示す工程図である。以下、工程順に説明をする。
工程１．（図６（ａ））
基板ＳＵＢ１の表面にたとえばシリコン窒化膜等からなる下地層２０を形成する。そして、この下地層２０の上面に、たとえば金属からなる導電膜を形成し、フォトリソグラフィ技術による選択エッチングにより、ゲート電極２を形成する。
基板ＳＵＢ１の表面にたとえばシリコン窒化膜等からなる下地層２０を形成する。そして、この下地層２０の上面に、たとえば金属からなる導電膜を形成し、フォトリソグラフィ技術による選択エッチングにより、ゲート電極２を形成する。
工程２．（図６（ｂ））
基板ＳＵＢ１上に、前記ゲート電極２をも被って、たとえばシリコン窒化膜からなる約１００ｎｍの膜厚の絶縁膜２１を形成する。次に、前記絶縁膜２１に開口ＨＬ３を設ける。この開口ＨＬ３は薄膜トランジスタのチャネル領域に相当する領域を露出させ、その側壁面において基板ＳＵＢ１側から末広がるテーパが形成されている。前記絶縁膜２１の表面から約１０ｎｍの厚さの部分において残りの厚さの部分よりＨＦ系のエッチング液に対してエッチングレートが高い膜とすることで、前記開口ＨＬ３にテーパを形成することができる。前記絶縁膜２１のこのような形状の開口は、後述する半導体層ＰＳを段差構造に形成するように機能する。
基板ＳＵＢ１上に、前記ゲート電極２をも被って、たとえばシリコン窒化膜からなる約１００ｎｍの膜厚の絶縁膜２１を形成する。次に、前記絶縁膜２１に開口ＨＬ３を設ける。この開口ＨＬ３は薄膜トランジスタのチャネル領域に相当する領域を露出させ、その側壁面において基板ＳＵＢ１側から末広がるテーパが形成されている。前記絶縁膜２１の表面から約１０ｎｍの厚さの部分において残りの厚さの部分よりＨＦ系のエッチング液に対してエッチングレートが高い膜とすることで、前記開口ＨＬ３にテーパを形成することができる。前記絶縁膜２１のこのような形状の開口は、後述する半導体層ＰＳを段差構造に形成するように機能する。
次に、前記絶縁膜２１の上面に前記開口ＨＬ３をも被ってゲート絶縁膜５を形成する。このゲート絶縁膜５はその表面において前記前記開口ＨＬ３の形状が浮上し開口ＨＬ３'を形成するようになる。
そして、前記ゲート絶縁膜５の上面にアモルファスシリコン層を形成し、該アモルファスシリコン層をレーザ照射によってポリシリコン層に変質させ、このポリシリコン層をパターン化することにより半導体層ＰＳを形成する。この半導体層ＰＳは、前記ゲート電極２と重畳するように形成され、前記開口ＨＬ３'の底面、テーパ、表面周囲にわたって形成される。
工程３．（図６（ｃ））
前記ゲート絶縁膜５の上面に、前記半導体層ＰＳをも被って、保護膜７を形成する。この保護膜７は、塗布によって形成できる有機絶縁膜で、平坦化された表面を有するようになっている。
前記ゲート絶縁膜５の上面に、前記半導体層ＰＳをも被って、保護膜７を形成する。この保護膜７は、塗布によって形成できる有機絶縁膜で、平坦化された表面を有するようになっている。
工程４．（図６（ｄ））
前記保護膜７の上方からたとえばＰ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記ゲート絶縁膜５の開口ＨＬ３'の少なくとも底面の領域に前記Ｐ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記ゲート絶縁膜５の開口ＨＬ３'の底面付近の半導体層ＰＳ内にチャネル領域８が形成される。
前記保護膜７の上方からたとえばＰ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記ゲート絶縁膜５の開口ＨＬ３'の少なくとも底面の領域に前記Ｐ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記ゲート絶縁膜５の開口ＨＬ３'の底面付近の半導体層ＰＳ内にチャネル領域８が形成される。
工程５．（図７（ａ））
前記保護膜７の上方からたとえばＮ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記ゲート絶縁膜５の開口ＨＬ３'のテーパ上の領域に前記Ｎ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記ゲート絶縁膜５の開口ＨＬ３'のテーパ上の半導体層ＰＳ内にＬＤＤ領域９が形成される。
前記保護膜７の上方からたとえばＮ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記ゲート絶縁膜５の開口ＨＬ３'のテーパ上の領域に前記Ｎ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記ゲート絶縁膜５の開口ＨＬ３'のテーパ上の半導体層ＰＳ内にＬＤＤ領域９が形成される。
工程６．（図７（ｂ））
前記保護膜７の上方からたとえばＮ（＋）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記ゲート絶縁膜５の少なくとも開口ＨＬ３'の周辺の表面上の領域に前記Ｎ（＋）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記ゲート絶縁膜５の開口ＨＬ３'の周辺の表面上の半導体層ＰＳ内にソース・ドレイン領域１０が形成される。
前記保護膜７の上方からたとえばＮ（＋）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記ゲート絶縁膜５の少なくとも開口ＨＬ３'の周辺の表面上の領域に前記Ｎ（＋）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記ゲート絶縁膜５の開口ＨＬ３'の周辺の表面上の半導体層ＰＳ内にソース・ドレイン領域１０が形成される。
工程７．（図７（ｃ））
前記保護膜７にスルーホール１１を形成し、ソース・ドレイン領域１０の一部を露出させる。
前記保護膜７にスルーホール１１を形成し、ソース・ドレイン領域１０の一部を露出させる。
工程８．（図７（ｄ））
前期保護膜７上に、前記スルーホール１１を通して、前記ソース・ドレイン領域１０に電気的に接続されたソース・ドレイン電極１２を形成する。
前期保護膜７上に、前記スルーホール１１を通して、前記ソース・ドレイン領域１０に電気的に接続されたソース・ドレイン電極１２を形成する。
なお、上述した製造方法は、工程４（図６（ｄ））においてチャネル領域８を形成したものである。しかし、これに限定されることはなく、たとえば、工程２（図６（ｂ））において半導体層ＰＳの全域にＰ（−）型不純物をイオン打ち込みすることによって前記チャネル領域８を形成するようにしてもよい。
〈実施例３〉
図８は、前記基板ＳＵＢ１上に形成される薄膜トランジスタの実施例３の断面図で、図１と対応した図となっている。
図８は、前記基板ＳＵＢ１上に形成される薄膜トランジスタの実施例３の断面図で、図１と対応した図となっている。
図１の場合と比較して異なる構成は、まず、保護膜３０にある。この保護膜３０は半導体層ＰＳのチャネル領域８およびＬＤＤ領域９を被って形成されているが、ソース・ドレイン領域１０を露出させて形成されている。このため、ソース・ドレイン電極１３は、前記ソース・ドレイン領域１０に電気的に接続され、第２絶縁膜４上に引き出されて形成されている。
（薄膜トランジスタの製造方法）
図９（ａ）ないし（ｅ）、図１０（ａ）ないし（ｃ）、および図１１（ａ）、（ｂ）は、図８に示した薄膜トランジスタの製造方法の一実施例を示す工程図である。以下、工程順に説明をする。
図９（ａ）ないし（ｅ）、図１０（ａ）ないし（ｃ）、および図１１（ａ）、（ｂ）は、図８に示した薄膜トランジスタの製造方法の一実施例を示す工程図である。以下、工程順に説明をする。
工程１．（図９（ａ））
基板ＳＵＢ１の表面にたとえば金属からなる導電膜を形成し、フォトリソグラフィ技術による選択エッチングにより、ゲート電極２を形成する。
基板ＳＵＢ１の表面にたとえば金属からなる導電膜を形成し、フォトリソグラフィ技術による選択エッチングにより、ゲート電極２を形成する。
工程２．（図９（ｂ））
基板ＳＵＢ１上に前記ゲート電極２をも被って第１絶縁膜３、第２絶縁膜４を順次形成する。第１絶縁膜３、第２絶縁膜４のそれぞれの膜厚はたとえば５０ｎｍ以上とする。
基板ＳＵＢ１上に前記ゲート電極２をも被って第１絶縁膜３、第２絶縁膜４を順次形成する。第１絶縁膜３、第２絶縁膜４のそれぞれの膜厚はたとえば５０ｎｍ以上とする。
工程３．（図９（ｃ））
前記第１絶縁膜３、第２絶縁膜４に、それぞれ、同心状の開口ＨＬ１、開口ＨＬ２を設ける。前記第１絶縁膜３に形成した開口ＨＬ１は面積を小さく、前記第２絶縁膜４に形成した開口ＨＬ２は面積を大きく形成する。ここで、前記第１絶縁膜３に形成した開口ＨＬ１は、平面的に観て、後述の薄膜トランジスタのチャネル領域に重ねられるようになっている。また、第１絶縁膜３に形成した開口ＨＬ１の側壁面、第２絶縁膜４に形成した開口ＨＬ２の側壁面は、それぞれ、基板ＳＵＢ１側から末広がるテーパが形成されるようになっている。
前記第１絶縁膜３、第２絶縁膜４に、それぞれ、同心状の開口ＨＬ１、開口ＨＬ２を設ける。前記第１絶縁膜３に形成した開口ＨＬ１は面積を小さく、前記第２絶縁膜４に形成した開口ＨＬ２は面積を大きく形成する。ここで、前記第１絶縁膜３に形成した開口ＨＬ１は、平面的に観て、後述の薄膜トランジスタのチャネル領域に重ねられるようになっている。また、第１絶縁膜３に形成した開口ＨＬ１の側壁面、第２絶縁膜４に形成した開口ＨＬ２の側壁面は、それぞれ、基板ＳＵＢ１側から末広がるテーパが形成されるようになっている。
工程４．（図９（ｄ））
前記第１絶縁膜２、前記第２絶縁膜３上に、それらの開口ＨＬ１、開口ＨＬ２をも被って、シリコン酸化膜からなるゲート絶縁膜５を形成する。
前記第１絶縁膜２、前記第２絶縁膜３上に、それらの開口ＨＬ１、開口ＨＬ２をも被って、シリコン酸化膜からなるゲート絶縁膜５を形成する。
次に、前記ゲート絶縁膜５の上面にアモルファスシリコン層を形成し、該アモルファスシリコン層をレーザ照射によってポリシリコン層に変質させた半導体層６を形成する。
工程５．（図９（ｅ））
前記半導体層６の上面に感光性塗布型の保護膜３０を形成する。この保護膜３０は表面を平坦化して形成する。次に、前記保護膜３０を薄膜トランジスタの半導体層形成領域において残存させ、残存された該保護膜３０をマスクとして前記半導体層６をエッチングし、これにより、パターン化された半導体層ＰＳを形成する。
前記半導体層６の上面に感光性塗布型の保護膜３０を形成する。この保護膜３０は表面を平坦化して形成する。次に、前記保護膜３０を薄膜トランジスタの半導体層形成領域において残存させ、残存された該保護膜３０をマスクとして前記半導体層６をエッチングし、これにより、パターン化された半導体層ＰＳを形成する。
工程６．（図１０（ａ））
前記保護膜３０の上方からたとえばＰ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記第１絶縁膜３の開口ＨＬ１内の領域に前記Ｐ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記第１絶縁膜３の開口ＨＬ１内の半導体層ＰＳ内にチャネル領域８が形成される。
前記保護膜３０の上方からたとえばＰ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記第１絶縁膜３の開口ＨＬ１内の領域に前記Ｐ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記第１絶縁膜３の開口ＨＬ１内の半導体層ＰＳ内にチャネル領域８が形成される。
工程７．（図１０（ｂ））
前記保護膜３０の上方からたとえばＮ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記第２絶縁膜４の開口ＨＬ２内であって前記第１絶縁膜３上の領域に前記Ｎ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記第２絶縁膜４の開口ＨＬ２内であって前記第１絶縁膜３上の半導体層ＰＳ内にＬＤＤ領域９が形成される。
前記保護膜３０の上方からたとえばＮ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記第２絶縁膜４の開口ＨＬ２内であって前記第１絶縁膜３上の領域に前記Ｎ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記第２絶縁膜４の開口ＨＬ２内であって前記第１絶縁膜３上の半導体層ＰＳ内にＬＤＤ領域９が形成される。
工程８．（図１０（ｃ））
前記保護膜３０の上方からたとえばＮ（＋）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記第２絶縁膜４の開口ＨＬ２外であって前記第２絶縁膜４上の領域に前記Ｎ（＋）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記第２絶縁膜４の開口ＨＬ２外であって前記第２絶縁膜４上の半導体層ＰＳ内にソース・ドレイン領域１０が形成される。
前記保護膜３０の上方からたとえばＮ（＋）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記第２絶縁膜４の開口ＨＬ２外であって前記第２絶縁膜４上の領域に前記Ｎ（＋）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記第２絶縁膜４の開口ＨＬ２外であって前記第２絶縁膜４上の半導体層ＰＳ内にソース・ドレイン領域１０が形成される。
工程９．（図１１（ａ））
前記保護膜３０をウェットエッチあるいはドライエッチによって途中の厚さまでエッチングし、前記半導体層ＰＳのソース・ドレイン領域１０を露出させる。この場合、前記エッチングによって、ゲート絶縁膜５も前記半導体層ＰＳ下の部分を除いてエッチングされる。
前記保護膜３０をウェットエッチあるいはドライエッチによって途中の厚さまでエッチングし、前記半導体層ＰＳのソース・ドレイン領域１０を露出させる。この場合、前記エッチングによって、ゲート絶縁膜５も前記半導体層ＰＳ下の部分を除いてエッチングされる。
工程１０．（図１１（ｂ））
前記ソース・ドレイン領域１０上を被い、第２絶縁膜４の表面に延在されるソース・ドレイン電極１３を形成する。
前記ソース・ドレイン領域１０上を被い、第２絶縁膜４の表面に延在されるソース・ドレイン電極１３を形成する。
なお、上述した製造方法は、工程６（図１０（ａ））においてチャネル領域８を形成したものである。しかし、これに限定されることはなく、たとえば、工程４（図９（ｄ））において半導体層６の全域にＰ（−）型不純物をイオン打ち込みすることによって前記チャネル領域８を形成するようにしてもよい。
〈実施例４〉
図１２は、前記基板ＳＵＢ１上に形成される薄膜トランジスタの実施例４の断面図で、図５に対応した図となっている。
図１２は、前記基板ＳＵＢ１上に形成される薄膜トランジスタの実施例４の断面図で、図５に対応した図となっている。
図５の場合と比較して異なる構成は、まず、保護膜３０にある。この保護膜３０は半導体層ＰＳのチャネル領域８およびＬＤＤ領域９を被って形成されているが、ソース・ドレイン領域１０を露出させて形成されている。このため、ソース・ドレイン電極１３は、前記ソース・ドレイン領域１０に電気的に接続され、絶縁膜２１上に引き出されて形成されている。
（薄膜トランジスタの製造方法）
図１３（ａ）ないし（ｄ）、図１４（ａ）ないし（ｃ）、および図１５（ａ）、（ｂ）は、図１２に示した薄膜トランジスタの製造方法の一実施例を示す工程図である。以下、工程順に説明をする。
図１３（ａ）ないし（ｄ）、図１４（ａ）ないし（ｃ）、および図１５（ａ）、（ｂ）は、図１２に示した薄膜トランジスタの製造方法の一実施例を示す工程図である。以下、工程順に説明をする。
工程１．（図１３（ａ））
基板ＳＵＢ１の表面にたとえばシリコン窒化膜等からなる下地層２０を形成する。そして、この下地層２０の上面に、たとえば金属からなる導電膜を形成し、フォトリソグラフィ技術による選択エッチングにより、ゲート電極２を形成する。
基板ＳＵＢ１の表面にたとえばシリコン窒化膜等からなる下地層２０を形成する。そして、この下地層２０の上面に、たとえば金属からなる導電膜を形成し、フォトリソグラフィ技術による選択エッチングにより、ゲート電極２を形成する。
工程２．（図１３（ｂ））
基板ＳＵＢ１上に、前記ゲート電極２をも被って、たとえばシリコン窒化膜からなる約１００ｎｍの膜厚の絶縁膜２１を形成する。次に、前記絶縁膜２１に開口ＨＬ３を設ける。この開口ＨＬ３は薄膜トランジスタのチャネル領域に相当する領域を露出させ、その側壁面において基板ＳＵＢ１側から末広がるテーパが形成されている。
基板ＳＵＢ１上に、前記ゲート電極２をも被って、たとえばシリコン窒化膜からなる約１００ｎｍの膜厚の絶縁膜２１を形成する。次に、前記絶縁膜２１に開口ＨＬ３を設ける。この開口ＨＬ３は薄膜トランジスタのチャネル領域に相当する領域を露出させ、その側壁面において基板ＳＵＢ１側から末広がるテーパが形成されている。
次に、前記絶縁膜２１の上面に前記開口ＨＬ３をも被ってゲート絶縁膜５を形成する。このゲート絶縁膜５はその表面において前記前記開口ＨＬ３の形状が浮上し開口ＨＬ３'を形成するようになる。
工程３．（図１３（ｃ））
次に、前記ゲート絶縁膜５の上面にアモルファスシリコン層を形成し、該アモルファスシリコン層をレーザ照射によってポリシリコン層に変質させた半導体層６を形成する。
次に、前記ゲート絶縁膜５の上面にアモルファスシリコン層を形成し、該アモルファスシリコン層をレーザ照射によってポリシリコン層に変質させた半導体層６を形成する。
そして、前記半導体層６の上面に感光性塗布型の保護膜３０を形成する。この保護膜３０は表面を平坦化して形成する。
工程４．（図１３（ｄ））
次に、前記保護膜３０を薄膜トランジスタの半導体層形成領域において残存させ、残存された該絶縁膜３０をマスクとして前記半導体層６をエッチングし、これにより、パターン化された半導体層ＰＳを形成する。
次に、前記保護膜３０を薄膜トランジスタの半導体層形成領域において残存させ、残存された該絶縁膜３０をマスクとして前記半導体層６をエッチングし、これにより、パターン化された半導体層ＰＳを形成する。
工程５．（図１４（ａ））
前記保護膜３０の上方からたとえばＮ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記ゲート絶縁膜５の開口ＨＬ３'のテーパ上の領域に前記Ｎ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記ゲート絶縁膜５の開口ＨＬ３'のテーパ上の半導体層ＰＳ内にＬＤＤ領域９が形成される。
前記保護膜３０の上方からたとえばＮ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記ゲート絶縁膜５の開口ＨＬ３'のテーパ上の領域に前記Ｎ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記ゲート絶縁膜５の開口ＨＬ３'のテーパ上の半導体層ＰＳ内にＬＤＤ領域９が形成される。
工程６．（図１４（ｂ））
前記保護膜３０の上方からたとえばＮ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記ゲート絶縁膜５の開口ＨＬ３'のテーパ上の領域に前記Ｎ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記ゲート絶縁膜５の開口ＨＬ３'のテーパ上の半導体層ＰＳ内にＬＤＤ領域９が形成される。
前記保護膜３０の上方からたとえばＮ（−）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記ゲート絶縁膜５の開口ＨＬ３'のテーパ上の領域に前記Ｎ（−）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記ゲート絶縁膜５の開口ＨＬ３'のテーパ上の半導体層ＰＳ内にＬＤＤ領域９が形成される。
工程７．（図１４（ｃ））
前記保護膜３０の上方からたとえばＮ（＋）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記ゲート絶縁膜５の少なくとも開口ＨＬ３'の周辺の表面上の領域に前記Ｎ（＋）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記ゲート絶縁膜５の開口ＨＬ３'の周辺の表面上の半導体層ＰＳ内にソース・ドレイン領域１０が形成される。
前記保護膜３０の上方からたとえばＮ（＋）型不純物をイオン打ち込みする。このイオン打ち込みは、前記半導体層ＰＳのうち、平面的に観て、前記ゲート絶縁膜５の少なくとも開口ＨＬ３'の周辺の表面上の領域に前記Ｎ（＋）型不純物がドープされるように加速エネルギーの調整がなされる。これにより、前記ゲート絶縁膜５の開口ＨＬ３'の周辺の表面上の半導体層ＰＳ内にソース・ドレイン領域１０が形成される。
工程８．（図１５（ａ））
前記保護膜３０をウェットエッチあるいはドライエッチによって途中の厚さまでエッチングし、前記半導体層ＰＳのソース・ドレイン領域１０を露出させる。この場合、前記エッチングによって、ゲート絶縁膜５も前記半導体層ＰＳ下の部分を除いてエッチングされる。
前記保護膜３０をウェットエッチあるいはドライエッチによって途中の厚さまでエッチングし、前記半導体層ＰＳのソース・ドレイン領域１０を露出させる。この場合、前記エッチングによって、ゲート絶縁膜５も前記半導体層ＰＳ下の部分を除いてエッチングされる。
工程９．（図１５（ｂ））
前記ソース・ドレイン領域１０上を被い、第２絶縁膜４の表面に延在されるソース・ドレイン電極１３を形成する。
前記ソース・ドレイン領域１０上を被い、第２絶縁膜４の表面に延在されるソース・ドレイン電極１３を形成する。
なお、上述した製造方法は、工程５（図１４（ａ））においてチャネル領域８を形成したものである。しかし、これに限定されることはなく、たとえば、工程３．（図１３（ｃ））において半導体層６の全域にＰ（−）型不純物をイオン打ち込みすることによって前記チャネル領域８を形成するようにしてもよい。
上述した実施例では、いずれも薄膜トランジスタはソース・ドレイン領域にＮ型不純物がドープされたＮ型薄膜トランジスタについて説明したものである。しかし、これに限定されることはなく、Ｐ型薄膜トランジスタにおいても適用できる。
上述した実施例では、いずれも薄膜トランジスタの半導体層ＰＳにＬＤＤ層９を備えた構成となっているものである。しかし、このＬＤＤ層９は形成されていなくてもよい。この場合、実施例１では、第２絶縁膜４を形成しない構成とすることができる。
上述した実施例では、液晶表示装置を例に揚げて本発明を説明したものである。しかし、有機ＥＬ表示装置等の他の表示装置にも適用できる。
ＳＵＢ１、ＳＵＢ２……基板、ＳＬ……シール材、ＡＲ……液晶表示領域、ＦＰＣ……フレキシブル基板、ＳＣＮ……半導体装置、Ｖ……走査信号駆動回路、ＲＧＢＳ……ＲＧＢスイッチング回路、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……対向電圧信号線、ＴＦＴ……薄膜トランジスタ、ＰＸ……画素電極、ＣＴ……対向電極、ＰＳ、６……半導体層、２……ゲート電極、３……第１絶縁膜、４……第２絶縁膜、５……ゲート絶縁膜、７、３０……保護膜、８……チャネル領域、９……ＬＤＤ領域、１０……ソース・ドレイン領域、１２、１３……ソース・ドレイン電極。
Claims (7)
- 半導体層に少なくともチャネル領域とソース・ドレイン領域を備える薄膜トランジスタが基板に形成されている表示装置の製造方法であって、
前記薄膜トランジスタは、
前記半導体層の形成領域と重なる領域にゲート電極を形成する工程と、
前記ゲート電極上の前記チャネル領域の形成領域と重なる領域に開口を有する絶縁膜を形成する工程と、
前記絶縁膜を被い前記開口によって段差を有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記ゲート電極と重ねられ、前記絶縁膜の開口によって段差を有する半導体層を形成する工程と、
前記半導体層をも被って表面が平坦な保護膜を形成する工程と、
前記絶縁膜は、前記ゲート電極の前記チャネル領域の形成領域と重なる領域に開口を有する第１絶縁膜と、前記第１絶縁膜に積層され、前記開口と同心状に該開口よりも大きな開口を有する第２絶縁膜で構成され、
前記保護膜を通して、エネルギー調整された不純物打ち込みによって、前記半導体層のチャネル領域とソース・ドレイン領域の間にＬＤＤ領域を形成する工程を含むことを特徴とする表示装置の製造方法。 - 前記第１絶縁膜の開口、および前記第２絶縁膜の開口は、その側壁面において前記基板側から末広がるテーパを形成することを特徴とする請求項１に記載の表示装置の製造方法。
- 前記絶縁膜の開口は、その側壁面において前記基板側から末広がるテーパを形成し、
前記保護膜を通して、エネルギー調整された不純物打ち込みによって、前記絶縁膜の開口のテーパ上にＬＤＤ領域を形成する工程を含むことを特徴とする請求項１に記載の表示装置の製造方法。 - 前記保護膜は、前記半導体層に少なくともチャネル領域、およびソース・ドレイン領域を形成した後に、前記ソース・ドレイン領域の表面を露出させるための表面エッチングを行う工程を含むことを特徴とする請求項１ないし３のいずれかに記載の表示装置の製造方法。記載の表示装置の製造方法。
- 半導体層に少なくともチャネル領域とソース・ドレイン領域を備える薄膜トランジスタが基板に形成されている表示装置であって、
前記薄膜トランジスタは、
前記半導体層の形成領域と重なる領域に形成されたゲート電極と、
前記ゲート電極上に前記チャネル領域の形成領域と重なる領域に開口を有して形成された絶縁膜と、
前記絶縁膜を被い前記開口によって段差を有して形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記ゲート電極と重ねられ、前記絶縁膜の開口によって段差を有して形成された半導体層と、
前記半導体層をも被って形成された表面の平坦な保護膜と、を備え、
前記絶縁膜は、前記ゲート電極上に前記チャネル領域の形成領域と重なる領域に開口を有する第１絶縁膜と、前記第１絶縁膜に積層され、前記開口と同心状に該開口よりも大きな開口を有する第２絶縁膜で構成され、
前記半導体層は、前記第１絶縁膜の開口内の領域にチャネル領域、前記第１絶縁膜の開口外で前記第２絶縁膜の開口内の領域にＬＤＤ領域、前記第２絶縁膜の開口外で前記第２絶縁膜上の領域にソース・ドレイン領域が形成されていることを特徴とする表示装置。 - 前記第１絶縁膜の開口、および前記第１絶縁膜の開口は、その側壁面において前記基板側から末広がるテーパが形成されていることを特徴とする請求項５に記載の表示装置。
- 前記絶縁膜の開口は、その側壁面において前記基板側から末広がるテーパが形成され、
前記半導体層の前記テーパ上にＬＤＤ領域が形成されていることを特徴とする請求項５に記載の表示装置。
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| JP (1) | JP5337414B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9799773B2 (en) | 2011-02-02 | 2017-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and semiconductor device |
| JP5731904B2 (ja) * | 2011-05-25 | 2015-06-10 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
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|---|---|---|---|---|
| JP2888658B2 (ja) * | 1991-02-15 | 1999-05-10 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2010010160A (ja) | 2010-01-14 |
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