KR20190020959A - 보호금속-게이트 기반 캐패시터를 포함하는 표시패널 및 이를 제조하는 방법 - Google Patents

Abstract

본 발명은 보호금속-게이트 기반 캐패시터를 포함하는 표시패널 및 이를 제조하는 방법에 관한 것으로, 본 발명의 일 일 실시예에 의한 표시패널은 다수의 게이트라인과 다수의 데이터라인이 배치되며 박막 트랜지스터가 배치되는 트랜지스터 영역과 스토리지 캐패시터가 배치되는 캐패시터 영역으로 구분되는 제1기판 상에서 트랜지스터 영역 및 상기 캐패시터 영역에 각각 배치된 제1하부보호금속 및 제2하부보호금속 중 제2하부보호금속을 제1전극으로 하며 게이트전극을 구성하는 물질을 제2전극으로 하며, 제1전극 및 제2전극 사이에 유전층으로 배치되는 게이트 절연층으로 구성된 캐패시터를 포함한다.

Description

보호금속-게이트 기반 캐패시터를 포함하는 표시패널 및 이를 제조하는 방법{DISPLAY PANEL WITH SHIELD METAL-GATE BASED CAPACITOR AND METHOD OF FABRICATING THEREOF}

본 발명은 보호금속-게이트 기반 캐패시터를 포함하는 표시패널 및 이를 제조하는 방법에 관한 발명이다.

표시장치(디스플레이 장치)는 데이터를 시각적으로 표시하는 장치로, 액정표시장치(Liquid Crystal Display), 전기영동; 표시장치(Electrophoretic Display), 유기 발광 표시장치(Organic Light Emitting Display), 무기 EL 표시장치, (Electro Luminescent Display), 전계 방출 표시장치(Field Emission Display), 표면 전도 전자 방출 표시장치(Surface-conduction Electron-emitter Display), 플라즈마 표시장치(Plasma Display), 및 음극선관 표시장치(Cathode Ray, Display) 등이 있다.

표시패널은 각각의 화소영역에 박막 트랜지스터들이 형성되어 있으며, 박막 트랜지스터의 동작을 전기적으로 제어하거나 혹은 각 박막 트랜지스터가 제어하는 화소영역의 전기적 특성을 유지하기 위해 캐패시터를 포함할 수 있다. 캐패시터를 표시패널에 배치하는 과정에서 마스크를 별도로 사용할 경우 공정 과정이 복잡하고 공정 비용이 증가하는 문제가 있다.

특히, 표시패널이 대형화되고, 고해상도의 영상을 출력하기 위해서는 박막 트랜지스터의 공정이 중요한 역할을 하는데, 공정 과정에서 박막 트랜지스터의 구성요소를 형성하기 위해 증착과 에칭 공정이 포함된다. 이 과정에서 별도의 캐패시터 생성을 위한 공정을 줄일 경우 마스크와 관련된 공정 비용을 줄이면서 공정 과정도 단축할 수 있으므로, 효율적인 캐패시터 생성이 가능한 구성 및 공정이 필요하다.

본 발명은 보호 금속과 게이트를 이용하여 캐패시터를 형성하며 이러한 캐패시터가 형성된 표시패널 및 이를 제조하는 방법을 제시한다

본 발명은 보호 금속과 게이트를 캐패시터로 형성함에 있어서 마스크 수를 증가시키지 않음으로써 공정 효율을 높이는 방법을 제시한다.

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.

본 발명의 일 실시예에 의한 표시패널은 박막 트랜지스터가 배치되는 트랜지스터 영역과 스토리지 캐패시터가 배치되는 캐패시터 영역으로 구분되는 제1기판 상에서 트랜지스터 영역 및 상기 캐패시터 영역에 각각 배치된 제1하부보호금속 및 제2하부보호금속 중 제2하부보호금속을 제1전극으로 하며 게이트 전극과 동일한 물질로 형성된 제2전극, 그리고 게이트 절연층을 유전층으로 포함하는 캐패시터를 포함한다.

본 발명의 다른 실시예에 의한 표시패널을 제조하는 방법은 기판 상의 베이스층 상의 트랜지스터 영역에 대응하여 제1하부보호금속을 배치하며, 캐패시터 영역에 대응하여 제2하부보호금속을 배치하는 단계를 포함한다.

본 발명의 또다른 실시예에 의한 표시패널을 제조하는 방법은 트랜지스터 영역의 액티브층과 제2하부보호금속을 제1마스크를 이용하여 식각하는 단계를 포함한다.

본 발명의 또다른 실시예에 의한 표시패널을 제조하는 방법은 트랜지스터 영역에 게이트 물질로 게이트 전극을, 캐패시터 영역에 게이트 물질로 캐패시터의 제2전극을 배치하며, 제2전극과 하부보호금속을 제1전극으로 하는 캐패시터를 형성한다.

본 발명을 적용할 경우, 보호 금속과 게이트를 이용하므로 별도의 마스크 추가 없이 캐패시터를 형성할 수 있으며 공정 효율을 높일 수 있다.

본 발명을 적용할 경우, 보호 금속을 캐패시터의 구성요소로 형성하므로 캐패시터 영역에서 별도의 도핑 과정 없이 공정 효율을 높일 수 있다.

본 발명을 적용할 경우, 캐패시터를 구성하는 두 개의 전극 중 하나는 하부보호금속로 구성된 전극이며 다른 하나는 게이트물질로 구성된 전극이므로 캐패시터를 박막 트랜지스터와 동시에 형성할 수 있다.

본 발명의 효과는 전술한 효과에 한정되지 않으며, 본 발명의 당업자들은 본 발명의 구성에서 본 발명의 다양한 효과를 쉽게 도출할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 간략히 보여주는 도면이다.
도 2 내지 도 5는 본 발명의 일 실시예에 의한 하부보호금속을 트랜지스터 영역 외에 캐패시터 영역(스토리지 캐패시터 영역)에도 배치하는 과정을 보여주는 도면이다.
도 6 내지 도 7은 본 발명의 일 실싱예에 적용되는 게이트를 LDD 영역을 형성하는데 필요한 마스크로 이용하는 실시예를 제시하는 도면이다.
도 8 내지 도 9는 본 발명의 다른 실시예에 적용되는 셀프(Self) LDD 도핑 과정을 제시하는 도면이다.
도 10은 본 발명의 캐패시터와 트랜지스터가 배치되는 유기발광표시패널의 화소 구조의 일 실시예이다.
도 11은 본 발명의 캐패시터와 트랜지스터가 배치되는 유기발광표시패널의 화소 구조의 다른 실시예이다.
도 12는 본 발명의 일 실싱예에 의한 액티브층의 N+ 영역에 소스 전극과 드레인 전극이 배치된 구성을 보여주는 도면이다.
도 13은 본 발명의 일 실시예에 의한 도 2 내지 도 9의 공정 과정을 보여주는 순서도이다.

이하, 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 또한, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

이하에서 기재의 "상부 (또는 하부)" 또는 기재의 "상 (또는 하)"에 임의의 구성이 구비 또는 배치된다는 것은, 임의의 구성이 상기 기재의 상면 (또는 하면)에 접하여 구비 또는 배치되는 것을 의미할 뿐만 아니라, 상기 기재와 기재 상에 (또는 하에) 구비 또는 배치된 임의의 구성 사이에 다른 구성을 포함하지 않는 것으로 한정하는 것은 아니다. 또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

표시장치는 외부로부터 제공되는 영상 데이터를 다양한 광원을 이용하여 외부로 출력한다. 이 과정에서 영상 데이터는 R(적색), G(녹색), B(청색)으로 나뉘어져 표시장치에 제공되며, 선택적으로 W(백색) 또는 Black(흑색)이 포함될 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 간략히 보여주는 도면이다.

도 1을 참조하면, 실시예들에 따른 표시장치(10)는, 제1방향(예: 수직방향)으로 다수의 제1라인(VL1~VLm)(일 실시예로 데이터라인)이 형성되고, 제2방향(예: 수평방향)으로 다수의 제2라인(HL1~HLn)(일 실시예로 게이트라인)이 형성되는 표시패널(11)과, 다수의 제1라인(VL1~VLm)으로 제1신호를 공급하는 제1구동부(12)와, 다수의 제2라인(HL1~HLn)으로 제2신호를 공급하는 제2구동부(13)와, 제1구동부(12) 및 제2구동부(13)를 제어하는 타이밍 컨트롤러(14) 등을 포함한다.

표시패널(11)에는, 제1방향(예: 수직방향)으로 형성된 다수의 제1라인(VL1~VLm)과 제2방향(예: 수평방향)으로 형성된 다수의 제2라인(HL1~HLn)의 교차에 따라 다수의 화소(P: Pixel)가 정의된다. 표시패널(11)의 일 실시예로 유기발광표시패널을 포함하지만, 본 발명이 이에 한정되는 것은 아니다.

전술한 제1구동부(12) 및 제2구동부(13) 각각은, 영상 표시를 위한 신호를 출력하는 적어도 하나의 구동 집적회로(Driver IC)를 포함할 수 있다. 제1구동부(12)는 하나 또는 다수의 데이터 드라이버 또는 소스 드라이버 IC(Integrated Circuit)을 포함한다. 제2구동부(13)는 하나 또는 다수의 게이트 드라이버를 포함한다.

표시패널(11)에 제1방향으로 형성된 다수의 제1라인(VL1~VLm)은, 일 예로, 수직방향(제1방향)으로 형성되어 수직방향의 화소 열로 데이터 전압(제1신호)을 전달하는 데이터 배선일 수 있으며, 제1구동부(12)는 데이터 배선으로 데이터 전압을 공급하는 데이터 구동부일 수 있다.

또한, 표시패널(11)에 제2방향으로 형성된 다수의 제2라인(HL1~HLn)은 수평방향(제2방향)으로 형성되어 수평방향의 화소 열로 스캔 신호(제1신호)를 전달하는 게이트 배선일 수 있으며, 제2구동부(13)는 게이트 배선으로 스캔 신호를 공급하는 게이트 구동부일 수 있다.

또한, 제1구동부(12)와 제2구동부(13)와 접속하기 위해 표시패널(11)에는 패드부가 구성된다. 패드부는 제1구동부(12)에서 다수의 제1라인(VL1~VLm)으로 제1신호를 공급하면 이를 표시패널(11)로 전달하며, 마찬가지로 제2구동부(13)에서 다수의 제2라인(HL1~HLn)으로 제2신호를 공급하면 이를 표시패널(11)로 전달한다.

각 화소(pixel)는 하나 이상의 부화소(subpixel)를 포함한다. 부화소는 특정한 한 종류의 컬러필터가 형성되거나, 또는 컬러필터가 형성되지 않고 유기발광소자가 특별한 색상을 발광할 수 있는 단위를 의미한다. 부화소에서 정의하는 색상으로 적색(R), 녹색(G), 청색(B)과 선택적으로 백색(W)를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 각 부화소는 별도의 박막 트랜지스터와 이에 연결된 전극이 포함되므로 이하, 화소를 구성하는 부화소 역시 하나의 화소영역으로 지칭한다.

표시패널의 각 화소 영역의 발광을 제어하는 박막 트랜지스터에 연결된 전극을 제1전극이라 하며, 표시패널 전면에 배치되거나, 또는 둘 이상의 화소 영역을 포함하도록 배치된 전극을 제2전극이라 한다. 제1전극이 애노드 전극인 경우 제2전극이 캐소드 전극이 되며, 그 역의 경우도 가능하다. 이하, 제1전극의 일 실시예로 애노드 전극을, 제2전극의 일 실시예로 캐소드 전극을 중심으로 설명하지만 본 발명이 이에 한정되는 것은 아니다.

전술한 바와 같이, 표시장치를 구성하는 표시패널은 전술한 R/G/B, 그리고 W 색상을 선택적으로 발광시켜 영상을 출력하는데, 이를 위해 각 색상에 대응되는 화소 영역에 박막 트랜지스터가 배치된다.

유기발광 표시패널의 경우 하나의 화소 영역에 대응하여 구동 트랜지스터와 스위칭 트랜지스터 등과 같이 하나 이상의 박막 트랜지스터가 배치될 수 있으며, 이들 박막 트랜지스터의 하부에는 보호 금속(Shield Metal)이 배치될 수 있다. 보호 금속을 하부보호금속(Bottom Shield Metal)이라고도 지시할 수 있다.

박막 트랜지스터를 산화물 반도체를 이용하여 제조할 경우, 게이트 메탈, 액티브층, 소스-드레인을 각각 증착하고 각각 에칭하는 공정이 필요하다. 이 과정에서 증착을 위한 챔버를 변경해야 하는 문제가 있다. 뿐만 아니라 에칭도 각각 진행해야 하는 문제가 있다.

이하, 본 명세서에서는 전술한 하부보호금속과 게이트 메탈을 이용하여 스토리지 캐패시터를 확보할 수 있도록 하여 공정 과정을 줄이는 방안에 대해 살펴본다. 본 발명의 박막 트랜지스터의 구성은 특정한 분야에 한정되지 않으며, 또한, 본 발명의 박막 트랜지스터는 특정한 표시장치 또는 표시패널에 한정되지 않는다. 다만, 설명의 편의를 위하여 표시패널을 중심으로 설명한다. 또한 설명의 편의를 위하여 NMOS 구성의 박막 트랜지스터를 중심으로 설명하지만 본 발명이 이에 한정되는 것은 아니다.

도 2 내지 도 5는 본 발명의 일 실시예에 의한 하부보호금속을 트랜지스터 영역 외에 캐패시터 영역(스토리지 캐패시터 영역)에도 배치하는 과정에 대해 보다 상세히 살펴본다.

도 2는 글래스, 사파이어, 석영, 플라스틱 등의 재질로 구성되는 제1기판(110) 상의 전체 표면 위에는 희생층(111)이 배치될 수 있다. 희생층(111)은 아몰퍼스 실리콘(amorphous silicon; a-Si)을 증착하여 형성할 수 있으며, 희생층 상에 유기층(112)이 도포될 수 있다. 본 발명의 일 실시예에 의한 유기층(112)은 고온 특성이 우수한 폴리이미드 물질을 포함할 수 있다.

또한, 유기층(112)의 상부 전체 표면 위에는 멀티 버퍼층(Multi Buffer Layer)(113)이 도포되는 것을 일 실시예로 한다. 멀티 버퍼층(113)은 복수 개의 박막들이 연속해서 적층된 버퍼층을 의미하는데, 일 실시예로, 산화 실리콘과 질화 실리콘이 교대로 적층될 수 있다. 또는 유기막과 무기막이 반복해서 교대로 적층될 수도 있다.

희생층(111), 유기층(112) 및 멀티 버퍼층(113)은 구현 과정에서 일부만이 포함되거나 혹은 중첩하여 포함될 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1기판(110) 상에서 다양하게 배치될 수 있는 층들을 통합하여 베이스층이라고 지시한다. 도 2에서 베이스층은 희생층(111), 유기층(112) 및 멀티 버퍼층(113)을 포함하지만, 이에 한정되지 않는다.

멀티 버퍼층(113) 또는 베이스층 상에 박막 트랜지스터와 캐패시터를 형성하기 위한 구성요소들이 배치된다. 도 2에 제시된 바와 같이 박막 트랜지스터가 배치되는 영역(TR)에 제1하부보호금속(120t)이 배치되며, 캐패시터가 배치되는 영역(CP)에 제2하부보호금속이 캐패시터의 제1전극(120c)으로 배치된다. 제1하부보호금속은 외부광을 차단하여 박막 트랜지스터 혹은 액티브층을 보호할 수 있다. 그리고 버퍼층(115)이 도포된 후, 그 위에 산화물 반도체 물질(125)이 배치되며, 산화물 반도체 물질의 에칭을 위한 하프톤 마스크(MASK1)가 배치되어 있다. 하부보호금속은 전도성 물질을 일 실시예로 한다.

도 2에서 TR 영역을 세분화하면 산화물 반도체 물질이 액티브층으로 잔류하는 영역에는 풀톤(full-tone) 마스크이며, 그 외의 영역은 하프톤(half-tone)마스크이다. 반면, CP 영역을 세분화하면 제2하부보호금속으로 구성된 제1전극(120c)이 배치된 영역은 마스크가 없으며, 그 외의 영역은 하프톤(half-tone)마스크이다. 풀톤/하프톤 및 오픈된 영역으로 구성되는 마스크를 이용함으로써 하나의 마스크를 이용하여 캐패시터를 구성하는 제1전극(제2하부보호금속)(120c)을 노출시키면서도 액티브층을 형성할 수 있으므로, 캐패시터 형성에 별도의 마스크를 추가하지 않는 공정상의 효율을 높일 수 있다.

도 2의 마스크가 배치된 상태에서 에칭을 수행할 수 있다. 드라이 에칭(Dry etching)을 수행하고 BOE(Buffered Oxide Etchant) 세정 공정을 수행할 수 있다. 도 3은 캐패시터 영역(CP 영역)에서 제2하부보호금속인 제1전극(120c)을 노출시키는 일련의 공정(S1)을 수행한 결과를 보여준다. 이후, 도 3의 상태에서 산화물 반도체 물질에서 박막 트랜지스터를 구성하도록 하프톤 마스크를 애싱(Halt-tone Ashing)하고 산화물 반도체 물질을 2차로 드라이 에칭을 수행한 후 스트립(strip)하면 도 4와 같이 박막 트랜지스터를 구성하는 액티브층(125t)만 남겨진다.

도 2 및 도 3을 살펴보면, 버퍼층(113)은 제1하부보호금속(120t)을 완전히 덮는 구성이지만. 버퍼층(113)은 제2하부보호금속인 제1전극(120c)은 완전히 덮지 않고 일부 혹은 전부를 노출시킬 수 있다. 제2하부보호금속인 제1전극(120c)의 경계 부분에 버퍼층(113)이 일부 중첩될 수 있다. 그러나 캐패시터의 제1전극으로 기능하는 제2하부보호금속인 제1전극(120c)의 중심 부분에는 버퍼층(113)이 완전히 제거되어 게이트 절연층(127)만이 배치될 수도 있다. 또는 버퍼층(113)이 캐패시터의 제1전극으로 기능하는 제2하부보호금속인 제1전극(120c)의 중심 부분에 일부 잔존할 수도 있다.

이후, 게이트 메탈(게이트 전극을 형성하는 도전성 물질)을 배치하기 위해 게이트 절연층(Gate Insulator, 또는 게이트 절연층, 127)이 배치된다. 그리고 게이트 메탈(130)이 배치된다. 이때, 게이트 메탈은 TR 영역에서 액티브층(125t) 상에 대응하여 게이트 전극(130t)으로 배치되며, CP 영역에서 제2하부보호금속인 제1전극(120c)에 대응하여 게이트 메탈로동일하게 캐패시터의 제2전극(130c)이 배치된다. 선택적으로 TR 영역의 제1하부보호금속(120t)과 전기적으로 연결되는 게이트 메탈(130a) 및 배선 혹은 다른 기능을 제공하는 게이트 메탈(130b)도 함께 배치된다.

도 5의 구성에서 TR 영역의 게이트 전극(130t)과 액티브층(125t)은 박막 트랜지스터의 구성 요소가 된다. 또한 CP 영역의 게이트 메탈로 구성된 캐패시터의 제2전극(130c)과 제2하부보호금속으로 구성하는 캐패시터의 제1전극(120c)은 캐패시터의 구성 요소가 된다. 그리고 이들 두 전극 사이의 게이트 절연층(127)이 유전층으로 구성된다. 이러한 구성에서 캐패시터의 제1전극(제2하부보호금속)(120c) 상에는 버퍼층(113)이 완전히 제거될 수도 있고, 혹은 버퍼층(113)의 일부가 캐패시터의 제1전극(120c)의 경계 영역에 일부 배치될 수도 있다.

특히, TR 영역에서 게이트 전극(130t)을 이용하여 액티브층(125t)에 도핑된 영역(126)을 형성하여 소자의 신뢰성을 향상시킬 수 있다. 이에 대해서 후술한다.

도 2 내지 도 5의 공정을 이용할 경우, 하부보호금속을 TR 영역 및 CP 영역에 모두 배치하며, 또한 TR 영역 및 CP 영역에 게이트 메탈을 이용하여 게이트 전극(130t) 및 캐패시터의 제2전극(130c)을 배치하므로, 별도의 추가 공정 없이 박막 트랜지스터를 형성하는 공정 만으로도 캐패시터를 형성할 수 있다.

한편, 액티브층에 LDD 영역을 형성하는 실시예에 대해 살펴본다.

도 6 내지 도 7은 본 발명의 일 실싱예에 적용되는 게이트를 LDD 영역을 형성하는데 필요한 마스크로 이용하는 실시예를 제시하는 도면이다.

도 4에서 게이트 절연층을 형성하고, 게이트 메탈을 전면에 배포한 후 진행되는 과정이다. S61을 살펴보면, TR 영역에서 게이트 전극(도 5의 130t)을 형성하기 위해 게이트 메탈(130) 위에 포토 레지스트(Photo Regist)를 마스크로 배치한다(MASK2). 그리고 게이트 메탈을 에칭(건식 또는 습식)하여 스트립하면 S62와 같이 게이트 전극(130t)이 형성된다. 그 결과 S62와 같다.

이후 LDD 도핑을 위해 새로운 포토 레지스트를 새로운 마스크(MASK3)로 하여 S63 와 같이 배치한다. 이때, 새로운 MASK3는 MASK2보다 넓은 폭을 가질 수 있다. 그리고 S64와 같이 N+ 도핑(N+ doping)을 수행한다. N+ 도핑을 수행한 결과 액티브층(125t) 중에서 MASK3에 의해 노출된 영역은 도핑된 영역인 N+ 영역(N+ 도핑 영역)(126n)으로 구성된다. S63 및 S64에서 N+ 도핑을 수행한 후, MASK3를 제거한 후 다시 LDD 도핑을 S65와 같이 수행하면 그 결과 N+로 도핑된 영역 중에서 앞서 MASK3에 의해 가려졌던 부분은 LDD 영역(LDD 도핑 영역)(126d)이 된다.

정리하면, S63에서 MASK 3에 의해 가려지지 않고 노출된 부분(126n으로 지시)은 2차례에 걸쳐 N+ 도핑 및 LDD 도핑 단계가 진행되어 N+영역(126n)이 된다. 한편 S63에서 MASK3에 의해 가려졌던 부분은 1차례의 LDD 도핑 단계가 진행되어 LDD 영역(126d)이 된다. 게이트 전극(130t)에 의해 가려졌던 영역은 액티브층의 채널 영역이 된다. 도 6 및 도 7은 게이트 전극과 LDD 마스크(MASK3)를 이용하여 도핑하는 과정을 제시하였다. 이 과정에서 두 개의 마스크를 사용하는데, 게이트 전극을 형성할 때 마스크(MASK2)를 사용하고 도핑 과정(S63)에서 마스크(MASK3)를 사용한다.

도 8 내지 도 9는 본 발명의 다른 실시예에 적용되는 셀프(Self) LDD 도핑 과정을 제시하는 도면이다.

도 6의 S61과 같이 도 8의 S71에서 TR 영역에서 게이트 전극(도 5의 130t)을 형성하기 위해 게이트 메탈(130) 위에 포토 레지스트(Photo Regist)를 마스크로 배치한다(MASK2). 마스크로 배치한 후, S72와 같이 에칭(습식 또는 선택적으로 건식)하여 포토 레지스트(MASK2)와 식각된 게이트 전극(130t)이 잔류한다. 이를 도핑 마스크로 하여 S73과 같이 N+ 도핑 과정을 진행한 결과 MASK2에 의해 가려지지 않는 영역에 N+ 영역(126n)이 형성된다. 즉, W1 폭의 넓이 만큼 액티브층(125t)은 도핑의 영향을 받지 않는다.

이후, S74와 같이, 건식 에칭을 통해 MASK2와 게이트 전극(130t)의 폭이 W1보다 줄어든다. 그 결과 S73에서는 노출되지 않았던 액티브층(125t)의 일부가 노출된다. 액티브층(125t)의 일부가 노출된 상태에서 S75와 같이 마스크를 제거한 후, S76에서와 같이 LDD 도핑을 수행한다.

도 8 및 도 9에서 두 차례의 도핑을 수행하는 과정에서 N+ 도핑의 경우 가려진 영역의 폭이 W1인 반면 LDD 도핑의 경우 가려진 영역의 폭이 W2이며 W1 > W2의 관계를 가진다. 이 차이에 의한 영역이 LDD 영역(126d)이 된다. 도핑을 완료하면, 원래의 액티브층(125t) 중에서 도핑의 영향을 받지 않은 중심 영역이 채널 영역으로 동작하며 그 외 LDD 영역(126d)과 N+ 영역(126n)으로 구성된다. LDD 영역(126d)과 채널 영역(액티브 층)(125t) 사이의 경계는 게이트 전극(130t)의 폭에 대응하는, 이는 게이트 전극이 하나의 마스크와 같이 동작함으로 인해 별도의 마스크 없이도 LDD 도핑 공정을 수행하여 마스크를 저감하는 효과를 가져온다.

도 5 및 도 6 내지 도 9의 과정에서 산화물로 구성되는 액티브층은 도핑 공정을 통해 도체화될 수 있다. 그 결과 액티브층의 일부는 소스 전극과 드레인 전극에 연결될 수 있다. 산화물을 이용하여 액티브층을 구성하므로 도핑 공정을 이용하여 도체화가 이루어지며, 특히 이 과정에서 별도의 마스크를 이용하지 않고 게이트 전극 또는 게이트 전극 상의 포토 레지스트를 마스크로 이용할 수 있으므로 공정 효율을 높일 수 있다.

도 6 및 도 7의 실시예 또는 도 8 및 도 9의 실시예와 같이 게이트 메탈을 이용하여 도핑을 수행할 경우 마스크 수를 저감하면서도 LDD 도핑 영역을 액티브층에 배치할 수 있다. 또한, 도 2 내지 도 5의 실시예를 적용할 경우 하부보호금속과 게이트 메탈을 이용하여 캐패시터를 생성할 수 있으므로 별도의 마스크 없이도 캐패시터를 생성하여 공정 효율을 높일 수 있다.

즉, 캐패시터와 같은 스토리지를 도핑된 액티브 층이 아닌 하부보호금속을 이용하여 캐패시턴스를 확보할 수 있다. 이 과정에서 하부보호금속과 상부 게이트 메탈과의 캡을 확보하기 위해 도 2 및 도 3에서 살펴본 바와 같이 제2하부보호금속으로 구성되는 제1전극(120c) 상의 버퍼층(115)을 제거하는데, 이를 위해 하프톤 마스크(MASK1)을 이용할 수 있다.

그리고 TR 영역에서 채널을 형성하기 위해 액티브층을 도핑하는 과정은 게이트 전극(130t)을 이용하는 과정을 도 6 내지 도 9에서 살펴보았다. 그 결과 산화물로 구성되는 액티브층을 채널 영역과 전도성을 가지는 영역으로 구분지을 수 있는데, 산화물의 전도성을 조절하여 LDD 영역을 확보함으로 인해 소자의 신뢰성을 확보할 수 있다.

전술한 구성에 따라 캐패시터를 형성함에 있어 별도의 마스크가 없이 가능하며, 또한 게이트 메탈을 이용하여 LDD 도핑이 이루어지므로 마스크 저감을 통한 공장 생산성을 향상시킬 수 있다.

본 발명과 달리 캐패시터를 구성하는 두 개의 도전층을 게이트 메탈과 액티브층으로 이용할 경우, 캐패시터를 구성하는 액티브층을 도핑하는 별도의 과정이 필요하지만, 본 발명의 실시예에서는 하부보호금속을 이용하므로 캐패시터 영역에서 별도의 도핑 과정이 적용되지 않는다. 이는 도핑을 위해 포토 레지스트를 별도로 배치하거나 또는 순차적으로 식각하는 과정 없이 이루어진다는 점에서 공정 생산성을 높일 수 있다.

이하, 본 발명의 하부보호금속을 이용하는 캐패시터가 적용되는 회로 구조들을 예시적으로 살펴본다. 앞서 살펴본 바와 같이 제1기판(110)은 어레이 기판으로 다수의 게이트라인과 다수의 데이터라인에 의해 화소 영역(도 1의 P)이 구분된다. 각 화소 영역에는 하나 이상의 트랜지스터와 하나 이상의 캐패시터가 배치될 수 있다. 도 10은 두 개의 트랜지스터와 하나의 캐패시터가 포함되는 2T1C의 구조를, 도 11은 세 개의 트랜지스터와 하나의 캐패시터가 포함되는 3T1C의 구조를 제시한다. 도 10 및 도 11에서 화소 영역은 각각의 트랜지스터와 캐패시터에 따라 구분되는데, 하나의 트랜지스터 영역이 2개 혹은 3개의 하위 트랜지스터 영역으로 분화될 수 있다.

도 10은 본 발명의 캐패시터와 트랜지스터가 배치되는 유기발광표시패널의 화소 구조의 일 실시예이다. 하나의 화소를 구성함에 있어서 두 개의 트랜지스터와 하나의 캐패시터를 포함하는 구성(2T(Transistor) 1C(Capacitor))의 등가회로도를 보여준다. 각 화소는 1개의 데이터 라인(DL)과 연결되고 1개의 게이트 라인(GL)을 통해 하나의 스캔신호(SCAN)만을 공급받으며, 각 화소는 유기발광다이오드(Organic Light Emitting Diode, OLED)를 포함하고, 구동 트랜지스터(Driving Transistor, DT), 스위칭 트랜지스터(Switching Transistor, SWT) 및 스토리지 캐패시터(Cst) 등을 포함한다.

각 화소 내 구동 트랜지스터(DT)는, 구동전압 라인(Driving Voltage Line, DVL)에서 공급되는 구동전압(EVDD)을 인가 받고, 스위칭 트랜지스터(SWT)를 통해 인가된 게이트 노드(N2)의 전압(데이터 전압)에 의해 제어되어 유기발광다이오드(OLED)를 구동시키는 트랜지스터이다.

이러한 구동 트랜지스터(DT)는 제1노드(N1), 제2노드(N2), 제3노드(N3)를 가지고 있으며, 제1노드(N1)로는 스위칭 트랜지스터(SWT)와 연결되고, 제2노드(N1)로는 구동 트랜지스터(DT)와 연결되며, 제3노드(N3)로는 구동전압(EVDD)을 공급받는다.

따라서, 앞서 도 5의 구성에서 TR 영역에 배치되는 트랜지스터는 스위칭 또는 구동 트랜지스터가 될 수 있다. 만약 구동 트랜지스터인 경우, CP 영역에 배치되는 캐패시터와 구동 트랜지스터 간에 일부가 전기적으로 연결될 수 있다. 예를 들어, 도 5에서 살펴본 TR 영역의 게이트 전극(130t)과 CP 영역의 게이트 전극(캐패시터 영역의 제2전극)(130c)이 연결될 수 있다. 그리고 CP 영역의 제2하부보호금속, 즉캐패시터의 제1전극)(120c)과 구동전압(EVDD)이 전기적으로 연결될 수 있다.

도 10을 정리하면, 트랜지스터 영역은 구동 트랜지스터 영역(DT TR 영역)과 스위치 트랜지스터 영역(SWT TR 영역)을 포함한다. 스토리지 캐패시터가 배치되는 영역(CP 영역)과 전술한 두 개의 트랜지스터 영역들이 화소를 구성한다.

캐패시터 영역의 게이트 메탈로 구성되는 제2전극(130c)은 구동 트랜지스터 영역의 게이트 전극(130t)과 전기적으로 연결되는데 N1 노드를 일 실시예로 한다. 또한, 캐패시터 영역의 하부보호금속으로 구성되는 제1전극(120c)은 구동전압에 전기적으로 연결되는데, N3 노드를 일 실시예로 한다.

도 10과 같은 구조에서 스토리지 캐패시터(Cstg)는 구동 트랜지스터 및 구동전압과 전기적으로 연결되어 유기발광소자(OLED)가 안정적으로 발광할 수 있도록 한다. 특히, 캐패시터를 구성하는 두 개의 전극 중 하나는 하부보호금속으로 구성되는 제1전극(120c)이며 다른 하나는 게이트 메탈로 구성되는 제2전극(130c)이라는 점에서 캐패시터를 형성함에 있어 공정상의 별도의 마스크를 필요로 하지 않는다는 점에서 공정상의 효율을 높일 수 있다.

도 11은 본 발명의 캐패시터와 트랜지스터가 배치되는 유기발광표시패널의 화소 구조의 다른 실시예이다. 도 10과 마찬가지로, 유기발광다이오드(OLED: Organic Light Emitting Diode)를 포함한다. 또한, 구동 트랜지스터(DT), 스위칭 트랜지스터(SWT), 스토리지 캐패시터(Storage Capacitor, Cstg)등을 포함하며 도 10과 달리 센싱 트랜지스터(Sensing Transistor, SENT)를 더 포함한다. 각 화소 내 구동 트랜지스터(DT)는, 구동전압 라인(DVL)에서 공급되는 구동전압(EVDD)을 인가 받고, 스위칭 트랜지스터(SWT)를 통해 인가된 게이트 노드(N2)의 전압(데이터 전압)에 의해 제어되어 유기발광다이오드(OLED)를 구동시키는 트랜지스터이다.

이러한 구동 트랜지스터(DT)는 제1노드(N1), 제2노드(N2), 제3노드(N3)를 가지고 있으며, 제1노드(N1)로는 센싱 트랜지스터(SENT)와 연결되고, 제2노드(N2)로는 스위칭 트랜지스터(SWT)와 연결되며, 제3노드(N3)로는 구동전압(EVDD)을 공급받는다.

여기서, 일 예로, 구동 트랜지스터(DT)의 제1노드는 소스 노드(Source Node, "소스 전극"이라고도 함)이고, 제2노드는 게이트 노드(Gate Node, "게이트 전극"이라고도 함)이며, 제3노드(N3)는 드레인 노드(Drain Node, "드레인 전극"이라고도 함)일 수 있다. 트랜지스터의 타입 변경, 회로 변경 등에 따라, 구동 트랜지스터(DT) 의 제1노드, 제2노드 및 제3노드가 바뀔 수 있다.

또한, 센싱트랜지스터(SENT)는, 게이트 라인(GL)에서 공급되는 스캔신호(SCAN)에 의해 제어되며, 기준전압(Vref: Reference Voltage)을 공급하는 기준전압 라인(RVL: Reference Voltage Line) 또는 기준전압 라인(RVL)에 연결되는 연결패턴(CP: Connection Pattern)과 구동 트랜지스터(DT)의 제1노드(N1) 사이에 연결된다.

또한, 스위칭 트랜지스터(SWT)는 게이트 라인(GL)에서 공통으로 공급되는 스캔신호(SCAN)에 의해 제어되며 해당 데이터 라인(DL)과 구동 트랜지스터(DT)의 제2노드(N2) 사이에 연결된다.

또한, 스토리지 캐패시터(Cstg)는 구동 트랜지스터(DT)의 제1노드(N1)와 제2노드(N2) 사이에 연결되어, 데이터 전압을 한 프레임 동안 유지시켜 주는 역할을 할 수 있다.

위에서 언급한 바와 같이, 센싱 트랜지스터(SENT)와 스위칭 트랜지스터(SWT)는, 하나의 동일한 게이트 라인(공통 게이트 라인)을 통해 공급되는 하나의 스캔신호에 의해 제어된다.

이러한 3T 1C 기반의 1 스캔 구조와 관련하여, 센싱 트랜지스터(SENT)는 기본적으로 구동 트랜지스터(DT)의 게이트 노드(N2)로 데이터 전압을 인가해주는 것으로 구동과 관련된 트랜지스터이고, 스위칭 트랜지스터(SWT)는 구동과도 관련이 있을 수 있지만 기본적으로는 화소 간 휘도 편차를 보상해주기 위한 센싱(Sensing)과 관련된 트랜지스터이다.

도 11과 같은 3T1C의 구조에서 앞서 도 5의 구성에서 TR 영역에 배치되는 트랜지스터는 스위칭, 센싱 또는 구동 트랜지스터가 될 수 있다. 그리고 CP 영역에 배치되는 캐패시터의 두 개의 전극(130t, 130c)는 각각 구동 트랜지스터의 N2노드(게이트)와 구동 트랜지스터의 N1노드(드레인)에 연결될 수 있다. 그 결과, 도 5에서 살펴본 TR 영역의 게이트 전극(130t)과 CP 영역의 게이트 메탈로 구성되는 제2전극(130c)이 연결될 수 있다. 그리고 CP 영역에 배치된 캐패시터의 제1전극(120c)과 TR 영역의 소스 또는 드레인 전극이 전기적으로 연결될 수 있다. 또는 TR 영역의 소스(source) 또는 드레인(drain) 전극(S/D)에 연결되는 액티브층의 N+ 영역(126n)에 연결될 수 있다.

도 11을 정리하면, 트랜지스터 영역은 구동 트랜지스터 영역(DT TR 영역)과 스위치 트랜지스터 영역(SWT TR 영역), 센싱 트랜지스터 영역(SENT TR 영역)을 포함한다. 스토리지 캐패시터가 배치되는 영역(CP 영역)과 전술한 세 개의 트랜지스터 영역들이 화소를 구성한다.

캐패시터 영역의 제2전극(130c)은 구동 트랜지스터 영역의 게이트 전극(130t)과 전기적으로 연결되는데 N2 노드를 일 실시예로 한다. 또한, 캐패시터 영역의 제2하부보호금속인 제1전극(120c)은 구동 트랜지스터 영역의 소스 또는 드레인 전극(S/D)에 전기적으로 연결되거나 혹은 구동 트랜지스터 영역의 액티브층의 N+ 영역(126n)에 전기적으로 연결되는데, N1 노드를 일 실시예로 한다.

도 11과 같은 구조에서 스토리지 캐패시터(Cstg)는 구동 트랜지스터 및 센싱 트랜지스터와 전기적으로 연결되어 유기발광소자(OLED)가 안정적으로 발광할 수 있도록 한다. 특히, 캐패시터를 구성하는 두 개의 전극 중 하나는 하부보호금속으로 구성되는 제1전극(120c)이며 다른 하나는 게이트 메탈로 구성되는 제2전극(130c)이라는 점에서 캐패시터를 형성함에 있어 공정상의 별도의 마스크를 필요로 하지 않는다는 점에서 공정상의 효율을 높일 수 있다.

도 10 및 도 11은 유기발광표시패널의 회로를 구성하는 기본 구조에서 본 발명의 CP 영역의 하부보호금속으로 구성된 제1전극과 게이트 메탈로 구성되는 제2전극이 박막 트랜지스터의 게이트, 소스 또는 드레인, 구동 전압 등에 연결되는 실시예를 보여주는 것이며, 본 발명이 이에 한정되는 것은 아니다. 즉, 캐패시터와 트랜지스터의 구성에 따라서 다양한 방식으로 CP 영역의 스토리지 캐패시터가 다른 박막 트랜지스터 혹은 전원과 전기적으로 연결될 수 있다.

도 6 내지 도 9에서 살펴본 액티브층의 N+ 영역(126n)은 추후 소스 전극과 드레인 전극에 연결된다.

도 12는 본 발명의 일 실싱예에 의한 액티브층의 N+ 영역에 소스 전극과 드레인 전극이 배치된 구성을 보여주는 도면이다. 도 7 및 도 9의 S65 및 S76과 같이 액티브층이 도핑된 후, 그 위에 층간 절연층(141)을 배치하고 컨택홀을 생성하여 소스 전극(150s) 및 드레인 전극(150d)을 배치한다. 이들 소스 전극(150s) 및 드레인 전극(150d)은 화소의 발광을 제어하여 화소 영역이 유기발광소자를 이용하는 경우 유기발광소자의 발광을 제어할 수 있다.

본 명세서의 일 실시예에 의한 도 12의 박막 트랜지스터는 코플라나(coplanar) 구조의 박막 트랜지스터를 포함한다. 따라서, 액티브층(125t, 126n, 126d)은 산화물을 포함하며, 액티브층 액티브층(125t, 126n, 126d)의 일부 액티브층(126n, 126d)는 도체화된 구조이다. 또한, 상기 액티브층의 도체화된 영역에 박막 트랜지스터의 소스 전극(150s) 및 드레인 전극(150d)이 전기적으로 연결되며, 액티브층의 도체화 되지 않은 영역(125t) 상에 게이트 절연층(127) 및 게이트 전극(130t)이 배치된다. 소스 전극(150s) 및 드레인 전극(150d)과 게이트 전극(130t)이 액티브층 보다 위에 배치되는 코플라나 구조에서 전술한 게이트 메탈과 하부보호금속 및 게이트 절연층으로 구성되는 캐패시터를 형성할 경우, 공정 효율을 높일 수 있다.

따라서, 트랜지스터 영역에는 액티브층을 기준으로 게이트 전극과 소스/드레인 전극이 모두 한쪽 방향(액티브 층의 윗쪽 방향)에 배치되는 코플라나 구조의 트랜지스터를 생성하며 이와 동일한 공정 과정에서 캐패시터 영역의 하부 보호금속을 제1전극으로, 그리고 게이트 전극과 동일한 공정에서 배치되며 게이트 전극과 동일한 물질(게이트 메탈)로 구성되는 제2전극, 그리고 게이트 절연층으로 구성된 캐패시터를 형성할 수 있으므로, 공정의 효율, 특히 마스크 저감 효과를 높일 수 있다.

도 12의 구성을 정리하면 다음과 같다.

유기발광표시패널 또는 이에 한정되지 않는 표시 패널은 두 개의 기판으로 구성된다. 제1기판은 박막 트랜지스터와 다수의 캐패시터가 배치된 어레이 기판을 포함한다. 제1기판에 대향하여 제2기판이 배치되며, 제1기판과 제2기판을 결합하여 하나의 표시패널이 완성된다. 제2기판은 실시예에 따라 컬러 필터가 배치되는 컬러필터 기판이 될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

제1기판을 보다 상세히 살펴본다. 도 1에서 살펴본 다수의 게이트라인(GL 또는 HL)과 다수의 데이터라인(DL 또는 VL)은 전술한 도 10 및 도 11과 같은 다수의 트랜지스터들에 연결될 수 있다. 일 실시예로 게이트라인은 스캔 신호에 연결될 수 있다.

그리고 각각의 화소(도 1의 P)에는 박막 트랜지스터가 배치되는 트랜지스터 영역과 스토리지 캐패시터가 배치되는 캐패시터 영역으로 구분된다. 트랜지스터 영역은 하나 이상의 박막 트랜지스터가 배치될 수 있다. 또한, 앞서 도 10 및 도 11과 같이 다수의 트랜지스터가 배치될 수 있다. 또한, 다수의 트랜지스터들이 배치된 영역을 각각 해당 트랜지스터의 영역으로 구분할 수 있다.

제1기판은 앞서 도 2 내지 도 5에서 살펴본 바와 같이 글래스, 플라스틱 등 다양한 재질의 제1기판(110)이며, 그 위에 다양한 물질로 하나 이상의 층으로 구성되는 베이스층(111, 112, 113)이 배치된다. 베이스층 상에는 트랜지스터 영역(TR 영역)에 배치되는 제1하부보호금속(120t)과 캐패시터 영역에 배치되는 제2하부보호금속으로 구성된 제1전극(120c)에 대해 앞서 살펴보았다.

TR 영역에서 제1하부보호금속(120t)에 대응하며 제1하부보호금속(120t) 상의 버퍼층(115) 상에 배치된 액티브층(125 , 도핑 후 125t, 126n, 126d로 분화됨)이 배치된다. 그리고 액티브층 상의 게이트 절연층(127)에 게이트 전극(130t)이 배치된다. 이에 대응하여 캐패시터 영역(CP 영역) 상의 하부보호금속으로 생성된 캐패시터의 제1전극(120c) 상의 게이트 절연층(캐패시터의 유전층)(127) 상에는 게이트 메탈로 구성되는 캐패시터의 제2전극(130c)이 배치된다.

그 결과 TR 영역에 배치된 제1하부보호금속(120t)은 쉴드 기능을 제공하며 CP 영역에 배치된 제2하부보호금속인 제1금속(120c)은 캐패시터 전극의 기능을 제공한다.

도 13은 본 발명의 일 실시예에 의한 도 2 내지 도 9의 공정 과정을 보여주는 순서도이다. 캐패시터 영역(CP 영역)과 트랜지스터 영역(TR 영역)을 포함하는 다수의 화소들로 구획된 제1기판 상에 베이스 층을 배치한다(S81). 그리고 베이스층 상의 트랜지스터 영역에 대응하여 제1하부보호금속(120t)을 배치하며, 캐패시터 영역에 대응하여 제2하부보호금속으로 캐패시터의 제1전극(120c)을 배치한다(S82). 즉, S82에서는 하부보호금속을 배치하는 과정에서 트랜지스터 영역에 대응하여 제1하부보호금속을 배치하며, 캐패시터 영역에 대응하여 제2하부보호금속을 스토리지 캐패시터의 제1전극으로 배치한다.

액티브층을 위한 산화물 반도체 물질을 배치하기 위해, 제1하부보호금속(120t), 제2하부보호금속(캐패시터의 제1전극(120c)을 구성), 그리고 베이스층 상에 버퍼층을 배치한다(S83). 이후, 버퍼층 상에 액티브층을 구성하는 산화물 반도체 물질(125)을 배치한다(S84). 그리고 산화물 반도체 물질을 패터닝하는 제1마스크를 배치한다(S85).

여기서 제1마스크는 도 2에서 살펴본 바와 같이, 트랜지스터 영역 중 제1하부보호금속(120t)에 대응하는 영역은 풀톤(full-tone)으로 액티브층을 형성하도록 한다. 그리고 제1마스크는 트랜지스터 영역 중 그 외의 트랜지스터 영역은 하프톤으로 구성된다. 또한, 제1마스크는 제2하부보호금속(120c)에 대응하는 영역에서는 오픈된다.

이후, 제1마스크의 오픈된 공간에 대응하는 산화물 반도체 물질(125)과 버퍼층(115)을 제거하여 제2하부보호금속인 제1전극을 노출시킨다(S86). 노출은 앞서 살펴본 바와 같이 제2하부보호금속(캐패시터의 제1전극)을 전부 노출시킬 수도 있고 일부만 노출시킬 수도 있다. 도 3에서 이 공정을 살펴보았다. 이후, 제1마스크를 식각하여 트랜지스터 영역에 액티브층(125t)을 형성한다(S87). 도 4에서 이 공정을 살펴보았다.

노출 과정에서 제2하부보호금속 상의 경계 영역에 버퍼층을 잔류시키며, 제2하부보호금속의 중심 영역의 버퍼층을 제거하는 단계를 더 포함할 수 있는데, 이는 제2하부보호금속 중 가장자리 영역은 버퍼층이 배치되는 구성을 의미한다. 이 경우, 제2하부보호금속 중 노출된 영역과 이에 대응하는 게이트 메탈로 구성되는 제2전극 사이에는 게이트 절연층만이 배치된다. 그 결과 게이트 절연층을 이용하여 캐패시터의 유전층으로 사용할 수 있다.

이후, 액티브층(125t) 및 제2하부보호금속인 제1전극(120c) 상에 게이트 절연층(127)을 배치한다(S88). 그리고 게이트 절연층(127) 상의 트랜지스터 영역에 대응하여 게이트 전극(130t)을 배치하며, 캐패시터 영역에 대응하여 게이트 메탈로 구성된 제2전극(130c)을 배치한다(S89). S89는 캐패시터 영역에서 제1전극(제2하부보호금속) 위에 게이트 절연층이 배치된 상태에서 제2전극(게이트 메탈)을 배치하여 캐패시터를 구성할 수 있도록 한다.

게이트 메탈의 배치에서 도 6 내지 도 9에서 살펴본 바와 같이 트랜지스터 영역의 게이트 전극(130t)을 마스크로 이용하여 도핑 단계를 진행할 수 있다. 보다 상세히, 도 6 및 도 7에서 살펴본 바와 같이, 게이트 전극 상에 제2마스크(도 6, 7의 MASK3)로 하여 액티브층의 제1영역을 N+ 도핑하고(S64), 마스크를 제거한 후 제1영역보다 넓은 액티브층의 제2영역을 LDD 도핑한다(S65).

게이트 전극을 이용한 1차 도핑과 게이트의 상면(선택적) 및 측면에 배치되어 N+ 도핑 영역과 LDD 도핑 영역의 면적을 달리 하도록 구성하여 마스크를 저감하면서도 액티브층을 도체화 할 수 있다. 이는 게이트 전극을 하나의 마스크로 사용함으로써 마스크 저감 효과를 높일 수 있다.

게이트 메탈의 배치와 관련하여 도 8 및 도 9에서 살펴본 바와 같이, 게이트 전극(130t) 상에 배치된 포토 레지스트를 제2마스크(도 8의 MASK2)로 하여 상기 액티브층의 제1영역을 N+도핑한다(S73). 그리고 게이트 전극(130t) 및 포토 레지스트(도 8, 9의 MASK2)를 건식 에칭하여 게이트 전극(130t) 및 포토 레지스트의 폭을 줄인다(S74).

포토 레지스트와 게이트 전극(130t)의 폭을 줄인 후, 포토 레지스트를 제거하고, 제1영역보다 넓은 상기 액티브층의 제2영역을 LDD 도핑한다(S76). 이는 게이트전극(130t)의 폭이 줄어든 결과 도 8에서는 게이트 전극(130t)에 의해 가려졌던 부분이 도 9에서는 노출된다(W1, W2의 차이). 게이트 전극 위의 마스크를 이용한 1차 도핑과, 게이트 및 마스크의 폭을 줄인 후 2차 도핑을 하여 N+ 도핑 영역과 LDD 도핑 영역의 면적을 달리 하도록 구성하여 마스크를 저감하면서도 액티브층을 도체화 할 수 있다.

액티브층의 도체화 과정 이후에 액티브층의 도체화된 영역에 박막 트랜지스터의 소스 전극 및 드레인 전극을 배치할 수 있으며, 배치된 결과는 도 12에 제시되어 있다.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해할 수 있을 것이다.

110: 제1기판 120c: 캐패시터의 제1전극
120t: 하부보호금속 125t: 액티브층
126d: LDD 영역 126n: N+영역
130c: 캐패시터의 제2전극 130t: 게이트 전극

Claims (13)

1. 다수의 게이트라인과 다수의 데이터라인에 전기적으로 연결되는 박막 트랜지스터가 배치되는 트랜지스터 영역 및 스토리지 캐패시터가 배치되는 캐패시터 영역으로 구분되는 제1기판; 및
   상기 제1기판에 대향하여 배치되는 제2기판을 포함하며,
   상기 제1기판은
   상기 제1기판의 베이스층 상의 상기 트랜지스터 영역 및 상기 캐패시터 영역에 각각 배치된 제1하부보호금속 및 제2하부보호금속;
   상기 트랜지스터 영역에서 상기 제1하부보호금속에 대응하며 상기 제1하부보호금속 상의 버퍼층 상에 배치된 액티브층;
   상기 액티브층 상의 게이트 절연층에 배치된 게이트 전극; 및
   상기 캐패시터 영역에서 상기 제2하부보호금속으로 구성된 제1전극과, 상기 게이트전극과 동일한 물질로 구성된 제2전극과, 상기 제1전극과 상기 제2전극 사이에 상기 게이트 절연층을 유전층으로 포함하는 상기 스토리지 캐패시터; 를 포함하는, 표시패널.
   
2. 제1항에 있어서,
   상기 제2하부보호금속의 경계 영역에 버퍼층이 배치되며,
   상기 제2하부보호금속의 중심 영역에는 버퍼층이 배치되지 않은, 표시패널.
   
3. 제1항에 있어서,
   상기 LDD 영역과 상기 채널 영역의 경계는 상기 게이트 전극의 폭에 대응하는, 표시패널.
   
4. 제1항에 있어서,
   상기 박막 트랜지스터의 상기 액티브층은 산화물을 포함하며, 상기 액티브층의 일부는 도체화되며, 상기 액티브층의 도체화된 영역에 상기 박막 트랜지스터의 소스 전극 및 드레인 전극이 전기적으로 연결되며, 상기 액티브층의 도체화 되지 않은 영역 상에 상기 게이트 절연층 및 상기 게이트 전극이 배치되는, 표시패널.
   
5. 제1항에 있어서,
   상기 제1기판은 다수의 화소로 구성되며,
   상기 화소는 구동 트랜지스터 영역, 스위치 트랜지스터 영역, 및 캐패시터 영역을 포함하며,
   상기 캐패시터 영역의 상기 제2전극은 상기 구동 트랜지스터 영역의 게이트 전극과 전기적으로 연결되며,
   상기 캐패시터 영역의 상기 제1전극은 구동전압에 전기적으로 연결되는, 표시패널.
   
6. 제1항에 있어서,
   상기 제1기판은 다수의 화소로 구성되며,
   상기 화소는 구동 트랜지스터 영역, 스위치 트랜지스터 영역, 센싱트랜지스터 영역 및 캐패시터 영역을 포함하며,
   상기 캐패시터 영역의 상기 제2전극은 상기 구동 트랜지스터 영역의 게이트 전극과 전기적으로 연결되며,
   상기 캐패시터 영역의 상기 제1전극은 상기 구동 트랜지스터 영역의 소스 또는 드레인 전극, 상기 구동 트랜지스터 영역의 액티브층의 N+ 영역 중 어느 하나에 전기적으로 연결되는, 표시패널.
   
7. 캐패시터 영역과 트랜지스터 영역을 포함하는 다수의 화소 영역이 구획된 제1기판 상에 베이스 층을 배치하는 단계;
   상기 베이스층 상의 상기 트랜지스터 영역에 대응하여 제1하부보호금속을 배치하며, 상기 캐패시터 영역에 대응하여 제2하부보호금속을 스토리지 캐패시터의 제1전극으로 배치하는 단계;
   상기 제1하부보호금속 및 상기 제2하부보호금속, 상기 베이스층 상에 버퍼층을 배치하는 단계;
   상기 버퍼층 상에 액티브층을 구성하는 산화물 반도체 물질을 배치하는 단계;
   상기 산화물 반도체 물질을 패터닝하는 제1마스크를 배치하는 단계;
   상기 제1마스크의 오픈된 공간에 대응하는 상기 산화물 반도체 물질과 상기 버퍼층을 제거하여 상기 제2하부보호금속의 전부 또는 일부를 노출시키는 단계;
   상기 제1마스크를 식각하여 트랜지스터 영역에 액티브층을 형성하는 단계;
   상기 액티브층 및 상기 제2하부보호금속 상에 게이트 절연층을 배치하는단계; 및
   상기 게이트 절연층 상의 상기 트랜지스터 영역에 대응하여 게이트 전극을 배치하며, 상기 캐패시터 영역에 대응하여 상기 게이트 전극과 동일한 물질로 상기 스토리지 캐패시터의 제2전극을 배치하는 단계를 포함하는, 표시패널을 제조하는 방법.
   
8. 제7항에 있어서,
   상기 제1마스크는
   상기 트랜지스터 영역 중 상기 제1하부보호금속에 대응하는 영역은 풀톤이며 그 외의 트랜지스터 영역은 하프톤이며, 상기 1전극에 대응하는 영역에서는 오픈된 마스크인, 표시패널을 제조하는 방법.
   
9. 제7항에 있어서,
   상기 노출시키는 단계는
   상기 제2하부보호금속 상의 경계 영역에 버퍼층을 잔류시키며,
   상기 제2하부보호금속의 중심 영역의 버퍼층을 제거하는 단계를 더 포함하는, 표시패널을 제조하는 방법.
   
10. 제7항에 있어서,
    상기 박막 트랜지스터의 상기 액티브층은 산화물을 포함하며, 상기 액티브층의 일부는 도체화되며, 상기 액티브층의 도체화된 영역에 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 배치하는 단계를 더 포함하는, 표시패널을 제조하는 방법.
    
11. 제7항에 있어서,
    상기 게이트 전극 및 상기 제2전극을 배치하는 단계는
    상기 트랜지스터 영역의 상기 게이트 전극을 마스크로 이용하여 도핑하는 단계를 더 포함하는, 표시패널을 제조하는 방법.
    
12. 제11항에 있어서,
    상기 도핑하는 단계는
    상기 게이트 전극 상에 제2마스크를 배치하여 상기 액티브층의 제1영역을 N+도핑하는 단계; 및
    상기 제2마스크를 제거한 후 상기 제1영역보다 넓은 상기 액티브층의 제2영역을 LDD 도핑하는 단계를 포함하며,
    상기 제2마스크는 상기 게이트 전극의 측면에 배치되는, 표시패널을 제조하는 방법.
    
13. 제11항에 있어서,
    상기 도핑하는 단계는
    상기 게이트 전극 상에 배치된 포토 레지스트를 제2마스크로 하여 상기 액티브층의 제1영역을 N+도핑하는 단계;
    상기 게이트 전극 및 상기 포토 레지스트를 건식 에칭하여 상기 게이트전극 및 상기 포토 레지스트의 폭을 줄이는 단계; 및
    상기 제1영역보다 넓은 상기 액티브층의 제2영역을 LDD 도핑하는 단계를 포함하는, 표시패널을 제조하는 방법.
    
    

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