KR20170060212A - 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법 - Google Patents

유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예는, 주요면을 포함하는 기판, 및 상기 기판의 상기 주요면 상에 배치되며, 화상을 구현하는 제1 영역과 외광이 투과되는 제2 영역을 포함하는 픽셀을 포함하며, 상기 픽셀은, 상기 제1 영역에 배치된 제1 트랜지스터, 상기 제2 영역에 배치되며 제1 하부 전극 및 상기 제1 하부 전극에 대향하는 제1 상부 전극을 포함하는 제1 커패시터, 상기 제1 트랜지스터와 전기적으로 연결되며 상기 제1 영역에 배치된 제1 전극, 적어도 상기 제1 영역에 배치되며 상기 제1 전극의 일부를 노출하는 제1 개구 및 상기 제2 영역에 대응되는 제2 개구를 포함하는 화소 정의막, 상기 제1 전극에 대향된 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 사이에 배치되며 유기 발광층을 포함하는 중간층을 포함하며, 상기 제1 커패시터의 적어도 일부는 상기 주요면에 수직인 방향을 따라 상기 제2 개구의 적어도 일부와 중첩된, 유기 발광 표시 장치를 개시한다.

Description

유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법{Organic light-emitting display apparatus and method for manufacturing the same}
본 발명의 실시예들은 유기 발광 표시 장치 및 이의 제조 방법에 관한 것으며, 더 상세하게는 유기 발광 표시 장치에 의해 구현되는 화상뿐만 아니라 외부 배경까지 인식할 수 있는 시-쓰루(see-through) 유기 발광 표시 장치 및 이의 제조 방법에 관한 것이다.
유기 발광 표시 장치는 정공 주입 전극과 전자 주입 전극 그리고 이들 사이에 형성되어 있는 유기 발광층을 포함하는 유기 발광 소자를 구비하며, 정공 주입 전극에서 주입되는 정공과 전자 주입 전극에서 주입되는 전자가 유기 발광층에서 결합하여 생성된 엑시톤(exciton)이 여기 상태(excited state)로부터 기저 상태(ground state)로 떨어지면서 빛을 발생시키는 자발광형 표시 장치이다.
자발광형 표시 장치인 유기 발광 표시 장치는 별도의 광원이 불필요하므로 저전압으로 구동이 가능하고 경량의 박형으로 구성할 수 있으며, 시야각, 콘트라스트(contrast), 응답 속도 등의 특성이 우수하기 때문에 MP3 플레이어나 휴대폰 등과 같은 개인용 휴대기기에서 텔레비전(TV)에 이르기까지 응용 범위가 확대되고 있다.
이러한 유기 발광 표시 장치에 있어서, 사용자가 유기 발광 표시 장치에 의해 구현되는 화상뿐만 아니라 외부 배경까지 인식할 수 있는 시-쓰루(see-though) 유기 발광 표시 장치에 대한 연구가 이루어지고 있다.
본 발명의 실시예들은 유기 발광 표시 장치 및 이의 제조 방법을 제공한다.
본 발명의 일 실시예는, 주요면을 포함하는 기판, 및 상기 기판의 상기 주요면 상에 배치되며, 화상을 구현하는 제1 영역과 외광이 투과되는 제2 영역을 포함하는 픽셀을 포함하며, 상기 픽셀은, 상기 제1 영역에 배치된 제1 트랜지스터, 상기 제2 영역에 배치되며 제1 하부 전극 및 상기 제1 하부 전극에 대향하는 제1 상부 전극을 포함하는 제1 커패시터, 상기 제1 트랜지스터와 전기적으로 연결되며 상기 제1 영역에 배치된 제1 전극, 적어도 상기 제1 영역에 배치되며 상기 제1 전극의 일부를 노출하는 제1 개구 및 상기 제2 영역에 대응되는 제2 개구를 포함하는 화소 정의막, 상기 제1 전극에 대향된 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 사이에 배치되며 유기 발광층을 포함하는 중간층을 포함하며, 상기 제1 커패시터의 적어도 일부는 상기 주요면에 수직인 방향을 따라 상기 제2 개구의 적어도 일부와 중첩된, 유기 발광 표시 장치를 개시한다.
일 실시예에 있어서, 상기 제1 커패시터의 상기 하부 전극은 폴리실리콘을 포함하며, 상기 제1 커패시터의 상기 상부 전극은 투명 도전성 산화물을 포함할 수 있다.
일 실시예에 있어서, 상기 투명 도전성 산화물은 약 100 Å 내지 약 500 Å의 두께를 갖는 인듐 틴 옥사이드(ITO; indium tin oxide)일 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터는 활성층 및 상기 활성층과 절연된 게이트 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 전극은, 하부 게이트 전극 및 상기 하부 게이트 전극 상에 배치된 상부 게이트 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 하부 게이트 전극의 상면과 상기 상부 게이트 전극의 하면은 서로 접하며, 상기 하부 게이트 전극의 상면의 너비는 상기 상부 게이트 전극의 하면의 너비보다 작을 수 있다.
일 실시예에 있어서, 상기 제1 커패시터의 상기 제1 하부 전극은 상기 활성층과 동일층에 배치되며, 상기 제1 커패시터의 상기 제1 상부 전극은 상기 하부 게이트 전극과 동일층에 배치될 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터의 상기 게이트 전극은 상기 제1 커패시터의 상기 제1 상부 전극과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 게이트 전극 상에 배치되며 상기 활성층과 각각 전기적으로 연결된 소스 전극 및 드레인 전극, 상기 활성층과 상기 게이트 전극 사이에 배치된 게이트 절연막,
일 실시예에 있어서, 상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극 사이에 배치된 층간 절연막, 및 상기 층간 절연막 상에 상기 소스 전극 및 상기 드레인 전극을 덮도록 배치된 비아 절연막을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 영역에 배치되며 상기 제1 커패시터와 전기적으로 연결된 제2 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2 커패시터는 상기 게이트 전극과 동일층에 배치된 제2 하부 전극 및 상기 소스 전극 및 상기 드레인 전극과 동일층에 배치된 제2 상부 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 절연막 및 상기 층간 절연막은 무기물로 구성된 단일막 또는 이중막일 수 있으며 상기 비아 절연막은 유기물로 구성된 단일막일 수 있다.
일 실시예에 있어서, 상기 층간 절연막 및 상기 비아 절연막은 각각 상기 제2 영역에 대응되는 제3 개구 및 제4 개구를 포함하며, 상기 제1 상부 전극의 적어도 일부는 상기 제2 개구, 제3 개구, 및 제4 개구에 의해 노출될 수 있다.
일 실시예에 있어서, 상기 중간층은 상기 제1 전극과 상기 유기 발광층 사이에 배치된 제1 공통층 및 상기 유기 발광층과 상기 제2 전극 사이에 배치된 제2 공통층을 포함하며, 상기 제1 공통층 및 상기 제2 공통층은 상기 제1 영역으로부터 상기 제1 상부 전극의 상면까지 연장될 수 있다.
일 실시예에 있어서, 상기 제2 전극은 상기 제2 영역에 대응되는 개구를 포함할 수 있다.
일 실시예에 있어서, 상기 제3 개구의 면적은 상기 제4 개구의 면적보다 크며, 상기 비아 절연막은, 상기 제1 상부 전극의 상면의 일부와 직접 접하는 영역을 포함할 수 있다.
일 실시예에 있어서, 제2 커패시터를 더 포함하며, 상기 제2 커패시터는, 상기 제1 트랜지스터의 상기 게이트 전극과 대향된 제2 상부 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 픽셀의 전체 면적에 대한 상기 제2 개구의 면적의 비율은 약 40 % 내지 약 90 %일 수 있다.
일 실시예에 있어서, 상기 제2 개구의 면적에 대한 상기 제1 커패시터의 상기 제2 개구와 중첩된 영역의 면적의 비율은 약 3 % 내지 약 9 % 일 수 있다.
일 실시예에 있어서, 상기 픽셀은 제1 방향을 따라 배치된 제1 픽셀, 제2 픽셀, 제3 픽셀, 및 제4 픽셀을 포함하는 복수의 픽셀들을 포함하며, 적어도 상기 제1 픽셀과 상기 제2 픽셀의 사이 및 상기 제3 픽셀과 상기 제4 픽셀 사이에는 상기 제1 방향을 가로지르는 제2 방향을 따라 연장된 스캔선 또는 데이터선이 배치될 수 있다.
일 실시예에 있어서, 상기 제2 픽셀의 상기 제2 영역 및 상기 제3 픽셀의 상기 제2 영역은 상기 제1 방향을 따라 서로 연결될 수 있다.
일 실시예에 있어서, 상기 제1 픽셀 내지 상기 제4 픽셀 각각은, 상기 제1 영역에 배치된 제1 서브 픽셀, 제2 서브 픽셀, 및 제3 서브 픽셀을 포함하며, 상기 제1 서브 픽셀, 제2 서브 픽셀, 및 제3 서브 픽셀은 각각 적색광, 녹색광, 및 청색광을 방출할 수 있다.
본 발명의 다른 실시예는, 화상을 구현하는 제1 영역과 외광이 투과되는 제2 영역을 포함하는 기판을 준비하는 단계, 상기 기판의 상기 제1 영역 및 상기 제2 영역 상에 각각 제1 반도체 패턴 및 제2 반도체 패턴을 형성하는 단계, 상기 기판 상에 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴을 덮도록 제1 절연 물질을 형성하는 단계, 상기 제1 절연 물질 상에, 투명 도전성 산화물 및 제1 도전 물질을 순차적으로 형성하는 단계, 제1 마스크를 이용하여 상기 제1 도전 물질 및 상기 투명 도전성 산화물을 각각 패터닝함으로써, 상기 제1 반도체 패턴의 적어도 일부에 대향하며 하부 게이트 전극 및 상부 게이트 전극을 포함하는 제1 트랜지스터의 게이트 전극 및 상기 제2 반도체 패턴에 대향하며 제1 상부 전극 및 상부 도전층을 포함하는 도전 패턴을 형성하는 단계, 상기 게이트 전극을 마스크로 이용하여, 상기 제1 반도체 패턴에 불순물을 도핑함으로써 상기 제1 트랜지스터의 활성층을 형성하는 단계, 상기 도전 패턴의 상기 상부 도전층을 제거한 후, 제2 반도체 패턴에 불순물을 도핑함으로써 상기 제1 상부 전극과 함께 제1 커패시터을 구성하는 제1 하부 전극을 형성하는 단계, 및 상기 제1 트랜지스터와 전기적으로 연결된 유기 발광 소자를 형성하는 단계를 포함하는, 유기 발광 표시 장치의 제조 방법을 개시한다.
일 실시예에 있어서, 상기 게이트 전극 및 상기 도전 패턴을 형성하는 단계는, 상기 투명 도전성 산화물 및 상기 제1 도전 물질을 덮도록 제1 포토레지스트를 형성하는 단계, 상기 제1 포토레지스트에 상기 제1 마스크를 이용하여 광을 조사하는 단계, 상기 제1 포토레지스트 중 광이 조사된 영역을 제거하는 단계, 상기 제1 도전 물질을 제1 식각액을 이용하여 습식 식각하는 단계, 및 상기 투명 도전성 산화물을 제2 식각액을 이용하여 습식 식각하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 투명 도전성 산화물을 형성하는 단계는, 상기 투명 도전성 산화물을 약 100 Å 내지 약 500 Å의 두께로 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 유기 발광 소자를 형성하는 단계는, 상기 제1 트랜지스터와 전기적으로 연결된 제1 전극을 형성하는 단계, 상기 제1 전극을 덮는 절연 물질을 형성하는 단계, 상기 절연 물질을 패터닝하여, 상기 제1 전극을 노출하는 제1 개구 및 상기 제1 상부 전극을 노출하는 제2 개구를 포함하는 화소 정의막을 형성하는 단계, 노출된 상기 제1 전극 상에 유기 발광층을 포함하는 중간층을 형성하는 단계, 및 상기 중간층 상에 제2 전극을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 활성층을 형성하는 단계 후에, 상기 제1 절연 물질 상에 상기 게이트 전극 및 상기 도전 패턴을 덮도록 제2 절연 물질을 형성하는 단계, 및 제2 마스크를 이용하여 상기 제1 절연 물질 및 상기 제2 절연 물질을 패터닝하여 게이트 절연막 및 층간 절연막을 형성하는 단계를 더 포함하며, 상기 제2 마스크는 상기 제1 커패시터의 주변 영역에 대응되는 반투광부를 포함하는 하프톤 마스크일 수 있다.
일 실시예에 있어서, 상기 게이트 절연막 및 상기 층간 절연막 상에 제2 도전 물질을 형성하는 단계, 및 상기 제2 도전 물질을 패터닝함으로써 제1 트랜지스터의 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하며, 상기 제2 도전 물질을 패터닝하는 단계와 상기 도전 패턴의 상기 상부 도전층을 제거하는 단계를 동시에 수행될 수 있다.
일 실시예에 있어서, 상기 유기 발광 소자를 형성하는 단계 전에, 상기 층간 절연막 상에 상기 소스 전극 및 상기 드레인 전극을 덮으며, 상기 제1 상부 전극의 일부를 노출하는 제3 개구를 포함하는 비아 절연막을 형성하는 단계를 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 픽셀 회로부에 포함된 커패시터를 투명한 물질로 구성하고 이를 외광 투과 영역에 배치함으로써 픽셀 회로부가 배치될 수 있는 공간을 확보하고, 상기 커패시터를 픽셀 회로부에 포함된 다른 소자들과 평면상 중첩되지 않게 배치함으로써 적층된 층의 수가 많은 경우 발생하기 쉬운 하부 이물질에 기인한 단차에 의한 단선 등의 불량을 방지할 수 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.
도 2는 일 실시예에 따른 유기 발광 표시 장치의 하나의 서브 픽셀의 등가 회로도이다.
도 3은 일 실시예에 따른 유기 발광 표시 장치에 포함된 복수의 픽셀들을 개략적으로 도시한 평면도이다.
도 4는 도 3의 IV-IV 선을 따라 취한 단면도이다.
도 5a 내지 도 5k는 도 4의 유기 발광 표시 장치를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 6은 다른 실시예에 따른 유기 발광 표시 장치에 포함된 복수의 픽셀들을 개략적으로 도시한 평면도이다.
도 7은 도 6의 VII-VII 선을 따라 취한 단면도이다.
도 8은 또 다른 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예들에 대하여 보다 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.
도 1을 참조하면, 일 실시예에 따른 유기 발광 표시 장치는 기판(10) 및 기판(10) 상에 배치되며 광이 방출되는 제1 영역(100)과 외광이 투과되는 제2 영역(200)을 포함하는 복수의 픽셀들(P1, P2)을 포함하는 디스플레이부(20)를 포함한다. 상기 외광은 유기 발광 표시 장치의 외부로부터 유기 발광 표시 장치에 입사된 광을 의미하며, 유기 발광 표시 장치의 일면으로 입사된 외광은 기판(10) 및 디스플레이부(20)를 투과하여 유기 발광 표시 장치의 상기 일면에 대향하는 타면을 통과한 후 사용자에게 인식될 수 있다.
즉, 화상이 구현되는 측에 위치한 사용자가 기판(10)의 외측의 이미지를 관찰할 수 있다. 도 1에 도시된 실시예에서는, 디스플레이부(20)의 화상이 기판(10)의 반대 방향으로 구현되는 전면 발광형을 개시하나, 본 발명이 반드시 이에 한정되는 것은 아니다. 즉, 다른 실시예에 따른 유기 발광 표시 장치는, 디스플레이부(20)의 화상이 기판(10) 방향으로 구현되는 배면 발광형 또는 디스플레이부(20)의 화상이 기판(10) 방향 및 기판(10)의 반대 방향으로 구현되는 양면 발광형일 수 있다.
도 1에서는, 일 실시예에 따른 유기 발광 표시 장치에 포함된 서로 인접한 두 개의 픽셀들인 제1 픽셀(P1)과 제2 픽셀(P2)을 도시하였다. 복수의 픽셀들(P1, P2) 각각은 제1 영역(100)과 제2 영역(200)을 포함하며, 디스플레이부(20)의 제1 영역(100)으로부터 화상이 구현되고, 제2 영역(200)을 통해서는 외광이 투과된다. 도시하진 않았지만, 상기 제2 영역(200)은 복수 개의 픽셀들에 연결되도록 배치될 수 있다.
상기 제2 영역(200)에는, 박막트랜지스터, 커패시터 및 유기 발광 소자 등과같이 불투명 금속을 포함하는 소자가 배치되지 않으며, 이러한 구성을 통해 제2 영역(200)에서의 외광 투과도를 높일 수 있다.
도 2는 일 실시예에 따른 유기 발광 표시 장치의 하나의 서브 픽셀의 등가 회로도이다.
도 2를 참조하면, 일 실시예에 따른 유기 발광 표시 장치는 도 1의 제1 픽셀(P1) 및 제2 픽셀(P2)을 포함하는 복수의 픽셀들을 포함하며, 제1 픽셀(P1) 및 제2 픽셀(P2)은 서로 다른 색상의 광을 방출하는 복수의 서브 픽셀들을 포함할 수 있다. 서브 픽셀들 각각은, 유기 발광 소자(OLED) 및 유기 발광 소자(OLED)를 구동하는 픽셀 회로부(PC)를 포함한다. 픽셀 회로부(PC)는 적어도 하나의 트랜지스터, 및 적어도 하나의 커패시터를 포함할 수 있으며, 상기 픽셀 회로부(PC)는 상기 적어도 하나의 트랜지스터 및/또는 적어도 하나의 커패시터에 전압을 인가하거나 스캔 신호 또는 데이터 신호를 인가하는 복수의 배선들과 전기적으로 연결될 수 있다. 일 실시예에 따른 픽셀 회로부(PC)는 3개의 트랜지스터들(M1 내지 M3) 및 2개의 커패시터(C1, C2)를 포함하지만, 트랜지스터 및 커패시터의 수는 이에 제한되지 않는다.
상기 트랜지스터는, 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3)를 포함할 수 있으며, 상기 커패시터(C1, C2)는 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다.
상기 제2 트랜지스터(M2)는 스캔선(SLi)에 연결된 게이트 전극, 데이터선(DLj)에 연결된 소스 전극, 및 제1 노드(N1)에 연결된 드레인 전극을 포함한다. 상기 제2 트랜지스터(M2)는 스캔선(SLi)으로부터 입력된 스캔 신호(Scan)에 의해 턴-온(turn-on)되어 데이터선(DLj)으로부터 소스 전극에 입력된 데이터 신호(Data)를 제1 노드(N1)에 전달한다.
상기 제1 트랜지스터(M1)는 제2 노드(N2)에 연결된 게이트 전극, 제1 전원전압(ELVDD)을 공급하는 전원선(PL)에 연결된 소스 전극, 및 유기 발광 소자(OLED)의 제1 전극(도 4, 150)에 연결된 드레인 전극을 포함한다. 상기 제1 트랜지스터(M1)는 구동 트랜지스터로써 기능하며, 제2 노드(N2)의 전압에 의해 온(on) 또는 오프(off)되어 유기 발광 소자(OLED)에 공급되는 전류를 제어할 수 있다.
제3 트랜지스터(M3)는 보상 제어 신호(GC)를 공급하는 보상 제어선(GCL)에 연결된 게이트 전극, 제1 트랜지스터(M1)의 게이트 전극에 연결된 드레인 전극, 유기 발광 소자(OLED)의 제1 전극(도 4, 150) 및 제1 트랜지스터(M1)의 드레인 전극에 연결된 소스 전극을 포함한다. 제3 트랜지스터(M3)의 게이트 전극으로 인가되는 보상 제어 신호(GC)에 의해 제3 트랜지스터(M3)가 턴-온(turn-on)되는 경우 제1 트랜지스터(M2)는 다이오드 연결(diode-connected)된다.
상기 제1 커패시터(C1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 상기 제2 커패시터(C2)는 전원선(PL)과 제1 노드(N1) 사이에 연결된다. 상기 제2 커패시터(C2)는 제1 전원전압(ELVDD)과 제1 노드(N1) 사이의 전압차에 대응되는 전압을 저장하고 이를 소정 시간 유지시켜주는 기능을 수행하는 스토리지 커패시터이며, 제1 커패시터(C1)는 제3 트랜지스터(M3)와 함께 제1 트랜지스터(M1)의 문턱 전압(Vth)을 보상하는 기능을 수행할 수 있다.
유기 발광 소자(OLED)의 제1 전극(도 4, 150)은 화소 회로부(PC)에 연결되고, 제2 전극(도 4, 150)에는 제2 전원전압(ELVSS)이 인가된다. 유기 발광 소자(OLED)는 화소 회로부(PC)로부터 공급되는 전류에 대응하여 소정의 휘도를 갖는 빛을 방출한다. 일 실시예에 따르면, 상기 유기 발광 소자(OLED)는 적색광, 녹색광, 청색광, 또는 백색광을 방출할 수 있다.
일 실시예에 따르면, 상기 제1 내지 제3 트랜지스터들(M1 내지 M3)는 p-채널 전계 효과 트랜지스터일 수 있으나, 본 발명은 이에 제한되지 않으며 제1 내지 제3 트랜지스터들(M1 내지 M3) 중 적어도 일부는 n-채널 전계 효과 트랜지스터일 수 있다.
도 3은 일 실시예에 따른 유기 발광 표시 장치에 포함된 복수의 픽셀들을 개략적으로 도시한 평면도이고, 도 4는 도 3의 IV-IV 선을 따라 취한 단면도이다.
도 3 및 도 4를 참조하면, 일 실시예에 따른 유기 발광 표시 장치(1)는 주요면(10a)을 포함하는 기판(10), 및 기판(10)의 주요면(10a) 상에 배치되며 화상을 구현하는 제1 영역(100)과 외광이 투과되는 제2 영역(200)을 포함하는 픽셀(P2)을 포함하며, 상기 픽셀(P2)은 제1 영역(100)에 배치된 제1 트랜지스터(M1), 제2 영역(200)에 배치되며 제1 하부 전극(142) 및 상기 제1 하부 전극(142)에 대향하는 제1 상부 전극(144a)을 포함하는 제1 커패시터(C1), 제1 트랜지스터(M1)와 전기적으로 연결되며 제1 영역(100)에 배치된 제1 전극(150), 적어도 제1 영역(100)에 배치되며 제1 전극(150)의 일부를 노출하는 제1 개구(120a) 및 제2 영역(200)에 대응되는 제2 개구(120b)를 포함하는 화소 정의막(120), 제1 전극(150)에 대향된 제2 전극(170), 및 제1 전극(150)과 제2 전극(170)의 사이에 배치되며 유기 발광층(162)을 포함하는 중간층(160)을 포함하며, 상기 제1 커패시터(C1)의 적어도 일부는 주요면(10a)에 수직인 방향을 따라 제2 개구(120b)의 적어도 일부와 중첩될 수 있다.
유기 발광 표시 장치(1)에 포함된 일 픽셀(P2)은 소정의 색상의 광을 방출하는 제1 영역(100)과 외광이 투과되는 제2 영역(200)을 포함하며, 사용자는 제2 영역(200)을 통해 유기 발광 표시 장치(1) 외부의 이미지를 볼 수 있다. 즉, 유기 발광 표시 장치(1)는 투명한 디스플레이로 구현될 수 있다.
상기 제1 영역(100)에는 서로 다른 색상의 광을 방출하는 제1 서브 픽셀(SPr), 제2 서브 픽셀(SPg) 및 제3 서브 픽셀(SPb)이 배치될 수 있으며, 제1 서브 픽셀(SPr), 제2 서브 픽셀(SPg) 및 제3 서브 픽셀(SPb)은 각각 적색광, 녹색광 및 청색광을 방출할 수 있다. 그러나, 본 발명은 이에 제한되지 않으며 결합에 의해 백색광을 구현할 수 있다면 어떠한 색의 조합도 가능하다.
제1 서브 픽셀(SPr), 제2 서브 픽셀(SPg) 및 제3 서브 픽셀(SPb)은 각각 도 2의 픽셀 회로부(PC)에 의해 구동될 수 있다. 일 실시예에 따르면, 픽셀 회로부(PC)의 적어도 일부는 제1 서브 픽셀(SPr), 제2 서브 픽셀(SPg) 및 제3 서브 픽셀(SPb)에 각각 포함된 제1 전극(150)과 평면상 중첩되도록 배치될 수 있다. 이러한 구성은, 제1 전극(150)이 반사 전극이고, 제2 전극(170)이 투명 또는 반투명 전극인 형태, 즉 전면 발광형 유기 발광 표시 장치(1)에 적합한 구조이며 픽셀 회로부(PC)의 적어도 일부를 기판(10)과 제1 전극(150)의 사이에 배치함으로써 픽셀(P2)에서 픽셀 회로부(PC)가 차지하는 공간을 절약할 수 있다. 따라서, 유기 발광 표시 장치(1)의 개구율 및 투과도를 향상시킬 수 있다.
그러나, 본 발명은 이에 제한되지 않으며, 다른 실시예에 따른 유기 발광 표시 장치는 제1 전극이 투명 또는 반투명 전극이고 제2 전극이 반사 전극인 배면 발광형일 수도 있다. 이 경우, 방출되는 광이 굴절 및/또는 반사되지 않도록 픽셀 회로부는 제1 전극과 중첩되지 않도록 배치될 수 있다.
일 실시예에 따른 유기 발광 표시 장치(1)는 복수의 픽셀들로 구성되며, 이하에서는 설명의 편의를 위해 상기 복수의 픽셀들 중 서로 인접한 4개의 픽셀을 제1 픽셀(P1), 제2 픽셀(P2), 제3 픽셀(P3) 및 제4 픽셀(P4)로 명명한다. 도 4는 도 3의 제2 픽셀(P2)의 일부에 대한 단면을 나타낸 것으로, 제1 픽셀(P1), 제3 픽셀(P3), 및 제4 픽셀(P4)은 제2 픽셀(P2)과 동일 또는 유사한 단면 구조를 가질 수 있다.
상기 제1 픽셀(P1), 제2 픽셀(P2), 제3 픽셀(P3), 및 제4 픽셀(P4)은 제1 방향(D1) 따라 배치될 수 있으며, 제1 픽셀(P1)과 제2 픽셀(P2)의 사이 및 제3 픽셀(P3)과 제4 픽셀(P4)의 사이에는 제1 방향(D1)을 가로지르는 제2 방향(D2)을 따라 연장된 적어도 하나의 배선이 배치될 수 있다. 상기 배선은 스캔선(SLi), 데이터선(DLj), 및/또는 전원선(PL)일 수 있다. 일 실시예에 따르면, 상기 제2 방향(D2)을 따라 연장된 배선은 스캔선(SLi)일 수 있지만 이에 제한되지는 않는다. 도 3의 부호 SLi-1, SLi, SLi+1, SLi+2는 각각 제1 픽셀(P1), 제2 픽셀(P2), 제3 픽셀(P3), 및 제4 픽셀(P4)에 대응되는 스캔선일 수 있으며, 도시하진 않았지만 상기 제1 영역(100)에는 제1 방향(D1)을 따라 연장된 데이터선(DLj, 도 2)이 배치될 수 있다.
일 실시예에 따르면, 제1 픽셀(P1)과 제2 픽셀(P2)의 사이 및 제3 픽셀(P3)과 제4 픽셀(P4)의 사이에만 제2 방향(D2)을 따라 연장된 배선이 배치되고, 제2 픽셀(P2)과 제3 픽셀(P3)의 사이에는 배선이 배치되지 않을 수 있다. 즉, 제2 픽셀(P2)의 제2 영역(200)과 제3 픽셀(P3)의 제2 영역(200)을 구획할 수 있는 불투명 배선이 존재하지 않으며, 따라서 제2 픽셀(P2)의 제2 영역(200)과 제3 픽셀(P3)의 제2 영역(200)은 제1 방향(D1)을 따라 서로 연결될 수 있다. 상세하게는, 상기 제2 픽셀(P2)에 배치된 화소 정의막(120)에 포함된 제2 개구(120b)는 제2 픽셀(P2)에 인접한 제3 픽셀(P3)까지 연장될 수 있다.
일 실시예에 따르면, 하나의 픽셀(P2)을 중심으로 일 방향에 배치된 픽셀(P1)과의 사이에는 배선을 배치하고 다른 방향에 배치된 제3 픽셀(P3)과의 사이에는 배선을 배치하지 않고, 일 픽셀(P2)에 포함된 제2 영역(200)과 이에 인접한 다른 픽셀(P1)에 포함된 제2 영역(200) 사이에 배치된 배선을 데이터선(DLj)에 비하여 상대적으로 적은 수가 필요한 스캔선(SLi)으로 구성하였으며, 이러한 구성을 통해 유기 발광 표시 장치(1)의 제2 영역(200)의 면적 및 투과도를 향상시킬 수 있다.
상기 제2 영역(200)은 유기 발광 표시 장치(1)의 외부로부터 기판(10)의 일면으로 입사된 광이 유기 발광 표시 장치(1)를 통과하여 사용자에게 인지되는 투명 영역으로써, 제2 영역(200)에는 반사 전극, 불투명 배선 등이 배치되지 않을 수 있다. 상기 제2 영역(200)은 불투명 배선이나 불투명 전극 등에 의해 구획될 수 있으며, 일 실시예에 따르면, 제2 영역(200)은 불투명 배선과 상기 불투명 배선과 이격되어 있는 또 다른 불투명 배선 사이의 영역으로 정의될 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 화소 정의막(120)이 광을 흡수하는 물질로 구성된 경우 제2 영역(200)은 화소 정의막(120)에 포함된 제2 개구(120b)가 배치된 영역으로 정의될 수 있다.
일 실시예에 따른 유기 발광 표시 장치(1)의 제2 영역(200)에는 투명한 도전 물질로 구성된 제1 하부 전극(142) 및 제1 상부 전극(144a)을 포함하는 제1 커패시터(C1)가 배치될 수 있다. 일 실시예에 따르면, 제1 커패시터(C1)의 적어도 일부는 제2 영역(200)에 대응되도록 화소 정의막(120)에 형성된 제2 개구(120b)와 평면상 중첩될 수 있다. 상기 제1 커패시터(C1)의 제1 하부 전극(142)은 폴리실리콘을 포함하며 제1 상부 전극(144a)은 투과도가 약 95 % 이상인 투명 도전성 산화물로 구성될 수 있다. 즉, 제1 하부 전극(142) 및 제1 상부 전극(144a)은 모두 투명 또는 반투명 물질로 구성되며, 따라서, 제1 커패시터(C1)를 제2 영역(200)에 배치하더라도 유기 발광 표시 장치(1)에 입사되는 외광은 제2 영역(200)을 투과할 수 있다.
상기 일 픽셀(P2)의 전체 면적에 대한 화소 정의막(120)에 포함된 제2 개구(120b)의 면적(S1)의 비율은 약 40 % 내지 약 90 %일 수 있다. 여기서, 제2 개구(120b)의 면적(S1)은 하나의 픽셀(P2)에 대응되는 제2 개구(120b)의 면적(S1)을 나타낸다.
상기 제2 개구(120b)의 면적(S1)이 약 40 % 미만인 경우 유기 발광 표시 장치(1)에 포함된 외광에 대한 투과도가 높은 영역의 비율이 작아지게 되며, 따라서, 유기 발광 표시 장치(1)가 투명한 표시 장치로 기능하기 어려울 수 있다. 상기 제2 개구(120b)의 면적(S1)이 커질수록 유기 발광 표시 장치(1)의 투과도가 높아질 수 있지만, 화상을 표시하는 제1 영역(100)이 확보되어야 하므로 하나의 픽셀(P2)에서 제2 개구(120b)가 차지하는 면적(S1)은 약 90 %를 초과할 수 없다.
일 실시예에 따르면, 하나의 픽셀(P2)에 포함된 제2 개구(120b)의 면적(S1)에 대한 제1 커패시터(C1)의 제2 개구(120b)와 중첩된 영역의 면적(S2r+S2g+S2b)의 비율은 약 3 % 내지 약 9 %일 수 있다. 도 3의 부호 C1r, C1g, 및 C1b는 각각 제1 서브 픽셀(SPr), 제2 서브 픽셀(SPg), 및 제3 서브 픽셀(SPb)에 배치된 제1 커패시터(C1)를 나타내며, S2r, S2g, 및 S2b는 각각 C1r, C1g, 및 C1b 중 제2 개구(120b)와 중첩된 영역의 면적을 나타낸다.
상기 면적(S2r+S2g+S2b)의 비율이 약 3 % 미만인 경우, 제1 커패시터(C1)의 용량이 지나치게 작아질 수 있으며, 상기 면적(S2r+S2g+S2b)의 비율이 약 9 %를 초과하는 경우 유기 발광 표시 장치(1)의 투과도가 감소할 수 있다.
상기 제1 커패시터(C1)는 제3 트랜지스터(M3, 도 2)와 함께 제1 트랜지스터(M1)의 문턱 전압(Vth)을 보상하는 기능을 수행하며, 따라서 스토리스 커패시터로써 기능하는 제2 커패시터(C2)에 비하여 큰 용량을 갖을 필요가 없다. 그럼에도 불구하고, 제1 커패시터(C1)는 문턱 전압(Vth)을 보상하기 위하여 소정의 시간 동안 일정한 전압을 유지하고 있어야 하므로, 어느 정도의 용량을 가져야 한다.
제1 커패시터(C1)와 제2 개구(120b)가 중첩된 영역의 면적(S2)의 비율은, 상기의 범위 내에서 적절한 제1 커패시터(C1)의 용량 및 제2 영역(200)의 투과도를 확보할 수 있다.
일 실시예에 따르면, 제1 커패시터(C1)의 제1 하부 전극(142)은 제1 트랜지스터의 게이트 전극 및 제3 트랜지스터(M3, 도 2)의 드레인 전극과 전기적으로 연결되며, 제1 커패시터(C1)의 제1 상부 전극(144a)은 제2 커패시터(C2)의 제2 하부 전극(134) 및 제2 트랜지스터(M2, 도 2)의 드레인 전극과 전기적으로 연결될 수 있다. 그러나, 본 발명은 이에 제한되지 않으며 픽셀 회로부(PC)의 구성에 따라 제1 커패시터(C1)는 회로 소자들과 다양한 연결 관계를 가질 수 있다.
이하에서는, 도 4를 참조하여 유기 발광 표시 장치(1)의 일 단면의 구조를 적층 순서에 따라 설명한다.
도 4를 참조하면, 기판(10) 상에 버퍼층(111)이 배치될 수 있다. 상기 기판(10)은 유리 또는 플라스틱 등으로 구성되며, 버퍼층(111)은 실리콘질화물(SiNx) 및/또는 실리콘산화물(SiO2)과 같은 무기물로 단일막 또는 이중막으로 형성될 수 있다. 상기 버퍼층(111)은 기판(10)을 통해 불순 원소가 침투하는 것을 차단하고, 표면을 평탄화하는 기능을 수행할 수 있다.
상기 버퍼층(111) 상의 제1 영역(100)에는 제1 트랜지스터(M1) 및 제2 커패시터(C2)가 배치되며, 제2 영역(200)에는 제1 커패시터(C1)가 배치될 수 있다.
상기 제1 트랜지스터(M1)는 버퍼층(111) 상에 배치된 활성층(122) 및 활성층(122)과 절연된 게이트 전극(124)를 포함할 수 있다. 상기 활성층(122)은 채널 영역(122C) 및 채널 영역(122C)을 사이에 두고 서로 이격된 소스 영역(122S) 및 드레인 영역(122D)을 포함할 수 있다. 상기 활성층(122)과 게이트 전극(124)의 사이에는 게이트 절연막(113)이 배치될 수 있다. 상기 게이트 절연막(113)은 제1 영역(100)으로부터 제2 영역(200)까지 연장될 수 있다. 일 실시예에 따르면, 상기 게이트 절연막(113)은 제1 커패시터(C1)의 제1 하부 전극(142) 및 제1 상부 전극(144a) 사이에 배치된 유전막일 수 있다.
상기 활성층(122)은 다양한 물질을 함유할 수 있다. 일 실시예에 따르면, 활성층(122)은 폴리실리콘(polysilicon)을 포함할 수 있으며, 활성층(122)의 소스 영역(122S) 및 드레인 영역(122D)은 불순물이 도핑(doping)된 폴리실리콘일 수 있다. 상기 도핑(doping)에 의해 소스 영역(122S) 및 드레인 영역(122D)은 도전성을 가질 수 있다.
상기 게이트 전극(124)은 투명 도전성 산화물로 구성된 하부 게이트 전극(124a) 및 하부 게이트 전극(124a) 상에 배치된 상부 게이트 전극(124b)을 포함할 수 있다. 상기 상부 게이트 전극(124b)은 단일막 또는 다중막으로 형성될 수 있으며 불투명 도전 물질로 구성될 수 있다.
상기 상부 게이트 전극(124b)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단일막 또는 다중막으로 형성될 수 있다.
일 실시예에 따르면, 상기 하부 게이트 전극(124a)은 약 100 Å 내지 약 500 Å의 두께를 갖는 인듐 틴 옥사이드(ITO; indium tin oxide)로 구성될 수 있으며, 상부 게이트 전극(124b)은 몰리브덴(Mo)으로 구성된 단일막 또는 Mo/Al/Mo로 구성된 삼중막일 수 있다.
상기 하부 게이트 전극(124a)과 상부 게이트 전극(124b)은 하나의 마스크 공정에 의해 형성될 수 있다. 상기 하부 게이트 전극(124a)의 상면과 상부 게이트 전극(124b)은 서로 접하며 하부 게이트 전극(124a)의 상면의 너비(GW1)는 상부 게이트 전극(124b)의 하면의 너비(GW2)보다 작을 수 있다. 이에 관해서는 후술한다.
상기 버퍼층(111) 상의 제2 영역(200)에는 제1 커패시터(C1)가 배치되며, 상기 제1 커패시터(C1)는 제1 하부 전극(142)과 제1 상부 전극(144a)을 포함할 수 있다. 상기 제1 하부 전극(142)은 상기 제1 트랜지스터(M1)의 활성층(122)과 동일층에 배치되며, 활성층(122)의 소스 영역(122S) 및 드레인 영역(122D)과 동일 물질로 구성될 수 있다. 즉, 제1 하부 전극(142)은 도전성을 갖는 도핑된 폴리실리콘일 수 있다.
상기 제1 상부 전극(144a)은 제1 트랜지스터(M1)의 하부 게이트 전극(124a)과 동일층에 배치될 수 있다. 제1 상부 전극(144a)은 하부 게이트 전극(124a)과 동일 물질로 구성될 수 있으며, 제1 상부 전극(144a)의 두께(t)는 하부 게이트 전극(124a)의 두께와 동일할 수 있다. 제1 상부 전극(144a)은 약 100 Å 내지 약 500 Å의 두께(t)를 갖는 인듐 틴 옥사이드(ITO; indium tin oxide)로 구성될 수 있다.
상기 제1 상부 전극(144a)의 두께(t)가 약 500 Å를 초과하는 경우 제2 영역(200)의 투과도가 저하될 수 있으며, 두께(t)가 약 100 Å 미만인 경우 제1 상부 전극(144a)이 너무 얇아 끊김없이 형성하기 어려울 수 있다.
일 실시예에 따르면, 제1 커패시터(C1)에 포함된 제1 하부 전극(142) 및 제1 상부 전극(144a)은 모두 투명한 도전 물질로 구성되며, 따라서, 제2 영역(200)에 제1 커패시터(C1)를 배치하더라도 유기 발광 표시 장치(1)에 입사된 외광을 차단하지 않고 투과시킬 수 있다. 다만, 제1 커패시터(C1)에 의해 제2 영역(200)의 투과도가 감소할 수 있으나, 제1 커패시터(C1)가 제2 영역(200)에서 차지하는 면적이 작으므로 투과도의 감소 정도는 매우 작을 수 있다.
도 2를 참조하면, 상기 제1 커패시터(C1)의 제1 상부 전극(144a)은 제1 트랜지스터(M1)의 게이트 전극(124)과 전기적으로 연결될 수 있으나, 본 발명은 이에 제한되지 않는다.
상기 게이트 절연막(113) 상에는 게이트 전극(124)을 덮는 층간 절연막(117)이 배치될 수 있다. 상기 층간 절연막(117)은 실리콘질화물(SiNx) 및/또는 실리콘산화물(SiO2)과 같은 무기물로 단일막 또는 이중막일 수 있다. 상기 층간 절연막(117)은 적어도 제2 영역(200)에 대응되는 제3 개구(117a)를 포함할 수 있다.
상기 층간 절연막(117) 상에는 제1 트랜지스터(M1)의 소스 전극(128S) 및 드레인 전극(128D)이 배치될 수 있다. 상기 소스 전극(128S) 및 드레인 전극(128D)은 활성층(122)의 소스 영역(122S) 및 드레인 영역(122D)과 각각 전기적으로 연결될 수 있다.
상기 소스 전극(128S) 및 드레인 전극(128D)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다. 일 실시예에 따르면, 소스 전극(128S) 및 드레인 전극(128D)은 Mo/Al/Mo 또는 Ti/Al/Ti의 삼중막으로 구성될 수 있다.
버퍼층(111) 상의 제1 영역(100)에는 상기 제1 트랜지스터(M1) 외에 제2 커패시터(C2)가 더 배치될 수 있다. 상기 제2 커패시터(C2)는 제2 하부 전극(134) 및 제2 상부 전극(138)을 포함할 수 있다. 상기 제2 하부 전극(134)은 제1 트랜지스터(M1)의 게이트 전극(124)과 동일층에 배치되고 동일 물질로 구성될 수 있으며, 제2 상부 전극(138)은 제1 트랜지스터(M1)의 소스 전극(128S) 및 드레인 전극(128D)과 동일층에 배치되고 동일 물질로 구성될 수 있다.
상기 제2 하부 전극(134)은 게이트 전극(124)과 마찬가지로 하부층(134a)과 상부층(134b)으로 구성되며, 하부층(134a)은 하부 게이트 전극(124a)과 동일 물질로 구성되고 상부층(134b)은 상부 게이트 전극(124b)과 동일 물질로 구성될 수 있다.
도 2를 참조하면, 제2 커패시터(C2)는 픽셀 회로부(PC)의 스토리지 커패시터로 기능하며, 제1 커패시터(C1)의 제1 하부 전극(142)과 전기적으로 연결될 수 있으나 본 발명은 이에 제한되지 않는다.
상기 층간 절연막(117) 상에는 소스 전극(128S), 드레인 전극(128D), 및 제2 상부 전극(138)을 덮는 비아 절연막(119)이 배치될 수 있으며, 상기 비아 절연막(119)은 픽셀 회로부(PC, 도 2)에 의한 단차를 평탄화하기 위하여 유기물로 구성될 수 있다. 상기 비아 절연막(119)은 제2 영역(200)에 대응되는 제4 개구(119a)를 포함할 수 있다.
상기 층간 절연막(117)에 포함된 제3 개구(117a) 및 비아 절연막(119)에 포함된 제4 개구(119a)에 의해, 제1 상부 전극(144a)의 적어도 일부가 노출될 수 있다. 일 실시예에 따르면, 상기 제3 개구(117a)의 면적은 제4 개구(119a)의 면적보다 크며, 비아 절연막(119)은 제3 개구(117a)에 의해 노출된 제1 상부 전극(144a)의 상면의 일부와 직접 접할 수 있다. 즉, 상기 비아 절연막(119)은 제1 상부 전극(144a)의 가장자리 영역을 덮으며, 상기 비아 절연막(119)에 의해 덮인 가장자리 영역을 제외한 제1 상부 전극(144a)의 나머지 영역은 제4 개구(119a)에 의해 노출될 수 있다.
상기 비아 절연막(119)은 유기물로 구성되며, 무기물로 구성된 층간 절연막(117)과의 접착력이 크지 않을 수 있다. 따라서, 비아 절연막(119)의 제4 개구(119a)를 둘러싸고 있는 영역이 층간 절연막(117)과 직접 접하는 경우, 비아 절연막(119)이 들뜨는 문제가 발생할 수 있다. 그러나, 일 실시예에 따르면, 층간 절연막(117)과 비아 절연막(119) 사이에 비아 절연막(119)을 구성하는 물질과의 접착력이 큰 투명 도전성 산화물로 구성된 제1 상부 전극(144a)이 배치될 수 있으며, 이러한 구성에 의해 비아 절연막(119)의 들뜸 현상을 방지할 수 있다.
상기 비아 절연막(119) 상의 제1 영역(100)에는 제1 전극(150), 제1 전극(150)에 대향하는 제2 전극(170), 및 제1 전극(150)과 제2 전극(170) 사이에 배치되며 유기 발광층(162)을 포함하는 중간층(160)으로 구성된 유기 발광 소자(OLED)가 배치될 수 있다. 상기 제1 전극(150)은 비아 절연막(119)에 포함된 비아홀(VIA)을 통해 제1 트랜지스터(M1)의 드레인 전극(128D)과 전기적으로 연결될 수 있다.
상기 제1 전극(150)의 양 가장자리는 화소 정의막(120)에 의해 덮여있을 수 있다. 상기 화소 정의막(120)은 제1 전극(150)의 일부를 노출하는 제1 개구(120a) 및 제2 영역(200)에 대응되는 제2 개구(120b)를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 개구(120b)의 면적은 비아 절연막(119)에 포함된 제4 개구(119a)의 면적보다 클 수 있으며, 화소 정의막(120)의 비아 절연막(119)의 상부에만 배치될 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 다른 실시예에 따르면, 제2 개구(120b)의 면적은 제4 개구(119a)의 면적보다 작을 수도 있다. 이 경우, 화소 정의막(120)은 제4 개구(119a)의 식각면을 따라 제1 상부 전극(144a)의 상면의 일 영역까지 연장될 수 있다.
상기 제1 커패시터(C1)의 적어도 일부는 주요면(10a)에 수직인 방향을 따라 제2 개구(120b)와 중첩될 수 있다. 즉, 제1 커패시터(C1)의 적어도 일부는 제2 개구(120b)의 내부에 배치될 수 있으며, 제2 개구(120b)에 의해 제1 상부 전극(144a)의 상면이 노출될 수 있다.
상기 제1 전극(150)은 반사 전극으로 구성될 수 있으며, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 포함할 수 있다. 제1 전극(150)은 각 서브 픽셀마다 서로 독립된 아일랜드 형태로 형성될 수 있다.
상기 제2 전극(170)은 투명 또는 반투명 전극으로 구성될 수 있으며, Ag, Al, Mg, Li, Ca, Cu, LiF/Ca, LiF/Al, MgAg 및 CaAg에서 선택된 하나 이상의 물질을 포함할 수 있으며, 수 내지 수십 nm의 두께를 갖는 박막 형태로 형성될 수 있다. 제2 전극(170)은 유기 발광 표시 장치(1)에 포함된 모든 픽셀들에 걸쳐 전기적으로 연결되도록 구비될 수 있다.
제1 전극(150)과 제2 전극(170)의 사이에는 유기 발광층(162)을 포함하는 중간층(160)이 배치될 수 있으며, 제1 전극(150)과 유기 발광층(162)의 사이 및 유기 발광층(162)과 제2 전극(170)의 사이에는 모든 픽셀들에 공통되게 배치된 공통층이 배치될 수 있다. 일 실시예에 따르면, 상기 제1 전극(150)과 유기 발광층(162)의 사이에는 제1 공통층(161)이 배치될 수 있으며, 상기 제1 공통층(161)은 정공 주입층(HIL: hole injection layer) 및/또는 정공 수송층(HTL: hole transport layer)을 포함할 수 있다. 상기 유기 발광층(162)과 제2 전극(170)의 사이에는 제2 공통층(163)이 배치될 수 있으며, 상기 제2 공통층(163)은 전자 수송층(ETL: electron transport layer) 및/또는 전자 주입층(EIL: electron injection layer)을 포함할 수 있다.
상기 제1 공통층(161), 제2 공통층(163), 및 제2 전극(170)은 제1 영역(100) 및 제2 영역(200)에 배치될 수 있다. 상기 제1 공통층(161), 제2 공통층(163), 및 제2 전극(170)은 유기 발광 표시 장치(1)에 포함된 모든 픽셀에 공통되도록 형성되는 층이며 투과도가 높기 때문에 유기 발광 표시 장치(1)의 전 영역에 배치될 수 있다. 그러나, 본 발명은 이에 제한되지 않는다. 즉, 다른 실시예에 따르면, 제2 전극(170)은 제2 영역(200)에 대응되는 개구를 포함할 수 있다. 이에 관해서는 후술한다.
상기 유기 발광층(162)은 적색광, 녹색광 또는 청색광을 방출할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 조합에 의해 백색의 광을 구현할 수 있다면, 적색, 녹색 및 청색의 조합 외에 기타 다양한 색의 조합이 가능할 수 있다.
일 실시예에 따른 유기 발광 표시 장치(1)는 제2 전극(170) 방향으로 화상을 구현하는 전면 발광형(top emission type)일 수 있으며, 픽셀 회로부(PC)의 적어도 일부는 기판(10)과 제1 전극(150)의 사이에 배치될 수 있다.
도 3을 참조하면, 제1 픽셀(P1)과 제2 픽셀(P2) 사이 및 제3 픽셀(P3)과 제4 픽셀(P4)의 사이에는 제1 방향(D1)을 가로지르는 제2 방향(D2)을 따라 연장된 적어도 하나의 배선이 배치될 수 있으며, 상기 배선은 스캔선(SLi)일 수 있다.
일 실시예에 따르면, 상기 스캔선(SLi)은 제1 트랜지스터(M1)의 게이트 전극(124)과 동일층에 배치되며 동일 물질을 포함할 수 있다. 그러나 본 발명은 이에 제한되지 않으며, 다른 실시예에 따르면, 제1 트랜지스터(M1)의 게이트 전극(124)과 소스 전극(128S) 및 드레인 전극(128D)의 사이에는 추가적인 도전 패턴, 및 상기 도전 패턴의 상부 및/또는 하부에 배치된 추가 절연층이 더 배치될 수 있으며, 상기 스캔선(SLi)은 상기 추가적인 도전 패턴과 동일층에 배치될 수 있다.
일 실시예에 따르면, 상기 스캔선(SLi)는 저저항 구현을 위하여 Mo/Al/Mo의 삼중막으로 구성될 수 있으나, 본 발명은 이에 제한되지 않으며 상기 스캔선(SLi)은 몰리브덴(Mo)으로 구성될 영역을 포함할 수 있다.
일 실시예에 따른 유기 발광 표시 장치(1)는 제1 커패시터(C1)를 투명한 물질로 구성하고 이를 제2 영역(200)에 배치함으로써, 제2 영역(200)의 면적을 감소시키기 않으면서 픽셀 회로부(PC)가 배치될 수 있는 공간을 확보할 수 있다. 또한, 제1 커패시터(C1)를 트랜지스터들(M1 내지 M3) 또는 제2 커패시터(C2)와 평면상 중첩되지 않게 배치함으로써, 적층된 층의 수가 많은 경우 발생하기 쉬운 하부 이물질에 기인한 단차에 의한 단선 등의 불량을 방지할 수 있다.
도 5a 내지 도 5k는 도 4의 유기 발광 표시 장치를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 5a를 참조하면, 화상을 구현하는 제1 영역(100)과 외광이 투과되는 제2 영역(200)을 포함하는 기판(10)을 준비한 후, 상기 기판(10)의 제1 영역(100) 및 제2 영역(200) 상에 각각 제1 반도체 패턴(122')과 제2 반도체 패턴(142')을 형성한다. 상기 제1 반도체 패턴(122')과 제2 반도체 패턴(142')을 형성하기 전에 기판(10) 상에 버퍼층(111)을 형성하는 단계가 더 수행될 수 있다.
상기 제1 반도체 패턴(122') 및 제2 반도체 패턴(142')은 기판(10)의 전면에 반도체 물질을 형성한 후에 이를 패터닝함으로써 형성할 수 있으며, 일 실시예에 따르면 상기 반도체 물질은 폴리실리콘일 수 있다. 상기 폴리실리콘은 아모퍼스 실리콘(amorphous silicon)을 기판(10)에 도포한 후 레이저 등을 조사하여 결정화함으로써 형성될 수 있다.
도 5b를 참조하면, 기판(10) 상에 제1 반도체 패턴(122') 및 제2 반도체 패턴(142')을 덮도록 제1 절연 물질(113')을 형성한 후, 상기 제1 절연 물질(113') 상에 투명 도전성 산화물(124a'), 제1 도전 물질(124b'), 및 제1 포토레지스트(PR1)을 순차적으로 형성할 수 있다. 상기 제1 포토레지스트(PR1)를 형성한 후 상기 제1 포토레지스트(PR1)에 광을 차단하는 차광부(M1a) 및 광을 투과시키는 투광부(M1b)를 포함하는 제1 마스크(MA1)를 이용하여 광을 조사할 수 있다.
일 실시예에 따르면, 상기 투명 도전성 산화물(124a')은 약 100 Å 내지 약 500 Å의 두께를 갖는 인듐 틴 옥사이드(ITO; indium tin oxide)일 수 있으며, 제1 도전 물질(124b')은 몰리브덴(Mo) 또는 Mo/Al/Mo의 삼중막일 수 있다. 상기 제1 포토레지스트(PR)은 광이 조사된 영역이 현상액에 용해되는 포지티브 포토레지스트(positive photoresist)일 수 있다.
도 5c 및 도 5d를 참조하면, 제1 포토레지스트(PR1)의 광이 조사된 영역을 제거한 후, 제1 식각액을 이용하여 제1 도전 물질(124b')을 습식 식각할 수 있다. 상기 제1 도전 물질(124b')을 습식 식각한 후 투명 도전성 산화물(124a')을 제2 식각액을 이용하여 습식 식각할 수 있다.
상기 제1 도전 물질(124b')과 투명 도전성 산화물(124a')은 서로 다른 식각 선택비를 가지며, 제1 도전 물질(124b')을 식각하기 위한 제1 식각액에 대하여 투명 도전성 산화물(124a')은 용해되지 않을 수 있다. 따라서, 투명 도전성 산화물(124a')은 제1 도전 물질(124b')의 식각이 완료된 후 제1 식각액과 다른 제2 식각액을 이용하여 식각될 수 있으며, 이 과정에서 투명 도전성 산화물(124a')은 제1 도전 물질(124b')이 배치되지 않은 영역뿐만 아니라 패터닝된 제1 도전 물질(124b')의 가장자리의 하부 영역까지 식각될 수 있다.
상기 공정에 의해, 제1 반도체 패턴(122') 상에는 하부 게이트 전극(124a) 및 상부 게이트 전극(124b)을 포함하는 게이트 전극(124)이 형성될 수 있으며, 상기 하부 게이트 전극(124a)의 상면의 너비(GW1, 도 4)은 상기 상면과 접하는 상부 게이트 전극(124b)의 상면의 너비(GW2, 도 4)보다 작을 수 있다.
상기 기판(10)의 제2 영역(200)에 형성된 제2 반도체 패턴(142') 상에는, 제2 반도체 패턴(142')에 대향하며 제1 상부 전극(144a) 및 상기 제1 상부 전극(144a) 상에 배치된 상부 도전층(144b)을 포함하는 도전 패턴(144)이 형성될 수 있다.
상기 공정에 의해, 상기 기판(10)의 제1 영역(100) 상에는 제2 커패시터(C2)의 제2 하부 전극(134)이 형성될 수 있다. 상기 제2 하부 전극(134)은 하부 게이트 전극(124a) 및 상부 게이트 전극(124b)과 각각 동일 공정에 의해 형성된 하부층(134a) 및 상부층(134b)을 포함할 수 있다.
상기 게이트 전극(124), 제2 하부 전극(134) 및 도전 패턴(144)을 형성한 후, 게이트 전극(124)을 마스크로 이용하여 제1 반도체 패턴(122')의 일부에 불순물을 도핑함으로써, 제1 트랜지스터(M1)의 활성층(122)을 형성할 수 있다. 상기 활성층(122)은 불순물이 도핑된 소스 영역(122S) 및 드레인 영역(122D)과 불순물이 도핑되지 않은 채널 영역(122C)를 포함할 수 있다.
상기 제2 반도체 패턴(142')은 도전 패턴(144)에 의해 가려지지 않은 영역을 포함할 수 있으며, 상기 도핑 공정에 의해 제2 반도체 패턴(142')의 일부에 불순물이 도핑될 수 있다.
도 5e 및 도 5f를 참조하면, 상기 제1 절연 물질(113') 상에 게이트 전극(124), 제2 하부 전극(134), 및 도전 패턴(144)을 덮도록 제2 절연 물질(117') 및 제2 포토레지스트(PR2)를 형성할 수 있다.
상기 제2 포토레지스트(PR2)를 형성한 후, 광을 차단하는 차광부(M2a), 광을 투과시키는 투광부(M2b), 및 광의 일부만을 투과시키는 반투광부(M2c)를 포함하는 제2 마스크(MA2)를 이용하여, 제2 포토레지스트(PR2)에 광을 조사할 수 있다.
상기 제2 마스크(MA2)는 반투광부(M2c)를 포함하는 하프톤 마스크일 수 있으며, 상기 반투광부(M2c)를 투과한 광이 조사된 제2 포토레지스트(PR2)는 현상액에 의해 일부만이 제거되고 나머지 일부는 남을 수 있다.
도 5g를 참조하면, 제2 포토레지스트(PR2)를 현상한 후 노출된 제2 절연 물질(117') 및 제2 절연 물질(117')의 하부에 배치된 제1 절연 물질(113')을 식각함으로써, 게이트 절연막(113) 및 층간 절연막(117)을 형성할 수 있다. 상기 층간 절연막(117)은 적어도 제2 영역(200)에 대응되는 제3 개구(117a)를 포함할 수 있다.
상기 제2 마스크(MA2)의 반투광부(M2c)에 의해 광이 조사되어 제2 포토레지스트(PR2)의 일부가 남은 영역은 제1 커패시터(C1)의 주변부에 대응되며, 남은 제2 포토레지스트(PR2)의 두께는 제1 절연 물질(113')의 두께와 실질적으로 동일할 수 있다. 즉, 활성층(122)의 소스 영역(122S) 및 드레인 영역(122D)을 노출하기 위하여 제1 절연 물질(113') 및 제2 절연 물질(117')을 제거하는 건식 식각 공정에서, 제2 포토레지스트(PR2)의 일부가 남은 영역은 제2 절연 물질(117')만이 제거될 수 있다. 즉, 상기 건식 식각 공정에 의해, 제1 커패시터(C1)의 주변부에 배치된 제1 절연 물질(113')은 제거되지 않을 수 있다.
도 5h를 참조하면, 게이트 절연막(113) 및 층간 절연막(117) 상에 제2 도전 물질(128') 및 제3 포토레지스트(PR3)를 형성할 수 있다. 일 실시예에 따르면, 상기 제2 도전 물질(128')은 Mo/Al/Mo 또는 Ti/Al/Ti의 삼중막일 수 있다.
상기 제3 포토레지스트(PR3)를 형성한 후, 광을 차단하는 차광부(M3a) 및 광을 투과시키는 투광부(M3b)를 포함하는 제3 마스크(MA3)를 이용하여 제3 포토레지스트(PR3)에 광을 조사할 수 있다.
도 5i를 참조하면, 상기 제3 포토레지스트(PR3)를 현상한 후 제2 도전 물질(128')을 식각하여 제1 트랜지스터(T1)의 소스 전극(128S) 및 드레인 전극(128D), 제2 커패시터(C2)의 제2 상부 전극(138)을 형성할 수 있다. 상기 제2 도전 물질(128')을 식각하는 공정 과정에서, 제2 도전 물질(128')의 하부에 배치된 도전 패턴(144)의 상부 도전층(144b)도 함께 식각될 수 있다.
상기 도전 패턴(144)의 투명 도전성 산화물로 구성된 제1 상부 전극(144a)은 도 5d의 불순물 도핑 후 활성층(122)을 어닐링(annealing)하는 과정 등에서 가해지는 열에 의해 결정화될 수 있으며, 따라서 도전 패턴(144)의 상부 도전층(144b)이 식각될 때 제1 상부 전극(144a)은 식각되지 않을 수 있다.
상기 도전 패턴(144)의 상부 도전층(144b)을 식각한 후, 제2 반도체 패턴(142')에 불순물을 도핑함으로써 제1 커패시터(C1)의 제1 하부 전극(142)을 형성할 수 있다. 제2 반도체 패턴(142') 상에는 약 1000 Å의 두께를 갖는 게이트 절연막(113) 및 약 100 Å 내지 약 500 Å의 두께를 갖는 제1 상부 전극(144a)이 배치되며, 상기 게이트 절연막(113) 및 제1 상부 전극(144a)은 불순물을 차단하지 않으므로 제2 반도체 패턴(142')에 불순물을 도핑할 수 있다.
도 5j를 참조하면, 상기 층간 절연막(117) 상에 제1 트랜지스터(M1) 및 제2 커패시터(C2)를 덮는 제1 유기 절연 물질(미도시)을 형성한 후 이를 패터닝하여 비아홀(VIA) 및 제2 영역(200)에 대응되는 제4 개구(119a)를 포함하는 비아 절연막(119)을 형성할 수 있다.
상기 비아 절연막(119)의 일 영역은 상기 제1 커패시터(C1)의 가장자리 영역 상에 배치될 수 있으며, 비아 절연막(119)에 포함된 제4 개구(119a)에 의해 제1 커패시터(C1)의 상면의 일부가 노출될 수 있다.
도 5k를 참조하면, 상기 비아 절연막(119) 상의 제1 영역(100)에 제1 전극(150)을 형성하고, 제1 전극(150) 상에 제2 유기 절연 물질(미도시)을 형성한 후 이를 패터닝하여 제1 전극(150)의 일부를 노출하는 제1 개구(120a) 및 제2 영역(200)에 대응되는 제2 개구(120b)를 포함하는 화소 정의막(120)을 형성할 수 있다.
다시, 도 4를 참조하면, 상기 제1 전극, 상기 화소 정의막(120), 및 상기 제2 개구(120b) 및 제4 개구(119a)에 의해 노출된 제1 커패시터(C1)의 제1 상부 전극(144a) 상에 중간층(160) 및 제2 전극(170)을 형성할 수 있다.
상술한 일 실시예에 따른 유기 발광 표시 장치(1)의 제조 방법에 따르면, 제2 영역(200)에 제2 커패시터(C2)를 형성하는 공정은 제1 트랜지스터(M1)를 형성하는 공정과 동시에 수행되며, 별도의 마스크가 요구되지 않는다. 즉, 마스크의 추가없이 용이하게 제2 영역(200)에 제2 커패시터(C2)를 형성할 수 있다.
도 6은 다른 실시예에 따른 유기 발광 표시 장치에 포함된 복수의 픽셀들을 개략적으로 도시한 평면도이고, 도 7은 도 6의 VII-VII 선을 따라 취한 단면도이다.
도 6 및 도 7을 참조하면, 일 실시예에 따른 유기 발광 표시 장치(2)는 주요면(10a)을 포함하는 기판(10), 및 기판(10)의 주요면(10a) 상에 배치되며 화상을 구현하는 제1 영역(100)과 외광이 투과되는 제2 영역(200)을 포함하는 픽셀(P1)을 포함하며, 상기 픽셀(P1)은 제1 영역(100)에 배치된 제1 트랜지스터(M1), 제2 영역(200)에 배치되며 제1 하부 전극(242) 및 상기 제1 하부 전극(242)에 대향하는 제1 상부 전극(244a)을 포함하는 제1 커패시터(C1), 제1 트랜지스터(M1)와 전기적으로 연결되며 제1 영역(100)에 배치된 제1 전극(250), 적어도 제1 영역(100)에 배치되며 제1 전극(250)의 일부를 노출하는 제1 개구(220a) 및 제2 영역(200)에 대응되는 제2 개구(220b)를 포함하는 화소 정의막(220), 제1 전극(250)에 대향된 제2 전극(270), 및 제1 전극(250)과 제2 전극(270)의 사이에 배치되며 유기 발광층(262)을 포함하는 중간층(260)을 포함하며, 상기 제1 커패시터(C1)의 적어도 일부는 주요면(10a)에 수직인 방향을 따라 제2 개구(220b)의 적어도 일부와 중첩될 수 있다.
유기 발광 표시 장치(2)에 포함된 일 픽셀(P1)은 소정의 색상의 광을 방출하는 제1 영역(100)과 외광이 투과되는 제2 영역(200)을 포함하며, 사용자는 제2 영역(200)을 통해 유기 발광 표시 장치(1) 외부의 이미지를 볼 수 있다.
상기 제1 영역(100)에는 서로 다른 색상의 광을 방출하는 제1 서브 픽셀(SPr), 제2 서브 픽셀(SPg) 및 제3 서브 픽셀(SPb)이 배치될 수 있으며, 제1 서브 픽셀(SPr), 제2 서브 픽셀(SPg) 및 제3 서브 픽셀(SPb)은 각각 적색광, 녹색광 및 청색광을 방출할 수 있다. 그러나, 본 발명은 이에 제한되지 않으며 결합에 의해 백색광을 구현할 수 있다면 어떠한 색의 조합도 가능하다.
제1 서브 픽셀(SPr), 제2 서브 픽셀(SPg) 및 제3 서브 픽셀(SPb)은 각각 다양한 형태의 픽셀 회로부(PC)에 의해 구동될 수 있다. 일 실시예에 따르면, 픽셀 회로부(PC)의 적어도 일부는 제1 서브 픽셀(SPr), 제2 서브 픽셀(SPg) 및 제3 서브 픽셀(SPb)에 각각 포함된 제1 전극(250)과 평면상 중첩되도록 배치될 수 있다.
일 실시예에 따른 유기 발광 표시 장치(2)는 제1 방향(D1)을 따라 배치된 제1 픽셀(P1) 및 제2 픽셀(P2)을 포함할 수 있으며, 제1 픽셀(P1)과 제2 픽셀(P2)의 사이에는 제1 방향(D1)을 가로지르는 제2 방향(D2)을 따라 연장된 적어도 하나의 배선이 배치될 수 있다. 일 실시예에 따르면, 상기 제2 방향(D2)을 따라 연장된 배선은 데이터선(DLj) 및/또는 전원선(PL)일 수 있지만, 이에 제한되지는 않는다.
일 실시예에 따르면, 제1 픽셀(P1) 및 제2 픽셀(P2)은 각각 외광이 투과되는 제2 영역(200)을 포함하며, 제2 영역(200)은 제1 픽셀(P1) 및 제2 픽셀(P2)의 사이에 배치된 데이터선(DLj) 및/또는 전원선(PL)에 의해 구획될 수 있다.
일 실시예에 따른 유기 발광 표시 장치(2)의 제2 영역(200)에는 투명한 도전 물질로 구성된 제1 하부 전극(242) 및 제1 상부 전극(244a)을 포함하는 제1 커패시터(C1)가 배치될 수 있다. 일 실시예에 따르면, 제1 커패시터(C1)의 적어도 일부는 제2 영역(200)에 대응되도록 화소 정의막(220)에 형성된 제2 개구(220b)와 평면상 중첩될 수 있다. 상기 제1 커패시터(C1)의 제1 하부 전극(242)은 폴리실리콘을 포함하고, 제1 상부 전극(244a)은 투과도가 약 95 % 이상인 투명 도전성 산화물로 구성될 수 있다. 즉, 제1 하부 전극(242) 및 제1 상부 전극(244a)은 모두 투명 또는 반투명 물질로 구성되며, 따라서, 제1 커패시터(C1)를 제2 영역(200)에 배치하더라도 유기 발광 표시 장치(2)에 입사되는 외광은 제2 영역(200)을 투과할 수 있다.
도 7을 참조하면, 기판(10) 상에 버퍼층(211)이 배치되며, 버퍼층(211) 상의 제1 영역(100)에는 제1 트랜지스터(M1), 제2 커패시터(C2) 및 제4 트랜지스터(T4)가 배치되며, 제2 영역(200)에는 제1 커패시터(C1)가 배치될 수 있다.
상기 제1 트랜지스터(M1)는 버퍼층(211) 상에 배치된 활성층(222) 및 활성층(222)과 절연된 게이트 전극(224)를 포함할 수 있다. 상기 활성층(222)은 채널 영역(222C)과 채널 영역(222C)을 사이에 두고 서로 이격된 소스 영역(222S) 및 드레인 영역(222D)을 포함할 수 있다.
상기 활성층(222)과 게이트 전극(224)의 사이에는 하부 게이트 절연막(213)이 배치될 수 있다. 상기 하부 게이트 절연막(213)은 제1 영역(100)으로부터 제2 영역(200)까지 연장될 수 있다. 일 실시예에 따르면, 상기 하부 게이트 절연막(213)은 제1 커패시터(C1)의 제1 하부 전극(242) 및 제1 상부 전극(244a) 사이에 배치된 유전막일 수 있다.
상기 게이트 전극(224)은 투명 도전성 산화물로 구성된 하부 게이트 전극(224a) 및 하부 게이트 전극(224a) 상에 배치된 상부 게이트 전극(224b)를 포함할 수 있다. 일 실시예에 따르면, 상기 하부 게이트 전극(224a)은 약 100 Å 내지 약 500 Å의 두께를 갖는 인듐 틴 옥사이드(ITO; indium tin oxide)로 구성될 수 있으며, 상부 게이트 전극(224b)은 몰리브덴(Mo)으로 구성된 단일막 또는 Mo/Al/Mo로 구성된 삼중막일 수 있다. 상기 하부 게이트 전극(224a)과 상부 게이트 전극(224b)은 하나의 마스크 공정에 의해 형성될 수 있다.
상기 버퍼층(211) 상의 제2 영역(200)에는 제1 커패시터(C1)가 배치되며, 상기 제1 커패시터(C1)는 제1 하부 전극(242)과 제1 상부 전극(244a)을 포함할 수 있다. 상기 제1 하부 전극(242)은 상기 제1 트랜지스터(M1)의 활성층(222)과 동일층에 배치되며, 활성층(222)의 소스 영역(222S) 및 드레인 영역(222D)과 동일 물질로 구성될 수 있다. 즉, 제1 하부 전극(242)은 도핑된 폴리실리콘일 수 있다.
상기 제1 상부 전극(244a)은 제1 트랜지스터(M1)의 하부 게이트 전극(224a)과 동일층에 배치될 수 있다. 제1 상부 전극(244a)은 하부 게이트 전극(224a)과 동일 물질로 구성되며, 동일한 두께를 갖을 수 있다.
상기 하부 게이트 절연막(213) 상에는 게이트 전극(224)을 덮는 상부 게이트 절연막(215)이 배치될 수 있다. 상기 상부 게이트 절연막(215)은 실리콘질화물(SiNx) 및/또는 실리콘산화물(SiO2)과 같은 무기물로 단일막 또는 이중막일 수 있다. 상기 상부 게이트 절연막(215)은 적어도 제2 영역(200)에 대응되는 제5 개구(215a)를 포함할 수 있다.
상기 상부 게이트 절연막(215) 상에는 제2 커패시터(C2)의 제2 상부 전극(238)이 배치될 수 있다. 상기 제2 상부 전극(238)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단일막 또는 다중막으로 형성될 수 있다. 일 실시예에 따르면, 제2 상부 전극(238)은 몰리브덴(Mo)의 단일막 또는 Mo/Al/Mo의 삼중막으로 구성될 수 있다.
상기 제2 상부 전극(238)은 게이트 전극(224)에 대향되며, 게이트 전극(224)과 함께 제2 커패시터(C2)를 구성할 수 있다. 즉, 게이트 전극(224)은 제1 트랜지스터(M1)의 게이트 전극(224) 및 제2 커패시터(C2)의 제2 하부 전극으로 기능할 수 있다. 즉, 채널 길이 확보를 위해 픽셀 회로부(PC)에서 넓은 영역을 차지하는 제1 트랜지스터(M1)와 제2 커패시터(C2)를 평면상 중첩되게 형성함으로써 고용량의 제2 커패시터(C2)를 구현하면서 픽셀 회로부(PC)의 면적을 최소화할 수 있다. 이러한 구성은 고해상도의 유기 발광 표시 장치(2)를 구현하는 데에 유리하며, 제2 영역(200)의 면적을 크게 할 수 있어 투과도를 향상시킬 수 있다.
상기 상부 게이트 절연막(215) 상에는 제2 상부 전극(238)을 덮는 층간 절연막(217)이 배치될 수 있으며, 상기 층간 절연막(217)은 적어도 제2 영역(200)에 대응되는 제3 개구(217a)를 포함할 수 있다. 상기 제3 개구(217a) 및 제5 개구(215a)는 동일한 식각 공정에 의해 형성될 수 있다.
상기 버퍼층(211) 상의 제1 영역(100)에는 제1 트랜지스터(M1) 외에 제4 트랜지스터(M4)가 더 배치될 수 있다. 상기 제4 트랜지스터(M4)는 제1 트랜지스터(M1)와 유기 발광 소자(OLED)의 제1 전극(250) 사이에 배치될 수 있으며, 제1 트랜지스터(M1)는 제4 트랜지스터(M4)를 통해 제1 전극(250)과 전기적으로 연결될 수 있다. 일 실시예에 따르면, 제4 트랜지스터(M4)는 발광 제어 트랜지스터일 수 있지만, 본 발명은 이에 제한되지 않는다.
상기 제4 트랜지스터(M4)는 소스 영역(282S), 드레인 영역(282D), 및 채널 영역(282C)을 포함하는 활성층(282), 게이트 전극(284), 활성층(282)의 소스 영역(282S) 및 드레인 영역(282D)과 각각 전기적으로 연결된 소스 전극(288S) 및 드레인 전극(288D)을 포함할 수 있다.
상기 제4 트랜지스터(M4)의 활성층(282) 및 게이트 전극(284)은 각각 제1 트랜지스터(T1)의 활성층(222) 및 게이트 전극(224)와 동일층에 배치되며 동일 물질로 구성될 수 있으며, 상기 소스 전극(288S) 및 드레인 전극(288D)은 층간 절연막(217) 상에 배치될 수 있다. 상기 제4 트랜지스터(M4)의 게이트 전극(284)은 제1 트랜지스터(M1)의 하부 게이트 전극(224a)와 동일층에 배치된 하부층(284a) 및 상부 게이트 전극(224b)와 동일층에 배치된 상부층(284b)를 포함할 수 있다.
일 실시예에 따르면, 제1 픽셀(P1)과 제2 픽셀(P2) 사이에 배치된 데이터선(DLj)은 상기 소스 전극(288S) 및 드레인 전극(288D)과 동일층에 배치되며 동일 물질로 구성될 수 있다.
상기 소스 전극(288S), 드레인 전극(288D), 및 데이터선(DLj)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단일막 또는 다중막으로 형성될 수 있다. 일 실시예에 따르면, 소스 전극(288S), 드레인 전극(288D), 및 데이터선(DLj)은 Mo/Al/Mo 또는 Ti/Al/Ti의 삼중막으로 구성될 수 있다.
상기 층간 절연막(217) 상에는 제1 트랜지스터(M1), 제4 트랜지스터(M4), 및 제2 커패시터(C2)를 덮는 비아 절연막(219)이 배치될 수 있으며, 상기 비아 절연막(219)은 유기물로 구성될 수 있다. 상기 비아 절연막(219)은 제2 영역(200)에 대응되는 제4 개구(219a)를 포함할 수 있다.
상기 상부 게이트 절연막(215), 층간 절연막(217), 및 비아 절연막(119)에 각각 포함된 제5 개구(215a), 제3 개구(217a), 및 제4 개구(219a)에 의해, 제1 커패시터(C1)의 제1 상부 전극(244a)의 적어도 일부가 노출될 수 있다. 일 실시예에 따르면, 상기 제3 개구(217a) 및 제5 개구(215a)의 면적은 제4 개구(219a)의 면적보다 크며, 비아 절연막(219)은 제3 개구(217a) 및 제5 개구(215a)에 의해 노출된 제1 상부 전극(244a)의 상면의 일부와 직접 접할 수 있다. 즉, 상기 비아 절연막(219)은 제1 상부 전극(244a)의 가장자리 영역을 덮으며, 상기 비아 절연막(219)에 의해 덮인 가장자리 영역을 제외한 제1 상부 전극(244a)의 나머지 영역은 제4 개구(219a)에 의해 노출될 수 있다. 상기 비아 절연막(219)의 일 영역과 상기 층간 절연막(217) 사이에 상기 제1 상부 전극(244a)을 배치함으로써, 비아 절연막(119)의 들뜸 현상을 방지할 수 있다.
상기 비아 절연막(219) 상의 제1 영역(100)에는 제1 전극(250), 제1 전극(250)에 대향하는 제2 전극(270), 및 제1 전극(250)과 제2 전극(270) 사이에 배치되며 유기 발광층(262)을 포함하는 중간층(260)으로 구성된 유기 발광 소자(OLED)가 배치될 수 있다. 상기 제1 전극(250)은 비아 절연막(219)에 포함된 비아홀(VIA)을 통해 제4 트랜지스터(M4)의 드레인 전극(288D)과 전기적으로 연결될 수 있다.
상기 제1 전극(250)의 양 가장자리는 화소 정의막(220)에 의해 덮여있을 수 있다. 상기 화소 정의막(220)은 제1 전극(250)의 일부를 노출하는 제1 개구(220a) 및 제2 영역(200)에 대응되는 제2 개구(220b)를 포함할 수 있다. 일 실시예에 따르면, 상기 제2 개구(220b)의 면적은 비아 절연막(219)에 포함된 제4 개구(219a)의 면적보다 클 수 있다.
상기 제1 커패시터(C1)의 적어도 일부는 주요면(10a)에 수직인 방향을 따라 제2 개구(220b)와 중첩될 수 있다. 즉, 제1 커패시터(C1)의 적어도 일부는 제2 개구(220b)의 내부에 배치될 수 있으며, 제2 개구(220b)에 의해 제1 상부 전극(244a)의 상면이 노출될 수 있다.
상기 제1 전극(150)은 반사 전극으로 구성되고, 상기 제2 전극(170)은 투명 또는 반투명 전극으로 구성될 수 있다. 즉, 일 실시예에 따른 유기 발광 표시 장치(2)는 전면 발광형일 수 있다.
제1 전극(250)과 제2 전극(270)의 사이에는 유기 발광층(262)을 포함하는 중간층(260)이 배치될 수 있으며, 제1 전극(250)과 유기 발광층(262) 사이 및 유기 발광층(262)과 제2 전극(270)의 사이에는 모든 픽셀들에 공통되게 배치된 공통층이 배치될 수 있다. 일 실시예에 따르면, 상기 제1 전극(250)과 유기 발광층(262)의 사이에는 제1 공통층(261)이 배치될 수 있으며, 상기 유기 발광층(262)과 제2 전극(270)의 사이에는 제2 공통층(263)이 배치될 수 있다.
일 실시예에 따르면, 상기 제1 공통층(261) 및 제2 공통층(263)은 제1 영역(100) 및 제2 영역(200)에 배치될 수 있으며, 제2 전극(270)은 제2 영역(200)에 대응되는 제6 개구(270a)를 포함할 수 있다. 상기 제2 전극(270)에 제6 개구(270a)를 형성함으로써 제2 영역(200)의 투과도를 향상시키고 제1 상부 전극(244a)과 제2 전극(270)에 의한 기생 커패시터의 발생을 방지할 수 있다.
도 8은 또 다른 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.
도 8을 참조하면, 일 실시예에 따른 유기 발광 표시 장치(3)는 주요면(10a)을 포함하는 기판(10), 및 기판(10)의 주요면(10a) 상에 배치되며 화상을 구현하는 제1 영역(100)과 외광이 투과되는 제2 영역(200)을 포함하는 픽셀을 포함하며, 상기 픽셀은 제1 영역(100)에 배치된 제1 트랜지스터(M1), 제2 영역(200)에 배치되며 제1 하부 전극(342) 및 상기 제1 하부 전극(342)에 대향하는 제1 상부 전극(344a)을 포함하는 제1 커패시터(C1), 제1 트랜지스터(M1)와 전기적으로 연결되며 제1 영역(100)에 배치된 제1 전극(350), 적어도 제1 영역(100)에 배치되며 제1 전극(350)의 일부를 노출하는 제1 개구(320a) 및 제2 영역(200)에 대응되는 제2 개구(320b)를 포함하는 화소 정의막(320), 제1 전극(350)에 대향된 제2 전극(370), 및 제1 전극(350)과 제2 전극(370)의 사이에 배치되며 유기 발광층(362)을 포함하는 중간층(360)을 포함하며, 상기 제1 커패시터(C1)의 적어도 일부는 주요면(10a)에 수직인 방향을 따라 제2 개구(320b)의 적어도 일부와 중첩될 수 있다.
상기 기판(10)은 유리 또는 플라스틱 등으로 구성되며, 기판(10) 상에는 버퍼층(311)이 배치될 수 있다. 버퍼층(311) 상의 제1 영역(100)에는 제1 트랜지스터(M1)가 배치되며 제1 트랜지스터(M1)는 활성층(322) 및 활성층(322)과 절연된 게이트 전극(324)을 포함할 수 있다.
상기 활성층(322)은 채널 영역(322C)과 채널 영역(322C)을 사이에 두고 서로 이격된 소스 영역(322S) 및 드레인 영역(322D)을 포함하며, 게이트 전극(324)은 하부 게이트 전극(324a) 및 상부 게이트 전극(324b)을 포함할 수 있다. 상기 활성층(322)과 게이트 전극(324)의 사이에는 게이트 절연막(313)이 배치될 수 있다. 상기 게이트 절연막(313)은 제1 영역(100)으로부터 제2 영역(200)까지 연장될 수 있다. 일 실시예에 따르면, 상기 하부 게이트 절연막(213)은 제1 커패시터(C1)의 제1 하부 전극(342) 및 제1 상부 전극(344a) 사이에 배치된 유전막일 수 있다.
상기 게이트 전극(324)은 투명 도전성 산화물로 구성된 하부 게이트 전극(324a) 및 하부 게이트 전극(324a) 상에 배치된 상부 게이트 전극(324b)를 포함할 수 있다. 일 실시예에 따르면, 상기 하부 게이트 전극(324a)은 약 100 Å 내지 약 500 Å의 두께를 갖는 인듐 틴 옥사이드(ITO; indium tin oxide)로 구성될 수 있으며, 상부 게이트 전극(324b)은 몰리브덴(Mo)으로 구성된 단일막 또는 Mo/Al/Mo로 구성된 삼중막일 수 있다. 상기 하부 게이트 전극(324a)과 상부 게이트 전극(324b)은 하나의 마스크 공정에 의해 형성될 수 있다.
상기 버퍼층(311) 상의 제2 영역(200)에는 제1 커패시터(C1)가 배치되며, 상기 제1 커패시터(C1)는 제1 하부 전극(342)과 제1 상부 전극(344a)을 포함할 수 있다. 상기 제1 하부 전극(342)은 상기 제1 트랜지스터(M1)의 활성층(322)과 동일층에 배치되며, 활성층(322)의 소스 영역(322S) 및 드레인 영역(322D)과 동일 물질로 구성될 수 있다. 즉, 제1 하부 전극(342)은 도핑된 폴리실리콘일 수 있다.
상기 제1 상부 전극(344a)은 제1 트랜지스터(M1)의 하부 게이트 전극(324a)과 동일층에 배치될 수 있다. 제1 상부 전극(344a)은 하부 게이트 전극(324a)과 동일 물질로 구성되며, 동일한 두께를 갖을 수 있다.
상기 게이트 절연막(313) 상에는 게이트 전극(324)을 덮는 층간 절연막(317)이 배치될 수 있으며, 층간 절연막(317)은 실리콘질화물(SiNx) 및/또는 실리콘산화물(SiO2)과 같은 무기물로 구성된 단일막 또는 이중막일 수 있다. 상기 층간 절연막(317) 상에는 활성층(322)의 소스 영역(322S) 및 드레인 영역(322D)과 각각 연결되는 소스 전극(328S) 및 드레인 전극(328D)이 배치될 수 있다. 상기 층간 절연막(317)은 적어도 제2 영역(200)에 대응되는 제3 개구(317a)를 포함할 수 있다.
상기 층간 절연막(217) 상에는 상기 소스 전극(328S) 및 드레인 전극(328D)을 덮는 비아 절연막(319)이 배치될 수 있으며, 상기 비아 절연막(319)은 유기물로 구성될 수 있다. 상기 비아 절연막(319)은 제2 영역(200)에 대응되는 제4 개구(319a)를 포함할 수 있다.
상기 비아 절연막(319) 상의 제1 영역(100)에는 제1 전극(250), 제1 전극(250)에 대향하는 제2 전극(370), 및 제1 전극(350)과 제2 전극(370) 사이에 배치되며 유기 발광층(362)을 포함하는 중간층(360)으로 구성된 유기 발광 소자(OLED)가 배치될 수 있다. 상기 제1 전극(350)은 비아 절연막(319)에 포함된 비아홀(VIA)을 통해 제1 트랜지스터(M1)의 드레인 전극(328D)과 전기적으로 연결될 수 있다.
상기 제1 전극(350)의 양 가장자리는 화소 정의막(320)에 의해 덮여있을 수 있다. 상기 화소 정의막(320)은 제1 전극(350)의 일부를 노출하는 제1 개구(320a) 및 제2 영역(200)에 대응되는 제2 개구(320b)를 포함할 수 있다. 일 실시예에 따르면, 상기 제2 개구(320b)의 면적은 비아 절연막(319)에 포함된 제4 개구(319a)의 면적보다 클 수 있다.
상기 제1 커패시터(C1)의 적어도 일부는 주요면(10a)에 수직인 방향을 따라 제2 개구(320b)와 중첩될 수 있다. 즉, 제1 커패시터(C1)의 적어도 일부는 제2 개구(320b)의 내부에 배치될 수 있으며, 제2 개구(320b)에 의해 제1 상부 전극(344a)의 상면이 노출될 수 있다.
상기 제1 전극(350)은 투명 또는 반투명 전극일 수 있으며, 일 실시예에 따르면, 투명 도전층 및 반투과층을 포함할 수 있다. 상기 투명 도전층은 인듐틴옥사이드(ITO: indium tin oxide), 인듐징크옥사이드(IZO: indium zinc oxide), 징크옥사이드(ZnO: zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO: indium galium oxide), 및 알루미늄징크옥사이드(AZO: aluminium zinc oxide)을 포함하는 그룹에서 선택된 적어도 어느 하나일 수 있으며, 반투과층은 수 내지 수십 nm의 박막으로 형성된 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, 및 Yb를 포함하는 그룹에서 선택된 적어도 하나일 수 있다.
상기 제2 전극(270)은 반사 전극으로 구성될 수 있으며, Ag, Al, Mg, Li, Ca, Cu, LiF/Ca, LiF/Al, MgAg 및 CaAg를 포함하는 그룹에서 선택된 적어도 어느 하나일 수 있다. 상기 제2 전극(270)은 제2 영역(200)에 배치된 제6 개구(370a)를 포함할 수 있다.
제1 전극(350)과 제2 전극(370)의 사이에는 유기 발광층(362)을 포함하는 중간층(260)이 배치될 수 있다. 상기 중간층(260)은 유기 발광층(362) 외에 제1 전극(350)과 유기 발광층(362) 사이에 배치된 제1 공통층(361) 및 유기 발광층(362)과 제2 전극(370) 사이에 배치된 제2 공통층(363)을 포함할 수 있다. 상기 제1 공통층(361) 및 제2 공통층(363)은 제1 영역(100) 및 제2 영역(200)에 배치될 수 있다.
일 실시예에 따른 유기 발광 표시 장치(3)는 배면 발광형이며, 기판(10)과 제1 전극(350)의 사이에는 유기 발광층(362)으로부터 방출된 광이 굴절이나 반사되지 않고 기판(10)을 통해 외부로 추출되도록 픽셀 회로부(PC, 도 2)에 포함된 소자들이 배치되지 않을 수 있다.
본 발명의 실시예들에 따른 유기 발광 표시 장치(1, 2, 3)는, 픽셀 회로부(PC)에 포함된 제1 커패시터(C1)를 투명한 물질로 구성하고 이를 제2 영역(200)에 배치함으로써 픽셀 회로부(PC)가 배치될 수 있는 공간을 확보하고, 상기 제1 커패시터(C1)를 픽셀 회로부(PC)에 포함된 다른 소자들과 평면상 중첩되지 않게 배치함으로써 적층된 층의 수가 많은 경우 발생하기 쉬운 하부 이물질에 기인한 단차에 의한 단선 등의 불량을 방지할 수 있다.
또한, 마스크의 추가 없이 제2 영역(200)에 제1 커패시터(C1)을 용이하게 형성할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1, 2, 3: 유기 발광 표시 장치 10: 기판
10a: 주요면 100: 제1 영역
200: 제2 영역 113, 213, 215, 313: 게이트 절연막
117, 217, 317: 층간 절연막 117a, 217a, 317a: 제3 개구
119, 219, 319: 비아 절연막 119a, 219a, 319a: 제4 개구
120, 220, 320: 화소 정의막 120a, 220a, 320a: 제1 개구
120b, 220b, 320b: 제2 개구 122, 222, 322: 활성층
124, 224, 324: 게이트 전극 124a, 224a, 324a: 하부 게이트 전극
124b, 224b, 324b: 상부 게이트 전극
134: 제2 하부 전극 138, 238: 제2 상부 전극
142, 242: 제1 하부 전극 144a, 244a: 제1 상부 전극
150, 250, 350: 제1 전극 160, 260, 360: 중간층
161, 261, 361: 제1 공통층 162, 262, 362: 유기 발광층
163, 263, 363: 제2 공통층 170, 270, 370: 제2 전극
270a, 370a: 제6 개구 C1: 제1 커패시터
C2: 제2 커패시터 M1: 제1 트랜지스터

Claims (29)

  1. 주요면을 포함하는 기판; 및
    상기 기판의 상기 주요면 상에 배치되며, 화상을 구현하는 제1 영역과 외광이 투과되는 제2 영역을 포함하는 픽셀;을 포함하며,
    상기 픽셀은,
    상기 제1 영역에 배치된 제1 트랜지스터;
    상기 제2 영역에 배치되며, 제1 하부 전극 및 상기 제1 하부 전극에 대향하는 제1 상부 전극을 포함하는 제1 커패시터;
    상기 제1 트랜지스터와 전기적으로 연결되며, 상기 제1 영역에 배치된 제1 전극;
    적어도 상기 제1 영역에 배치되며, 상기 제1 전극의 일부를 노출하는 제1 개구 및 상기 제2 영역에 대응되는 제2 개구를 포함하는 화소 정의막;
    상기 제1 전극에 대향된 제2 전극; 및
    상기 제1 전극과 상기 제2 전극의 사이에 배치되며 유기 발광층을 포함하는 중간층;을 포함하며,
    상기 제1 커패시터의 적어도 일부는 상기 주요면에 수직인 방향을 따라 상기 제2 개구의 적어도 일부와 중첩된, 유기 발광 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 커패시터의 상기 하부 전극은 폴리실리콘을 포함하며, 상기 제1 커패시터의 상기 상부 전극은 투명 도전성 산화물을 포함하는, 유기 발광 표시 장치.
  3. 제2 항에 있어서,
    상기 투명 도전성 산화물은 약 100 Å 내지 약 500 Å의 두께를 갖는 인듐 틴 옥사이드(ITO; indium tin oxide)인, 유기 발광 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 트랜지스터는 활성층 및 상기 활성층과 절연된 게이트 전극을 포함하는, 유기 발광 표시 장치.
  5. 제4 항에 있어서,
    상기 게이트 전극은, 하부 게이트 전극 및 상기 하부 게이트 전극 상에 배치된 상부 게이트 전극을 포함하는, 유기 발광 표시 장치.
  6. 제5 항에 있어서,
    상기 하부 게이트 전극의 상면과 상기 상부 게이트 전극의 하면은 서로 접하며, 상기 하부 게이트 전극의 상면의 너비는 상기 상부 게이트 전극의 하면의 너비보다 작은, 유기 발광 표시 장치.
  7. 제5 항에 있어서,
    상기 제1 커패시터의 상기 제1 하부 전극은 상기 활성층과 동일층에 배치되며, 상기 제1 커패시터의 상기 제1 상부 전극은 상기 하부 게이트 전극과 동일층에 배치된, 유기 발광 표시 장치.
  8. 제4 항에 있어서,
    상기 제1 트랜지스터의 상기 게이트 전극은 상기 제1 커패시터의 상기 제1 상부 전극과 전기적으로 연결된, 유기 발광 표시 장치.
  9. 제4 항에 있어서,
    상기 게이트 전극 상에 배치되며 상기 활성층과 각각 전기적으로 연결된 소스 전극 및 드레인 전극;
    상기 활성층과 상기 게이트 전극 사이에 배치된 게이트 절연막;
    상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극 사이에 배치된 층간 절연막; 및
    상기 층간 절연막 상에 상기 소스 전극 및 상기 드레인 전극을 덮도록 배치된 비아 절연막;을 더 포함하는, 유기 발광 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 영역에 배치되며, 상기 제1 커패시터와 전기적으로 연결된 제2 커패시터를 더 포함하는, 유기 발광 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 커패시터는, 상기 게이트 전극과 동일층에 배치된 제2 하부 전극 및 상기 소스 전극 및 상기 드레인 전극과 동일층에 배치된 제2 상부 전극을 포함하는, 유기 발광 표시 장치.
  12. 제9 항에 있어서,
    상기 게이트 절연막 및 상기 층간 절연막은 무기물로 구성된 단일막 또는 이중막일 수 있으며 상기 비아 절연막은 유기물로 구성된 단일막인, 유기 발광 표시 장치.
  13. 제12 항에 있어서,
    상기 층간 절연막 및 상기 비아 절연막은 각각 상기 제2 영역에 대응되는 제3 개구 및 제4 개구를 포함하며,
    상기 제1 상부 전극의 적어도 일부는 상기 제2 개구, 제3 개구, 및 제4 개구에 의해 노출된, 유기 발광 표시 장치.
  14. 제13 항에 있어서,
    상기 중간층은 상기 제1 전극과 상기 유기 발광층 사이에 배치된 제1 공통층 및 상기 유기 발광층과 상기 제2 전극 사이에 배치된 제2 공통층을 포함하며, 상기 제1 공통층 및 상기 제2 공통층은 상기 제1 영역으로부터 상기 제1 상부 전극의 상면까지 연장된, 유기 발광 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 전극은 상기 제2 영역에 대응되는 개구를 포함하는, 유기 발광 표시 장치.
  16. 제13 항에 있어서,
    상기 제3 개구의 면적은 상기 제4 개구의 면적보다 크며,
    상기 비아 절연막은, 상기 제1 상부 전극의 상면의 일부와 직접 접하는 영역을 포함하는, 유기 발광 표시 장치.
  17. 제4 항에 있어서,
    제2 커패시터를 더 포함하며,
    상기 제2 커패시터는, 상기 제1 트랜지스터의 상기 게이트 전극과 대향된 제2 상부 전극을 포함하는, 유기 발광 표시 장치.
  18. 제1 항에 있어서,
    상기 픽셀의 전체 면적에 대한 상기 제2 개구의 면적의 비율은 약 40 % 내지 약 90 %인, 유기 발광 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 개구의 면적에 대한 상기 제1 커패시터의 상기 제2 개구와 중첩된 영역의 면적의 비율은 약 3 % 내지 약 9 % 인, 유기 발광 표시 장치.
  20. 제1 항에 있어서,
    상기 픽셀은 제1 방향을 따라 배치된 제1 픽셀, 제2 픽셀, 제3 픽셀, 및 제4 픽셀을 포함하는 복수의 픽셀들을 포함하며,
    적어도 상기 제1 픽셀과 상기 제2 픽셀의 사이 및 상기 제3 픽셀과 상기 제4 픽셀 사이에는 상기 제1 방향을 가로지르는 제2 방향을 따라 연장된 스캔선 또는 데이터선이 배치된, 유기 발광 표시 장치.
  21. 제20 항에 있어서,
    상기 제2 픽셀의 상기 제2 영역 및 상기 제3 픽셀의 상기 제2 영역은 상기 제1 방향을 따라 서로 연결된, 유기 발광 표시 장치.
  22. 제20 항에 있어서,
    상기 제1 픽셀 내지 상기 제4 픽셀 각각은, 상기 제1 영역에 배치된 제1 서브 픽셀, 제2 서브 픽셀, 및 제3 서브 픽셀을 포함하며,
    상기 제1 서브 픽셀, 제2 서브 픽셀, 및 제3 서브 픽셀은 각각 적색광, 녹색광, 및 청색광을 방출하는, 유기 발광 표시 장치.
  23. 화상을 구현하는 제1 영역과 외광이 투과되는 제2 영역을 포함하는 기판을 준비하는 단계;
    상기 기판의 상기 제1 영역 및 상기 제2 영역 상에 각각 제1 반도체 패턴 및 제2 반도체 패턴을 형성하는 단계;
    상기 기판 상에 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴을 덮도록 제1 절연 물질을 형성하는 단계;
    상기 제1 절연 물질 상에, 투명 도전성 산화물 및 제1 도전 물질을 순차적으로 형성하는 단계;
    제1 마스크를 이용하여 상기 제1 도전 물질 및 상기 투명 도전성 산화물을 각각 패터닝함으로써, 상기 제1 반도체 패턴의 적어도 일부에 대향하며 하부 게이트 전극 및 상부 게이트 전극을 포함하는 제1 트랜지스터의 게이트 전극 및 상기 제2 반도체 패턴에 대향하며 제1 상부 전극 및 상부 도전층을 포함하는 도전 패턴을 형성하는 단계;
    상기 게이트 전극을 마스크로 이용하여, 상기 제1 반도체 패턴에 불순물을 도핑함으로써 상기 제1 트랜지스터의 활성층을 형성하는 단계;
    상기 도전 패턴의 상기 상부 도전층을 제거한 후, 제2 반도체 패턴에 불순물을 도핑함으로써 상기 제1 상부 전극과 함께 제1 커패시터을 구성하는 제1 하부 전극을 형성하는 단계; 및
    상기 제1 트랜지스터와 전기적으로 연결된 유기 발광 소자를 형성하는 단계;를 포함하는, 유기 발광 표시 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 게이트 전극 및 상기 도전 패턴을 형성하는 단계는,
    상기 투명 도전성 산화물 및 상기 제1 도전 물질을 덮도록 제1 포토레지스트를 형성하는 단계;
    상기 제1 포토레지스트에 상기 제1 마스크를 이용하여 광을 조사하는 단계;
    상기 제1 포토레지스트 중 광이 조사된 영역을 제거하는 단계;
    상기 제1 도전 물질을 제1 식각액을 이용하여 습식 식각하는 단계; 및
    상기 투명 도전성 산화물을 제2 식각액을 이용하여 습식 식각하는 단계;를 포함하는, 유기 발광 표시 장치의 제조 방법.
  25. 제23 항에 있어서,
    상기 투명 도전성 산화물을 형성하는 단계는,
    상기 투명 도전성 산화물을 약 100 Å 내지 약 500 Å의 두께로 형성하는 단계를 포함하는, 유기 발광 표시 장치의 제조 방법.
  26. 제23 항에 있어서,
    상기 유기 발광 소자를 형성하는 단계는,
    상기 제1 트랜지스터와 전기적으로 연결된 제1 전극을 형성하는 단계;
    상기 제1 전극을 덮는 절연 물질을 형성하는 단계;
    상기 절연 물질을 패터닝하여, 상기 제1 전극을 노출하는 제1 개구 및 상기 제1 상부 전극을 노출하는 제2 개구를 포함하는 화소 정의막을 형성하는 단계;
    노출된 상기 제1 전극 상에 유기 발광층을 포함하는 중간층을 형성하는 단계; 및
    상기 중간층 상에 제2 전극을 형성하는 단계;를 포함하는, 유기 발광 표시 장치의 제조 방법.
  27. 제23 항에 있어서,
    상기 활성층을 형성하는 단계 후에,
    상기 제1 절연 물질 상에 상기 게이트 전극 및 상기 도전 패턴을 덮도록 제2 절연 물질을 형성하는 단계; 및
    제2 마스크를 이용하여 상기 제1 절연 물질 및 상기 제2 절연 물질을 패터닝하여 게이트 절연막 및 층간 절연막을 형성하는 단계;를 더 포함하며,
    상기 제2 마스크는 상기 제1 커패시터의 주변 영역에 대응되는 반투광부를 포함하는 하프톤 마스크인, 유기 발광 표시 장치의 제조 방법.
  28. 제27 항에 있어서,
    상기 게이트 절연막 및 상기 층간 절연막 상에 제2 도전 물질을 형성하는 단계; 및
    상기 제2 도전 물질을 패터닝함으로써 제1 트랜지스터의 소스 전극 및 드레인 전극을 형성하는 단계;를 더 포함하며,
    상기 제2 도전 물질을 패터닝하는 단계와 상기 도전 패턴의 상기 상부 도전층을 제거하는 단계를 동시에 수행되는, 유기 발광 표시 장치의 제조 방법.
  29. 제28 항에 있어서,
    상기 유기 발광 소자를 형성하는 단계 전에,
    상기 층간 절연막 상에 상기 소스 전극 및 상기 드레인 전극을 덮으며, 상기 제1 상부 전극의 일부를 노출하는 제3 개구를 포함하는 비아 절연막을 형성하는 단계를 더 포함하는, 유기 발광 표시 장치의 제조 방법.
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