KR20140133054A - 박막 트랜지스터 및 그를 포함하는 유기 발광 표시 장치 - Google Patents

박막 트랜지스터 및 그를 포함하는 유기 발광 표시 장치 Download PDF

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Abstract

본 발명에 따른 박막 트랜지스터는 기판 위에 위치하는 반도체, 반도체 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하며 상기 반도체와 중첩하는 복수의 가지를 포함하는 게이트 전극, 게이트 전극과 중첩하는 층간 절연막, 층간 절연막 위에 위치하며 상기 가지와 중첩하며 폐루프를 형성하는 수리 패턴을 포함한다.

Description

박막 트랜지스터 및 그를 포함하는 유기 발광 표시 장치{THIN FILM TRANSISTOR AND ORGANIC LIGHT EMITTING DIODE DISPLAY INCLUDING THE SAME}
본 발명은 박막 트랜지스터 및 그를 포함하는 유기 발광 표시 장치에 관한 것이다.
박막 트랜지스터(Thin Firm Transistor, TFT) 표시판은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 제1 전극, 게이트 배선을 덮어 절연하는 게이트 절연막 및 박막 트랜지스터와 데이터 배선을 덮어 절연하는 층간 절연막 등으로 이루어져 있다.
박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체, 데이터 배선의 일부인 소스 전극과 드레인 전극 및 게이트 절연막과 층간 절연막 등으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 제1 전극에 전달 또는 차단하는 스위칭 소자이다.
이러한 박막 트랜지스터 기판은 제조 공정 중에 발생된 파티클로 인해서, 박막 트랜지스터의 특성이 저하되어, 해당 화소를 불량으로 만들기 때문에 수리(repair) 공정을 진행할 필요가 있다.
불량이 육안으로 확인이 가능한 경우에는 정확하게 불량된 부분을 수리할 수 있다. 그러나 미세 파티클 또는 정전기로 인한 단락 불량은 육안으로 식별이 어려워 임의로 수리를 진행한다.
한편, 트랜지스터의 채널 길이를 증가시키기 위해서 복수의 게이트 전극을 형성한다. 이때, 게이트 전극 중 어느 하나의 게이트 전극에 불량이 발생할 경우 랜덤으로 두 개의 게이트 전극 중 하나의 게이트 전극을 단선시켜 나머지 게이트 전극만을 사용하여 트랜지스터를 구동할 수 있다.
그러나 정상 게이트 전극을 단선한 경우 두 개의 게이트 전극이 모두 단선되어 이들과 연결된 트랜지스터가 불량이 되어 불량 화소가 되는 문제점이 있다.
따라서 본 발명은 육안으로 식별이 어려운 불량이 발생하더라도 용이하게 수리를 진행할 수 있는 박막 트랜지스터 및 수리 방법을 제공하는 것이다.
상기한 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터는 기판 위에 위치하는 반도체, 반도체 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하며 상기 반도체와 중첩하는 복수의 가지를 포함하는 게이트 전극, 게이트 전극과 중첩하는 층간 절연막, 층간 절연막 위에 위치하며 상기 가지와 중첩하며 폐루프를 형성하는 수리 패턴을 포함한다.
상기 가지는 수리부와 전극부를 포함하고, 전극부는 상기 반도체와 중첩하고, 상기 수리 패턴은 상기 수리부와 중첩할 수 있다.
상기 가지 중 어느 하나의 가지는 상기 수리 패턴과 단락되어 있을 수 있다.
상기 가지 중 어느 하나의 가지는 단선되어 있을 수 있다.
상기 반도체는 소스 영역, 드레인 영역 및 채널 영역을 포함하고, 층간 절연막 위에 위치하며 상기 소스 영역 및 드레인 영역과 전기적으로 연결되는 소스 전극 및 드레인 전극을 더 포함할 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 유기 발광 표시 장치는 기판, 기판 위에 형성되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 제1 전극, 제1 전극 위에 형성되어 있는 유기 발광층, 유기 발광층 위에 형성되어 있는 제2 전극을 포함하고, 박막 트랜지스터는 상기 기판 위에 위치하는 반도체, 상기 반도체 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하며 상기 반도체와 중첩하는 복수의 가지를 포함하는 게이트 전극, 상기 게이트 전극과 중첩하는 층간 절연막, 상기 층간 절연막 위에 위치하며 상기 가지와 중첩하며 폐루프를 형성하는 수리 패턴을 포함한다.
상기 가지는 수리부와 전극부를 포함하고, 전극부는 상기 반도체와 중첩하고, 상기 수리 패턴은 상기 수리부와 중첩할 수 있다.
상기 가지 중 어느 하나의 가지는 상기 수리 패턴과 단락되어 있을 수 있다.
상기 가지 중 어느 하나의 가지는 단선되어 있을 수 있다.
본 발명에서와 같이 수리 패턴을 형성하면 파티클로 인해서 박막 트랜지스터가 손상되더라도 용이하게 수리할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 배치도이다.
도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 3은 본 발명의 한 실시예에 따른 박막 트랜지스터를 수리하는 방법을 설명하기 위한 순서도이다.
도 4 및 도 5는 본 발명의 박막 트랜지스터를 수리하는 중간 단계에서의 배치도이다.
도 6은 본 발명의 한 화소에 따른 유기 발광 표시 장치의 등가 회로도이다.
도 7은 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 배치도이다.
도 8은 도 7의 VIII-VIII선을 따라 잘라 도시한 단면도이다.
도 9는 도 7의 IX-IX선을 따라 잘라 도시한 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 도면을 참고하여 본 발명의 한 실시예에 따른 박막 트랜지스터 및 그를 포함하는 박막 트랜지스터 표시판에 대해서 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 배치도이고, 도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 참조할 때, 본 발명에 따른 박막 트랜지스터는 기판(100) 위에 위치하는 반도체(135), 반도체(135) 위에 위치하는 게이트 절연막(140), 게이트 절연막(140) 위에 위치하는 게이트 전극(155), 게이트 전극(155) 위에 위치하는 층간 절연막(170), 층간 절연막(170) 위에 위치하는 수리 패턴(800), 소스 전극(도시하지 않음) 및 드레인 전극(도시하지 않음)을 포함한다.
반도체(135)는 다결정 규소, 미세 결정질 규소 또는 비정질 규소일 수 있다. 다결정 규소로 이루어진 반도체(135)는 도전형 불순물이 도핑되지 않은 채널 영역, 도전형 불순물이 고농도로 도핑되어 있는 소스 영역 및 드레인 영역을 포함한다. 소스 영역 및 드레인 영역에 도핑되는 불순물은 p형 불순물 및 n형 불순물 중 어느 하나 일 수 있다.
게이트 절연막(140)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소 및 산화 규소 중 적어도 하나를 포함한 단층 또는 복수층일 수 있다.
게이트 전극(155)은 제1 가지(22)와 제2 가지(24)를 포함하고, 제1 가지(22) 및 제2 가지(24)는 각각 수리부(22a, 24a)와 전극부(22b, 24b)를 포함한다. 수리부(22a, 24a)는 수리 패턴(800)과 중첩하며, 전극부(22b, 24b)는 반도체(135)와 중첩한다.
층간 절연막(170)은 게이트 절연막(140)과 마찬가지로 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소 또는 산화 규소 등으로 형성될 수 있다.
수리 패턴(800)은 수리부(22a, 24a)와 각각 중첩하는 한 쌍의 가로선(82)을 포함하고, 가로선(82)은 게이트 신호가 지나가는 방향과 교차하는 방향으로 배치되어 있다.
한 쌍의 가로선(82)은 분리되어 있으며, 불량 게이트 전극을 단선시 가로선(82) 사이에 위치하는 게이트 전극을 레이저를 이용하여 단선시킨다. 따라서 가로선(82)은 단선시에 레이저에 손상되지 않도록 한 쌍의 가로선은 일정거리 떨어져 위치한다.
가로선(82)은 한 쌍의 세로선(84)에 의해서 전기적으로 연결되어 폐루프를 형성한다. 각각의 세로선(84)은 가로선(82)의 일단을 연결하며 제1 가지(22) 및 제2 가지(24)와 중첩하지 않는다.
그럼 도 3을 참조하여 도 1의 박막 트랜지스터를 수리하는 방법에 대해서 구체적으로 설명한다.
도 3은 본 발명의 한 실시예에 따른 박막 트랜지스터를 수리하는 방법을 설명하기 위한 순서도이고, 도 4 및 도 5는 본 발명의 박막 트랜지스터를 수리하는 중간 단계에서의 배치도이다.
설명을 용이하게 하기 위해서, 도 1의 박막 트랜지스터의 제1 가지(22)에 파티클이 존재하여 불량이 발생한 것을 예로 설명한다.
도 3을 참조하면, 불량이 발생하면(S100), 박막 트랜지스터의 게이트 전극(155)을 단선(S102)시킨다.
이때, 불량이 발생한 가지를 육안으로는 식별이 어려우므로, 제1 가지(22) 또는 제2 가지(24) 중 임의로 하나의 가지를 단선시킨다.
그런 다음, 박막 트랜지스터를 구동시켜 동작 여부를 판단(S104)한다. 박막 트랜지스터가 정상적으로 동작한다면 불량이 발생된 제1 가지(22)가 단선된 것이므로, 수리를 완료(S110)한다. 도 4에 도시한 바와 같이, 불량이 발생된 제1 가지(22)를 정확하게 단선시키면, 게이트 신호는 제2 가지(24)를 통해서 전달되므로 수리를 완료할 수 있다.
그러나 박막 트랜지스터가 정상적으로 동작하지 않는다면, 단선되지 않은 나머지 하나의 가지인 제2 가지(24)를 단선(S106)시킨다. 이때, 제2 가지(24) 불량이 발생되지 않은 가지를 단선시키는 것이므로, 박막 트랜스터는 불량이 된다.
그런 다음 레이저를 이용하여 제2 가지(24)와 수리 패턴(800)을 단락(short)(S108)시켜 수리를 완료(S110)한다. 레이저를 이용한 단락은 제2 가지(24)가 단선된 부분을 중심으로 위, 아래에 위치하는 수리 패턴(800)과 제2 가지(24)를 단락시킨다.
이처럼, 제2 가지(24)를 단선시키고 수리 패턴(800)을 이용하여 단선시키면, 도 5에서와 같이 게이트 신호는 수리 패턴(800)을 통해서 전극부(24a)에 전달될 수 있다.
본 발명의 한 실시예에서는 폐루프 형태의 수리 패턴(800)을 형성하고, 수리 패턴(800)을 게이트 전극(155)과 중첩함으로써, 레이저를 이용한 단선시에 정상 신호가 인가되는 게이트 전극의 가지가 단선되더라도 수리 패턴을 통해서 게이트 신호가 전달될 수 있도록 용이하게 수리할 수 있다.
그럼 이상의 트랜지스터를 포함하는 유기 발광 표시 장치에 대해서 구체적으로 설명한다.
도 6은 본 발명의 한 화소에 따른 유기 발광 표시 장치의 등가 회로도이다.
도 6에 도시한 바와 같이, 본 실시예에 따른 유기 발광 표시 장치는 복수의 신호선(121, 171, 172)과 이들에 연결되어 있는 화소(pixel)(PX)를 포함한다.
신호선은 게이트 신호(또는 주사 신호)를 전달하는 게이트선(gate line)(121), 데이터 신호를 전달하는 데이터선(data line)(171), 구동 전압을 전달하는 구동 전압선(driving voltage line)(172) 등을 포함한다. 게이트선(121)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고, 데이터선(171)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다. 구동 전압선(172)은 대략 열 방향으로 뻗어 있는 것으로 도시되어 있으나, 행 방향 또는 열 방향으로 뻗거나 그물 모양으로 형성될 수 있다.
한 화소(PX)는 스위칭 트랜지스터(switching transistor)(Qs), 구동 트랜지스터(driving transitor)(Qd), 유지 축전기(storage capacitor)(Cst) 및 유기 발광 소자(organic light emitting element)(LD)를 포함한다.
스위칭 트랜지스터(Qs)는 제어 단자(control terminal), 입력 단자(input terminal) 및 출력 단자(output terminal)를 가지는데, 제어 단자는 게이트선(121)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(Qd)에 연결되어 있다. 스위칭 트랜지스터(Qs)는 게이트선(121)으로부터 받은 주사 신호에 응답하여 데이터선(171)으로부터 받은 데이터 신호를 구동 트랜지스터(Qd)에 전달한다.
구동 트랜지스터(Qd) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 트랜지스터(Qs)에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 유기 발광 소자(LD)에 연결되어 있다. 구동 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(ILD)를 흘린다.
축전기(Cst)는 구동 트랜지스터(Qd)의 제어 단자와 입력 단자 사이에 연결되어 있다. 이 축전기(Cst)는 구동 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(Qs)가 턴 오프(turn-off)된 뒤에도 이를 유지한다.
유기 발광 소자(LD)는 예를 들면 유기 발광 다이오드(organic light emitting diode, OLED)로서, 구동 트랜지스터(Qd)의 출력 단자에 연결되어 있는 애노드(anode)와 공통 전압(Vss)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 소자(LD)는 구동 트랜지스터(Qd)의 출력 전류(ILD)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다. 유기 발광 소자(LD)는 적색, 녹색, 청색의 삼원색 등 기본색(primary color) 중 어느 하나 또는 하나 이상의 빛을 고유하게 내는 유기 물질을 포함할 수 있으며, 유기 발광 표시 장치는 이들 색의 공간적인 합으로 원하는 영상을 표시한다.
스위칭 트랜지스터(Qs) 및 구동 트랜지스터(Qd)는 n-채널 전계 효과 트랜지스터(field effect transistor, FET)이지만, 이들 중 적어도 하나는 p-채널 전계 효과 트랜지스터일 수 있다. 또한, 트랜지스터(Qs, Qd), 축전기(Cst) 및 유기 발광 소자(LD)의 연결 관계가 바뀔 수 있다.
도 7은 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 배치도이고, 도 8은 도 7의 VIII-VIII선을 따라 잘라 도시한 단면도이고, 도 9는 도 7의 IX-IX선을 따라 잘라 도시한 단면도이다.
도 7 내지 도 9에 도시한 바와 같이, 기판(100) 위에는 버퍼층(120)이 형성되어 있다.
기판(100)은 유리, 석영, 세라믹 또는 플라스틱 등으로 이루어진 절연성 기판 일 수 있으며, 기판(100)은 스테인리스 강 등으로 이루어진 금속성 기판일 수 있다.
버퍼층(120)은 질화 규소(SiNx)의 단일막 또는 질화 규소(SiNx)와 산화 규소(SiO2)가 적층된 이중막 구조로 형성될 수 있다. 버퍼층(120)은 불순물 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 표면을 평탄화하는 역할을 한다.
버퍼층(120) 위에는 다결정 규소로 이루어진 제1 반도체(135a) 및 제2 반도체(135b), 제1 축전기 전극(138)가 형성되어 있다.
제1 반도체(135a) 및 제2 반도체(135b)는 각각 채널 영역(1355)과 채널 영역(1355)의 양측에 각각 형성된 소스 영역(1356) 및 드레인 영역(1357)으로 구분된다. 반도체(135a, 135b)의 채널 영역(1355)은 불순물이 도핑되지 않은 다결정 규소, 즉 진성 반도체(intrinsic semiconductor)이다. 반도체(135a, 135b)의 소스 영역(1356) 및 드레인 영역(1357)은 도전성 불순물이 도핑된 다결정 규소, 즉 불순물 반도체(impurity semiconductor)이다.
한편, 제1 반도체(135a)는 두 개의 채널 영역(1355)을 가지고, 두 채널 영역 사이에는 소스 영역 및 드레인 영역이 되는 고농도 도핑 영역(1358)이 위치한다.
제1 축전기 전극(138)에도 소스 영역(1356) 및 드레인 영역(1357)과 동일한 도전성 불순물이 도핑되어 있다.
소스 영역(1356) 및 드레인 영역(1357), 고농도 도핑 영역(1358)과 제1 축전기 전극(138)에 도핑되는 불순물은 p형 불순물 및 n형 불순물 중 어느 하나 일 수 있다.
제1 반도체(135a) 및 제2 반도체(135b), 제1 축전기 전극(138) 위에는 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소 및 산화 규소 중 적어도 하나를 포함한 단층 또는 복수층일 수 있다.
게이트 절연막(140) 위에는 게이트선(121), 제2 게이트 전극(155b) 및 제2 축전기 전극(158)이 형성되어 있다.
게이트선(121)은 가로 방향으로 길게 뻗어 게이트 신호를 전달하며, 게이트선(121)으로부터 제1 반도체(135a)로 돌출한 제1 게이트 전극(155a)을 포함한다. 제1 게이트 전극(155a)은 도 1에서와 같이 제1 가지(22)와 제2 가지(24)를 포함한다.
제1 게이트 전극(155a) 및 제2 게이트 전극(155b)은 각각 채널 영역(1355)과 중첩한다.
제1 게이트 전극(155a), 제2 게이트 전극(155b) 및 제2 축전기 전극(158)은 텅스텐, 몰리브덴, 알루미늄 또는 이들의 합금으로 단층 또는 복수층으로 이루어질 수 있다.
제2 축전기 전극(158)은 제2 게이트 전극(155b)과 연결되어 있으며 제1 축전기 전극(138)과 중첩한다.
제1 축전기 전극(138)과 제2 축전기 전극(158)은 게이트 절연막(140)을 유전체로 하여 축전기(80)를 이룬다.
게이트선(121), 제2 게이트 전극(155b) 및 수리용 도체(202) 위에는 제1 층간 절연막(160)이 형성되어 있다. 제1 층간 절연막(160)은 게이트 절연막(140)과 마찬가지로 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소 또는 산화 규소 등으로 형성될 수 있다.
제1 층간 절연막(160)과 게이트 절연막(140)에는 소스 영역(1356)과 드레인 영역(1357)을 각각 노출하는 소스 접촉 구멍(166)과 드레인 접촉 구멍(167)과 제2 게이트 전극(155b)을 노출하는 접촉 구멍(81)이 형성되어 있다.
제1 층간 절연막(160) 위에는 제1 소스 전극(176a)을 가지는 데이터선(171), 제2 소스 전극(176b)을 가지는 구동 전압선(172), 제1 드레인 전극(177a) 및 제2 드레인 전극(177b)이 형성되어 있다. 그리고 제1 층간 절연막(160) 위에는 제1 게이트 전극(155a)과 중첩하는 수리 패턴(800)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 게이트선(121)과 교차하는 방향으로 뻗어 있다.
구동 전압선(172)은 일정 전압을 전달하며 데이터선(171)과 분리되어 있으며, 데이터선(171)과 같은 방향으로 뻗어 있다.
제1 소스 전극(176a)은 데이터선(171)으로부터 제1 반도체(135a)을 향해서 돌출되어 있으며, 제2 소스 전극(176b)은 구동 전압선(172)으로부터 제2 반도체(135b)을 향해서 돌출되어 있다. 제1 소스 전극(176a) 과 제2 소스 전극(176b)은 각각 소스 접촉 구멍(166)을 통해서 소스 영역(1356)과 연결되어 있다.
제1 드레인 전극(177a)은 제1 소스 전극(176a)과 마주하고 제2 드레인 전극(177b)은 제2 소스 전극(176b)과 마주하며, 제1 드레인 전극(177a) 및 제2 드레인 전극(177b)은 각각 드레인 접촉 구멍(167)을 통해서 드레인 영역(1357)과 연결되어 있다.
제1 드레인 전극(177a)은 게이트선을 따라 연장되어 있으며, 접촉 구멍(81)을 통해서 제2 게이트 전극(155b)과 전기적으로 연결된다.
제1 층간 절연막(160) 위에는 축전기 전극(도시하지 않음)이 더 형성될 수 있다. 추가의 축전기 전극은 제1 축전기 전극(138) 또는 제2 축전기 전극(158)과 중첩하여 병렬 연결됨으로써, 충전 용량을 증가시킬 수 있다.
제1 소스 전극(176a)을 가지는 데이터선(171), 제2 소스 전극(176b)을 가지는 구동 전압선(172), 제1 드레인 전극(177a) 및 제2 드레인 전극(177b), 수리 패턴(800) 위에는 제2 층간 절연막(180)이 형성되어 있다.
제2 층간 절연막(180)은 제1 층간 절연막(160)과 동일한 물질로 형성될 수 있으며, 제2 드레인 전극(177b)을 노출하는 접촉 구멍(82)을 가진다.
제2 층간 절연막(180) 위에는 제1 전극(710)이 형성되어 있다. 제1 전극(710)은 도 6의 애노드 전극일 수 있다.
제1 전극(710) 위에는 제1 전극(710)을 노출하는 개구부(195)를 가지는 화소 정의막(190)이 형성되어 있다.
화소 정의막(190)은 폴리아크릴계(polyacrylates) 또는 폴리이미드계(polyimides) 등의 수지와 실리카 계열의 무기물 등을 포함하여 이루어질 수 있다.
화소 정의막(190)의 개구부(195)에는 유기 발광층(720)이 형성되어 있다.
유기 발광층(720)은 발광층을 포함하고, 정공 수송층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electron-transporting layer, ETL) 및 전자 주입층(electron-injection layer, EIL) 중 하나 이상을 더 포함할 수 있다.
유기 발광층(720)이 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 제1 전극(710) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
화소 정의막(190) 및 유기 발광층(720) 위에는 제2 전극(730)이 형성된다.
제2 전극(730)은 유기 발광 소자의 캐소드 전극이 된다. 따라서 제1 전극(710), 유기 발광층(720) 및 제2 전극(730)은 유기 발광 소자(70)를 이룬다.
제2 전극(730)은 반사막, 투명막 또는 반투과막으로 형성한다.
반사막 및 반투과막은 마그네슘(Mg), 은(Ag), 금(Au), 칼슘(Ca), 리튬(Li), 크롬(Cr) 및 알루미늄(Al) 중 하나 이상의 금속 또는 이들의 합금을 사용하여 만들어진다. 반사막과 반투과막은 두께로 결정되며, 반투과막은 200nm 이하의 두께로 형성될 수 있다. 두께가 얇아질수록 빛의 투과율이 높아지나, 너무 얇으면 연결 부재가 증가한다.
투명막은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(산화 아연) 등의 물질로 이루어진다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
22: 제1 가지 22a, 24a: 수리부
22b, 24b: 전극 24: 제2 가지
70: 유기 발광 소자 80: 축전기
81, 82: 접촉 구멍 84: 가로선
86: 세로선 100: 기판
120: 버퍼층 121: 게이트선
135: 반도체 135a: 제1 반도체
135b: 제2 반도체 138: 제1 축전기 전극
140: 게이트 절연막 155: 게이트 전극
155a: 제1 게이트 전극 155b: 제2 게이트 전극
158: 제2 축전기 전극 160: 제1 층간 절연막
166: 소스 접촉 구멍 167: 드레인 접촉 구멍
171: 데이터선 172: 구동 전압선
176a: 제1 소스 전극 176b: 제2 소스 전극
177a: 제1 드레인 전극 177b: 제2 드레인 전극
180: 제2 층간 절연막 190: 화소 정의막
195: 개구부 202: 수리용 도체
710: 제1 전극 720: 발광층
730: 제2 전극 800: 수리 패턴
1355: 채널 영역 1356: 소스 영역
1357: 드레인 영역 1358: 고농도 도핑 영역

Claims (9)

  1. 기판 위에 위치하는 반도체,
    상기 반도체 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하며 상기 반도체와 중첩하는 복수의 가지를 포함하는 게이트 전극,
    상기 게이트 전극과 중첩하는 층간 절연막,
    상기 층간 절연막 위에 위치하며 상기 가지와 중첩하며 폐루프를 형성하는 수리 패턴
    을 포함하는 박막 트랜지스터.
  2. 제1항에서,
    상기 가지는 수리부와 전극부를 포함하고,
    상기 전극부는 상기 반도체와 중첩하고, 상기 수리 패턴은 상기 수리부와 중첩하는 박막 트랜지스터.
  3. 제1항에서,
    상기 가지 중 어느 하나의 가지는 상기 수리 패턴과 단락되어 있는 박막 트랜지스터.
  4. 제1항에서,
    상기 가지 중 어느 하나의 가지는 단선되어 있는 박막 트랜지스터.
  5. 제1항에서,
    상기 반도체는 소스 영역, 드레인 영역 및 채널 영역을 포함하고,
    상기 층간 절연막 위에 위치하며 상기 소스 영역 및 드레인 영역과 전기적으로 연결되는 소스 전극 및 드레인 전극을 더 포함하는 박막 트랜지스터.
  6. 기판,
    상기 기판 위에 형성되어 있는 박막 트랜지스터,
    상기 박막 트랜지스터와 연결되어 있는 제1 전극,
    상기 제1 전극 위에 형성되어 있는 유기 발광층,
    상기 유기 발광층 위에 형성되어 있는 제2 전극
    을 포함하고,
    상기 박막 트랜지스터는 상기 기판 위에 위치하는 반도체, 상기 반도체 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하며 상기 반도체와 중첩하는 복수의 가지를 포함하는 게이트 전극, 상기 게이트 전극과 중첩하는 층간 절연막, 상기 층간 절연막 위에 위치하며 상기 가지와 중첩하며 폐루프를 형성하는 수리 패턴
    을 포함하는 유기 발광 표시 장치.
  7. 제6항에서,
    상기 가지는 수리부와 전극부를 포함하고,
    상기 전극부는 상기 반도체와 중첩하고, 상기 수리 패턴은 상기 수리부와 중첩하는 유기 발광 표시 장치.
  8. 제6항에서,
    상기 가지 중 어느 하나의 가지는 상기 수리 패턴과 단락되어 있는 유기 발광 표시 장치.
  9. 제6항에서,
    상기 가지 중 어느 하나의 가지는 단선되어 있는 유기 발광 표시 장치.
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* Cited by examiner, † Cited by third party
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CN109427911B (zh) * 2017-08-31 2021-12-14 昆山国显光电有限公司 一种柔性薄膜晶体管及其制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8059109B2 (en) * 2005-05-20 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus
CN102221752A (zh) * 2010-04-19 2011-10-19 北京京东方光电科技有限公司 液晶面板及其制造方法、维修该液晶面板的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112201669A (zh) * 2017-05-03 2021-01-08 启端光电股份有限公司 底部发光型微发光二极管显示器及其修补方法
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