KR20160059530A - 표시 기판의 제조 방법, 표시 기판의 리페어 방법 및 이에 의해 리페어된 표시 기판 - Google Patents

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KR20160059530A
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repair
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line
data line
gate
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KR1020140160797A
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이홍범
민경해
백연하
신지훈
신호용
이재현
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Abstract

표시 기판은 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 데이터 금속 패턴, 상기 데이터 금속 패턴 상에 배치되는 유기막, 상기 유기막을 관통하며, 상기 게이트 라인과 상기 데이터 라인이 교차하는 교차 영역을 노출하는 리페어 홀 및 상기 유기막 상에 배치되며 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함한다.

Description

표시 기판의 제조 방법, 표시 기판의 리페어 방법 및 이에 의해 리페어된 표시 기판{METHOD OF MANUFACTURING DISPLAY SUBSTRATE, REPAIR METHOD OF DISPLAY SUBSTRATE AND DISPLAY SUBSTRATE REPAIRED BY THE METHOD}
본 발명은 표시 기판의 제조 방법, 표시 기판의 리페어 방법 및 이에 의해 리페어된 표시 기판에 관한 것으로, 보다 상세하게는 리페어가 가능한 표시 기판의 제조 방법, 표시 기판의 리페어 방법 및 이에 의해 리페어된 표시 기판에 관한 것이다.
일반적으로 액정 표시(Liquid Crystal Display; LCD) 장치는 표시 기판(Thin Film Transistor substrate)과 대향 기판(counter substrate) 사이에 주입된 액정층을 포함한다. 상기 표시 기판에는 게이트 라인들 및 게이트 라인들과 교차하는 데이터 라인들이 형성되며, 게이트 라인과 데이터 라인에 연결된 스위칭 소자와, 스위칭 소자에 연결된 화소 전극이 형성된다. 상기 스위칭 소자는 상기 게이트 라인으로부터 연장된 게이트 전극, 상기 데이터 라인으로부터 연장되어 반도체 패턴을 통해 게이트 전극과 전기적으로 연결된 소스 전극 및 소스 전극과 이격되며 채널과 전기적으로 연결된 드레인 전극을 포함한다.
상기 표시 기판의 게이트 라인 및 데이터 라인은 단선 및 단락과 같은 전기적인 연결 불량이 발생될 수 있다. 이러한 연결 불량이 발생되면 상기 액정표시패널의 표시품질이 저하되므로, 상기 전기적인 연결 불량을 보상하기 위해 상기 게이트 라인 또는 데이터 라인을 리페어할 필요가 있다.
상기 신호선을 리페어하기 위한 일반적인 방법은 상기 보호막 상에 리페어 라인을 형성하는 것이다. 상기 리페어 라인은 상기 신호선과 전기적으로 연결되어, 상기 전기적인 연결 불량을 보상한다.
그러나, 컬러 필터가 상기 게이트 라인 및 데이터 라인과 동일한 기판에 형성되는 경우, 컬러 필터가 상기 데이터 라인을 덮고 있어, 레이저 커팅이 실패할 가능성이 높아진다. 또한, 리페어 라인이 상기 데이터 라인과 접촉할 수 없어 리페어가 불가능한 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 리페어가 가능한 표시 기판의 제조 방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 표시 기판의 리페어 방법을 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 상기 표시 기판의 리페어 방법에 의해 리페어된 표시 기판을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 데이터 금속 패턴, 상기 데이터 금속 패턴 상에 배치되는 유기막, 상기 유기막을 관통하며, 상기 게이트 라인과 상기 데이터 라인이 교차하는 교차 영역을 노출하는 리페어 홀 및 상기 유기막 상에 배치되며 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함한다.
본 발명의 일 실시예에 있어서, 상기 표시 기판은 상기 교차 영역에 형성되며, 상기 데이터 라인과 전기적으로 연결되는 리페어 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 기판은 상기 리페어 홀을 커버하는 커버 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 기판은 상기 리페어 홀을 커버하며, 상기 화소 전극과 동일한 층으로 형성되는 리페어 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 기판은 상기 리페어 홀 및 상기 리페어 전극을 커버하는 커버 패턴을 더 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은 베이스 기판 상에 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계, 상기 게이트 금속 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 데이터 금속 패턴을 형성하는 단계, 상기 데이터 금속 패턴 상에 유기막을 형성하는 단계, 상기 유기막을 패터닝하여 상기 게이트 라인과 상기 데이터 라인이 교차하는 교차 영역을 노출하는 리페어 홀을 형성하는 단계 및 상기 유기막 상에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 리페어 홀의 넓이는 상기 게이트 라인 및 상기 데이터 라인이 중첩하는 영역의 넓이 보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 유기막은 컬러 필터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 기판의 제조 방법은 상기 리페어 홀을 커버하는 리페어 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 리페어 전극은 상기 화소 전극과 동일한 층으로부터 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 리페어 홀의 넓이는 상기 게이트 라인 및 상기 데이터 라인이 중첩하는 영역의 넓이 보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 유기막은 컬러 필터일 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 리페어 방법은 유기막을 통해 형성된 리페어 홀에 의해 노출된 게이트 라인과 데이터 라인의 중첩영역에서, 상기 게이트 라인 및 상기 데이터 라인의 쇼팅에 의한 전기적인 연결 불량이 발생된 지점을 중심으로 상기 데이터 라인을 양쪽에서 단선시키는 제1 및 제2 절단홈을 형성하는 단계 및 상기 단선된 데이터 라인을 전기적으로 연결하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 단선된 데이터 라인을 전기적으로 연결하는 단계는 상기 단선된 데이터 라인을 전기적으로 연결하는 리페어 라인을 형성하는 단계를 포함하며, 상기 리페어 라인은 상기 데이터 라인과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 리페어 라인을 형성하는 단계는 레이저 CVD(Chemical Vapor Deposition)법을 이용할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 기판의 리페어 방법은 상기 리페어 라인을 커버하는 커버 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 기판의 리페어 방법은 상기 리페어 홀을 커버하는 리페어 전극을 형성하는 단계를 더 포함할 수 있으며, 상기 단선된 데이터 라인을 전기적으로 연결하는 단계는 상기 리페어 홀에 형성된 상기 리페어 전극과 상기 단선된 데이터 라인을 전기적으로 연결하는 단계를 포함할 수 있다. 상기 리페어 전극은 투명 도전성 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 절단홈을 형성하는 단계는 상기 리페어 전극에 레이저를 조사하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 리페어 전극과 상기 단선된 데이터 라인을 전기적으로 연결하는 단계는 상기 리페어 전극에 레이저를 조사하여 상기 리페어 전극과 상기 데이터 라인을 전기적으로 연결하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 기판의 리페어 방법은 상기 리페어 라인을 커버하는 커버 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 표시 기판은 게이트 라인과 데이터 라인이 교차하는 교차 영역을 노출하는 리페어 홀을 포함한다. 상기 리페어 홀은 상기 게이트 라인과 상기 데이터 라인이 교차하는 교차 영역을 노출하고 있으므로, 상기 게이트 라인과 상기 데이터 라인 사이의 쇼팅으로 인한 전기적 불량이 발생되는 경우 리페어가 가능하다. 따라서, 표시 기판의 불량을 감소시킬 수 있다.
또한, 상기 리페어 홀을 커버하는 커버 패턴을 더 포함한다. 상기 커버 패턴은 상기 리페어 홀을 커버하여, 이물질에 의한 배선의 불량을 방지할 수 있다. 또한, 상기 커버 패턴은 상기 리페어 홀의 공간을 채우므로, 상기 리페어 홀 형성에 의한 단차를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 나타낸 평면도이다.
도 2는 도 1의 A 부분을 확대한 평면도이다.
도 3은 도 4의 I-I'라인을 따라 절단한 단면도이다.
도 4 내지 도 8은 도 3의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다.
도 10은 도 9의 A 부분을 확대한 평면도이다.
도 11은 도 10의 I-I'라인을 따라 절단한 단면도이다.
도 12는 도 11의 리페어 방법을 나타낸 단면도이다.
도 13은 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다.
도 14는 도 13의 A 부분을 확대한 평면도이다.
도 15는 도 14의 I-I'라인을 따라 절단한 단면도이다.
도 16은 본 발명의 일 실시예에 따른 표시 기판을 나타낸 평면도이다.
도 17은 도 16의 B 부분을 확대한 평면도이다.
도 18은 도 17의 II-II'라인을 따라 절단한 단면도이다.
도 19 내지 도 23은 도 18의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 24는 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다.
도 25는 도 24의 B 부분을 확대한 평면도이다.
도 26은 도 25의 II-II'라인을 따라 절단한 단면도이다.
도 27은 도 26의 리페어 방법을 나타낸 단면도이다.
도 28은 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다.
도 29는 도 28의 B 부분을 확대한 평면도이다.
도 30은 도 29의 II-II'라인을 따라 절단한 단면도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 나타낸 평면도이다. 도 2는 도 1의 A 부분을 확대한 평면도이다. 도 3은 도 4의 I-I'라인을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 게이트 라인(GL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 리페어홀(RH1), 제2 리페어홀(RH2), 제1 스토리지 라인(Cst1), 제2 스토리지 라인(Cst2), 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 하이 화소 전극(PE1) 및 로우 화소 전극(PE2)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 게이트 라인(GL)은 상기 제1 스위칭 소자(SW1)의 제1 게이트 전극(GE1), 상기 제2 스위칭 소자(SW2)의 제2 게이트 전극(GE2) 및 상기 제3 스위칭 소자(SW3)의 상기 제3 게이트 전극(GE3)과 전기적으로 연결된다. 또는 상기 게이트 라인(GL)의 일부가 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 형성할 수 있다.
상기 제1 데이터 라인(DL1)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 제1 데이터 라인(DL1)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 제1 데이터 라인(DL1)은 상기 제1 스위칭 소자(SW1)의 제1 소스 전극(SE1) 및 상기 제2 스위칭 소자(SW2)의 제2 소스 전극(SE2)과 전기적으로 연결된다.
상기 하이 화소 전극(PE1)은 상기 게이트 라인(GL)과 상기 제2 방향(D2)으로 인접하여 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 하이 화소 전극(PE1)은 상기 제1 스위칭 소자(SW1)의 제1 드레인 전극(DE1)과 제1 콘택홀(H1)을 통해 전기적으로 연결된다.
상기 로우 화소 전극(PE2)은 상기 게이트 라인(GL)을 중심으로 상기 하이 화소 전극(PE1)의 반대편에, 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 로우 화소 전극(PE2)은 상기 제2 스위칭 소자(SW2)의 제2 드레인 전극(DE2) 및 상기 제3 스위칭 소자(SW3)의 제3 드레인 전극(DE3)과 제2 콘택홀(H2)을 통해 전기적으로 연결된다.
상기 하이 화소 전극(PE1)에는 제1 전압이 인가될 수 있다. 상기 로우 화소 전극(PE2)에는 상기 제1 전압과 다른 제2 전압이 인가될 수 있다. 예를 들면, 상기 제1 전압은 상기 제2 전압보다 높고, 상기 하이 화소 전극(PE1)에 대응하는 부분은 하이 화소(high pixel)로 구동되고, 상기 로우 화소 전극(PE2)에 대응하는 부분은 로우 화소(low pixel)로 구동될 수 있다.
상기 제1 스토리지 라인(Cst1)은 상기 제2 방향(D2)으로 연장된다. 상기 제1 스토리지 라인(Cst1)은 상기 하이 화소 전극(PE1)과 중첩한다. 상기 제1 스토리지 라인(Cst1)은 상기 게이트 라인(GL)과 동일한 층으로 형성된다. 따라서, 상기 제1 스토리지 라인(Cst1)은 상기 게이트 라인(GL)과 동일한 층에 배치될 수 있다. 상기 제1 스토리지 라인(Cst1)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 제2 스토리지 라인(Cst2)은 상기 데이터 라인(DL)과 동일한 층으로 형성된다. 따라서, 상기 제2 스토리지 라인(Cst2)은 상기 데이터 라인(DL)과 동일한 층에 배치될 수 있다. 상기 제2 스토리지 라인(Cst2)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 제2 스토리지 라인(Cst2)은 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3)과 전기적으로 연결된다.
상기 제1 데이터 라인(DL1) 및 상기 제2 스토리지 라인(Cst2) 상에는 제2 절연층(120)이 형성된다. 상기 제2 절연층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제2 절연층(120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제2 절연층(120) 상에는 유기막(130)이 형성된다. 상기 유기막(130)은 상기 표시 기판의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(130)은 유기 물질을 포함하는 절연층일 수 있다. 예를 들어 상기 유기막(130)은 컬러 필터층 일 수 있다.
상기 유기막(130) 상에는 화소 전극이 형성된다. 상기 화소 전극은 하이 화소 전극(PE1) 및 로우 화소 전극(PE2)을 포함할 수 있다.
상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 유기막(130)을 통해 리페어 홀(RH)이 형성된다. 상기 리페어 홀은 제1 리페어 홀(RH1) 및 제2 리페어 홀(RH2)을 포함할 수 있다. 상기 제1 리페어 홀(RH1)은 상기 제1 데이터 라인(DL1)과 상기 게이트 라인(GL)이 교차하는 교차 영역에 형성된다. 상기 제2 리페어 홀(RH2)은 상기 제2 데이터 라인(DL2)과 상기 게이트 라인(GL)이 교차하는 교차 영역에 형성된다.
상기 제1 리페어 홀(RH1)은 상기 제1 데이터 라인(DL1)과 상기 게이트 라인(GL)이 교차하는 교차 영역을 노출시킨다. 상기 제1 리페어 홀(RH1)의 넓이는 상기 제1 데이터 라인(DL1)과 상기 게이트 라인(GL)이 중첩하는 영역의 넓이 보다 크게 형성될 수 있다.
상기 제1 스위칭 소자(SW1)는 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)을 연결하는 제1 채널부(CH1)를 포함한다.
상기 제1 채널부(CH1)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제1 채널부(CH1)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제2 스위칭 소자(SW2)는 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 연결하는 제2 채널부(CH2)를 포함한다.
상기 제2 채널부(CH2)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제2 채널부(CH2)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제3 스위칭 소자(SW3)는 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)을 연결하는 제3 채널부(CH3)를 포함한다.
상기 제3 채널부(CH3)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제3 채널부(CH3)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
컬러 필터가 어레이 기판에 형성되는 구조에서는 컬러 필터가 데이터 라인을 덮고 있어, 데이터 라인의 전기적 불량이 발생되는 경우 리페어가 불가능하다. 즉, 컬러 필터가 데이터 라인을 덮고 있어, 레이저에 의한 커팅이 실패할 수 있으며, 리페어 라인이 데이터 라인과 접촉할 수 없어 리페어가 불가능하다.
그러나, 본 실시예에 따른 표시 기판은 게이트 라인과 데이터 라인이 교차하는 교차 영역을 노출하는 리페어 홀을 포함한다. 상기 리페어 홀은 상기 게이트 라인과 상기 데이터 라인이 교차하는 교차 영역을 노출하고 있으므로, 상기 게이트 라인과 상기 데이터 라인 사이의 쇼팅으로 인한 전기적 불량이 발생되는 경우 리페어가 가능하다. 따라서, 표시 기판의 불량을 감소시킬 수 있다.
도 4 내지 도 8은 도 3의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 4를 참조하면, 베이스 기판(100) 상에 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 금속층을 패터닝 하여 게이트 패턴을 형성한다. 상기 게이트 패턴은 제1 스토리지 라인(Cst1), 게이트 라인(GL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)을 포함한다.
상기 베이스 기판(100)은 투과성, 내열성, 내화학성 등이 우수한 물질을 포함할 수 있다. 예를 들면, 상기 베이스 기판(100)은 광 투과력이 우수한 유리, 폴리에틸렌나프탈레이트, 폴리에틸렌테레프탈레이트층 및 폴리아크릴 중 어느 하나를 포함할 수 있다.
상기 게이트 패턴은 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 상기 게이트 패턴은 불투명한 구리(Cu)를 포함할 수 있다.
상기 게이트 패턴이 형성된 상기 베이스 기판(100) 상에 제1 절연층(110)이 형성된다. 상기 제1 절연층(110)은 상기 게이트 패턴 상에 배치된다. 상기 제1 절연층(110)은 상기 제1 스토리지 라인(Cst1), 상기 게이트 라인(GL), 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 커버하여 절연한다.
도 5를 참조하면, 상기 제1 절연층(110) 상에 반도체 층 및 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 반도체 층 및 상기 금속층을 패터닝 하여 제1 내지 제3 채널부(CH1, CH2, CH3)를 포함하는 채널층 및 데이터 패턴을 형성한다. 상기 반도체 층은 비정질 실리콘(a-Si:H)으로 이루어진 실리콘 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 반도체층은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 데이터 패턴은 제1 드레인 전극(DE1), 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 데이터 라인(DL)을 포함한다. 예를 들면, 상기 반도체 층 및 상기 금속층을 동시에 패터닝 후, 패터닝된 상기 금속층의 일부를 제거하여 상기 제1 소스 전극(SE1) 및 상기 제1 소스 전극과 이격된 상기 제1 드레인 전극(DE1)을 형성할 수 있다. 또한, 패터닝된 상기 금속층의 일부를 제거하여 상기 제2 소스 전극(SE2) 및 상기 제2 소스 전극과 이격된 상기 제2 드레인 전극(DE2)을 형성할 수 있다. 또한, 패터닝된 상기 금속층의 일부를 제거하여 상기 제3 소스 전극(SE3) 및 상기 제3 소스 전극과 이격된 상기 제3 드레인 전극(DE3)을 형성할 수 있다.
상기 데이터 패턴 및 상기 채널층(AP)이 형성된 베이스 기판(100) 상에 제2 절연층(120)을 형성한다.
상기 제2 절연층(120)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성할 수 있다. 상기 제2 절연층(120)은 상기 데이터 패턴 상에 배치된다. 상기 제2 절연층(120)은 상기 제1 드레인 전극(DE1), 상기 제1 소스 전극(SE1), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 상기 제1 데이터 라인(도 1의 DL1 참조)을 커버하여 절연한다.
도 6을 참조하면, 상기 제2 절연층(120)이 형성된 상기 베이스 기판(100) 상에 유기막(130)이 형성된다. 상기 유기막(130)은 컬러필터층 일 수 있다. 상기 제2 절연층(120) 상에 포토 레지스트를 형성하고, 마스크를 이용하여 노광 및 현상액을 이용한 현상을 통해 형성할 수 있다.
상기 유기막(130)은 상기 제2 절연층(120) 상에 배치된다. 상기 유기막(130)이 컬러필터층인 경우, 상기 컬러필터층은 액정층을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러필터층은 적색 컬러 필터(red)층, 녹색 컬러 필터(green)층, 및 청색 컬러 필터(blue)층 일 수 있다. 상기 컬러필터층은 상기 단위 화소에 대응하여 제공되며, 서로 인접한 단위 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 상기 컬러필터층은 서로 인접한 단위 화소들의 경계에서 일부가 인접한 컬러필터층에 의해 서로 중첩되거나, 또는 서로 이격될 수 있다.
도 7을 참조하면, 상기 유기막(130)을 패터닝하여, 제1 리페어 홀(RH1) 및 제1 컨택홀(CNT1)을 형성한다.
상기 제1 리페어 홀(RH1)은 상기 제1 데이터 라인(DL1)과 상기 게이트 라인(GL)이 교차하는 교차 영역에 형성된다. 상기 제1 리페어 홀(RH1)은 상기 제1 데이터 라인(DL1)과 상기 게이트 라인(GL)이 교차하는 교차 영역을 노출시킨다. 상기 제1 리페어 홀(RH1)의 넓이는 상기 제1 데이터 라인(DL1)과 상기 게이트 라인(GL)이 중첩하는 영역의 넓이 보다 크게 형성될 수 있다.
상기 제1 컨택홀(CNT1)은 상기 유기막(130) 및 상기 제2 절연층(120)을 통해 형성된다. 상기 제1 컨택홀(CNT1)은 상기 제1 드레인 전극(DE1)을 부분적으로 노출시킨다.
도 8을 참조하면, 상기 제1 리페어 홀(RH1) 및 상기 제1 컨택홀(CNT1)이 형성된 베이스 기판(100) 상에 투명 전극층(140)을 형성한다. 상기 투명 전극층(140)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 투명 전극층(1140)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 투명 전극층(140)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 3을 참조하면, 상기 투명 전극층(140)을 패터닝하여 제1 화소 전극(PE1)을 형성한다.
상기 제1 화소 전극(PE1)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 제1 화소 전극(PE1)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 제1 화소 전극(PE1)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 제1 화소 전극(PE1)은 상기 제1 컨택홀(CNT1)을 통해 상기 제1 드레인 전극(DE1)과 전기적으로 연결된다.
컬러 필터가 어레이 기판에 형성되는 구조에서는 컬러 필터가 데이터 라인을 덮고 있어, 데이터 라인의 전기적 불량이 발생되는 경우 리페어가 불가능하다. 즉, 컬러 필터가 데이터 라인을 덮고 있어, 레이저에 의한 커팅이 실패할 수 있으며, 리페어 라인이 데이터 라인과 접촉할 수 없어 리페어가 불가능하다.
그러나, 본 실시예에 따른 표시 기판은 게이트 라인과 데이터 라인이 교차하는 교차 영역을 노출하는 리페어 홀을 포함한다. 상기 리페어 홀은 상기 게이트 라인과 상기 데이터 라인이 교차하는 교차 영역을 노출하고 있으므로, 상기 게이트 라인과 상기 데이터 라인 사이의 쇼팅으로 인한 전기적 불량이 발생되는 경우 리페어가 가능하다. 따라서, 표시 기판의 불량을 감소시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다. 도 10은 도 9의 A 부분을 확대한 평면도이다. 도 11은 도 10의 I-I'라인을 따라 절단한 단면도이다.
도 9 내지 도 11을 참조하면, 게이트 라인(GL) 및 제1 데이터 라인(DL1)이 서로 교차되는 곳에서 쇼팅불량(10)이 발생하였다.
상기 쇼팅 불량(10)이 발생된 지점을 중심으로 상기 제1 데이터 라인(DL1)을 양쪽에서 단선시키는 제1 절단홈(CH1) 및 제2 절단홈(CH2)이 형성된다. 레이저빔이 상기 제1 데이터 배선(DL1)을 가로지르도록 제1 방향으로 조사되어, 상기 제1 데이터 배선(DL1)을 단선시키는 제1 및 제2 절단홈(CH1, CH2)이 형성된다. 예를 들어, 제1 및 제2 절단홈(CH1, CH2)을 형성시키는 레이저빔은 펄스(pulse) 레이저빔일 수 있다. 상기 펄스 레이저빔의 파장은 약1064nm, 532nm, 355nm 일 수 있다.
제1 리페어 홀(RH1)에 리페어 라인(RL)이 형성된다. 상기 리페어 라인(RL)은 상기 절단된 제1 데이터 라인(DL1)을 전기적으로 연결한다. 상기 리페어 라인(RL)은 상기 제1 데이터 라인(DL1)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 리페어 라인(RL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 리페어 라인(RL)은 레이저 CVD(Chemical Vapor Deposition)법에 의해 형성될 수 있다. 이때, 레이저 CVD법은 증착시킬 물질을 가스화한 상태에서 레이저빔을 국부적으로 조사하여, 상기 레이저빔이 조사된 위치에 상기 물질을 증착시키는 방법을 말한다. 즉, 레이저빔을 상기 절단된 제1 데이터 라인(DL1)을 따라 조사하여 제1 리페어 홀(RH1) 내에 상기 리페어 라인(RL)을 증착시킨다. 이때, 한편, 상기 레이저빔을 통해 증착시킬 물질은 제1 데이터 라인(DL1)의 구성물질과 동일할 수 있다. 상기 리페어 라인(RL)은 제1 연결점(CP1) 및 제2 연결점(CP2)에서 상기 제1 데이터라인(DL1)과 전기적으로 연결된다.
이와 같이 리페어 라인(RL)이 제1 리페어 홀(RH1) 내에 형성되어, 제1 및 제2 절단홈(CH1, CH2)에 의해 전기적으로 분리된 제1 데이터 라인(DL1)을 전기적으로 연결시킴으로써, 상기 게이트 라인(GL) 및 상기 제1 데이터 라인(DL1)의 교차지점에서 발생된 쇼팅불량(10)을 보상할 수 있다.
도 12는 도 11의 리페어 방법을 나타낸 단면도이다.
도 12를 참조하면, 상기 쇼팅 불량(10)이 발생된 지점을 중심으로 상기 제1 데이터 라인(DL1)을 양쪽에서 단선시키는 제1 절단홈(CH1) 및 제2 절단홈(CH2)이 형성된다. 레이저빔이 상기 제1 데이터 배선(DL1)을 가로지르도록 제1 방향으로 조사되어, 상기 제1 데이터 배선(DL1)을 단선시키는 제1 및 제2 절단홈(CH1, CH2)이 형성된다. 예를 들어, 제1 및 제2 절단홈(CH1, CH2)을 형성시키는 레이저빔은 펄스(pulse) 레이저빔일 수 있다. 상기 펄스 레이저빔의 파장은 약 1064nm, 532nm, 355nm 일 수 있다.
상기 제1 절단홈(CH1) 및 상기 제2 절단홈(CH2)에 의해 상기 제1 데이터 라인(DL1)이 상기 쇼팅 불량(10)이 발생된 지점에서 전기적으로 분리된다.
도 11을 참조하면, 제1 리페어 홀(RH1)에 리페어 라인(RL)이 형성된다. 상기 리페어 라인(RL)은 상기 절단된 제1 데이터 라인(DL1)을 전기적으로 연결한다. 상기 리페어 라인(RL)은 제1 연결점(CP1) 및 제2 연결점(CP2)에서 상기 제1 데이터라인(DL1)과 전기적으로 연결된다.
상기 리페어 라인(RL)은 상기 제1 데이터 라인(DL1)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 리페어 라인(RL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 리페어 라인(RL)은 레이저 CVD(Chemical Vapor Deposition)법에 의해 형성될 수 있다. 이때, 레이저 CVD법은 증착시킬 물질을 가스화한 상태에서 레이저빔을 국부적으로 조사하여, 상기 레이저빔이 조사된 위치에 상기 물질을 증착시키는 방법을 말한다. 즉, 레이저빔을 상기 절단된 제1 데이터 라인(DL1)을 따라 조사하여 제1 리페어 홀(RH1) 내에 상기 리페어 라인(RL)을 증착시킨다. 이때, 한편, 상기 레이저빔을 통해 증착시킬 물질은 제1 데이터 라인(DL1)의 구성물질과 동일할 수 있다.
이와 같이 리페어 라인(RL)이 제1 리페어 홀(RH1) 내에 형성되어, 제1 및 제2 절단홈(CH1, CH2)에 의해 전기적으로 분리된 제1 데이터 라인(DL1)을 전기적으로 연결시킴으로써, 상기 게이트 라인(GL) 및 상기 제1 데이터 라인(DL1)의 교차지점에서 발생된 쇼팅불량(10)을 보상할 수 있다.
도 13는 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다. 도 14는 도 13의A 부분을 확대한 평면도이다. 도 15는 도 14의 I-I'라인을 따라 절단한 단면도이다.
도 13 내지 도 15를 참조하면, 상기 리페어 라인(RL)이 형성된 상기 제1 리페어 홀(RH1)을 커버하는 제1 커버 패턴(CL1)이 형성된다.
상기 제1 커버 패턴(CL1)은 상기 리페어 라인(RL) 및 상기 제1 리페어 홀(RH1)을 커버한다. 상기 제1 커버 패턴(CL1)은 컬럼 스페이서(미도시)와 동일한 층으로 형성될 수 있다.
상기 제1 커버 패턴(CL1)은 제1 리페어 홀(RH1)을 커버하여, 이물질에 의한 배선의 불량을 방지할 수 있다. 또한, 상기 제1 커버 패턴(CL1)은 제1 리페어 홀(RH1)의 공간을 채우므로, 제1 리페어 홀(RH1) 형성에 의한 단차를 감소시킬 수 있다.
도 16은 본 발명의 일 실시예에 따른 표시 기판을 나타낸 평면도이다. 도 17은 도 16의 B 부분을 확대한 평면도이다. 도 18은 도 17의 II-II'라인을 따라 절단한 단면도이다.
도 16 내지 도 18을 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 게이트 라인(GL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 리페어홀(RH1), 제2 리페어홀(RH2), 제1 스토리지 라인(Cst1), 제2 스토리지 라인(Cst2), 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 하이 화소 전극(PE1) 및 로우 화소 전극(PE2)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 게이트 라인(GL)은 상기 제1 스위칭 소자(SW1)의 제1 게이트 전극(GE1), 상기 제2 스위칭 소자(SW2)의 제2 게이트 전극(GE2) 및 상기 제3 스위칭 소자(SW3)의 상기 제3 게이트 전극(GE3)과 전기적으로 연결된다. 또는 상기 게이트 라인(GL)의 일부가 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 형성할 수 있다.
상기 제1 데이터 라인(DL1)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 제1 데이터 라인(DL1)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 제1 데이터 라인(DL1)은 상기 제1 스위칭 소자(SW1)의 제1 소스 전극(SE1) 및 상기 제2 스위칭 소자(SW2)의 제2 소스 전극(SE2)과 전기적으로 연결된다.
상기 하이 화소 전극(PE1)은 상기 게이트 라인(GL)과 상기 제2 방향(D2)으로 인접하여 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 하이 화소 전극(PE1)은 상기 제1 스위칭 소자(SW1)의 제1 드레인 전극(DE1)과 제1 콘택홀(H1)을 통해 전기적으로 연결된다.
상기 로우 화소 전극(PE2)은 상기 게이트 라인(GL)을 중심으로 상기 하이 화소 전극(PE1)의 반대편에, 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 로우 화소 전극(PE2)은 상기 제2 스위칭 소자(SW2)의 제2 드레인 전극(DE2) 및 상기 제3 스위칭 소자(SW3)의 제3 드레인 전극(DE3)과 제2 콘택홀(H2)을 통해 전기적으로 연결된다.
상기 하이 화소 전극(PE1)에는 제1 전압이 인가될 수 있다. 상기 로우 화소 전극(PE2)에는 상기 제1 전압과 다른 제2 전압이 인가될 수 있다. 예를 들면, 상기 제1 전압은 상기 제2 전압보다 높고, 상기 하이 화소 전극(PE1)에 대응하는 부분은 하이 화소(high pixel)로 구동되고, 상기 로우 화소 전극(PE2)에 대응하는 부분은 로우 화소(low pixel)로 구동될 수 있다.
상기 제1 스토리지 라인(Cst1)은 상기 제2 방향(D2)으로 연장된다. 상기 제1 스토리지 라인(Cst1)은 상기 하이 화소 전극(PE1)과 중첩한다. 상기 제1 스토리지 라인(Cst1)은 상기 게이트 라인(GL)과 동일한 층으로 형성된다. 따라서, 상기 제1 스토리지 라인(Cst1)은 상기 게이트 라인(GL)과 동일한 층에 배치될 수 있다. 상기 제1 스토리지 라인(Cst1)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 제2 스토리지 라인(Cst2)은 상기 데이터 라인(DL)과 동일한 층으로 형성된다. 따라서, 상기 제2 스토리지 라인(Cst2)은 상기 데이터 라인(DL)과 동일한 층에 배치될 수 있다. 상기 제2 스토리지 라인(Cst2)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 제2 스토리지 라인(Cst2)은 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3)과 전기적으로 연결된다.
상기 제1 데이터 라인(DL1) 및 상기 제2 스토리지 라인(Cst2) 상에는 제2 절연층(1120)이 형성된다. 상기 제2 절연층(1120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(1120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제2 절연층(1120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 절연층(1120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제2 절연층(1120) 상에는 유기막(1130)이 형성된다. 상기 유기막(1130)은 상기 표시 기판의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(1130)은 유기 물질을 포함하는 절연층일 수 있다. 예를 들어 상기 유기막(1130)은 컬러 필터층 일 수 있다.
상기 유기막(1130) 상에는 화소 전극이 형성된다. 상기 화소 전극은 하이 화소 전극(PE1) 및 로우 화소 전극(PE2)을 포함할 수 있다.
상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 유기막(1130)을 통해 리페어 홀(RH)이 형성된다. 상기 리페어 홀은 제1 리페어 홀(RH1) 및 제2 리페어 홀(RH2)을 포함할 수 있다. 상기 제1 리페어 홀(RH1)은 상기 제1 데이터 라인(DL1)과 상기 게이트 라인(GL)이 교차하는 교차 영역에 형성된다. 상기 제2 리페어 홀(RH2)은 상기 제2 데이터 라인(DL2)과 상기 게이트 라인(GL)이 교차하는 교차 영역에 형성된다.
상기 제1 리페어 홀(RH1)은 상기 제1 데이터 라인(DL1)과 상기 게이트 라인(GL)이 교차하는 교차 영역을 노출시킨다. 상기 제1 리페어 홀(RH1)의 넓이는 상기 제1 데이터 라인(DL1)과 상기 게이트 라인(GL)이 중첩하는 영역의 넓이 보다 크게 형성될 수 있다.
상기 제1 리페어 홀(RH1) 상에는 제1 리페어 전극(RE1)이 형성된다. 상기 제1 리페어 전극(RH1)은 상기 제1 리페어 홀(RH1)을 커버한다. 상기 제1 리페어 전극(RH1)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 제1 리페어 전극(RH1)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 제1 리페어 전극(RH1)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 제1 리페어 전극(RH1)은 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)과 동일한 물질을 포함할 수 있다. 상기 제1 리페어 전극(RH1)은 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)과 동일한 층으로부터 형성될 수 있다.
상기 제1 스위칭 소자(SW1)는 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)을 연결하는 제1 채널부(CH1)를 포함한다.
상기 제1 채널부(CH1)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제1 채널부(CH1)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제2 스위칭 소자(SW2)는 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 연결하는 제2 채널부(CH2)를 포함한다.
상기 제2 채널부(CH2)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제2 채널부(CH2)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제3 스위칭 소자(SW3)는 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)을 연결하는 제3 채널부(CH3)를 포함한다.
상기 제3 채널부(CH3)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제3 채널부(CH3)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
컬러 필터가 어레이 기판에 형성되는 구조에서는 컬러 필터가 데이터 라인을 덮고 있어, 데이터 라인의 전기적 불량이 발생되는 경우 리페어가 불가능하다. 즉, 컬러 필터가 데이터 라인을 덮고 있어, 레이저에 의한 커팅이 실패할 수 있으며, 리페어 라인이 데이터 라인과 접촉할 수 없어 리페어가 불가능하다.
그러나, 본 실시예에 따른 표시 기판은 게이트 라인과 데이터 라인이 교차하는 교차 영역을 노출하는 리페어 홀을 포함한다. 상기 리페어 홀은 상기 게이트 라인과 상기 데이터 라인이 교차하는 교차 영역을 노출하고 있으므로, 상기 게이트 라인과 상기 데이터 라인 사이의 쇼팅으로 인한 전기적 불량이 발생되는 경우 리페어가 가능하다. 따라서, 표시 기판의 불량을 감소시킬 수 있다.
또한, 본 실시예에 따른 표시 기판은 상기 리페어 홀을 커버하는 리페어 전극을 포함한다. 따라서, 별도의 리페어 라인을 형성하지 않고 불량이 발생한 배선을 리페어 할 수 있다. 예를 들어, 상기 리페어 전극에 레이저를 주사하여 불량이 발생한 배선을 리페어 할 수 있다.
불량이 발생한 배선에 리페어 라인을 형성하는 경우, 불량이 발생하는 배선상에만 리페어 라인이 형성된다. 그러나, 본 실시예에 따른 표시기판은 불량이 발생되지 않은 배선 상에도 리페어 전극을 형성한다. 즉, 모든 리페어 홀마다 리페어 전극이 형성된다.
도 19 내지 도 23은 도 18의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 19를 참조하면, 베이스 기판(1100) 상에 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 금속층을 패터닝 하여 게이트 패턴을 형성한다. 상기 게이트 패턴은 제1 스토리지 라인(Cst1), 게이트 라인(GL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)을 포함한다.
상기 베이스 기판(1100)은 투과성, 내열성, 내화학성 등이 우수한 물질을 포함할 수 있다. 예를 들면, 상기 베이스 기판(1100)은 광 투과력이 우수한 유리, 폴리에틸렌나프탈레이트, 폴리에틸렌테레프탈레이트층 및 폴리아크릴 중 어느 하나를 포함할 수 있다.
상기 게이트 패턴은 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 상기 게이트 패턴은 불투명한 구리(Cu)를 포함할 수 있다.
상기 게이트 패턴이 형성된 상기 베이스 기판(1100) 상에 제1 절연층(1110)이 형성된다. 상기 제1 절연층(1110)은 상기 게이트 패턴 상에 배치된다. 상기 제1 절연층(1110)은 상기 제1 스토리지 라인(Cst1), 상기 게이트 라인(GL), 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 커버하여 절연한다.
도 20을 참조하면, 상기 제1 절연층(1110) 상에 반도체 층 및 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 반도체 층 및 상기 금속층을 패터닝 하여 제1 내지 제3 채널부(CH1, CH2, CH3)를 포함하는 채널층 및 데이터 패턴을 형성한다. 상기 반도체 층은 비정질 실리콘(a-Si:H)으로 이루어진 실리콘 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 반도체층은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 데이터 패턴은 제1 드레인 전극(DE1), 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 데이터 라인(DL)을 포함한다. 예를 들면, 상기 반도체 층 및 상기 금속층을 동시에 패터닝 후, 패터닝된 상기 금속층의 일부를 제거하여 상기 제1 소스 전극(SE1) 및 상기 제1 소스 전극과 이격된 상기 제1 드레인 전극(DE1)을 형성할 수 있다. 또한, 패터닝된 상기 금속층의 일부를 제거하여 상기 제2 소스 전극(SE2) 및 상기 제2 소스 전극과 이격된 상기 제2 드레인 전극(DE2)을 형성할 수 있다. 또한, 패터닝된 상기 금속층의 일부를 제거하여 상기 제3 소스 전극(SE3) 및 상기 제3 소스 전극과 이격된 상기 제3 드레인 전극(DE3)을 형성할 수 있다.
상기 데이터 패턴 및 상기 채널층(AP)이 형성된 베이스 기판(1100) 상에 제2 절연층(1120)을 형성한다.
상기 제2 절연층(1120)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성할 수 있다. 상기 제2 절연층(1120)은 상기 데이터 패턴 상에 배치된다. 상기 제2 절연층(1120)은 상기 제1 드레인 전극(DE1), 상기 제1 소스 전극(SE1), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 상기 제1 데이터 라인(도 16의 DL1 참조)을 커버하여 절연한다.
도 21을 참조하면, 상기 제2 절연층(1120)이 형성된 상기 베이스 기판(1100) 상에 유기막(1130)이 형성된다. 상기 유기막(1130)은 컬러필터층 일 수 있다. 상기 제2 절연층(1120) 상에 포토 레지스트를 형성하고, 마스크를 이용하여 노광 및 현상액을 이용한 현상을 통해 형성할 수 있다.
상기 유기막(1130)은 상기 제2 절연층(1120) 상에 배치된다. 상기 유기막(1130)이 컬러필터층인 경우, 상기 컬러필터층은 액정층을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러필터층은 적색 컬러 필터(red)층, 녹색 컬러 필터(green)층, 및 청색 컬러 필터(blue)층 일 수 있다. 상기 컬러필터층은 상기 단위 화소에 대응하여 제공되며, 서로 인접한 단위 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 상기 컬러필터층은 서로 인접한 단위 화소들의 경계에서 일부가 인접한 컬러필터층에 의해 서로 중첩되거나, 또는 서로 이격될 수 있다.
도 22를 참조하면, 상기 유기막(1130)을 패터닝하여, 제1 리페어 홀(RH1) 및 제1 컨택홀(CNT1)을 형성한다.
상기 제1 리페어 홀(RH1)은 상기 제1 데이터 라인(DL1)과 상기 게이트 라인(GL)이 교차하는 교차 영역에 형성된다. 상기 제1 리페어 홀(RH1)은 상기 제1 데이터 라인(DL1)과 상기 게이트 라인(GL)이 교차하는 교차 영역을 노출시킨다. 상기 제1 리페어 홀(RH1)의 넓이는 상기 제1 데이터 라인(DL1)과 상기 게이트 라인(GL)이 중첩하는 영역의 넓이 보다 크게 형성될 수 있다.
상기 제1 컨택홀(CNT1)은 상기 유기막(1130) 및 상기 제2 절연층(1120)을 통해 형성된다. 상기 제1 컨택홀(CNT1)은 상기 제1 드레인 전극(DE1)을 부분적으로 노출시킨다.
도 23을 참조하면, 상기 제1 리페어 홀(RH1) 및 상기 제1 컨택홀(CNT1)이 형성된 베이스 기판(1100) 상에 투명 전극층(1140)을 형성한다. 상기 투명 전극층(1140)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 투명 전극층(1140)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 투명 전극층(1140)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 18을 참조하면, 상기 투명 전극층(1140)을 패터닝하여 제1 화소 전극(PE1) 및 제1 리페어 전극(RE1)을 형성한다.
상기 제1 화소 전극(PE1)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 제1 화소 전극(PE1)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 제1 화소 전극(PE1)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 제1 화소 전극(PE1)은 상기 제1 컨택홀(CNT1)을 통해 상기 제1 드레인 전극(DE1)과 전기적으로 연결된다.
상기 제1 리페어 홀(RH1) 상에는 제1 리페어 전극(RE1)이 형성된다. 상기 제1 리페어 전극(RH1)은 상기 제1 리페어 홀(RH1)을 커버한다. 상기 제1 리페어 전극(RH1)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 제1 리페어 전극(RH1)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 제1 리페어 전극(RH1)은 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)과 동일한 물질을 포함할 수 있다. 상기 제1 리페어 전극(RH1)은 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)과 동일한 층으로부터 형성될 수 있다.
컬러 필터가 어레이 기판에 형성되는 구조에서는 컬러 필터가 데이터 라인을 덮고 있어, 데이터 라인의 전기적 불량이 발생되는 경우 리페어가 불가능하다. 즉, 컬러 필터가 데이터 라인을 덮고 있어, 레이저에 의한 커팅이 실패할 수 있으며, 리페어 라인이 데이터 라인과 접촉할 수 없어 리페어가 불가능하다.
그러나, 본 실시예에 따른 표시 기판은 게이트 라인과 데이터 라인이 교차하는 교차 영역을 노출하는 리페어 홀을 포함한다. 상기 리페어 홀은 상기 게이트 라인과 상기 데이터 라인이 교차하는 교차 영역을 노출하고 있으므로, 상기 게이트 라인과 상기 데이터 라인 사이의 쇼팅으로 인한 전기적 불량이 발생되는 경우 리페어가 가능하다. 따라서, 표시 기판의 불량을 감소시킬 수 있다.
또한, 본 실시예에 따른 표시 기판은 상기 리페어 홀을 커버하는 리페어 전극을 포함한다. 따라서, 별도의 리페어 라인을 형성하지 않고 불량이 발생한 배선을 리페어 할 수 있다. 예를 들어, 상기 리페어 전극에 레이저를 주사하여 불량이 발생한 배선을 리페어 할 수 있다.
불량이 발생한 배선에 리페어 라인을 형성하는 경우, 불량이 발생하는 배선상에만 리페어 라인이 형성된다. 그러나, 본 실시예에 따른 표시기판은 불량이 발생되지 않은 배선 상에도 리페어 전극을 형성한다. 즉, 모든 리페어 홀마다 리페어 전극이 형성된다.
도 24는 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다. 도 25는 도 24의 B 부분을 확대한 평면도이다. 도 26은 도 25의 II-II'라인을 따라 절단한 단면도이다.
도 24 내지 도 26을 참조하면, 게이트 라인(GL) 및 제1 데이터 라인(DL1)이 서로 교차되는 곳에서 쇼팅불량(1010)이 발생하였다.
상기 쇼팅 불량(1010)이 발생된 지점을 중심으로 상기 제1 데이터 라인(DL1)을 양쪽에서 단선시키는 제1 절단홈(CH1) 및 제2 절단홈(CH2)이 형성된다. 레이저빔이 상기 제1 데이터 배선(DL1)을 가로지르도록 제1 방향으로 조사되어, 상기 제1 데이터 배선(DL1)을 단선시키는 제1 및 제2 절단홈(CH1, CH2)이 형성된다. 예를 들어, 제1 및 제2 절단홈(CH1, CH2)을 형성시키는 레이저빔은 펄스(pulse) 레이저빔일 수 있다. 상기 펄스 레이저빔의 파장은 약1064nm, 532nm, 355nm 일 수 있다.
상기 제1 리페어 전극(RE1)은 제1 연결점(CP1) 및 제2 연결점(CP2)에서 상기 제1 데이터라인(DL1)과 전기적으로 연결된다. 상기 제1 리페어 전극(RE1)에 레이저를 조사하여 상기 제1 연결점(CP1) 및 상기 제2 연결점(CP2)을 형성할 수 있다.
이와 같이 상기 제1 리페어 전극(RL)이 제1 리페어 홀(RH1) 내에 형성되어, 제1 및 제2 절단홈(CH1, CH2)에 의해 전기적으로 분리된 제1 데이터 라인(DL1)을 전기적으로 연결시킴으로써, 상기 게이트 라인(GL) 및 상기 제1 데이터 라인(DL1)의 교차지점에서 발생된 쇼팅불량(1010)을 보상할 수 있다.
도 27은 도 26의 리페어 방법을 나타낸 단면도이다.
도 27을 참조하면, 상기 쇼팅 불량(1010)이 발생된 지점을 중심으로 상기 제1 데이터 라인(DL1)을 양쪽에서 단선시키는 제1 절단홈(CH1) 및 제2 절단홈(CH2)이 형성된다. 레이저빔이 상기 제1 데이터 배선(DL1)을 가로지르도록 제1 방향으로 조사되어, 상기 제1 데이터 배선(DL1)을 단선시키는 제1 및 제2 절단홈(CH1, CH2)이 형성된다. 예를 들어, 제1 및 제2 절단홈(CH1, CH2)을 형성시키는 레이저빔은 펄스(pulse) 레이저빔일 수 있다. 상기 펄스 레이저빔의 파장은 약 1064nm, 532nm, 355nm 일 수 있다.
상기 제1 절단홈(CH1) 및 상기 제2 절단홈(CH2)에 의해 상기 제1 데이터 라인(DL1)이 상기 쇼팅 불량(1010)이 발생된 지점에서 전기적으로 분리된다.
도 26을 참조하면, 상기 제1 리페어 전극(RL1)과 상기 제1 데이터 라인(DL)을 전기적으로 연결하는 상기 제1 연결점(CP1) 및 상기 제2 연결점(CP2)이 형성된다.
상기 제1 연결점(CP1) 및 상기 제2 연결점(CP2)은 상기 제1 리페어 전극(RL1)에 레이저를 조사하여 형성할 수 있다. 상기 제1 리페어 전극(RL1)은 상기 절단된 제1 데이터 라인(DL1)을 전기적으로 연결한다. 상기 제1 리페어 전극(RL1)은 상기 제1 연결점(CP1) 및 상기 제2 연결점(CP2)에서 상기 제1 데이터 라인(DL1)과 전기적으로 연결된다.
상기 제1 리페어 전극(RH1)은 상기 제1 리페어 홀(RH1)을 커버한다. 상기 제1 리페어 전극(RH1)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 제1 리페어 전극(RH1)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 제1 리페어 전극(RH1)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 제1 리페어 전극(RH1)은 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)과 동일한 물질을 포함할 수 있다. 상기 제1 리페어 전극(RH1)은 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)과 동일한 층으로부터 형성될 수 있다.
이와 같이 상기 제1 리페어 전극(RL1)이 제1 리페어 홀(RH1) 내에 형성되어, 제1 및 제2 절단홈(CH1, CH2)에 의해 전기적으로 분리된 제1 데이터 라인(DL1)을 전기적으로 연결시킴으로써, 상기 게이트 라인(GL) 및 상기 제1 데이터 라인(DL1)의 교차지점에서 발생된 쇼팅불량(1010)을 보상할 수 있다.
도 28은 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다. 도 29는 도 28의 B 부분을 확대한 평면도이다. 도 30은 도 29의 II-II'라인을 따라 절단한 단면도이다.
도 28 내지 도 30을 참조하면, 상기 제1 리페어 전극(RE1)이 형성된 상기 제1 리페어 홀(RH1)을 커버하는 제1 커버 패턴(CL1)이 형성된다.
상기 제1 커버 패턴(CL1)은 상기 제1 리페어 전극(RE1) 및 상기 제1 리페어 홀(RH1)을 커버한다. 상기 제1 커버 패턴(CL1)은 컬럼 스페이서(미도시)와 동일한 층으로 형성될 수 있다.
상기 제1 커버 패턴(CL1)은 제1 리페어 홀(RH1)을 커버하여, 이물질에 의한 배선의 불량을 방지할 수 있다. 또한, 상기 제1 커버 패턴(CL1)은 제1 리페어 홀(RH1)의 공간을 채우므로, 제1 리페어 홀(RH1) 형성에 의한 단차를 감소시킬 수 있다.
본 발명의 실시예들에 따르면, 표시 기판은 게이트 라인과 데이터 라인이 교차하는 교차 영역을 노출하는 리페어 홀을 포함한다. 상기 리페어 홀은 상기 게이트 라인과 상기 데이터 라인이 교차하는 교차 영역을 노출하고 있으므로, 상기 게이트 라인과 상기 데이터 라인 사이의 쇼팅으로 인한 전기적 불량이 발생되는 경우 리페어가 가능하다. 따라서, 표시 기판의 불량을 감소시킬 수 있다.
또한, 상기 리페어 홀을 커버하는 커버 패턴을 더 포함한다. 상기 커버 패턴은 상기 리페어 홀을 커버하여, 이물질에 의한 배선의 불량을 방지할 수 있다. 또한, 상기 커버 패턴은 상기 리페어 홀의 공간을 채우므로, 상기 리페어 홀 형성에 의한 단차를 감소시킬 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 베이스 기판 120: 제1 절연층
130: 제2 절연층 150: 제1 서브 화소 전극
160: 제2 서브화소 전극 170: 제3 서브 화소 전극
SW1: 제1 스위칭 소자 SW2: 제2 스위칭 소자
SW3: 제3 스위칭 소자 Cst1: 제1 스토리지 라인
Cst2: 제2 스토리지 라인 RH: 리페어 홀
RL: 리페어 라인 RE: 리페어 전극

Claims (20)

  1. 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴;
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 데이터 금속 패턴;
    상기 데이터 금속 패턴 상에 배치되는 유기막;
    상기 유기막을 관통하며, 상기 게이트 라인과 상기 데이터 라인이 교차하는 교차 영역을 노출하는 리페어 홀; 및
    상기 유기막 상에 배치되며 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 교차 영역에 형성되며, 상기 데이터 라인과 전기적으로 연결되는 리페어 라인을 더 포함하는 것을 특징으로 하는 표시 기판.
  3. 제2항에 있어서, 상기 리페어 홀을 커버하는 커버 패턴을 더 포함하는 것을 특징으로 하는 표시 기판.
  4. 제1항에 있어서, 상기 리페어 홀을 커버하며, 상기 화소 전극과 동일한 층으로 형성되는 리페어 전극을 더 포함하는 것을 특징으로 하는 표시 기판.
  5. 제4항에 있어서, 상기 리페어 홀 및 상기 리페어 전극을 커버하는 커버 패턴을 더 포함하는 것을 특징으로 하는 표시 기판.
  6. 베이스 기판 상에 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계;
    상기 게이트 금속 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 데이터 금속 패턴을 형성하는 단계;
    상기 데이터 금속 패턴 상에 유기막을 형성하는 단계;
    상기 유기막을 패터닝하여 상기 게이트 라인과 상기 데이터 라인이 교차하는 교차 영역을 노출하는 리페어 홀을 형성하는 단계; 및
    상기 유기막 상에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  7. 제6항에 있어서, 상기 리페어 홀의 넓이는 상기 게이트 라인 및 상기 데이터 라인이 중첩하는 영역의 넓이 보다 큰 것을 특징으로 하는 표시 기판의 제조 방법.
  8. 제7항에 있어서, 상기 유기막은 컬러 필터인 것을 특징으로 하는 표시 기판의 제조 방법.
  9. 제6항에 있어서, 상기 리페어 홀을 커버하는 리페어 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  10. 제9항에 있어서, 상기 리페어 전극은 상기 화소 전극과 동일한 층으로부터 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  11. 제10항에 있어서, 상기 리페어 홀의 넓이는 상기 게이트 라인 및 상기 데이터 라인이 중첩하는 영역의 넓이 보다 큰 것을 특징으로 하는 표시 기판의 제조 방법.
  12. 제9항에 있어서, 상기 유기막은 컬러 필터인 것을 특징으로 하는 표시 기판의 제조 방법.
  13. 유기막을 통해 형성된 리페어 홀에 의해 노출된 게이트 라인과 데이터 라인의 중첩영역에서, 상기 게이트 라인 및 상기 데이터 라인의 쇼팅에 의한 전기적인 연결 불량이 발생된 지점을 중심으로 상기 데이터 라인을 양쪽에서 단선시키는 제1 및 제2 절단홈을 형성하는 단계; 및
    상기 단선된 데이터 라인을 전기적으로 연결하는 단계를 포함하는 표시 기판의 리페어 방법.
  14. 제13항에 있어서, 상기 단선된 데이터 라인을 전기적으로 연결하는 단계는, 상기 단선된 데이터 라인을 전기적으로 연결하는 리페어 라인을 형성하는 단계를 포함하며,
    상기 리페어 라인은 상기 데이터 라인과 동일한 물질을 포함하는 것을 특징으로 하는 표시 기판의 리페어 방법.
  15. 제13항에 있어서, 상기 리페어 라인을 형성하는 단계는 레이저 CVD(Chemical Vapor Deposition)법을 이용하는 것을 특징으로 하는 표시 기판의 리페어 방법.
  16. 제13항에 있어서, 상기 리페어 라인을 커버하는 커버 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 리페어 방법.
  17. 제13항에 있어서, 상기 리페어 홀을 커버하는 리페어 전극을 형성하는 단계를 더 포함하고,
    상기 단선된 데이터 라인을 전기적으로 연결하는 단계는, 상기 리페어 홀에 형성된 상기 리페어 전극과 상기 단선된 데이터 라인을 전기적으로 연결하는 단계를 포함하며,
    상기 리페어 전극은 투명 도전성 물질을 포함하는 것을 특징으로 하는 표시 기판의 리페어 방법.
  18. 제17항에 있어서, 상기 제1 및 제2 절단홈을 형성하는 단계는 상기 리페어 전극에 레이저를 조사하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 리페어 방법.
  19. 제18항에 있어서, 상기 리페어 전극과 상기 단선된 데이터 라인을 전기적으로 연결하는 단계는 상기 리페어 전극에 레이저를 조사하여 상기 리페어 전극과 상기 데이터 라인을 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 리페어 방법.
  20. 제17항에 있어서, 상기 리페어 라인을 커버하는 커버 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 리페어 방법.
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