KR20170054597A - 표시 기판, 이를 포함하는 액정 표시 장치, 및 이의 제조 방법 - Google Patents

표시 기판, 이를 포함하는 액정 표시 장치, 및 이의 제조 방법 Download PDF

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KR20170054597A
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Abstract

표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 베이스 기판, 상기 베이스 기판 상에 배치되며, 제1 방향으로 연장된 게이트 라인, 상기 베이스 기판 상에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인에 연결된 박막 트랜지스터, 상기 박막 트랜지스터 상의 상기 표시 영역에 배치된 컬러 필터, 상기 컬러 필터 상에 배치되고 상기 박막 트랜지스터에 연결된 화소 전극, 상기 게이트 라인 및 상기 데이터 라인에 대응되게 배치된 블랙 매트릭스 패턴, 상기 비표시 영역에 배치되며, 제1 테두리 패턴 및 상기 제1 테두리 패턴보다 작은 두께를 갖는 제2 테두리 패턴을 포함하는 블랙 테두리 패턴, 및 상기 제2 테두리 패턴 하부에 배치된 게이트 금속 패턴을 포함하는 표시 기판을 제공한다.

Description

표시 기판, 이를 포함하는 액정 표시 장치, 및 이의 제조 방법{DISPLAY SUBSTRATE, LIQUID CRYSTAL DISPLAY COMPRISING THE SAME, AND MANUFACTURING METHOD THE SAME}
본 발명은 표시 기판, 이를 포함하는 액정 표시 장치, 및 이의 제조 방법에 관한 것으로 보다 상세하게는 표시 품질이 향상된 표시 기판, 및 이를 포함하는 액정 표시 장치, 및 이의 제조 방법에 관한 것이다.
표시 장치는 발광 방식에 따라 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display), 플라즈마 표시 장치(plasma display panel, PDP) 및 전기 영동 표시 장치(electrophoretic display) 등으로 분류된다.
액정 표시 장치는 전극이 형성되어 있는 표시 기판, 대향 기판, 및 표시 기판과 대향 기판 사이에 배치된 액정층을 포함한다. 최근 표시 기판에 컬러 필터를 배치하여 투과율을 높인 COA(Color-filter On Array) 구조를 채용하고 있다.
나아가, 컬러 필터가 배치된 표시 기판과 차광 부재가 배치된 대향 기판의 결합 공정에서 얼라인 미스가 발생되는 것을 방지하기 위하여 표시 기판에 컬러 필터와 차광 부재를 배치한 BOA(Black matrix On Array) 구조를 채용하고 있다.
이와 더불어, 표시 기판과 대향 기판 사이의 간격을 유지하는 스페이서를 차광 부재와 동일한 재료로 형성한 BCS(Black Column Spacer) 구조가 개발되고 있다.
한편, 차광 부재는 표시 영역의 게이트 라인 또는 데이터 라인 상에 배치되는 블랙 매트릭스 패턴, 및 표시 영역 외곽의 비표시 영역에 배치되는 블랙 테두리 패턴을 포함할 수 있다. 블랙 매트릭스 패턴은 컬러 필터와 같은 하부 구조물 때문에 일정 두께 이하로 형성되어야 하고, 블랙 테두리 패턴은 빛샘을 방지하기 위하여 블랙 매트릭스 패턴보다 두껍게 형성되어야 한다. 또한, 블랙 매트릭스 패턴 및 블랙 테두리 패턴은 하프톤 마스크를 사용하여 동시에 형성될 수 있는데, 로딩 효과(Loading Effect)로 인해 블랙 테두리 패턴과 인접한 블랙 매트릭스 패턴이 과식각(over etch)될 수 있다.
종래에는 이러한 문제를 해결하고자 블랙 매트릭스 패턴과 인접한 블랙 테두리 패턴의 일부를 블랙 매트릭스 패턴과 동일한 두께로 형성함으로써 로딩 효과로 인한 블랙 매트릭스 패턴의 과식각을 방지하고, 블랙 매트릭스 패턴과 인접한 블랙 테두리 패턴 하부에 더미 컬러 필터를 배치함으로써 빛샘을 방지하였다.
이 경우에 블랙 테두리 패턴과 더미 컬러 필터가 중첩되는 영역의 단차가 증가하여 액정 흐름성 불량이 발생할 수 있다. 즉, 액정이 비표시 영역까지 충진되지 않아 셀갭 균일도가 떨어지고, 이로 인해 표시 품질이 저하된다.
이에 본 발명은 로딩 효과로 인한 불량을 방지하고, 빛샘을 방지하는 동시에 액정 흐름성 불량을 방지할 수 있는 액정 표시 장치 및 이의 제조 방법을 제공하고자 한다.
표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 베이스 기판, 상기 베이스 기판 상에 배치되며, 제1 방향으로 연장된 게이트 라인, 상기 베이스 기판 상에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인에 연결된 박막 트랜지스터, 상기 박막 트랜지스터 상의 상기 표시 영역에 배치된 컬러 필터, 상기 컬러 필터 상에 배치되고 상기 박막 트랜지스터에 연결된 화소 전극, 상기 게이트 라인 및 상기 데이터 라인에 대응되게 배치된 블랙 매트릭스 패턴, 상기 비표시 영역에 배치되며, 제1 테두리 패턴 및 상기 제1 테두리 패턴보다 작은 두께를 갖는 제2 테두리 패턴을 포함하는 블랙 테두리 패턴, 및 상기 제2 테두리 패턴 하부에 배치된 게이트 금속 패턴을 포함하는 표시 기판을 제공한다.
상기 게이트 금속 패턴은 0.1㎛ 이상 내지 1.0㎛ 이하의 두께를 가질 수 있다.
상기 제1 테두리 패턴 및 상기 제2 테두리 패턴은 2.5㎛ 이상 내지 3.5㎛ 이하의 두께를 가질 수 있다.
상기 제1 테두리 패턴 및 상기 제2 테두리 패턴은 0.3㎛ 이상 내지 0.7㎛ 이하의 단차를 가질 수 있다.
상기 게이트 금속 패턴은 상기 게이트 라인과 동일한 층에 배치될 수 있다.
상기 제1 테두리 패턴 및 상기 제2 테두리 패턴은 평면상에서 서로 교대로 배치될 수 있다.
상기 블랙 매트릭스 패턴은 상기 블랙 테두리 패턴과 접촉하는 영역에서 상기 블랙 테두리 패턴과 실질적으로 동일한 높이를 가질 수 있다.
상기 컬러 필터는 상기 블랙 테두리 패턴과 상기 블랙 매트릭스 패턴과 접촉하는 영역에서 상기 블랙 테두리 패턴 하부에 배치되지 않는다.
상기 블랙 매트릭스 패턴은 상기 컬러 필터 상에 배치되고, 상기 블랙 매트릭스 패턴 상에 배치된 컬럼 스페이서를 더 포함할 수 있다.
표시 기판, 상기 표시 기판에 대향되어 배치된 대향 기판, 및 상기 표시 기판과 상기 대향 기판 사이에 배치된 액정층을 포함하며, 상기 표시 기판은 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 베이스 기판, 상기 베이스 기판 상에 배치되며, 제1 방향으로 연장된 게이트 라인, 상기 베이스 기판 상에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인에 연결된 박막 트랜지스터, 상기 박막 트랜지스터 상의 상기 표시 영역에 배치된 컬러 필터, 상기 컬러 필터 상에 배치되고, 상기 박막 트랜지스터에 연결된 화소 전극, 상기 게이트 라인 및 상기 데이터 라인에 대응되게 배치된 블랙 매트릭스 패턴, 상기 비표시 영역에 배치되며, 제1 테두리 패턴 및 상기 제1 테두리 패턴보다 작은 두께를 갖는 제2 테두리 패턴을 포함하는 블랙 테두리 패턴, 및 상기 제2 테두리 패턴 하부에 배치된 게이트 금속 패턴을 포함하는 액정 표시 장치를 제공한다.
상기 게이트 금속 패턴은 0.1㎛ 이상 내지 1.0㎛ 이하의 두께를 가질 수 있다.
상기 제1 테두리 패턴 및 상기 제2 테두리 패턴은 2.5㎛ 이상 내지 3.5㎛ 이하의 두께를 가질 수 있다.
상기 제1 테두리 패턴 및 상기 제2 테두리 패턴은 0.3㎛ 이상 내지 0.7㎛ 이하의 단차를 가질 수 있다.
상기 게이트 금속 패턴은 상기 게이트 라인과 동일한 층에 배치될 수 있다.
상기 제1 테두리 패턴 및 상기 제2 테두리 패턴은 평면상에서 서로 교대로 배치될 수 있다.
상기 블랙 매트릭스 패턴은 상기 블랙 테두리 패턴과 접촉하는 영역에서 상기 블랙 테두리 패턴과 실질적으로 동일한 높이를 가질 수 있다.
표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 베이스 기판을 준비하는 단계, 상기 베이스 기판 상에 제1 방향으로 연장된 게이트 라인을 형성하는 단계, 상기 베이스 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인을 형성하는 단계, 상기 게이트 라인 및 상기 데이터 라인에 연결된 박막 트랜지스터, 및 상기 상기 박막 트랜지스터에 연결된 화소 전극을 형성하는 단계, 및 상기 게이트 라인 및 상기 데이터 라인 상에 블랙 매트릭스 패턴, 및 상기 비표시 영역 상에 블랙 테두리 패턴을 형성하는 단계를 포함하며, 상기 블랙 테두리 패턴을 형성하는 단계는 반투광부를 포함하는 마스크를 사용하여 제1 테두리 패턴 및 상기 제1 테두리 패턴보다 작은 두께를 갖는 제2 테두리 패턴을 동시에 형성하는 액정 표시 장치 제조 방법을 제공한다.
상기 제2 테두리 패턴 하부에 게이트 금속 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 금속 패턴을 형성하는 단계는 상기 게이트 라인을 형성하는 단계와 동시에 이루어질 수 있다.
상기 제1 테두리 패턴 및 상기 제2 테두리 패턴은 평면상에서 서로 교대로 형성될 수 있다.
본 발명에 따른 액정 표시 장치는 비표시 영역에 배치되는 차광 부재의 단차를 낮춰 액정 흐름성 불량을 방지할 수 있다.
본 발명에 따른 액정 표시 장치는 비표시 영역에 배치되는 차광 부재의 두께를 서로 달리하여 로딩 효과로 인한 불량을 방지할 수 있다.
본 발명에 따른 액정 표시 장치는 비표시 영역에 배치되는 차광 부재 하부에 금속 패턴을 추가로 배치하여 빛샘을 방지할 수 있다.
도 1은 본 발명의 일실시예에 따른 액정 표시 장치의 개략적인 평면도이다.
도 2는 도 1의 "A" 영역을 확대한 부분 확대도이다.
도 3은 도 2의 Ⅰ-Ⅰ'을 따라 절단한 단면도이다.
도 4는 본 발명의 일실시예에 따른 게이트 금속 패턴을 설명하기 위한 개략적인 평면도이다.
도 5는 본 발명의 일실시예에 따른 블랙 테두리 패턴을 설명하기 위한 개략적인 평면도이다.
도 6a 내지 도 6e는 본 발명의 일실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 다양한 변경이 가능하고, 여러 가지 형태로 실시될 수 있는 바, 특정의 실시예만이 도면에 예시되고 이를 중심으로 본 발명이 설명된다. 그렇다고 하여 본 발명의 범위가 이러한 특정한 실시예로 한정되는 것은 아니다. 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 또는 대체물은 본 발명의 범위에 포함되는 것으로 이해되어야 한다.
도면에서 각 구성요소와 그 형상 등이 간략하게 그려지거나 또는 과장되어 그려지기도 하며, 실제 제품에 있는 구성요소가 표현되지 않고 생략되기도 한다. 따라서, 도면은 발명의 이해를 돕기 위한 것으로 해석되어야 한다. 또한, 동일한 기능을 하는 구성요소는 동일한 부호로 표시된다.
어떤 층이나 구성요소가 다른 층이나 구성요소의 "상"에 있다 라고 기재되는 것은 어떤 층이나 구성요소가 다른 층이나 구성요소와 직접 접촉하여 배치된 경우뿐만 아니라, 그 사이에 제3의 층이 개재되어 배치된 경우까지 모두 포함하는 의미이다.
어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 구성요소를 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제1, 제2, 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용되지만, 이러한 구성 요소들이 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다. 예를 들어, "A"라는 구성요소는 "제1 A", "제2 A" 또는 "제3 A"로 표현될 수 있다.
공간적으로 상대적인 용어인 "아래(below)", 아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 것으로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below, beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 과도하게 해석되지 않는다.
본 발명을 명확하게 설명하기 위해 설명과 관계없는 부분은 생략되었으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호가 붙여진다.
도 1은 본 발명의 일실시예에 따른 액정 표시 장치의 개략적인 평면도이고, 도 2는 도 1의 "A" 영역을 확대한 부분 확대도이고, 도 3은 도 2의 Ⅰ-Ⅰ'을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명에 따른 액정 표시 장치는 표시 기판(100), 대향 기판(200), 및 표시 기판(100)과 대향 기판(200) 사이에 개재된 액정층(300)을 포함한다.
액정 표시 장치는 영상이 표시되는 표시 영역(display area, DA)과 표시 영역(DA)을 둘러싸는 비표시 영역(non-display area, NDA)을 포함한다. 이외에도 본 발명에 따른 액정 표시 장치는 표시 기판(100) 측으로 광을 출력하는 백라이트 유닛(미도시)을 더 포함할 수 있다.
표시 기판(100)은 베이스 기판(110), 게이트 배선(121, 122, 125), 제1 절연막(130), 반도체층(140), 데이터 배선(151, 153, 155), 제2 절연막(160), 컬러 필터(170), 화소 전극(180), 및 제1 배향막(AL1) 등을 포함할 수 있다.
베이스 기판(110)은 플라스틱 기판과 같이 광 투과 특성 및 플렉시블 특성을 갖는 절연 기판일 수 있다. 다만, 이에 한정되는 것은 아니며, 베이스 기판(110)은 유리 기판과 같은 하드 기판으로 만들어질 수도 있다.
게이트 배선(121, 122, 125)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
또한, 게이트 배선(121, 122, 125)은 물리적 성질이 다른 두 개 이상의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 예를 들어, 다중막 구조 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(low resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있으며, 다른 한 도전막은, ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다.
이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막, 알루미늄 하부막과 몰리브덴 상부막 및 티타늄 하부막과 구리 상부막 등을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(121, 122, 125)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트 배선(121, 122, 125)은 일 방향, 예를 들어 제1 방향(D1)으로 연장된 게이트 라인(121), 게이트 라인(121)으로부터 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된 게이트 전극(122), 및 베이스 기판(110) 상의 비표시 영역(NDA)에 배치된 적어도 하나 이상의 게이트 금속 패턴(125)을 포함한다. 게이트 배선(121, 122, 125)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 라인(121)은 게이트 신호를 전송하며, 게이트 전극(122)은 후술할 소스 전극(153) 및 드레인 전극(155)과 함께 박막 트랜지스터(TR)의 삼단자를 구성한다.
도 4는 본 발명의 일실시예에 따른 게이트 금속 패턴을 설명하기 위한 개략적인 평면도이다.
도 1 내지 도 4를 참조하면, 게이트 금속 패턴(125)은 표시 영역(DA)과 인접한 비표시 영역(NDA) 상에 배치되며, 비표시 영역(NDA)을 따라 연장될 수 있다. 다만, 비표시 영역(NDA)까지 연장된 게이트 라인(121)과 연결되는 것을 방지하기 위하여 제2 방향(D2)으로 연장되는 게이트 금속 패턴(125)은 아일랜드 형태를 가질 수 있다. 도 2 내지 도 4는 3개의 게이트 금속 패턴(125)이 배치되는 것으로 도시되어 있으나 이에 한정되는 것은 아니며, 게이트 금속 패턴(125)은 적어도 하나 이상 배치될 수 있다.
게이트 금속 패턴(125)은 0.1㎛ 이상 내지 1.0㎛ 이하의 두께를 가질 수 있으며, 2㎛ 이상 내지 15㎛ 이하의 폭(w)을 가질 수 있다.
게이트 금속 패턴(125)은 어떠한 도전체들(예를 들어, 게이트 배선, 데이터 배선, 스토리지 배선, 및 화소 전극)과도 연결되지 않는다. 즉, 게이트 금속 패턴(125)은 전기적으로 플로팅(floating)된다.
게이트 금속 패턴(125)은 후술할 제2 테두리 패턴(185)에 대응되게 배치될 수 있으며, 제2 테두리 패턴(185)와 더불어 빛샘을 방지할 수 있다.
게이트 배선(121, 122, 125)이 배치된 베이스 기판(110) 상에 제1 절연막(130)이 배치된다. 제1 절연막(130)은 게이트 절연막이라고도 한다. 제1 절연막(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 제1 절연막(130)은 산화 알루미늄, 산화 티타늄, 산화 탄탈륨 또는 산화 지르코늄을 더 포함할 수 있다.
제1 절연막(130) 상의 게이트 전극(122)에 대응되는 영역에 반도체층(140)이 배치된다. 반도체층(140)은 비정질 실리콘 또는 결정질 실리콘과 같은 반도체 물질을 포함할 수 있다. 또한, 반도체층(140)은 IGZO, ZnO, SnO2, In2O3, Zn2SnO4, Ge2O3 또는 HfO2와 같은 산화물 반도체(oxide semiconductor)를 포함할 수도 있고, GaAs, GaP 또는 InP와 같은 화합물 반도체(compound semiconductor)를 포함할 수도 있다.
본 발명의 일실시예에서, 반도체층(140)은 게이트 전극(122)과 실질적으로 중첩되는 것으로 도시되어 있으나 이에 한정되는 것은 아니며, 반도체층(140)은 후술할 데이터 배선(151, 153, 155)과 실질적으로 중첩될 수도 있다.
반도체층(140)이 배치된 베이스 기판(110) 상에 데이터 배선(151, 153, 155)이 배치된다. 데이터 배선(151, 153, 155)은 전술된 게이트 배선(121, 122, 125)과 동일한 재료로 형성될 수 있다.
데이터 배선(151, 153, 155)은 게이트 라인(121)과 교차하는 방향, 예를 들어 제2 방향(D2)으로 연장된 데이터 라인(151), 데이터 라인(151)으로부터 분지되어 반도체층(140) 상부까지 연장된 소스 전극(153), 및 소스 전극(153)과 이격되고, 반도체층(140)과 일부가 중첩된 드레인 전극(155) 등을 포함한다. 데이터 배선(151, 153, 155)은 동일한 공정으로 동시에 만들어질 수 있다.
반도체층(140)과 소스 전극(153) 및 드레인 전극(155) 사이에 전기적 특성을 개선시키기 위한 오믹 콘택층(153a, 155a)이 더 배치될 수도 있다.
박막 트랜지스터(TR) 동작 시 전하가 이동하는 채널(Channel)은 소스 전극(153)과 드레인 전극(155) 사이의 반도체층(140) 내에 형성된다.
데이터 배선(151, 153, 155)이 배치된 베이스 기판(110) 상에 제2 절연막(160)이 배치된다. 제2 절연막(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
제2 절연막(160) 상의 표시 영역(DA)에 컬러 필터(170)가 배치된다.
컬러 필터(170)는 적색, 녹색, 청색, 원청색(cyan), 원적색(magenta), 원황색(yellow), 및 백색(white) 중 어느 하나일 수 있다. 적색, 녹색, 및 청색, 또는 원청색(cyan), 원적색(magenta), 및 원황색(yellow)과 같은 3개의 기본색이 색을 형성하기 위한 기본 화소군으로 구성될 수 있다.
컬러 필터(170)는 드레인 전극(155)의 일부를 노출시키는 접촉 구멍(175)을 가질 수 있다. 도시하지는 않았지만, 컬러 필터(170)상에 캡핑층(미도시)이 더 배치될 수 있다. 캡핑층(미도시)은 오염 물질이 액정층(300)으로 유입되는 것을 방지한다. 캡핑층(미도시)은 질화 규소(SiNx), 산화 규소(SiOx) 또는 탄소 주입 산화 규소(SiOC) 등의 무기물 또는 유기물로 이루어질 수 있다.
컬러 필터(170) 상에 화소 전극(180)이 배치된다. 화소 전극(180)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어진 전극일 수 있다. 화소 전극(180)은 평면 상에서 직사각형일 수 있다.
도 5는 본 발명의 일실시예에 따른 블랙 테두리 패턴을 설명하기 위한 개략적인 평면도이다.
도 1 내지 도 5를 참조하면, 컬러 필터(170) 및 화소 전극(180)이 배치된 베이스 기판(110) 상에 차광 부재(190)가 배치된다.
차광 부재(190)는 표시 영역(DA)의 컬러 필터(170) 상에 게이트 라인(121) 또는 데이터 라인(151)에 대응되게 배치된 블랙 매트릭스 패턴(191), 비표시 영역(NDA)에 배치되며, 제1 두께(t1)를 갖는 제1 테두리 패턴(193a)와 제1 두께(t1)보다 작은 제2 두께(t2)를 갖는 제2 테두리 패턴(193b)를 포함하는 블랙 테두리 패턴(193), 및 컬럼 스페이서(195)를 포함한다.
차광 부재(190)는 크롬산화물(CrOx)과 같은 금속 또는 불투명 유기막 재료 등을 포함할 수 있다.
블랙 매트릭스 패턴(191), 블랙 테두리 패턴(193), 및 컬럼 스페이서(195)는 모두 동일한 재질을 포함할 수 있다. 예를 들어, 블랙 매트릭스 패턴(191), 블랙 테두리 패턴(193), 및 컬럼 스페이서(195)는 차광 부재(190) 형성용 물질이 도포된 후, 투광부, 및 반투광부를 갖는 마스크를 이용하여 동시에 형성될 수 있다. 이와 관련된 보다 자세한 내용은 후술한다.
제1 테두리 패턴(193a) 및 제2 테두리 패턴(193b)는 2.5㎛ 이상 내지 3.5㎛ 이하의 두께를 가질 수 있으며, 제1 테두리 패턴(193a)은 제2 테두리 패턴(193b)보다 큰 두께를 갖는다. 제1 테두리 패턴(193a) 및 제2 테두리 패턴(193b)의 두께 차이는 노광량을 달리하여 형성할 수 있다.
예를 들어, 차광 부재(190)가 네가티브 포토레지스트(negative photoresist)인 경우, 제1 테두리 패턴(193a) 및 컬럼 스페이서(195)는 투광부를 이용하여 형성하고, 블랙 매트릭스 패턴(191) 및 제2 테두리 패턴(193b)는 반투과부를 이용하여 형성할 수 있다.
제1 테두리 패턴(193a) 및 제2 테두리 패턴(193b)는 평면 상에서 서로 교대로 배치될 수 있다. 제1 테두리 패턴(193a) 및 제2 테두리 패턴(193b)이 교대로 형성됨으로써, 로딩 효과로 인해 제1 테두리 패턴(193a)에 인접한 블랙 매트릭스 패턴(191)이 과식각되는 것을 방지할 수 있다.
또한, 제1 테두리 패턴(193a) 보다 두께가 작은 제2 테두리 패턴(193b)에 의해 발생할 수 있는 빛샘은 제2 테두리 패턴(193b) 하부에 배치된 게이트 금속 패턴(125)에 의해 추가적으로 방지될 수 있다.
본 발명의 일실시예에서, 제1 테두리 패턴(193a)는 제2 테두리 패턴(193b)보다 큰 두께를 갖지만, 제2 테두리 패턴(193b) 하부에 0.1㎛ 이상 내지 1.0㎛ 이하의 두께를 갖는 게이트 금속 패턴(125)이 더 배치되므로, 결과적으로 제1 테두리 패턴(193a) 및 제2 테두리 패턴(193b)는 0.3㎛ 이상 내지 0.7㎛ 이하의 단차(d)를 갖게 된다.
블랙 매트릭스 패턴(191)은 블랙 테두리 패턴(193)과 접촉하는 영역에서 블랙 테두리 패턴(193)과 실질적으로 동일한 높이를 가질 수 있으며, 종래와 달리 블랙 테두리 패턴 하부에 더미 컬러 필터가 배치되지 않기 때문에 블랙 테두리 패턴(193)의 높이가 전반적으로 낮아져 액정 흐름성을 향상시킬 수 있다.
차광 부재(190) 상에 제1 배향막(AL1)이 배치된다. 제1 배향막(AL1)은 수직 배향막 또는 광중합 물질을 포함하는 광배향막일 수 있다.
대향 기판(200)은 대향 베이스 기판(210), 공통 전극(220), 및 제2 배향막(AL2) 등을 포함할 수 있다.
대향 베이스 기판(210)은 플라스틱 기판과 같이 광 투과 특성 및 플렉시블 특성을 갖는 절연 기판일 수 있다. 다만, 이에 한정되는 것은 아니며 대향 베이스 기판(210)은 유리 기판과 같은 하드 기판으로 만들어질 수도 있다.
공통 전극(220)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어진 통판 전극일 수 있다. 다른 실시예에서, 공통 전극(240)은 복수의 도메인들을 정의하기 위한 요철 형상 및 적어도 하나 이상의 슬릿들을 가질 수 있다.
제2 배향막(AL2)은 수직 배향막 또는 광중합 물질을 포함하는 광배향막일 수 있다.
실런트(SA)는 비표시 영역(NDA)을 따라 배치되며, 표시 기판(100)과 대향 기판(200)을 밀봉한다.
도 6a 내지 도 6e는 본 발명의 일실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 베이스 기판(110) 상에 게이트 라인(미도시), 게이트 전극(122) 및 게이트 금속 패턴(125)을 포함하는 게이트 배선이 형성된다. 게이트 라인 및 게이트 전극(122)은 표시 영역(DA) 및 비표시 영역(NDA)에 형성될 수 있으며, 게이트 금속 패턴(125)은 비표시 영역(NDA)에 형성된다. 게이트 배선(121, 122, 125)은 동일층에 형성될 수 있으며, 동일한 공정으로 형성될 수 있다.
게이트 배선(121, 122, 125)이 형성된 베이스 기판(110) 상에 제1 절연막(130)이 도포된다. 제1 절연막(130)은 화학 기상 증착 공정, 스핀 코팅 공정, 스퍼터링 공정, 진공 증착 공정 및 프린팅 공정 등을 이용하여 형성될 수 있다.
도 6b를 참조하면, 제1 절연막(130)이 형성된 베이스 기판(110) 상에 게이트 전극(122)에 대응되게 반도체층(140)이 형성된다. 본 발명의 일실시예에서 반도체층(140)은 게이트 전극(122)과 중첩되게 형성될 수 있다. 다만, 이에 한정되는 것은 아니며, 반도체층(140)은 후술할 데이터 배선과 중첩되게 형성될 수도 있다.
반도체층(140)이 형성된 베이스 기판(110) 상에 데이터 라인(미도시), 소스 전극(153), 및 드레인 전극(155)를 포함하는 데이터 배선이 형성된다. 소스 전극(153)은 반도체층(140)의 일단에 중첩되게 형성되며, 드레인 전극(155)은 소스 전극(153)과 이격되어 반도체층(140)의 타단에 중첩되게 형성될 수 있다.
소스 전극(153) 및 반도체층(140) 사이, 및 드레인 전극(155) 및 반도체층(140) 사이에 전기적 특성을 개선시키기 위한 오믹 콘택층(153a, 155a)이 더 형성될 수 있다.
데이터 배선이 형성된 베이스 기판(110) 상에 제2 절연막(160)이 도포된다. 제2 절연막(160)은 화학 기상 증착 공정, 스핀 코팅 공정, 스퍼터링 공정, 진공 증착 공정 및 프린팅 공정 등을 이용하여 형성될 수 있다.
도 6c를 참조하면, 제2 절연막(160)이 도포된 베이스 기판(110)의 표시 영역(DA) 상에 컬러 필터(170)가 형성된다. 이어서, 컬러 필터(170)를 관통하여 드레인 전극(155)의 일부를 노출시키는 접촉 구멍(175)이 형성된다.
도 6d를 참조하면, 컬러 필터(170) 상에 화소 전극(180)이 배치된다. 화소 전극(180)은 접촉 구멍(175)을 통해 드레인 전극(155)과 연결된다.
도 6e를 참조하면, 화소 전극(180)이 형성된 베이스 기판(110) 상에 차광 부재 형성용 물질(190a)이 도포된다. 본 발명의 일실시예에서 차광 부재 형성용 물질(190a)은 빛을 조사받은 부분의 구조가 강해져(hardening) 빛을 조사받지 않은 부분이 제거되는 물질인 것을 전제로 설명하지만, 이에 한정되는 것은 아니다.
차광 부재 형성용 물질(190a)이 도포된 후, 베이스 기판(110) 상에 마스크(500)가 배치된다. 마스크(500) 투광부(510), 반투광부(520), 및 차광부(미도시)를 가질 수 있다. 다른 실시예에서, 마스크(500)는 반투광부(520) 대신에 슬릿부를 가질 수 있다. 투광부(510)로 빛이 투과되는 양을 100%로 봤을 때, 반투광부(520)로 빛이 투과되는 양은 15% 내지 20%일 수 있다.
투광부(510)는 비표시 영역(NDA)에서 제1 테두리 패턴(193a)이 형성될 위치에 중첩되게 배치되며, 표시 영역(DA)에서 컬럼 스페이서(195)가 형성될 위치에 중첩되게 배치된다.
반투광부(520)는 비표시 영역(NDA)에서 제2 테두리 패턴(193b)이 형성될 위치에 중첩되게 배치되며, 표시 영역(DA)에서 블랙 매트릭스 패턴(191)이 형성될 위치에 중첩되게 배치된다.
차광부(미도시)는 표시 영역(NDA)에서 화소 전극(180)이 배치되는 화소 영역과 중첩되게 배치된다.
제1 테두리 패턴(193a) 및 제2 테두리 패턴(193b)는 평면 상에서 서로 교대로 배치되어야 하므로, 마스크(500)의 투광부(510) 및 반투광부(520)도 서로 교대로 배치된다.
제1 테두리 패턴(193a)에 인접하게 제2 테두리 패턴(193b)이 형성됨으로써, 노광 후 현상 과정에서 현상액이 표시 영역(DA)의 블랙 매트릭스 패턴(191) 쪽으로 흐르는 것을 방지하여, 제1 테두리 패턴(193a)에 인접한 블랙 매트릭스 패턴(191)이 과식각되는 것을 방지할 수 있다.
또한, 제1 테두리 패턴(193a) 보다 두께가 작은 제2 테두리 패턴(193b)에 의해 발생할 수 있는 빛샘은 제2 테두리 패턴(193b) 하부에 배치된 게이트 금속 패턴(125)에 의해 추가적으로 방지될 수 있다.
또한, 종래와 달리 블랙 테두리 패턴 하부에 더미 컬러 필터가 배치되지 않기 때문에 블랙 테두리 패턴(193)의 높이가 전반적으로 낮아져 액정 흐름성을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 일실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 일실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 표시 기판
200: 대향 기판
300: 액정층

Claims (20)

  1. 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 베이스 기판;
    상기 베이스 기판 상에 배치되며, 제1 방향으로 연장된 게이트 라인;
    상기 베이스 기판 상에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인에 연결된 박막 트랜지스터;
    상기 박막 트랜지스터 상의 상기 표시 영역에 배치된 컬러 필터;
    상기 컬러 필터 상에 배치되고 상기 박막 트랜지스터에 연결된 화소 전극;
    상기 게이트 라인 및 상기 데이터 라인에 대응되게 배치된 블랙 매트릭스 패턴;
    상기 비표시 영역에 배치되며, 제1 테두리 패턴 및 상기 제1 테두리 패턴보다 작은 두께를 갖는 제2 테두리 패턴을 포함하는 블랙 테두리 패턴; 및
    상기 제2 테두리 패턴 하부에 배치된 게이트 금속 패턴;을 포함하는 표시 기판.
  2. 제 1 항에 있어서, 상기 게이트 금속 패턴은 0.1㎛ 이상 내지 1.0㎛ 이하의 두께를 갖는 표시 기판.
  3. 제 1 항에 있어서, 상기 제1 테두리 패턴 및 상기 제2 테두리 패턴은 2.5㎛ 이상 내지 3.5㎛ 이하의 두께를 갖는 표시 기판.
  4. 제 1 항에 있어서, 상기 제1 테두리 패턴 및 상기 제2 테두리 패턴은 0.3㎛ 이상 내지 0.7㎛ 이하의 단차를 갖는 표시 기판.
  5. 제 1 항에 있어서, 상기 게이트 금속 패턴은 상기 게이트 라인과 동일한 층에 배치된 표시 기판.
  6. 제 1 항에 있어서, 상기 제1 테두리 패턴 및 상기 제2 테두리 패턴은 평면상에서 서로 교대로 배치된 표시 기판.
  7. 제 1 항에 있어서, 상기 블랙 매트릭스 패턴은 상기 블랙 테두리 패턴과 접촉하는 영역에서 상기 블랙 테두리 패턴과 실질적으로 동일한 높이를 갖는 표시 기판.
  8. 제 7 항에 있어서, 상기 컬러 필터는 상기 블랙 테두리 패턴과 상기 블랙 매트릭스 패턴과 접촉하는 영역에서 상기 블랙 테두리 패턴 하부에 배치되지 않는 표시 기판.
  9. 제 1 항에 있어서, 상기 블랙 매트릭스 패턴은 상기 컬러 필터 상에 배치되고, 상기 블랙 매트릭스 패턴 상에 배치된 컬럼 스페이서를 더 포함하는 표시 기판.
  10. 표시 기판;
    상기 표시 기판에 대향되어 배치된 대향 기판; 및
    상기 표시 기판과 상기 대향 기판 사이에 배치된 액정층;을 포함하며,
    상기 표시 기판은,
    표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 베이스 기판;
    상기 베이스 기판 상에 배치되며, 제1 방향으로 연장된 게이트 라인;
    상기 베이스 기판 상에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인에 연결된 박막 트랜지스터;
    상기 박막 트랜지스터 상의 상기 표시 영역에 배치된 컬러 필터;
    상기 컬러 필터 상에 배치되고, 상기 박막 트랜지스터에 연결된 화소 전극;
    상기 게이트 라인 및 상기 데이터 라인에 대응되게 배치된 블랙 매트릭스 패턴;
    상기 비표시 영역에 배치되며, 제1 테두리 패턴 및 상기 제1 테두리 패턴보다 작은 두께를 갖는 제2 테두리 패턴을 포함하는 블랙 테두리 패턴; 및
    상기 제2 테두리 패턴 하부에 배치된 게이트 금속 패턴;을 포함하는 액정 표시 장치.
  11. 제 10 항에 있어서, 상기 게이트 금속 패턴은 0.1㎛ 이상 내지 1.0㎛ 이하의 두께를 갖는 액정 표시 장치.
  12. 제 10 항에 있어서, 상기 제1 테두리 패턴 및 상기 제2 테두리 패턴은 2.5㎛ 이상 내지 3.5㎛ 이하의 두께를 갖는 액정 표시 장치.
  13. 제 10 항에 있어서, 상기 제1 테두리 패턴 및 상기 제2 테두리 패턴은 0.3㎛ 이상 내지 0.7㎛ 이하의 단차를 갖는 액정 표시 장치.
  14. 제 10 항에 있어서, 상기 게이트 금속 패턴은 상기 게이트 라인과 동일한 층에 배치된 액정 표시 장치.
  15. 제 10 항에 있어서, 상기 제1 테두리 패턴 및 상기 제2 테두리 패턴은 평면상에서 서로 교대로 배치된 액정 표시 장치.
  16. 제 10 항에 있어서, 상기 블랙 매트릭스 패턴은 상기 블랙 테두리 패턴과 접촉하는 영역에서 상기 블랙 테두리 패턴과 실질적으로 동일한 높이를 갖는 표시 기판.
  17. 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 베이스 기판을 준비하는 단계;
    상기 베이스 기판 상에 제1 방향으로 연장된 게이트 라인을 형성하는 단계;
    상기 베이스 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인을 형성하는 단계;
    상기 게이트 라인 및 상기 데이터 라인에 연결된 박막 트랜지스터, 및 상기 상기 박막 트랜지스터에 연결된 화소 전극을 형성하는 단계; 및
    상기 게이트 라인 및 상기 데이터 라인 상에 블랙 매트릭스 패턴, 및 상기 비표시 영역 상에 블랙 테두리 패턴을 형성하는 단계;를 포함하며,
    상기 블랙 테두리 패턴을 형성하는 단계는 반투광부를 포함하는 마스크를 사용하여 제1 테두리 패턴 및 상기 제1 테두리 패턴보다 작은 두께를 갖는 제2 테두리 패턴을 동시에 형성하는 액정 표시 장치 제조 방법.
  18. 제 17 항에 있어서, 상기 제2 테두리 패턴 하부에 게이트 금속 패턴을 형성하는 단계를 더 포함하는 액정 표시 장치 제조 방법.
  19. 제 18 항에 있어서, 상기 금속 패턴을 형성하는 단계는 상기 게이트 라인을 형성하는 단계와 동시에 이루어지는 액정 표시 장치 제조 방법.
  20. 제 17 항에 있어서, 상기 제1 테두리 패턴 및 상기 제2 테두리 패턴은 평면상에서 서로 교대로 형성하는 액정 표시 장치 제조 방법.
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