KR20160028587A - 박막 트랜지스터 어레이 기판과 이의 제조 방법 및 이를 포함하는 액정 표시 장치 - Google Patents

박막 트랜지스터 어레이 기판과 이의 제조 방법 및 이를 포함하는 액정 표시 장치 Download PDF

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KR20160028587A
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light
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shielding layer
forming
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정양호
강훈
박철원
코이치 스기타니
주진호
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삼성디스플레이 주식회사
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Abstract

본 발명은, 트렌치가 구비된 투광성 기판, 상기 트렌치에 일부 또는 전부가 수용된 차광층 및 상기 차광층 상에 형성된 게이트 배선, 상기 게이트 배선 상에 형성된 반도체 패턴층 및 상기 반도체 패턴층 상에 형성된 데이터 배선을 포함하는 박막 트랜지스터 어레이 기판과 이의 제조 방법 및 이를 포함하는 액정 표시 장치를 제공한다.

Description

박막 트랜지스터 어레이 기판과 이의 제조 방법 및 이를 포함하는 액정 표시 장치{THIN FILM TRANSISTOR ARRAY SUBSTRATE, METHOD FOR MANUFACTURING THE SAME AND LIQUID CRYSTAL DISPLAY COMPRISING THE SAME}
본 발명은 박막 트랜지스터 어레이 기판과 이의 제조 방법 및 이를 포함하는 액정 표시 장치에 관한 것이다. 더욱 상세하게는, 트렌치가 구비된 투광성 기판, 상기 트렌치에 일부 또는 전부가 수용된 차광층 및 상기 차광층 상에 형성된 게이트 배선, 상기 게이트 배선 상에 형성된 반도체 패턴층 및 상기 반도체 패턴층 상에 형성된 데이터 배선을 포함하는 박막 트랜지스터 어레이 기판과 이의 제조 방법 및 이를 포함하는 액정 표시 장치에 관한 것이다.
일반적으로, 영상을 표시하는 액정표시패널은 다수의 화소들을 독립적으로 구동시키기 위하여 각 화소마다 박막 트랜지스터(Thin Film Transistor : TFT)가 형성된 박막 트랜지스터 어레이 기판과, 액정층을 사이에 두고 상기 박막 트랜지스터 어레이 기판과 대향하는 대향 기판을 포함한다.
표시 기판은 실질적으로 영상을 표시하는 표시 영역과 표시 영역을 둘러싸는 비표시 영역으로 구분되는데, 표시 영역에는 게이트 라인, 데이터 라인 및 박막 트랜지스터 등을 포함하는 화소부가 형성되고, 비표시 영역에는 게이트 라인에 게이트 신호를 인가하기 위한 게이트 구동부가 형성된다.
최근 들어, 액정표시패널의 면적을 감소시키기 위하여, 비표시 영역의 폭을 감소시키는 구조에 대한 개발이 진행되고 있다.
본 발명의 일 실시예는, 상기 비표시 영역의 폭을 감소시키기 위해 기존의 액정 표시 장치와 달리 상부의 커버 윈도우의 하부에 박막 트랜지스터 어레이 기판을 배치하고, 상기 박막 트랜지스터 어레이 기판의 대향 기판을 하부의 백라이트 유닛의 상부에 배치하고, 박막 트랜지스터 어레이 기판의 게이트 배선에 의한 콘트라스트가 저하되는 문제를 개선한 액정 표시 장치를 제공하고자 한다.
본 발명의 일 실시예는, 상부의 커버 윈도우의 하부에 박막 트랜지스터 어레이 기판을 배치함으로써 게이트 배선이 외부에 그대로 노출되어 콘트라스트가 저하되는 문제를 개선한 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 제공하고자 한다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판은 트렌치(trench)가 구비된 투광성 기판: 상기 트렌치에 일부 또는 전부가 수용된 차광층; 상기 차광층 상에 형성된 게이트 배선; 상기 게이트 배선 상에 형성된 반도체 패턴층; 및 상기 반도체 패턴층 상에 형성된 데이터 배선;을 포함하여 구성될 수 있다.
상기 박막 트랜지스터 어레이 기판은 상기 게이트 배선과 상기 반도체 패턴층 상에 개재된 게이트 절연막을 더 포함할 수 있다.
상기 박막 트랜지스터 어레이 기판은 오믹 접촉층을 더 포함할 수 있다. 상기 오믹 접촉층은 상기 반도체 패턴층과 상기 게이트 절연막 사이에 개재될 수 있다.
상기 차광층은 상기 게이트 배선의 일면 전부를 덮고 있다. 차광층은 빛이 트렌치를 통해 게이트 배선으로 입사되지 않도록 하는 역할을 한다. 즉, 차광층은 상기 게이트 배선의 반사율을 저감시키는 역할을 한다.
상기 트렌치의 깊이에 대한 상기 차광층의 두께의 비가 1 미만일 수 있다. 이 경우, 상기 게이트 배선은 전부 또는 일부가 상기 트렌치에 수용될 수 있다.
한편, 상기 트렌치의 깊이에 대한 상기 차광층의 두께의 비가 1 이상일 수 있다. 상기 트렌치의 깊이에 대한 상기 차광층의 두께의 비가 1 이상이 되도록 차광층의 두께를 조절하는 방법은 제한되지 않는다. 일례로, 잉크-젯 프린팅 기법을 이용하여 트렌치의 깊이에 대한 상기 차광층의 두께의 비가 1 이상이 되도록 할 수 있다.
상기 트렌치의 깊이에 대한 상기 차광층의 두께의 비가 1인 경우, 상기 차광층은 상기 트렌치의 전부에 채워져 있다. 상기 트렌치의 깊이에 대한 상기 차광층의 두께의 비가 1 초과인 경우, 상기 차광층은 상기 트렌치에 수용된 수용부와 상기 수용부에서 연장되어 상기 트렌치의 상부로 돌출 형성된 돌출부를 포함하여 구성될 수 있다. 또한, 상기 돌출부는 상기 트렌치와 중첩되는 영역에 형성된 바디부와 상기 바디부에서 상기 투광성 기판의 일면으로 연장 형성된 연장부를 포함하여 구성될 수 있다. 경우에 따라서, 상기 돌출부는 상기 트렌치와 중첩되는 영역에 형성된 바디부만으로 구성될 수 있다.
상기 트렌치의 깊이에 대한 상기 차광층의 두께의 비가 1 인 경우 상기 게이트 배선은 상기 트렌치의 전부에 채워진 차광층 상에 형성되어 있을 수 있다.
상기 트렌치의 깊이에 대한 상기 차광층의 두께의 비가 1 초과인 경우 상기 게이트 배선은 상기 차광층의 상기 돌출부 상에 형성될 수 있다. 즉, 상기 게이트 배선은 상기 트렌치의 상부에 배치될 수 있다.
상기 게이트 배선은 전바사율 구현을 위해 금속 층들 사이에 금속 산화막이 개재된 적층 구조를 가질 수 있다. 구체적으로, 상기 게이트 배선은 티탄(Ti)과 구리(Cu)의 사이에 인듐아연산화물(IZO)가 개재된 적층 구조를 가질 수 있다. 다만, 이로 제한되는 것은 아니다.
본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은, 투광성 기판에 트렌치를 형성하는 단계; 상기 트렌치에 차광층을 형성하는 단계; 상기 차광막 상에 게이트 배선을 형성하는 단계; 상기 게이트 배선 상에 반도체 패턴층을 형성하는 단계; 및 상기 반도체 패턴층 상에 데이터 배선을 형성하는 단계;를 포함하여 구성될 수 있다.
상기 박막 트랜지스터 어레이 기판의 제조 방법은, 상기 반도체 패턴층을 형성하는 단계; 이전에, 상기 게이트 배선 상에 게이트 절연막을 형성하는 단계;를 더 포함할 수 있다.
상기 박막 트랜지스터 어레이 기판의 제조 방법은, 상기 데이터 배선 형성 단계; 이전에, 상기 반도체 패턴층 상에 오믹 접촉층을 형성하는 단계;를 더 포함할 수 있다.
상기 트렌치에 차광층을 형성하는 단계;는 상기 트렌치를 구비한 투광성 기판의 일면 전부에 차광층을 성막하는 단계;와 상기 트렌치의 높이에 대한 차광층의 두께의 비가 1 이하가 되도록 상기 차광층을 현상하는 단계;를 포함할 수 있다.
또한, 상기 트렌치에 차광층을 형성하는 단계;는 잉크-젯 프린팅 기법을 이용하여 차광층을 형성할 수 있다. 구체적으로, 잉크-젯 프린팅 기법을 이용하여 상기 트렌치에만 선택적으로 상기 차광막을 성막하고 상기 트렌치의 높이에 대한 차광층의 두께의 비가 1 이하가 되도록 할 수 있다.
한편, 잉크-젯 프린팅 기법을 이용하여 상기 트렌치에만 선택적으로 상기 차광막을 성막하고, 상기 트렌치의 높이에 대한 차광층의 두께의 비가 1 초과가 되도록 할 수 있다.
본 발명의 일 실시예에 따른 액정 표시 장치는, 백라이트 유닛; 커버 윈도우; 상기 백라이트 유닛과 상기 커버 윈도우의 사이에 개재된 상기 박막 트랜지스터 어레이 기판, 상기 박막 트랜지스터 어레이 기판과 상기 백라이트 유닛의 사이에 개재된 대향 기판, 상기 박막 트랜지스터 어레이 기판과 상기 대향 기판의 사이에 개대된 액정층;을 포함하여 구성될 수 있다.
상기 액정 표시 장치는, 상기 커버 위도우가 배치된 상부에 상기 박막 트랜지스터 어레이 기판이 배치되고, 상기 백라이트 유닛이 배치된 하부에 상기 대향 기판이 배치되는 점에서 기존의 액정 표시 장치와 상이하다.
전술한 바와 같이, 상기 박막 트랜지스터 어레이 기판은, 트렌치가 구비된 투광성 기판, 상기 트렌치에 일부 또는 전부가 수용된 제1 차광층, 상기 차광층 상에 형성된 게이트 배선, 상기 게이트 배선 상에 형성된 반도체 패턴층, 및 상기 반도체 패턴층 상에 형성된 데이터 배선을 포함하여 구성될 수 있다.
또한, 상기 대향 기판은 상기 데이터 배선과 중첩(overlap)되는 영역에 배열된 제2 차광층을 포함하여 구성될 수 있다.
본 발명에 따른 액정 표시 장치는, 상기 제1 차광층과 상기 제2 차광층이 서로 중첩되는 위치에 배열되고, 구체적으로 상기 제2 차광층의 일부에 상기 제1 차광층이 중첩되도록 배열된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
투광성 기판에 형성된 트렌치(10T)에 차광층을 형성하여 외부로 노출되는 게이트 배선의 일면 전부를 커버함으로써 외부에서 입사한 빛이 게이트 배선에 반사되어 콘트라스트가 저하되는 문제점을 해결할 수 있다. 즉, 본 발명의 일 실시예의 박막 트랜지스터 어레이 기판에 따르면 콘트라스트가 개선되는 장점이 있다.
한편, 본 발명의 일 실시예에 따른 액정 표시 장치는 기존과 달리 박막 트랜지스터 어레이 기판과 그의 대향 기판의 배치가 서로 뒤바뀐 구조를 가짐으로써, 기존에 유연 인쇄회로기판의 굴곡부를 가리기 위해 베젤 영역이 증가하는 문제를 해결하여 비표시 영역을 줄일 수 있는 효과가 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 제조 방법에서 투광성 기판이 준비된 단계를 모식적으로 도시하고 있다.
도 2 내지 5는 포토리소그래피법을 이용하여 도 1의 투광성 기판에 트렌치가 형성된 과정을 모식적으로 도시하고 있다.
도 6은 도 5의 투광성 기판의 전면에 차광층이 형성된 단계를 모식적으로 도시하고 있다.
도 7은 트렌치에만 선택적으로 차광층이 형성된 단계를 모식적으로 도시하고 있다.
도 8은 게이트 배선이 형성된 단계를 모식적으로 도시하고 있다.
도 9는 감광액이 도포된 단계를 모식적으로 도시하고 있다.
도 10은 트렌치에만 감광막이 선택적으로 형성된 단계를 모식적으로 도시하고 있다.
도 11은 게이트 배선을 패터닝하여 트렌치에만 게이트 배선이 형성된 단계를 모식적으로 도시하고 있다.
도 12는 트렌치의 감광막이 제거된 단계를 모식적으로 도시하고 있다.
도 13은 본 발명의 제1 실시에에 따른 박막 트랜지스터의 단면도를 모식적으로 도시하고 있다.
도 14는 본 발명의 제2 실시예에 따른 제조 방법에 따라 잉크젯-프린팅 기법으로 트렌치에 차광층이 선택적으로 형성된 단계를 모식적으로 도시하고 있다.
도 15는 본 발명의 제2 실시예에 따른 제조 방법에 따라 잉크젯-프린팅 기법으로 트렌치에 감광막이 선택적으로 형성된 단계를 모식적으로 도시하고 있다.
도 16은 본 발명의 제3 실시예에 따른 제조 방법에 따라 트렌치 전부에 차광층이 형성된 단계를 모식적으로 도시하고 있다.
도 17은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면도를 모식적으로 도시하고 있다.
도 18은 본 발명의 제4 실시예에 따른 제조 방법에 따라 트렌치 전부에 차광층이 형성된 단계를 모식적으로 도시하고 있다.
도 19는 본 발명의 제3 실시예에 따른 박막 트랜지스터의 단면도를 모식적으로 도시하고 있다.
도 20은 본 발명의 제1 실시예에 따른 액정표시패널의 단면도를 모식적으로 도시하고 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 도면을 참고하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 제조 방법에서 투광성 기판(10)이 준비된 단계를 모식적으로 도시하고 있다.
투광성 기판(10)은 광 투과율이 우수한 재료로 이루어질 수 있다. 일례로, 유리, 투명 플라스틱 등으로 이루어질 수 있다. 투광성 기판(10)은 투명한 절연성 기판일 수 있다. 투광성 기판(10)은 직사각형 형상의 평판일 수 있다. 이하에서, 투광성 기판(10)은 직사각형 형상의 평판을 기준으로 설명하기로 한다. 다만, 투광성 기판(10)이 직사각형 형상의 평판으로 제한되는 것은 아니다.
도 2 내지 5는 포토리소그래피법을 이용하여 도 1의 투광성 기판(10)에 트렌치(10T)가 형성된 과정을 모식적으로 도시하고 있다.
도 2를 참고하면, 투광성 기판(10) 상에 감광액을 전면 도포하여 제1 감광막(20)을 형성할 수 있다. 도면 상, 제1 감광막(20)은 투광성 기판(10)의 상부면의 전부에 도포될 수 있다.
도 3을 참고하면, 투광성 기판(10)의 상부에 배치된 마스크(M)를 이용하여 제1 감광막(20)을 선택적으로 노광 및 현상하여 제1 감광막 패턴(20P)을 형성할 수 있다. 마스크(M)의 개구부(OP)를 통해 노출된 제1 감광막(20)의 제1 영역(20H)이 노광 및 현상을 거쳐 제거될 수 있다. 제1 감광막이 제거된 제1 영역(20H)은 제1 감광막을 관통하는 관통홀 형상일 수 있다. 제1 감광막 패턴(20P)은 제1 영역(20H)를 중심으로 양측에 형성될 수 있다. 제1 감광막 패턴(20P)는 제1 영역(20H)를 중심으로 상호 분리되어 있을 수 있다. 제1 영역(20H)은 투광성 기판(10)의 상부면의 일부가 노출시킬 수 있다. 제1 영역(20H)은 마스크(M)의 개구부(OP)와 중첩되는 영역일 수 있다. 제1 감광막 패턴(20P)은 도 4에서와 같이 투광성 기판(10)의 상부면에 트렌치(10T)를 형성하기 위한 마스크로서의 역할을 한다.
도 4를 참고하면, 도 3의 마스크(M)를 제거하고 제1 감광막 패턴(20P)을 마스크로 이용하여 투광성 기판(10)의 일부에 트렌치(10T)를 형성할 수 있다. 트렌치(10T)는 투광성 기판(10)의 일부를 제거한 공간으로서, 마스크(M)의 개구부(OP)와 대략 중첩되는 영역에 형성될 수 있다.
도 5를 참고하면, 투광성 기판(10) 상에 형성된 제1 감광막 패턴(20P)을 제거되었다. 이로써, 트렌치(10T)가 구비된 투광성 기판(10)이 제작되었다.
트렌치(10T)가 구비된 투광성 기판(10)은 바닥면, 바닥면을 기준으로 반전 대칭 형상으로 상향 테이퍼진 테이퍼 면들, 테이퍼 면들에서 연장된 상부 평면들로 이루어진 상부면과 상기 상부 평면들에서 연장한 측면들 및 측면들로부터 연장된 하부면으로 이루어진 형상을 단면 형상을 가질 수 있다.
트렌치(10T)는 건식 식각법을 이용하여 투광성 기판(10)의 일부를 선택적으로 제거함으로써 형성할 수 있다.
도 6은 도 5의 투광성 기판(10)의 전면에 제1 차광층(30)이 형성된 단계를 모식적으로 도시하고 있다.
도 6을 참고하면, 투광성 기판(10)의 상부면의 전면에 제1 차광층(30)이 형성될 수 있다. 제1 차광층(30)은 투광성 기판(10)의 상부면의 전부를 덮고 있을 수 있다. 제1 차광층(30)은 성막 이후에 프리 베이킹(pre-baking)을 통해 용매가 제거될 수 있다.
일례로, 제1 차광층(30)은 저굴절율 및 저흡광계수를 가진 물질로 이루어질 수 있다. 저굴절률은 1.5 이상 내지 2.0 이하일 수 있고, 저흡광계수는 0.1 이상 내지 2.0 이하일 수 있다. 굴절률은 실록산계 고분자와 카본 블랙의 함량을 조절하여 조절할 수 있다. 흡광 계수는 안료의 함량을 조절하여 조절할 수 있다.
또한, 제1 차광층(30)은 100 ℃ 이상 내지 500 ℃ 이하의 온도 범위에서 내열성을 가진 물질로 이루어질 수 있다. 일례로, 제1 차광층(30)은 안료로서 카본블랙을 포함하고, 바인더로서 실록산계 고분자를 포함하여 구성할 수 있다.
도 7은 트렌치(10T)에만 선택적으로 제1 차광 패턴층(30P)이 형성된 단계를 모식적으로 도시하고 있다.
도 7을 참고하면, 제1 차광 패턴층(30P)은 노광 공정을 거치지 않고 현상액만을 이용하여 상부에서 하부 방향으로 서서히 제거될 수 있다. 투광성 기판(10)의 평면
트렌치(10T)는 제1 차광 패턴층(30P)이 형성된 제1 영역과 제1 차광 패턴층(30P)이 형성되지 않은 제2 영역으로 구분할 수 있다. 제1 영역에서 투광성 기판(10)의 바닥면과 반전 대칭인 테이퍼 면들의 일부는 제1 차광 패턴층(30P)으로 덮혀 있을 수 있다. 제2 영역의 테이퍼 면들은 제1 차광 패턴층(30P)으로 덮히지 않는다. 제2 영역은 테이퍼 면들과 제1 차광 패턴층(30P)의 상부면에 의해 둘러싸이고 상부가 개방되어 있다.
도 7에서, 트렌치(10T)의 깊이에 대한 제1 차광 패턴층(30P)의 두께의 비는 1 미만이다. 즉, 트렌치(10T)의 깊이에 비해 제1 차광 패턴층(30P)의 두께가 얇다. 다만, 이로 제한되는 것은 아니고, 트렌치(10T)의 깊이에 대한 제1 차광 패턴층(30P)의 두께가 1 이상일 수 있다. 이에 대해서는 후술하기로 한다.
제1 차광 패턴층(30P)은 트렌치(10T)의 형상과 닮음꼴로 형성될 수 있다. 트렌치(10T)는 역사다리꼴로 형성될 수 있고, 이 경우, 제1 차광 패턴층(30P)은 역사다리꼴로 형성될 수 있다.
도 8은 게이트 배선(40)이 형성된 단계를 모식적으로 도시하고 있다. 도 8을 참고하면, 도 7에서 게이트 배선(40)은 제1 차광층(30)이 제거된 투광성 기판(10)의 상부 평면과 제2 영역의 테이퍼 면들 및 제1 차광 패턴층(30P)의 상부면에 형성될 수 있다. 다시 말하면, 게이트 배선(40)의 일부가 트렌치(10T)의 제2 영역에 형성될 수 있다. 트렌치(10T)의 제2 영역에 형성된 게이트 배선(40)은 하부 평면부, 하부 평면부를 기준으로 반전 대칭인 테이퍼 부들로 이루어질 수 있다.
게이트 배선(40)은 하부 평면부, 하부 평면부를 기준으로 반전 대칭인 테이퍼 부들 및 테이퍼 부들에서 연장되어 투광성 기판(10)의 상부 평면에 형성된 상부 평면부로 이루어질 수 있다.
게이트 배선(40)은 도전성 물질로 이루어질 수 있다. 도전성 물질은 금속일 수 있다. 일례로, 게이트 배선(40)은 알루미늄(Al), 알루미늄합금(AlNd), 텅스텐(W), 크롬(Cr), 티타늄(Ti) 및 몰리브덴(Mo) 등으로 이루어진 군에서 선택된 적어도 하나로 이루어질 수 있다. 게이트 배선(40)은 게이트 선과 게이트 전극을 포함한다. 게이트 전극은 게이트 선에 연결되어 돌기 형태로 형성되어 있다.
게이트 배선(40)은 도전성 금속을 스퍼터링(Sputtering) 또는 진공증착법(Evaporation) 등으로 증착하여 도전성 금속막을 형성할 수 있다.
도 9는 제2 감광막(21)이 형성된 단계를 모식적으로 도시하고 있다. 도 10은 트렌치(10T)에만 감광막이 선택적으로 형성된 단계를 모식적으로 도시하고 있다.
도 9를 참고하면, 제2 감광막(21)은 게이트 배선(40)의 상부 평면부, 테이퍼 부들 및 하부 평면부의 전부에 형성될 수 있다. 도 10을 참고하면, 트렌치(10T)에 제2 감광막 패턴(21P)이 형성될 수 있다. 제2 감광막 패턴(21P)은 게이트 배선(40)의 하부 평면부와 이로부터 상향 연장되고 반전 대칭 형상인 테이퍼 부들에 형성될 수 있다. 제2 감광막(20)은 노광 공정을 거치지 않고 현상액을 이용하여 상부에서 하부 방향으로 서서히 제거될 수 있다. 제2 감광막(20)을 투광성 기판(10)의 일면과 동일 수준까지 서서히 제거함으로써 제2 감광막 패턴(21P)이 트렌치(10T)에 형성될 수 있다.
도 11은 게이트 배선(40)을 패터닝하여 트렌치(10T)에만 게이트 배선(40)이 형성된 단계를 모식적으로 도시하고 있다.
트렌치(10T)에 형성된 게이트 배선(40)은 마스크(mask)를 이용하여 패터닝하여 형성할 수 있다. 트렌치(10T)는 제1 차광 패턴층(30P), 제1 차광 패턴층(30P) 상에 형성된 게이트 배선(40), 게이트 배선(40) 상에 형성된 제2 차광막 패턴(21P)으로 채워져 있을 수 있다.
투광성 기판(10)의 상부 평면에 게이트 배선(40)의 상부 평면부(40U)를 제거하여 트렌치(10T)에만 게이트 배선(40)을 형성할 수 있다. 트렌치(10T)에 형성된 게이트 배선(40)은 하부 평면부(40B), 하부 평면부(40B)를 기준으로 반전 대칭인 테이퍼 부(40S)들로 이루어질 수 있다.
도 12는 트렌치(10T)에서 제2 감광막 패턴(21P)이 제거된 단계를 모식적으로 도시하고 있다.
도 11에서 트렌치(10T)에 형성된 제2 감광막 패턴(21P)을 제거하여 게이트 배선(40)의 하부 평면부(40B)와 테이퍼 부(40S)들을 외부에 노출시킬 수 있다. 게이트 배선(40)의 하부 평면부(40B)는 제1 차광 패턴층(30P)에 의해 전부 덮혀 있다. 따라서, 도면 상 하부에서 조사된 빛이 투광성 기판(10)을 통해 입사하는 경우, 빛은 제1 차광 패턴층(30P)에 의해 차광되어 게이트 배선(40)의 하부 평면부(40B)에 도달할 수 없다.
도 13은 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도를 모식적으로 도시하고 있다.
박막 트랜지스터(TFT)는 액정에 신호를 인가하고 차단하는 스위칭 소자의 역할을 할 수 있다.
박막 트랜지스터 어레이 기판은 트렌치(10T)가 구비된 투광성 기판(10), 트렌치(10T)의 제1 영역에 형성된 제1 차광 패턴층(30P), 제1 차광 패턴층(30P) 상에 형성된 게이트 배선(40), 게이트 배선(40) 상에 형성된 게이트 절연막(50), 게이트 절연막(50) 상에 형성된 반도체 층(60), 반도체 층(60) 상에 형성된 오믹 접촉층(70), 오믹 접촉층(70) 상에 형성된 데이터 배선(80)의 적층 구조를 포함하여 구성될 수 있다.
게이트 절연막(50)은 질화규소(SiNx), 산화규소(SiOx) 등을 포함할 수 있다. 게이트 절연막(50)을 형성하는 방법은 제한되지 않는다. 일례로, 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD) 또는 리액티브 스퍼터링(reactive sputtering)을 이용하여 증착할 수 있다.
반도체 층(60)은 순수 비정질 실리콘(a-Si:H)으로 이루어질 수 있다.
오믹 접촉층(70)은 불순물이 주입된 비정질 실리콘(n+ a-Si:H)으로 이루어질 수 있다. 오믹 접촉층(70)은 게이트 배선(40)을 중심으로 상호 분리되어 있고, 상호 분리된 오믹 접촉층(70)의 이격 공간으로 반도체 층(60)의 상부면 일부를 노출시킬 수 있다
데이터 배선(80)은 데이터 배선(80)은 게이트 배선(40)과 교차하여 화소를 정의하는 데이터선과 데이터선으로부터 가지 형태로 분지되어 반도체 층(60)의 상부까지 연장 형성되는 소스 전극과 소스 전극과 분리되어 있으며 게이트 전극을 중심으로 소스 전극과 대향하는 드레인 전극을 포함할 수 있다.
데이터 배선(80)은 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 텅스텐몰리브덴(MoW), 크롬(Cr), 니켈(Ni), 알루미늄(Al) 및 알루미늄합금(AlNd) 등으로 이루어진 군에서 선택되는 적어도 하나로 이루어질 수 있다.
데이터 배선(80)의 소스 전극과 드레인 전극은 각각 상호 분리되어 있는 오믹 접촉층(70) 상에 형성될 수 있다. 소스 전극과 드레인 전극이 이격된 구간에는 박막 트랜지스터의 채널 영역이 형성된다.
게이트 배선(40)의 게이트 전극에 하이 레벨(high level)의 전압이 인가되고, 소스 전극에 데이터 전압이 인가되면, 게이트 전극으로 인가된 하이 레벨의 전압에 의해 소스 전극으로 인가된 데이터 전압이 반도체 층(60)을 경유하여 드레인 전극으로 공급되게 된다.
도 14는 본 발명의 제2 실시예에 따른 제조 방법에 따라 잉크젯-프린팅 기법으로 트렌치(10T)에 제1 차광 패턴층(30P)이 선택적으로 형성된 단계를 모식적으로 도시하고 있다.
도 14를 참고하면, 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 잉크젯-프린팅 기법으로 트렌치(10T)에 제1 차광 패턴층(30P)을 선택적으로 형성할 수 있다.
도 6 및 도 7에서 제1 차광층(30)을 트렌치(10T)가 구비된 투광성 기판(10)의 전면에 형성한 후 현상하여 트렌치(10T) 영역에만 제1 차광 패턴층(30P)을 형성하는 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법과 상이하다.
도 6 내지 도 7의 단계를 제외한 나머지 단계들은 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법과 동일하다.
도 15는 본 발명의 제2 실시예에 따른 제조 방법에 따라 잉크젯-프린팅 기법으로 트렌치(10T)에 제2 감광막 패턴(21P)이 선택적으로 형성된 단계를 모식적으로 도시하고 있다.
도 15를 참고하면, 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 잉크젯-프린팅 기법으로 트렌치(10T)에 제2 감광막 패턴(21P)을 선택적으로 형성할 수 있다.
도 9 및 도 10에서 제2 감광막(21)을 게이트 배선(40)의 전면에 형성한 후 현상하여 트렌치(10T) 영역에만 게이트 배선(40)의 하부 평면부(40B)와 반전 대칭인 테이퍼 부(40S)들을 형성하는 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법과 상이하다. 도 9 및 도 10의 단계를 제외한 나머지 단계들은 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법과 동일하다.
도 16은 본 발명의 제3 실시예에 따른 제조 방법에 따라 트렌치(10T) 전부에 제1 차광 패턴층(30P)이 형성된 단계를 모식적으로 도시하고 있다.
도 16을 참고하면, 트렌치(10T) 전부에 제1 차광 패턴층(30P)이 형성될 수 있다. 도 7은 트렌치(10T)의 제1 영역에만 제1 차광 패턴층(30P)이 형성된 점이 도 16과 상이하다. 도 16에서와 같이 트렌치(10T) 전부에 제1 차광 패턴층(30P)을 형성하는 방법은 제1 차광층(30)을 투광성 기판(10)의 전면에 도포한 후 투광성 기판(10)의 상부 평면 상의 제1 차광층(30)만을 제거하는 도 6 및 도 7의 방법에 의할 수도 있고, 도 15에 도시된 바와 같이 잉크젯-프린팅 기법을 이용하는 방법에 의할 수도 있다.
도 17은 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도를 모식적으로 도시하고 있다.
도 17을 참고하면, 트렌치(10T) 전부에 제1 차광 패턴층(30P)이 형성되어 있고, 제1 차광 패턴층(30P) 상에 게이트 배선(40)이 형성될 수 있다. 트렌치(10T)의 깊이에 대한 게이트 배선(40)의 두께의 비는 1이다.
게이트 배선(40)은 제1 차광 패턴층(30P) 상에 형성될 수 있다. 게이트 절연막(50)은 게이트 배선(40)과 투광성 기판(10)의 상부 평면에 형성될 수 있다. 게이트 절연막(50) 상에는 반도체 층(60)이 형성될 수 있다. 반도체 층(60) 상에는 오믹 접촉층(70)이 형성될 수 있고, 오믹 접촉층(70) 상에는 데이터 배선(80)이 형성될 수 있다.
게이트 배선(40)이 하부 평면부(40B)와 반전 대칭인 테이퍼부(40S)들로 이루어져 있지 않은 점에서 도 13과 상이하다. 또한, 게이트 배선(40)이 볼록한 형상으로 형성된 점에서 도 13과 상이하다. 게이트 배선(40)이 볼록한 형상으로 형성되므로, 게이트 배선(40) 상에 형성되는 게이트 절연막(50), 반도체 층(60)은 게이트 배선(40)과 중첩되는 영역에서 볼록한 형상을 가질 수 있다.
도 18은 본 발명의 제4 실시예에 따른 제조 방법에 따라 트렌치(10T) 전부에 제1 차광 패턴층(30P)이 형성된 단계를 모식적으로 도시하고 있다.
도 18을 참고하면, 제1 차광 패턴층(30P)은 트렌치(10T)의 전부를 채우고 있는 바디부와 투광성 기판(10)의 평면을 기준으로 바디부로부터 돌출 형성된 돌출부로 이루어질 수 있다. 도 18은 제1 차광 패턴층(30P)가 트렌치(10T)를 전부 채우는 바디부와 바디부로부터 돌출된 돌출부로 이루어진 점에서 트렌치(10T)의 제1 영역에만 제1 차광 패턴층(30P)이 형성된 점이 도 7과 상이하다.
도 18과 같이 트렌치(10T)의 전부에 제1 차광 패턴층(30P)을 형성하는 방법은 제1 차광층(30)을 투광성 기판(10)의 전면에 도포한 후 투광성 기판(10)의 상부 평면의 제1 차광층(30)만을 제거하는 도 6 및 도 7의 방법일 수도 있고, 도 15에 도시된 바와 같이 잉크젯-프린팅 기법을 이용하는 방법일 수도 있다.
도 19는 본 발명의 제3 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도를 모식적으로 도시하고 있다.
도 19를 참고하면, 본 발명의 제3 실시예에 따른 박막 트랜지스터 어레이 기판은 투광성 기판(10)의 일면을 기준으로 제1 차광 패턴층(30P)이 볼록하게 돌출되어 있을 수 있다. 제1 차광 패턴층(30P)은 트렌치(10T)의 전부를 채우는 바디부와 돌출 형상의 돌출부로 이루어질 수 있다. 게이트 배선(40)은 돌출부 상에 형성되는 바, 도 13 또는 도 18과 달리 투광성 기판(10)의 일면에 비해 상부에 형성될 수 있다. 도 13과 달리 게이트 절연막(50), 반도체 층(60)이 게이트 배선(40)과 중첩되는 영역에서 볼록한 형상을 가질 수 있다.
도 20은 본 발명의 제1 실시예에 따른 액정 표시 장치의 단면도를 모식적으로 도시하고 있다.
본 발명의 제1 실시예에 따른 액정 표시 장치는 백라이트 유닛(BL)의 상부에 박막 트랜지스터 어레이 기판이 배치되고, 박막 트랜지스터 어레이 기판과 백라이트 유닛(BL)의 사이에 대향 기판이 개재될 수 있다.
대향 기판은 컬러 필터층을 가진 컬러 필터 기판일 수 있다.
박막 트랜지스터 어레이 기판은 트렌치(10T)가 구비된 투광성 기판(10), 트렌치(10T)에 형성된 제1 차광 패턴층(30P), 제1 차광 패턴층(30P) 상에 형성된 가이드 배선, 가이드 배선 상에 형성된 게이트 절연막(50), 게이트 절연막(50) 상에 형성된 반도체 층(60), 반도체 층(60) 상에 형성된 오믹 접촉층(70), 오믹 접촉층(70) 상에 형성된 데이터 배선(80)의 적층 구조를 포함할 수 있다. 이에 대해서는 전술한 바 있다.
또한, 박막 트랜지스터 어레이 기판은 제1 절연막(90), 제2 절연막(91), 화소 전극(100), 및 제1 배향막(110)을 더 포함할 수 있다.
제1 절연막(90)은 박막 트랜지스터(TFT)의 보호막으로서, 박막 트랜지스터(TFT) 및 게이트 절연막(50)상에 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 이들의 이중층을 CVD법을 사용하여 형성할 수 있다.
제2 절연막(91)은 아크릴 수지 또는 BCB 등과 같은 유기 물질을 스핀코팅(Spincoating) 방법으로 제1 절연막(90)상에 도포하여 형성할 수 있다.
표시 영역의 제1 절연막(90) 및 제2 절연막(91)에 마스크를 이용한 패터닝으로 데이터 배선(80)의 드레인 전극의 표면 일부를 노출시키는 콘택홀(H1)을 형성한다.
화소 전극(100)은 제2 절연막(91)상에 형성될 수 있다. 화소 전극(100)은 콘택홀(H1)을 통해 드레인 전극과 전기적으로 연결될 수 있다. 화소 전극(100)은 제2 절연막(91) 상에 인듐티탄산화물(ITO) 와 같은 투명 도전성 물질을 스퍼터링 또는 진공증착법 등을 수행하여 투명 도전성막을 증착한 후 이를 마스크를 이용하여 패터닝하고, 표시 영역에서 제2 절연막(91) 상에 콘택홀(H1)을 통해 드레인 전극과 전기적으로 연결함으로써 형성될 수 있다.
화소 전극(100)은 컬러필터층(302)들과 대응되는 영역에 제공될 수 있다. 화소 전극(100)은 컬러필터층(302)들과 중복하는 영역에 소정의 간격으로 패턴화되어 형성될 수 있다. 화소 전극(100) 및 제2 절연막(91) 상에는 액정의 배열을 용이하게 유도하기 위해 제1 배향막(110)이 제공될 수 있다.
제1 배향막(110)은 박막 트랜지스터 어레이 기판과 액정층(200)의 사이에 개재될 수 있다. 구체적으로, 제1 배향막(110)은 화소 전극(100) 상에 형성될 수 있다. 제1 배향막(110)은 폴리이미드계 고분자로 이루어질 수 있다.
컬러필터 기판의 투명 절연 기판(301)은 영상을 표시하는 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함할 수 있다. 투명 절연 기판(301)은 투명한 물질로 이루어질 수 있다. 예를 들면, 투명 절연 기판(301)은 유리 또는 투명한 플라스틱 등으로 이루어질 수 있다. 투명 절연 기판(301) 상에는 일정 간격으로 상호 이격되어 패터닝된 제2 차광층(303)이 제공될 수 있다.
제2 차광층(303)은 빛샘 차단을 위해 박막 트랜지스터 어레이 기판의 박막 트랜지스터(TFT), 게이트 배선(40) 및 데이터 배선(80)과 대응되는 영역에 제공될 수 있다. 제2 차광층(303)의 일부는 제1 제1 차광 패턴층(30P)의 일부와 중첩될 수 있다.
제2 차광층(30)은 또한, 컬러필터층(302)들의 사이에 제공되어 컬러필터층(302)들 사이의 혼색을 방지할 수 있다. 제2 차광층(30)은 금속으로 이루어질 수 있으며, 예를 들면, 크롬(Cr), 산화크롬(CrOx) 또는 이들의 이중층으로 이루어질 수 있다.
제2 차광층(30) 사이에는 특정 파장대의 빛만을 걸러주는 적색(R), 녹색(G) 및 청색(B)의 컬러필터층(302)들이 제공될 수 있다. 컬러필터층(302)들은 아크릴 수지(arcyl resin)와 안료를 포함할 수 있다. 컬러필터층(302)들은 색상을 구현하는 안료의 종류에 따라서 적색(R), 녹색(G), 청색(B)으로 구분할 수 있다.
제2 차광층(30) 및 컬러필터층(302)들 상에는 오버코트층(304)(overcoat layer)이 추가적으로 제공될 수 있다. 오버코트층(304)은 컬러필터층(302)들의 보호와 표면 평탄화 및 공통전극(305)과의 접착력 향상을 위해 제공되며, 예를 들어, 아크릴 계열 수지로 이루어질 수 있다.
오버코트층(304) 상에는 공통전극(305)이 제공될 수 있다. 공통전극(305)은 투명 도전성 물질로 형성될 수 있다. 예를 들어, 공통전극(305)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 이루어질 수 있다. 공통전극(305) 상에는 액정의 배열을 용이하게 유도하기 위해 제2 배향막(306)이 제공될 수 있다.
공통전극(305) 상에는 제2 배향막(306)이 제공될 수 있다. 제2 배향막(306)은 공통전극(305)과 제2 차광층(30)을 덮고 있을 수 있다. 제2 배향막(306)은 컬러필터 기판과 액정층(200)의 사이에 개재될 수 있다. 제2 배향막(306)은 폴리이미드계 고분자로 이루어질 수 있다.
박막 트랜지스터 어레이 기판과 컬러필터기판 사이에는 액정층(200)이 개재될 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 투광성 기판, 10T: 트렌치
20: 제1 감광막, 20P: 제1 감광막 패턴
30: 제1 차광층, 30P: 제1 차광 패턴층
40: 게이트 배선,
50: 게이트 절연막
60: 반도체 층
70: 오믹 접촉층
80: 데이터 배선

Claims (16)

  1. 트렌치(trench)가 구비된 투광성 기판:
    상기 트렌치에 일부 또는 전부가 수용된 차광층;
    상기 차광층 상에 형성된 게이트 배선;
    상기 게이트 배선 상에 형성된 반도체 패턴층; 및
    상기 반도체 패턴층 상에 형성된 데이터 배선;
    의 적층 구조를 포함하는 박막 트랜지스터 어레이 기판.
  2. 제1 항에 있어서,
    상기 게이트 배선과 상기 반도체 패턴층 상에 개재된 게이트 절연막을 더 포함하는 박막 트랜지스터 어레이 기판.
  3. 제2 항에 있어서,
    오믹 접촉층을 더 포함하고,
    상기 오믹 접촉층은 상기 반도체 패턴층과 상기 게이트 절연막 사이에 개재되는 적층 구조를 포함하는 박막 트랜지스터 어레이 기판.
  4. 제1 항에 있어서,
    상기 차광층은 상기 게이트 배선의 일면 전부를 덮고 있는 박막 트랜지스터 어레이 기판.
  5. 제1 항에 있어서,
    상기 게이트 배선은 금속 층들 사이에 금속 산화막이 개재된 적층 구조를 가지는 박막 트랜지스터 어레이 기판.
  6. 제1 항에 있어서,
    상기 게이트 배선은 티탄(Ti)과 구리(Cu)의 사이에 인듐아연산화물(IZO)가 개재된 적층 구조를 가지는 박막 트랜지스터 어레이 기판.
  7. 제1 항에 있어서,
    상기 트렌치의 깊이에 대한 상기 차광층의 두께의 비가 1 이하인 박막 트랜지스터 어레이 기판.
  8. 제1 항에 있어서,
    상기 트렌치의 깊이에 대한 상기 차광층의 두께의 비가 1 초과인 박막 트랜지스터 어레이 기판.
  9. 투광성 기판에 트렌치를 형성하는 단계;
    상기 트렌치에 차광층을 형성하는 단계;
    상기 차광막 상에 게이트 배선을 형성하는 단계;
    상기 게이트 배선 상에 반도체 패턴층을 형성하는 단계; 및
    상기 반도체 패턴층 상에 데이터 배선을 형성하는 단계;
    를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  10. 제9 항에 있어서,
    상기 반도체 패턴층을 형성하는 단계; 이전에, 상기 게이트 배선 상에 게이트 절연막을 형성하는 단계;를 더 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  11. 제9 항에 있어서,
    상기 데이터 배선 형성 단계; 이전에, 상기 반도체 패턴층 상에 오믹 접촉층을 형성하는 단계;를 더 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  12. 제9 항에 있어서,
    상기 트렌치에 차광층을 형성하는 단계;는
    상기 트렌치를 구비한 투광성 기판의 일면 전부에 차광막을 성막하고 상기 차광막을 현상하여 상기 차광층을 현상하여 상기 트렌치의 높이에 대한 차광층의 두께의 비가 1 이하인 박막 트랜지스터 어레이 기판의 제조 방법.
  13. 제9 항에 있어서,
    상기 트렌치에 차광층을 형성하는 단계;는
    잉크-젯 프린팅 기법을 이용하여 상기 트렌치에만 선택적으로 상기 차광막을 성막하고, 상기 트렌치의 높이에 대한 차광층의 두께의 비가 1 이하인 박막 트랜지스터 어레이 기판의 제조 방법.
  14. 제9 항에 있어서,
    상기 트렌치에 차광층을 형성하는 단계;는
    잉크-젯 프린팅 기법을 이용하여 상기 트렌치에만 선택적으로 상기 차광막을 성막하고, 상기 트렌치의 높이에 대한 차광층의 두께의 비가 1 초과인 박막 트랜지스터 어레이 기판의 제조 방법.
  15. 백라이트 유닛;
    커버 윈도우;
    상기 백라이트 유닛과 상기 커버 윈도우 사이에 개재되고, 트렌치가 구비된 투광성 기판, 상기 트렌치에 일부 또는 전부가 수용된 제1 차광층, 상기 차광층 상에 형성된 게이트 배선, 상기 게이트 배선 상에 형성된 반도체 패턴층, 및 상기 반도체 패턴층 상에 형성된 데이터 배선을 포함하는 박막 트랜지스터 어레이 기판;
    상기 박막 트랜지스터 어레이 기판과 상기 백라이트 유닛의 사이에 배치되어 상기 데이터 배선과 중첩(overlap)되는 영역에 배열된 제2 차광층을 포함하는 대향 기판; 및
    상기 박막 트랜지스터 어레이 기판과 상기 대향 기판의 사이에 개재되는 액정층;을 포함하는 액정 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 차광층은 제2 차광층의 일부와 중첩되는 액정 표시 장치.

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190116030A (ko) * 2018-04-04 2019-10-14 한국전자통신연구원 차광구조를 구비한 박막 트랜지스터
US11871616B2 (en) 2020-12-11 2024-01-09 Lg Display Co., Ltd. Organic light emitting display device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104393002A (zh) * 2014-10-29 2015-03-04 合肥京东方光电科技有限公司 一种显示基板及其制作方法、显示装置
KR102342785B1 (ko) * 2015-07-10 2021-12-23 삼성디스플레이 주식회사 표시 장치용 어레이 기판
CN107093558A (zh) * 2017-04-28 2017-08-25 武汉华星光电技术有限公司 无机薄膜晶体管的制作方法、柔性显示装置
US11004957B2 (en) 2017-04-28 2021-05-11 Wuhan China Star Optoelectronics Technology Co., Ltd. Manufacturing methods of inorganic thin film transistors (TFTs) and flexible display devices
CN109188796B (zh) * 2018-10-29 2020-01-07 惠科股份有限公司 阵列基板以及显示面板
CN114023764A (zh) * 2021-10-20 2022-02-08 武汉华星光电半导体显示技术有限公司 显示面板及显示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100223899B1 (ko) * 1996-01-15 1999-10-15 구자홍 액정표시장치의 구조 및 제조방법
JP2002108248A (ja) * 2000-07-26 2002-04-10 Seiko Epson Corp 電気光学装置、電気光学装置用基板及び投射型表示装置
JP3983019B2 (ja) * 2001-08-24 2007-09-26 シャープ株式会社 埋め込み構造を有する基板の製造方法および表示装置の製造方法
JP4045226B2 (ja) * 2002-10-31 2008-02-13 セイコーエプソン株式会社 電気光学装置及び電子機器
KR101010397B1 (ko) * 2003-12-30 2011-01-21 엘지디스플레이 주식회사 양면 액정표시장치 및 그 제조방법
JPWO2006006369A1 (ja) * 2004-07-12 2008-04-24 パイオニア株式会社 半導体装置
JP4433404B2 (ja) * 2005-01-06 2010-03-17 セイコーエプソン株式会社 半導体装置、液晶装置、電子デバイス及び半導体装置の製造方法
JP4543385B2 (ja) * 2005-03-15 2010-09-15 日本電気株式会社 液晶表示装置の製造方法
KR101339001B1 (ko) * 2012-07-04 2013-12-09 엘지디스플레이 주식회사 액정표시장치용 어레이기판 및 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190116030A (ko) * 2018-04-04 2019-10-14 한국전자통신연구원 차광구조를 구비한 박막 트랜지스터
US11871616B2 (en) 2020-12-11 2024-01-09 Lg Display Co., Ltd. Organic light emitting display device

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