KR101409704B1 - 액정표시장치 및 그 제조 방법 - Google Patents

액정표시장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101409704B1
KR101409704B1 KR1020060133532A KR20060133532A KR101409704B1 KR 101409704 B1 KR101409704 B1 KR 101409704B1 KR 1020060133532 A KR1020060133532 A KR 1020060133532A KR 20060133532 A KR20060133532 A KR 20060133532A KR 101409704 B1 KR101409704 B1 KR 101409704B1
Authority
KR
South Korea
Prior art keywords
electrode
gate
drain
source
drain electrode
Prior art date
Application number
KR1020060133532A
Other languages
English (en)
Other versions
KR20080059801A (ko
Inventor
유상희
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020060133532A priority Critical patent/KR101409704B1/ko
Publication of KR20080059801A publication Critical patent/KR20080059801A/ko
Application granted granted Critical
Publication of KR101409704B1 publication Critical patent/KR101409704B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)

Abstract

공정을 단순화하고 제조비용을 절감하며 광에 의한 전류를 최소화할 수 있는 액정표시장치 및 그 제조 방법이 개시된다.
액정표시장치의 제조 방법은, 기판 상에 제1 금속물질을 증착하고 패터닝하여 데이터라인, 제1 소오스전극 및 제1 드레인전극을 형성하는 단계; 기판 상에 제1 절연물질을 증착하여 층간절연막을 형성하는 단계; 층간절연막 상에 제2 금속물질, 제2 절연물질, 제1 실리콘 물질, 제2 실리콘 물질 및 제3 금속물질을 순차적으로 증착하고 패터닝하여 게이트라인, 게이트전극, 게이트절연막 및 액티브층을 형성하는 단계; 기판 상에 제3 절연물질을 증착하고 패터닝하여 제1 내지 제4 컨택홀을 갖는 보호막을 형성하는 단계; 보호막 상에 투명한 도전물질을 증착하고 패터닝하여 제1 및 제2 연결전극 및 화소전극을 형성하는 단계; 및 제1 및 제2 연결전극 및 화소전극을 마스크로 하여 패터닝하여 오믹컨택층, 제2 소오스전극 및 제2 드레인전극을 형성하는 단계를 포함한다.
액정표시장치, 광전류, 공정 단순화, 회절 노광, 연결 전극

Description

액정표시장치 및 그 제조 방법{Liquid crystal display device and method of manufacturing the same}
도 1은 종래의 5 마스크 액정표시장치용 어레이기판에 대한 평면도.
도 2는 상기 도 1의 절단선 I-I에 따라 절단된 단면을 도시한 단면도.
도 3은 본 발명의 제1 실시예에 따른 액정표시장치용 어레이기판을 도시한 평면도.
도 4는 도 3의 액정표시장치용 어레이기판에서 P-P' 라인을 따라 절단한 단면도.
도 5a 내지 도 5f는 본 발명의 제2 실시예에 따른 액정표시장치용 어레이기판의 제조 공정을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
50: 기판 52a: 제1 소오스전극
52b: 제1 드레인전극 54: 데이터라인
56: 층간절연막 57: 게이트라인
58: 게이트전극 60: 게이트절연막
62a: 액티브층 62b: 오믹컨택층
62: 반도체층 64a: 제2 소오스전극
64b: 제2 드레인전극 66: 보호막
68a: 제1 연결전극 68b: 제2 연결전극
70: 화소전극 81: 제2 금속물질
83: 제2 절연물질 85: 비정질 실리콘 물질
87: 불순물이 도핑된 비정질 실리콘 물질
89: 제3 금속물질 91: 포토레지스트
93: 마스크 95a: 제1 포토레지스트 패턴
95b: 제2 포토레지스트 패턴 97: 제3 포토레지스트 패턴
99a, 99b, 99c, 99d: 제1 내지 제4 컨택홀
100: 픽셀
본 발명은 액정표시장치에 관한 것으로, 특히 공정을 단순화하고 제조비용을 절감하며 광에 의한 전류를 최소화할 수 있는 액정표시장치 및 그 제조 방법에 관한 것이다.
액정표시장치는 경박 단소, 저 소비전력, 풀 컬러 구현의 장점을 가지고 있고, 휴대성이 양호한 기술집약적 제품이므로, 부가가치가 높은 차세대 첨단 디스플 레이(display)소자로 각광받고 있다.
액정표시장치는 박막트랜지스터(TFT)를 포함하는 어레이기판, 컬러필터(color filter)를 포함하는 컬러필터기판과, 이들 기판들 사이에 주입된 액정층을 포함한다.
상기 액정표시장치는 각 픽셀의 액정을 제어하여 각 픽셀을 투과하는 광량을 조절하여 화상을 표시한다.
액정표시장치는 다수의 패턴된 층이 존재하고, 이들 다수의 패턴된 층을 형성하기 위해 다수의 마스크가 필요하게 된다.
도 1은 종래의 5 마스크 액정표시장치용 어레이기판에 대한 평면도이다.
도 1에 도시한 바와 같이, 서로 교차되는 방향으로 게이트라인(14) 및 데이터라인(24)이 형성되어 있고, 게이트라인(14)및 데이터라인(24)이 교차되는 지점에는 박막트랜지스터(T)가 형성되어 있다.
상기 박막트랜지스터(T)는 게이트라인(14)에 분기된 게이트전극(12)과, 게이트전극(12) 상에 아일랜드 패턴으로 형성된 반도체층(18)과, 데이터라인(24)에서 분기된 소오스전극(20)과, 소오스전극(20)으로부터 이격되어 형성된 드레인전극(22)으로 구성된다.
상기 드레인전극(22)을 일부 노출시키는 컨택홀(26)을 가지는 보호층(미도시)이 형성되어 있고, 컨택홀(26)을 통해 드레인전극(22)과 연결된 픽셀전극(30)이 형성되어 있다.
도 2는 상기 도 1의 절단선 I-I에 따라 절단된 단면을 도시한 단면도이다.
도 2에 도시한 바와 같이, 기판(10) 상에 게이트전극(12)이 형성되어 있고, 게이트전극(12)을 덮는 기판 전면에 게이트절연막(16)이 형성되어 있다.
게이트절연막(16)에 상부의 게이트전극(12)을 덮는 위치에 반도체층(18)이 형성되어 있고, 반도체층(18) 상부에는 서로 이격되도록 소오스전극(20) 및 드레인전극(22)이 형성되어 있다. 상기 소오스전극(20)과 일체형으로 데이터라인(24)이 형성되어 있다.
상기 소오스전극(20) 및 드레인전극(22) 그리고 데이터 라인(24)을 덮는 영역에는 상기 드레인전극(22)을 일부 노출시키는 컨택홀(26)을 가지는 보호층(28)이 형성되어 있다.
상기 보호층(28) 상부에는 상기 컨택홀(26)을 통해 드레인전극(22)과 연결되는 픽셀전극(30)이 형성되어 있다.
이러한 구조의 액정표시장치용 어레이기판은, 게이트전극(12) 및 게이트라인(도 1의 14)을 형성하는 제 1 마스크 공정과, 반도체 패턴을 형성하는 제 2 마스크 공정과, 소오스전극(20) 및 드레인전극(22) 그리고 데이터라인(24)을 형성하고 반도체 패턴에 채널을 형성하여 반도체층(18)을 완성하는 제 3 마스크 공정, 드레인전극(22)을 일부 노출시키는 컨택홀(26)을 가지는 보호층 형성 공정인 제 4 마스크 공정, 컨택홀(26)을 통해 드레인전극(22)과 연결되는 픽셀전극(30)을 형성하는 제 5 마스크 공정에 의해 이루어진다.
이와 같이 종래의 액정표시장치용 어레이기판은 5마스크 공정이 필요하며, 이에 따라 마스크 또한 5장이 필요하게 된다.
각 마스크 공정은 포토리소그라피(photolithography) 공정을 이용하여 진행된다. 포토리소그라피 공정은 세정 공정, 노광 공정, 현상 공정, 증착 공정, 식각 공정, 세정 공정을 포함하여 6개의 세부 공정을 포함한다.
1회의 마스크 공정을 줄이면, 제조 공정 수를 줄이고 제조비용을 현저하게 절감할 수 있다. 따라서, 마스크 공정 수를 줄이기 위한 공정 기법의 개발이 절실하다.
한편, 종래의 액정표시장치용 어레이기판은 게이트전극(12)이 일부 막고는 있지만 반도체층(18)이 하부 방향으로 노출되어 있기 때문에, 백라이트나 외부 광원이 하부에서 조사되는 경우 상기 반도체층(18)을 여기시켜 광전류가 발생하게 되는 문제가 있다.
본 발명은 공정을 단순화하고 제조비용을 절감할 수 있는 액정표시장치 및 그 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 반도체층의 노출을 차단하여 광에 의한 전류의 발생을 차단할 수 있는 액정표시장치 및 그 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 액정표시장치는, 기판 상에 배치된 게이트라인; 상기 게이트라인에 교차하여 배치되고 상기 게 이트라인과 교차하여 픽셀을 정의하는 데이터라인; 상기 픽셀에 배치되고 상기 게이트라인과 상기 데이터라인에 전기적으로 연결된 박막트랜지스터; 및 상기 박막트랜지스터에 전기적으로 연결된 화소전극을 포함한다. 특히 상기 박막트랜지스터는, 상기 서로 이격된 제1 소오스전극 및 제1 드레인전극; 상기 제1 소오스전극 및 상기 제1 드레인전극 상에 배치된 게이트전극; 상기 게이트전극 상에 배치된 반도체층; 상기 반도체층 상에 서로 이격되어 배치된 제2 소오스전극 및 제2 드레인전극; 상기 제1 및 제2 소오스전극을 전기적으로 연결하는 제1 연결전극; 및 상기 제1 및 제2 드레인전극을 전기적으로 연결하는 제2 연결전극을 포함한다.
본 발명의 제2 실시예에 따르면, 액정표시장치의 제조 방법은, 기판 상에 제1 금속물질을 증착하고 패터닝하여 데이터라인, 제1 소오스전극 및 제1 드레인전극을 형성하는 단계; 상기 기판 상에 제1 절연물질을 증착하여 층간절연막을 형성하는 단계; 상기 층간절연막 상에 제2 금속물질, 제2 절연물질, 제1 실리콘 물질, 제2 실리콘 물질 및 제3 금속물질을 순차적으로 증착하고 패터닝하여 게이트라인, 게이트전극, 게이트절연막 및 액티브층을 형성하는 단계; 상기 기판 상에 제3 절연물질을 증착하고 패터닝하여 제1 내지 제4 컨택홀을 갖는 보호막을 형성하는 단계; 상기 보호막 상에 투명한 도전물질을 증착하고 패터닝하여 제1 및 제2 연결전극 및 화소전극을 형성하는 단계; 및 상기 제1 및 제2 연결전극 및 화소전극을 마스크로 하여 패터닝하여 오믹컨택층, 제2 소오스전극 및 제2 드레인전극을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명의 제1 실시예에 따른 액정표시장치용 어레이기판을 도시한 평면도이고, 도 4는 도 3의 액정표시장치용 어레이기판에서 P-P' 라인을 따라 절단한 단면도이다. 도 3은 설명의 편의를 위해 단위 픽셀을 도시하고 있다.
도 3 및 도 4를 참조하면, 기판(50) 상에 제1 방향(예컨대, 세로 방향)으로 다수의 데이터라인(54)이 배치된다. 상기 각 데이터라인(54)으로부터 제1 소오스전극(52a)이 분기되어 배치된다. 상기 제1 소오스전극으로부터 이격되어 아일랜드 형태의 패턴을 갖는 제1 드레인전극(52b)이 배치된다. 상기 데이터라인(54) 및 제1 소오스전극(52a)은 일체로 형성될 수 있다.
상기 기판(50) 상에 절연을 위해 층간절연막(56)이 배치된다.
상기 층간절연막(56) 상에 상기 데이터라인(54)과 교차하는 제2 방향(예컨대, 가로 방향)으로 다수의 게이트라인(57)이 배치된다. 상기 각 게이트라인(57)으로부터 게이트전극(58)이 분기되어 배치된다. 상기 게이트전극(58)은 상기 제1 소오스전극(52a) 및 제1 드레인전극(52b)에 대응하는 상기 층간절연막(56) 상에 배치될 수 있다. 상기 게이트라인(57)과 게이트전극(58)은 일체로 형성될 수 있다.
상기 게이트전극(58) 상에 게이트절연막(60) 및 액티브층(62a)이 배치된다. 상기 액티브층(62a) 상에 서로 이격되어 오믹컨택층(62b)이 배치된다. 상기 오믹컨택층(62b) 상에 제2 소오스전극(64a) 및 제2 드레인전극(64b)이 배치된다. 상기 액티브층(62a)과 상기 오믹컨택층(62b)에 의해 반도체층(62)이 형성될 수 있다.
상기 반도체층(62)은 상기 게이트전극(58)보다 적어도 작은 폭을 갖도록 형성될 수 있다. 따라서, 기판(50)의 배면에서 광이 조사되더라도, 이러한 광이 상기 게이트전극(58)에 의해 차단되고 상기 반도체층(62)은 절대로 상기 광에 노출되지 않게 되므로, 상기 반도체층(62)이 광에 노출되어 광전류가 발생되는 현상을 방지할 수 있다.
상기 게이트전극(58)은 상기 제1 소오스전극(52a) 및 상기 제1 드레인전극(52b)과 오버랩되어 상기 제1 소오스전극(52a)과 상기 제1 드레인전극(52b) 사이에 배치된다.
이와 같이, 게이트전극(58)을 제1 소오스전극(52a) 및 제1 드레인전극(52b)과 부분적으로 오버랩되도록 배치함으로써, 상기 기판(50)의 배면으로 입사된 광이 상기 반도체층(62)으로 조사되는 것을 원천적으로 차단할 수 있으므로, 반도체층(62)이 광에 절대로 노출되지 않게 되어 광전류의 발생을 완전히 방지할 수 있다.
상기 제2 소오스전극(64a) 및 제2 드레인전극(64b)을 포함하는 상기 기판(50) 상에 보호막(66)이 배치된다.
상기 제1 및 제2 소오스전극(52a, 64a) 및 상기 제1 및 제2 드레인전극(52b, 64b)의 일부 영역이 노출되도록 다수의 컨택홀(미도시)이 형성된다.
상기 보호막(66) 상에 상기 제1 및 제2 소오스전극(52a, 64a)을 전기적으로 연결하도록 제1 연결전극(68a)이 배치되고, 상기 제1 및 제2 드레인전극(52b, 64b)이 전기적으로 연결되도록 제2 연결전극(68b)이 배치되며, 상기 제2 연결전극(68b)에 일체로 형성된 화소전극(70)이 배치된다. 상기 제2 연결전극(68b) 및 상기 화소전극(70)은 일체로 형성될 수 있다.
상기 게이트라인(57)과 상기 데이터라인(54)에 의해 픽셀(100)이 정의된다.
상기 게이트전극(58), 상기 반도체층(62), 상기 제1 및 제2 소오스전극(52a, 64a), 상기 제1 및 제2 드레인전극(52b, 64b) 및 상기 제1 및 제2 연결전극(68a, 68b)에 의해 박막트랜지스터(T)가 형성된다.
상기 게이트라인(57)과 상기 데이터라인(54)이 교차하는 지점에 상기 박막트랜지스터가 배치된다. 상기 박막트랜지스터의 제1 드레인전극(52b)은 상기 제2 연결전극(68b)을 통해 상기 화소전극(70)에 전기적으로 연결된다.
이와 같이 구성된 본 발명의 액정표시장치용 어레이기판은 상기 게이트라인(57)으로 공급된 스캔신호가 상기 게이트라인(57)으로부터 분기된 게이트전극(58)으로 인가된다. 이에 따라, 상기 반도체층(62)은 전기적으로 도통되게 된다.
상기 데이터라인(54)으로 공급된 데이터신호는 상기 데이터라인(54)으로부터 분기된 제1 소오스전극(52a), 상기 제1 연결전극(68a), 상기 제2 소오스전극(64a), 상기 반도체층(62), 상기 제2 드레인전극(64b), 상기 제2 연결전극(68b), 상기 제1 드레인전극(52b)을 경유하여 상기 화소전극(70)으로 인가된다.
상기 화소전극(70)으로 인가된 데이터신호와 도시되지 않은 공통전극으로 인가된 공통전압에 의해 상기 화소전극(70)과 상기 공통전극 간에 전위차가 발생하게 된다. 이러한 전위차에 의해 상기 어레이기판과 상기 어레이기판에 대향 배치된 컬러필터기판 상이에 게재된 액정층의 액정분자들이 변위하게 된다. 이러한 액정분자들의 변위에 의해 광의 투과량이 제어되어 원하는 휘도를 갖는 화상이 표시되게 된다.
본 발명의 액정표시장치용 어레이기판은 게이트전극(58) 상에 배치된 반도체층(62)이 상기 게이트전극(58)보다 적어도 작은 폭을 가지도록 형성됨으로써, 상기 반도체층(62)이 광에 노출되어 광전류가 발생되는 현상을 방지할 수 있다.
도 5a 내지 도 5f는 본 발명의 제2 실시예에 따른 액정표시장치용 어레이기판의 제조 공정을 도시한 단면도이다.
도 5a에 도시한 바와 같이, 제1 마스크 공정에 있어서, 기판(50) 상에 제1 금속물질을 증착하고 패터닝하여 데이터라인(54), 제1 소오스전극(52a) 및 제1 드레인전극(52b)을 형성한다. 상기 제1 소오스전극(52a)은 상기 데이터라인(54)으로부터 분기되어 형성되고, 상기 제1 드레인전극(52b)은 상기 제1 소오스전극(52a)으로부터 이격되도록 형성된다. 상기 제1 드레인전극(52b)은 아일랜드 형태로 형성될 수 있다. 따라서, 상기 제1 소오스전극(52a)과 상기 제1 드레인전극(52b)은 동일 물질에 의해 동일 층에 형성될 수 있다.
상기 제1 금속물질은 알루미늄(Al), 알루미늄네오디듐(AlNd), 몰리브덴(Mo), 크롬(Cr)으로 이루어진 군에서 선택된 적어도 하나일 수 있다.
이후, 상기 데이터라인(54), 상기 제1 소오스전극(52a) 및 상기 제1 드레인전극(52b)을 포함하는 상기 기판(50)의 전 영역에 제1 절연물질을 증착하여 층간절연막(56)을 형성한다.
상기 제1 절연물질은 유기물질 또는 무기물질일 수 있다.
도 5b에 도시한 바와 같이, 상기 층간절연막(56) 상에 제2 금속물질(81), 제2 절연물질(83), 비정질 실리콘 물질(85), 불순물이 도핑된 비정질 실리콘 물 질(87) 및 제3 금속물질(89)을 순차적으로 증착한다.
이어서, 상기 제3 금속물질(89) 상에 포토레지스트(91)를 도포한다.
상기 제2 및 제3 금속물질(81, 89)은 알루미늄(Al), 알루미늄네오디듐(AlNd), 몰리브덴(Mo), 크롬(Cr)으로 이루어진 군에서 선택된 적어도 하나일 수 있다.
상기 제2 절연물질(83)은 유기물질 또는 무기물질일 수 있다.
이후, 상기 포토레지스트(91) 상에 마스크(93)가 제공된다. 상기 마스크(93)는 영역별로 광의 세기를 조절할 수 있는 하프톤 마스크, 슬릿 마스크 및 하프톤/슬릿 조합 마스크로 이루어진 군에서 선택된 하나일 수 있다.
상기 마스크(93)는 투과영역(a), 반투과영역(b), 불투과영역(c)을 포함한다.
도 5c에 도시한 바와 같이, 제2 마스크 공정에 있어서, 상기 마스크(93)를 이용하여 회절 노광 및 현상 공정을 수행하여, 서로 상이한 두께를 갖는 제1 및 제2 포토레지스트 패턴(95a, 95b)을 형성한다. 즉, 반도체층을 형성할 영역에 대응된 포토레지스트(91)는 전혀 제거되지 않아 상기 포토레지스트(91)와 동일한 두께를 갖는 제1 포토레지스트 패턴(95a)이 형성되고, 게이트라인(미도시)을 형성할 영역에 대응된 포토레지스트(91)는 그 상부 일부분이 제거되어 포토레지스트(91)보다 작은 두께를 갖는 제2 포토레지스트 패턴(95b)이 형성되며, 상기 반도체층과 상기 게이트라인을 형성할 영역을 제외한 영역에 대응된 포토레지스트(91)는 모두 제거되어 어떠한 포토레지스트 패턴도 형성되지 않게 된다.
광원(미도시)에서 조사된 광은 마스크(93)의 각 영역(a, b, c)에 따라 서로 상이한 투과 정도를 갖는다. 예컨대, 상기 마스크(93)의 투과영역(a)에서는 상기 광이 그대로 투과되고, 상기 마스크(93)의 반투과영역(b)에서는 상기 광이 회절되어 일부 광만이 선택적으로 투과되고, 상기 마스크(93)의 불투과영역(c)에서는 상기 광이 전혀 투과되지 않게 된다.
이에 따라, 상기 포토레지스트(91)는 상기 마스크(93)의 각 영역에 대응되는 위치에 따라 서로 다른 두께로 제거된다. 예컨대, 상기 마스크(93)의 투과영역(a)에 대응된 포토레지스트(91)는 광에 노출되어 모두 제거되어 어떠한 포토레지스트 패턴도 형성되지 않는다. 상기 마스크(93)의 반투과영역(b)에 대응된 포토레지스트(91)는 회절로 인해 일부분만이 투과된 광에 노출되어 그 상부 일부분이 제거되어 제2 포토레지스트 패턴(95b)으로 형성된다. 상기 마스크(93)의 불투과영역(c)에 대응된 포토레지스트(91)는 광에 전혀 노출이 되지 않게 된다. 이에 따라, 상기 마스크(93)의 불투과영역(c)에 대응된 포토레지스트(91)는 그대로 제1 포토레지스트 패턴(95a)으로 형성된다.
본 발명에서는 상기 포토레지스트(91)가 포지티브인 것을 한정하여 설명하고 있지만, 이에 한정하지 않고 네거티브 포토레지스트가 사용될 수도 있다. 이러한 경우, 상기 마스크(93)의 투과영역(a)과 불투과영역(c)은 서로 뒤바뀌게 된다.
상기 제1 및 제2 포토레지스트 패턴(95a, 95b)을 마스크로 하여 상기 기판(50)을 패터닝한다. 이에 따라, 상기 제1 및 제2 포토레지스트 패턴(95a, 95b)에 대응하는 영역 이외의 제3 금속물질(89), 불순물이 도핑된 비정질 실리콘 물 질(87), 비정질 실리콘 물질(85), 제2 절연물질(83) 및 제2 금속물질(81)이 순차적으로 제거된다.
상기 패터닝 공정은 상기 층간절연막(56)이 노출될 때까지 지속된다. 결국, 상기 층간절연막(56) 상의 상기 제2 금속물질(81)이 존재하는 영역에 게이트라인과 상기 게이트라인으로부터 분기된 게이트전극(58)이 형성된다.
도 5d에 도시한 바와 같이, 상기 기판(50)을 대상으로 애싱(ashing) 공정을 수행하여 상기 반도체층을 형성할 영역에 제3 포토레지스트를 형성한다. 상기 애싱 공정에 의해 상기 제1 및 제2 포토레지스트 패턴(95a, 95b)이 제거되는데, 상기 제2 포토레지스트 패턴(95b)이 모두 제거될 때까지 애싱 공정이 지속된다. 따라서, 상기 제1 포토레지스트 패턴(95a)에 비해 두께가 줄어든 제3 포토레지스트 패턴(97)이 형성된다.
상기 제3 포토레지스트 패턴(97)을 마스크로 하여 상기 기판(50)을 패터닝한다. 이에 따라, 상기 제3 포토레지스트 패턴(97)에 대응하는 영역 이외의 제3 금속물질(89), 불순물이 도핑된 비정질 실리콘 물질(87), 비정질 실리콘 물질(85) 및 제2 절연물질(83)이 순차적으로 제거된다.
이에 따라, 상기 게이트전극(58) 상에 게이트절연막(60)과 액티브층(62a)이 형성된다.
이후, 상기 제3 포토레지스트패턴은 스트립에 의해 제거된다.
도 5e에 도시한 바와 같이, 제3 마스크 공정에 있어서, 상기 기판(50) 상에 제3 절연물질을 증착하고 패터닝하여 상기 제1 소오스전극(52a), 제1 드레인전 극(52b) 그리고 상기 제3 금속물질(89) 상부의 제1 및 제2 영역이 노출되도록 형성된 제1 내지 제4 컨택홀(99a, 99b, 99c, 99d)을 갖는 보호막(66)을 형성한다. 즉, 상기 제1 컨택홀(99a)은 상기 제1 소오스전극(52a)이 노출되도록 형성되고, 상기 제2 컨택홀(99b)은 상기 제1 드레인전극(52b)이 노출되도록 형성된다. 상기 제3 컨택홀(99c)은 상기 제3 금속물질(89) 상부의 제1 영역이 노출되도록 형성되고, 상기 제4 컨택홀(99d)은 상기 제3 금속물질(89) 상부의 제2 영역이 노출되도록 형성된다. 상기 제3 금속물질(89)의 제1 및 제2 영역은 중앙 영역을 기준으로 서로 이격되어 상기 제3 금속물질(89) 상부의 양측에 위치된다.
도 5f에 도시한 바와 같이, 제4 마스크 공정에 있어서, 상기 보호막(66) 상에 투명한 도전물질을 증착하고 패터닝하여 제1 및 제2 연결전극(68a, 68b) 그리고 화소전극(70)을 형성한다. 상기 투명한 도전물질은 인듐틴옥사이드(ITO)나 인듐징크옥사이드(IZO)일 수 있다.
상기 제1 연결전극(68a)은 상기 제1 컨택홀(99a)을 통해 상기 제1 소오스전극(52a)에 전기적으로 연결되고 상기 제3 컨택홀(99c)을 통해 상기 제3 금속물질(89)의 제1 영역에 전기적으로 연결된다. 상기 제2 연결전극(68b)은 상기 제2 컨택홀(99b)을 통해 상기 제1 드레인전극(52b)에 전기적으로 연결되고 상기 제4 컨택홀(99d)을 통해 상기 제3 금속물질(89)의 제2 영역에 전기적으로 연결된다. 상기 화소전극(70)은 상기 제2 연결전극(68b)과 일체로 형성되고 상기 제2 컨택홀(99b)을 통해 상기 제1 드레인전극(52b)에 전기적으로 연결된다.
이후, 상기 제1 및 제2 연결전극(68a, 68b) 그리고 상기 화소전극(70)을 마스크로 하여 상기 제1 및 제2 연결전극(68a, 68b) 사이의 보호막(66), 제3 금속물질(89), 불순물이 도핑된 비정질 실리콘 물질(87)을 순차적으로 제거한다. 이에 따라, 상기 액티브층(62a) 상에 오믹컨택층(62b)과 서로 이격된 제2 소오스전극(64a) 및 제2 드레인전극(64b)이 형성된다. 상기 액티브층(62a)과 상기 오믹컨택층(62b)에 의해 반도체층(62)이 형성될 수 있다. 아울러, 상기 게이트전극(58), 상기 반도체층(62), 상기 제1 및 제2 소오스전극(52a, 64a), 상기 제1 및 제2 드레인전극(52b, 64b) 및 상기 제1 및 제2 연결전극(68a, 68b)에 의해 박막트랜지스터가 형성될 수 있다.
상기 반도체층(62)은 상기 게이트전극(58)보다 적어도 작은 폭을 갖도록 형성될 수 있다. 또한, 상기 게이트전극(58)은 상기 제1 소오스전극(52a) 및 상기 제1 드레인전극(52b)과 오버랩되어 상기 제1 소오스전극(52a)과 상기 제1 드레인전극(52b) 사이에 배치된다. 이에 따라, 상기 기판(50)의 배면으로 입사된 광이 상기 반도체층(62)으로 조사되는 것을 원천적으로 차단할 수 있으므로, 반도체층(62)이 광에 절대로 노출되지 않게 되어 광전류의 발생을 완전히 방지할 수 있다.
상기 제2 소오스전극(64a)과 상기 제2 드레인전극(64b)은 동일 물질에 의해 동일 층에 형성될 수 있다.
상기 제1 및 제2 소오스전극(52a, 64a)은 동일한 물질로 형성될 수도 있고 상이한 물질로 형성될 수도 있다. 상기 제1 및 제2 드레인전극(52b, 64b)은 동일한 물질로 형성될 수도 있고 상이한 물질로 형성될 수도 있다.
결국, 상기 제1 및 제2 소오스전극(52a, 64a)은 상기 제1 연결전극(68a)에 의해 전기적으로 연결되고, 상기 제1 및 제2 드레인전극(52b, 64b)은 상기 제2 연 결전극(68b)에 의해 전기적으로 연결된다. 아울러, 상기 화소전극(70)은 상기 제2 연결전극(68b)과 일체로 형성된다.
이상과 같이 본 발명은 4마스크 공정을 이용하여 액정표시장치용 어레이기판이 제조될 수 있으므로, 공정수가 줄어들고 제조 공정이 단순해지며 제조비용이 현저히 절감될 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 기존의 5마스크 공정을 4마스크 공정으로 줄여, 액정표시장치용 어레이기판을 제조하기 위한 공정수가 줄어들고 제조 공정이 단순해지며 제조비용이 현저히 절감될 수 있다.
본 발명에 의하면, 서로 이격된 소오스전극 및 드레인전극 상에 배치된 게이트전극이 상기 소오스전극과 드레인전극과 일부 영역이 오버랩되도록 형성하고 게이트전극 상에 배치된 반도체층이 상기 게이트전극보다 적어도 작은 폭을 가지도록 형성함으로써, 상기 기판의 배면으로 입사된 광이 상기 반도체층으로 조사되는 것을 원천적으로 차단할 수 있으므로, 반도체층이 광에 절대로 노출되지 않게 되어 광전류의 발생을 완전히 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (25)

  1. 기판 상에 배치된 게이트라인;
    상기 게이트라인에 교차하여 배치되고 상기 게이트라인과 교차하여 픽셀을 정의하는 데이터라인;
    상기 픽셀에 배치되고 상기 게이트라인과 상기 데이터라인에 전기적으로 연결된 박막트랜지스터; 및
    상기 박막트랜지스터에 전기적으로 연결된 화소전극을 포함하고,
    상기 박막트랜지스터는,
    서로 이격된 제1 소오스전극 및 제1 드레인전극;
    상기 제1 소오스전극 및 상기 제1 드레인전극 상에 배치된 게이트전극;
    상기 게이트전극 상에 배치되는 절연층;
    상기 절연층 상에 배치된 반도체층;
    상기 반도체층의 상면과 접촉하며 서로 이격되어 배치된 제2 소오스전극 및 제2 드레인전극;
    상기 제1 및 제2 소오스전극을 전기적으로 연결하는 제1 연결전극; 및
    상기 제1 및 제2 드레인전극을 전기적으로 연결하는 제2 연결전극을 포함하고,
    상기 게이트전극 및 상기 반도체층 중 적어도 하나는 상기 제1 소오스전극 및 상기 제2 소오스전극과 중첩되고,
    상기 절연층은 아일랜드 패턴이고 상기 절연층의 폭은 상기 반도체층의 폭보다 크고 상기 게이트 전극의 폭보다 작으며,
    상기 제1 및 제2 소오스전극과 상기 제1 및 제2 드레인 전극은 금속을 포함하고,
    상기 화소전극은 상기 제2 연결전극으로부터 연장되고 상기 제1 및 제2 연결전극과 상기 화소전극은 동일 물질을 포함하며,
    상기 제1 소오스전극의 적어도 일부는 상기 게이트 전극 아래에서 상기 게이트전극과 수직으로 중첩되고, 상기 제1 드레인전극의 적어도 일부는 상기 게이트전극 아래에서 상기 게이트전극과 수직으로 중첩되며, 상기 제1 소오스전극과 상기 제1 드레인전극 사이의 간격은 적어도 상기 게이트전극의 폭보다 작은 액정표시장치.
  2. 제1항에 있어서,
    상기 게이트전극 및 상기 반도체층 중 적어도 하나는 상기 제1 드레인전극 및 상기 제2 드레인전극과 중첩되는 액정표시장치.
  3. 제1항에 있어서,
    상기 제1 소오스전극은 상기 데이터라인으로부터 연장되어 상기 게이트전극의 일부와 중첩되는 액정표시장치.
  4. 제1항에 있어서,
    상기 제1 소오스전극의 일부는 상기 제2 소오스전극과 중첩되는 액정표시장치.
  5. 제1항에 있어서,
    상기 제1 드레인전극의 일부는 상기 제2 드레인전극과 중첩되는 액정표시장치.
  6. 제1항에 있어서,
    상기 제2 소오스전극은 금속이고, 상기 제1 소오스전극과 상이한 층에 형성되는 액정표시장치.
  7. 제1항에 있어서,
    상기 제2 드레인전극은 금속이고, 상기 제1 드레인전극과 상이한 층에 형성되는 액정표시장치.
  8. 제1항에 있어서,
    상기 제2 소오스전극은 금속이고,
    상기 게이트전극은 상기 제1 소오스전극과 상기 제2 소오스 전극 사이에 배치되는 액정표시장치.
  9. 제1항에 있어서,
    상기 제2 드레인전극은 금속이고,
    상기 게이트전극은 상기 제1 드레인전극과 상기 제2 드레인전극 사이에 배치되는 액정표시장치.
  10. 제1항에 있어서,
    상기 제2 소오스 전극과 상기 제2 드레인 전극 사이에 리세스를 포함하는 액정표시장치.
  11. 제1항에 있어서,
    상기 반도체층은 상기 게이트전극과 접촉되고 적어도 상기 게이트전극의 폭보다 작은 액정표시장치.
  12. 제1항에 있어서, 상기 제1 소오스전극 및 상기 제1 드레인전극은 상기 제2 소오스전극 및 상기 제2 드레인전극과 상이한 평면 상에 배치되고,
    상기 제1 및 제2 소오스전극과 상기 제1 및 제2 드레인전극은 금속인 것을 특징으로 하는 액정표시장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
KR1020060133532A 2006-12-26 2006-12-26 액정표시장치 및 그 제조 방법 KR101409704B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060133532A KR101409704B1 (ko) 2006-12-26 2006-12-26 액정표시장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060133532A KR101409704B1 (ko) 2006-12-26 2006-12-26 액정표시장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20080059801A KR20080059801A (ko) 2008-07-01
KR101409704B1 true KR101409704B1 (ko) 2014-06-19

Family

ID=39812524

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060133532A KR101409704B1 (ko) 2006-12-26 2006-12-26 액정표시장치 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101409704B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101510900B1 (ko) * 2008-12-04 2015-04-10 엘지디스플레이 주식회사 산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법
KR102587133B1 (ko) * 2018-07-19 2023-10-10 삼성디스플레이 주식회사 표시 장치
KR102591056B1 (ko) * 2018-07-20 2023-10-20 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
KR20220148351A (ko) * 2021-04-28 2022-11-07 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08116062A (ja) * 1994-10-13 1996-05-07 Furontetsuku:Kk 薄膜トランジスタ
JPH10111519A (ja) * 1996-10-08 1998-04-28 Sharp Corp アクティブマトリックス型液晶表示装置
KR20000010124A (ko) * 1998-07-30 2000-02-15 구본준, 론 위라하디락사 박막트랜지스터 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08116062A (ja) * 1994-10-13 1996-05-07 Furontetsuku:Kk 薄膜トランジスタ
JPH10111519A (ja) * 1996-10-08 1998-04-28 Sharp Corp アクティブマトリックス型液晶表示装置
KR20000010124A (ko) * 1998-07-30 2000-02-15 구본준, 론 위라하디락사 박막트랜지스터 및 그 제조 방법

Also Published As

Publication number Publication date
KR20080059801A (ko) 2008-07-01

Similar Documents

Publication Publication Date Title
KR101394938B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR101894328B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
US9123598B2 (en) Method of fabricating array substrate of liquid crystal display device
KR101264722B1 (ko) 액정표시장치의 제조방법
KR101250319B1 (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판과 그 제조방법
KR100607519B1 (ko) 칼라 필터를 구비한 박막 트랜지스터 기판 및 그 제조 방법
CN106802519B (zh) 液晶显示装置及其制造方法
US8599336B2 (en) Liquid crystal display device and method of fabricating the same
KR100995020B1 (ko) 액정표시장치 및 그 제조방법
KR101479998B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101569766B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101186019B1 (ko) 박막트랜지스터 기판 및 그 제조 방법
KR20030080373A (ko) 액정표시장치용 어레이기판과 그 제조방법
KR100870522B1 (ko) 액정표시소자 및 그 제조방법
KR101090246B1 (ko) 박막 트랜지스터 표시판
US20070188682A1 (en) Method for manufacturing a display device
KR20040031370A (ko) 액정표시패널 및 그 제조방법
KR20100003916A (ko) 액정 표시 장치 및 그의 제조 방법
KR101409704B1 (ko) 액정표시장치 및 그 제조 방법
KR100257244B1 (ko) 액정표시장치
KR101758834B1 (ko) 횡전계형 액정표시장치용 어레이 기판 및 이의 제조 방법
KR101012784B1 (ko) 표시 장치용 표시판 및 그 표시판을 포함하는 액정 표시장치
KR101423909B1 (ko) 표시 기판 및 이를 구비하는 액정 표시 장치
KR100232681B1 (ko) 액정표시장치의 제조방법 및 액정표시장치의 구조
KR20090073772A (ko) 액정표시장치용 어레이 기판 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
FPAY Annual fee payment

Payment date: 20180515

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 6