KR101186019B1 - 박막트랜지스터 기판 및 그 제조 방법 - Google Patents

박막트랜지스터 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR101186019B1
KR101186019B1 KR1020040115739A KR20040115739A KR101186019B1 KR 101186019 B1 KR101186019 B1 KR 101186019B1 KR 1020040115739 A KR1020040115739 A KR 1020040115739A KR 20040115739 A KR20040115739 A KR 20040115739A KR 101186019 B1 KR101186019 B1 KR 101186019B1
Authority
KR
South Korea
Prior art keywords
conductive layer
forming
layer
thin film
electrode
Prior art date
Application number
KR1020040115739A
Other languages
English (en)
Other versions
KR20060076051A (ko
Inventor
류순성
권오남
조흥렬
남승희
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020040115739A priority Critical patent/KR101186019B1/ko
Priority to US11/172,036 priority patent/US7351600B2/en
Publication of KR20060076051A publication Critical patent/KR20060076051A/ko
Application granted granted Critical
Publication of KR101186019B1 publication Critical patent/KR101186019B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136259—Repairing; Defects
    • G02F1/136272—Auxiliary lines
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 공정을 단순화할 수 있는 박막트랜지스터 기판 및 그 제조 방법에 관한 것이다.
본 발명에 따른 박막트랜지스터 기판은 기판 상에 형성된 게이트라인과; 상기 게이트라인과 게이트 절연막을 사이에 두고 교차하여 화소영역을 마련하는 데이터라인과; 상기 게이트라인과 나란하게 형성되는 공통라인과; 상기 게이트라인 및 데이터라인과 접속된 박막트랜지스터와; 상기 박막트랜지스터를 덮도록 형성된 보호막과; 상기 보호막을 관통하는 콘택홀과; 상기 박막트랜지스터와 접속된 화소전극과; 상기 공통라인과 접속되며 상기 화소전극과 수평전계를 이루는 공통전극을 구비하며, 상기 게이트라인, 데이터라인, 공통라인, 화소전극 및 공통전극 중 적어도 어느 하나는 제1 도전층과, 그 제1 도전층보다 바깥쪽으로 신장되어 그 제1 도전층을 덮도록 형성된 제2 도전층으로 구성되며 상기 콘택홀 내에 상기 보호막과 경계를 이루도록 형성되는 것을 특징으로 한다.

Description

박막트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND FABRICATING METHOD THEREOF}
도 1은 종래 박막트랜지스터 기판을 나타내는 사시도이다.
도 2는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 3은 도 2에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'", "Ⅳ-Ⅳ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 4a 및 도 4b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 제1 마스크 공정을 나타내는 평면도 및 단면도이다.
도 5a 및 도 5b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 제2 마스크 공정을 나타내는 평면도 및 단면도이다.
도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 제3 마스크 공정을 나타내는 평면도 및 단면도이다.
도 7a 내지 도 7d는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 제3 마스크 공정을 상세히 설명하기 위한 단면도이다.
도 8a 및 도 8b는 포지티브형 포토레지스트 패턴 및 네거티브형 포토레지스 트 패턴 각각을 이용한 리프트 오프 공정을 설명하기 위한 단면도이다.
도 9a 및 도 9b는 종래와 본 발명에 따른 제3 도전패턴군의 제조방법을 설명하기 위한 단면도이다.
도 10은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 11은 도 10에 도시된 박막트랜지스터 기판을 나타내는 단면도이다.
도 12a 내지 도 12c는 도 11에 도시된 박막트랜지스터 기판의 제조방법을 나타내는 단면도이다.
도 13은 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
102 : 게이트라인 104 : 데이터라인
106 : 게이트전극 108 : 소스전극
110 : 드레인전극 114 : 활성층
116 : 오믹접촉층 118 : 보호막
120,154,164,174 : 콘택홀
122 : 화소전극 124 : 공통전극
126 : 공통라인 150 : 게이트 패드
152 : 게이트 패드 하부 전극 156 : 게이트 패드 상부 전극
160 : 데이터 패드 162 : 데이터 패드 하부 전극
166 : 데이터 패드 상부 전극 170 : 공통 패드
172 : 공통 패드 하부 전극 176 : 공통 패드 상부 전극
198 : 리던던시 라인
본 발명은 수평 전계를 이용하는 박막트랜지스터 기판에 관한 것으로, 특히 공정을 단순화할 수 있는 박막트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 도 1에 도시된 바와 같이 액정(76)을 사이에 두고 서로 대향하여 합착된 박막 트랜지스터 기판(70) 및 칼러 필터 기판(80)을 구비한다.
칼라 필터 기판(80)에는 빛샘 방지를 위한 블랙 매트릭스(68)와, 칼러 구현을 위한 칼러 필터(62), 화소 전극(72)과 수직전계를 이루는 공통전극(64)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막을 포함하는 칼라 필터 어레이가 상부기판(11) 상에 형성된다.
박막 트랜지스터 기판(70)에는 서로 교차되게 형성된 게이트라인(82) 및 데이터라인(74)과, 그들(82,74)의 교차부에 형성된 박막트랜지스터(58)와, 박막트랜 지스터(58)와 접속된 화소 전극(72)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막을 포함하는 박막트랜지스터 어레이가 하부기판(21) 상에 형성된다. 또한, 박막트랜지스터 기판은 게이트 라인(82)으로부터 신장된 게이트 패드(78)와, 데이터 라인(74)으로부터 신장된 데이터패드(66)를 더 구비한다.
이러한 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
이에 따라, 최근에는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching ; IPS) 모드의 액정을 구동하여 160도 정도의 넓은 시야각을 가지는 수평 전계형 액정 표시 장치가 제안되었다.
이러한 수평 전계형 액정 표시 장치에서 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 기판의 제조 공정을 줄여 제조 단 가를 줄일 수 있는 박막 트랜지스터 기판 및 그 제조 방법이 요구된다.
따라서, 본 발명의 목적은 공정을 단순화할 수 있는 박막트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막트랜지스터 기판은 기판 상에 형성된 게이트라인과; 상기 게이트라인과 게이트 절연막을 사이에 두고 교차하여 화소영역을 마련하는 데이터라인과; 상기 게이트라인과 나란하게 형성되는 공통라인과; 상기 게이트라인 및 데이터라인과 접속된 박막트랜지스터와; 상기 박막트랜지스터를 덮도록 형성된 보호막과; 상기 보호막을 관통하는 콘택홀과; 상기 박막트랜지스터와 접속된 화소전극과; 상기 공통라인과 접속되며 상기 화소전극과 수평전계를 이루는 공통전극을 구비하며, 상기 게이트라인, 데이터라인, 공통라인, 화소전극 및 공통전극 중 적어도 어느 하나는 제1 도전층과, 그 제1 도전층보다 바깥쪽으로 신장되어 그 제1 도전층을 덮도록 형성된 제2 도전층으로 구성되며 상기 콘택홀 내에 상기 보호막과 경계를 이루도록 형성되는 것을 특징으로 한다.
상기 화소전극은 상기 제1 도전층과, 그 제1 도전층보다 바깥쪽으로 신장되어 그 제1 도전층을 덮도록 형성된 제2 도전층으로 구성되며 상기 콘택홀 내에 상 기 보호막과 경계를 이루도록 형성되는 것을 특징으로 한다.
상기 공통전극은 상기 게이트라인과 동일 금속으로 동일 평면 상에 형성되며, 상기 게이트 절연막 및 보호막에 의해 보호되는 것을 특징으로 한다.
상기 박막트랜지스터 기판은 상기 게이트라인과 접속된 게이트 패드 하부 전극과; 상기 게이트 절연막 및 보호막을 관통하여 상기 게이트 패드 하부 전극을 노출시키는 제2 콘택홀과; 상기 제2 콘택홀 내에 상기 보호막과 경계를 이루도록 형성되며 제1 도전층과, 그 제1 도전층보다 바깥쪽으로 신장되어 그 제1 도전층을 덮도록 형성된 제2 도전층으로 구성된 게이트 패드 상부 전극으로 이루어진 게이트 패드를 추가로 구비하는 것을 특징으로 한다.
상기 박막트랜지스터 기판은 상기 데이터 라인과 접속된 데이터 패드 하부 전극과; 상기 보호막을 관통하여 상기 데이터 패드 하부 전극을 노출시키는 제3 콘택홀과; 상기 제3 콘택홀 내에 상기 보호막과 경계를 이루도록 형성되며 상기 제1 도전층과, 그 제1 도전층보다 바깥쪽으로 신장되어 그 제1 도전층을 덮도록 형성된 상기 제2 도전층으로 구성된 데이터 패드 상부 전극으로 이루어진 데이터 패드를 추가로 구비하는 것을 특징으로 한다.
상기 제1 도전층의 폭은 상기 콘택홀의 최소 폭이하이며, 상기 제2 도전층의 폭은 상기 콘택홀의 최대 폭 이하인 것을 특징으로 한다.
상기 제1 도전층은 Ag, Cu를 포함하며, 상기 제2 도전층은 투명 도전성 물질인 것을 특징으로 한다.
상기 박막트랜지스터 기판은 상기 게이트절연막 및 보호막 중 적어도 어느 하나를 사이에 두고 상기 게이트라인, 데이터라인 및 공통라인 중 적어도 어느 하나의 신호라인과 중첩되는 리던던시라인을 추가로 구비하며, 상기 리던던시라인은 상기 제1 도전층과, 그 제1 도전층보다 바깥쪽으로 신장되어 그 제1 도전층을 덮도록 형성된 제2 도전층으로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판의 제조방법은 기판 상에 형성된 게이트라인, 그 게이트라인과 접속된 게이트 전극, 그 게이트라인과 나란한 공통라인, 그 공통라인과 접속된 공통전극을 포함하는 제1 도전패턴군을 형성하는 제1 마스크 공정과; 상기 제1 도전패턴군을 덮도록 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인, 상기 데이터라인과 접속된 소스 전극, 그 소스 전극과 대향하는 드레인 전극을 포함하는 제2 도전패턴군과 상기 소스 전극 및 드레인 전극 사이의 채널을 형성하는 반도체 패턴을 형성하는 제2 마스크 공정과; 상기 제2 도전패턴군과 반도체패턴을 덮도록 보호막을 형성하는 단계와; 상기 보호막 및 게이트 절연막을 관통하는 콘택홀을 형성함과 아울러 상기 콘택홀 내에 상기 보호막과 경계를 이루도록 형성되며 상기 공통전극과 수평 전계를 이루는 화소전극을 포함하는 제3 도전패턴군을 형성하는 제3 마스크 공정을 포함하며, 상기 화소전극은 제1 도전층과, 그 제1 도전층보다 바깥쪽으로 신장되어 그 제1 도전층을 덮도록 형성된 제2 도전층으로 구성되는 것을 특징으로 한다.
상기 박막트랜지스터 기판의 제조방법은 상기 제1 마스크 공정시 상기 게이트라인과 접속된 게이트 패드 하부 전극을 형성하는 단계와; 상기 제3 마스크 공정 시 상기 게이트 절연막 및 보호막을 관통하여 상기 게이트 패드 하부 전극을 노출시키는 제2 콘택홀을 형성함과 아울러 상기 제2 콘택홀 내에 상기 보호막과 경계를 이루도록 형성되며 제1 도전층과, 그 제1 도전층보다 바깥쪽으로 신장되어 그 제1 도전층을 덮도록 형성된 제2 도전층으로 구성된 게이트 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 박막트랜지스터 기판의 제조방법은 상기 제2 마스크 공정시 상기 데이터 라인과 접속된 데이터 패드 하부 전극을 형성하는 단계와; 상기 제3 마스크 공정시 상기 보호막을 관통하여 상기 데이터 패드 하부 전극을 노출시키는 제3 콘택홀을 형성함과 아울러 상기 제3 콘택홀 내에 상기 보호막과 경계를 이루도록 형성되며 상기 제1 도전층과, 그 제1 도전층보다 바깥쪽으로 신장되어 그 제1 도전층을 덮도록 형성된 상기 제2 도전층으로 구성된 데이터 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 제3 마스크 공정은 상기 보호막 상에 역테이퍼 형태의 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트패턴을 마스크로 상기 보호막을 식각하여 상기 콘택홀을 형성하는 단계와; 상기 포토레지스트 패턴을 덮도록 상기 제1 및 제2 도전층을 형성하는 단계와; 상기 제1 및 제2 도전층이 잔존하는 포토레지스트 패턴을 제거하여 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 역테이퍼 형태의 포토레지스트 패턴은 네거티브형 포토레지스트를 노광 및 현상함으로써 형성되는 것을 특징으로 한다.
상기 제1 도전층의 폭은 상기 콘택홀의 최소 폭이하이며, 상기 제2 도전층의 폭은 상기 콘택홀의 최대 폭 이하로 형성되는 것을 특징으로 한다.
상기 제1 도전층은 Ag, Cu를 포함하며, 상기 제2 도전층은 투명 도전성 물질인 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 기판 상에 형성된 게이트라인, 상기 게이트라인과 게이트 절연막을 사이에 두고 교차하여 화소영역을 마련하는 데이터라인, 상기 게이트라인과 나란하게 형성되는 공통라인, 상기 게이트라인 및 데이터라인과 접속된 박막트랜지스터, 상기 박막트랜지스터를 덮도록 형성된 보호막, 상기 보호막을 관통하는 콘택홀, 상기 박막트랜지스터와 접속된 화소전극, 상기 공통라인과 접속되며 상기 화소전극과 수평전계를 이루는 공통전극을 가지는 박막트랜지스터 기판의 제조방법에 있어서, 상기 게이트라인, 데이터라인, 공통라인, 화소전극 및 공통전극 중 적어도 어느 하나를 형성하는 단계는 상기 기판 상에 절연막을 형성하는 단계와; 상기 절연막 상에 역테이퍼 형태의 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트패턴을 마스크로 상기 절연막을 식각하여 콘택홀을 형성하는 단계와; 상기 콘택홀 내에서 상기 콘택홀의 최소폭 이하의 폭을 가지는 제1 도전층을 상기 포토레지스트 패턴을 덮도록 형성하는 단계와; 상기 콘택홀 내에서 상기 콘택홀의 최대폭 이하의 폭을 가지는 제2 도전층을 상기 제1 도전층을 덮도록 형성하는 단계와; 상기 제1 및 제2 도전층이 잔존하는 포토레지스트 패턴을 제거하여 상기 제1 및 제2 도전층을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시 예들을 도 2 내지 도 13을 참조하여 상세하 게 설명하기로 한다.
도 2는 본 발명에 따른 수평 전계형 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 3은 도 2에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'", "Ⅳ-Ⅳ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 2 및 도 3을 참조하면, 본 발명에 따른 수평 전계형 박막 트랜지스터 어레이 기판은 하부 기판(101) 상에 교차되게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(122) 및 공통 전극(124)과, 공통 전극(124)과 접속된 공통 라인(126)을 구비한다.
박막 트랜지스터는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 라인(102)에 접속된 게이트 전극(106)과, 데이터 라인(104)에 접속된 소스 전극(108)과, 화소 전극(122)에 접속된 드레인 전극(110)을 구비한다. 또한, 박막 트랜지스터는 게이트 전극(106)과 게이트 절연막(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114)과, 소스 전극(108) 및 드레인 전극(110)과 오믹 접촉을 위한 오믹 접촉층(116)이 더 형성된다.
화소 전극(122)은 보호막(118) 및 게이트 절연막(112)을 관통하는 제1 콘택홀(120)을 통해 노출된 기판 상에 형성된다. 이러한 화소전극(122)은 보호막(118)과 경계를 이루며 형성된다. 특히, 화소 전극(122)은 드레인 전극(110)과 접속되 고 인접한 게이트 라인(102)과 나란하게 형성된 수평부(122A)와, 수평부(122A)에서 돌출되어 공통전극(124)과 나란하게 형성된 핑거부(122B)를 구비한다.
공통 전극(124)은 공통 라인(126)과 접속되어 화소 영역의 기판 상에 게이트 라인과 동일 금속으로 형성된다. 특히, 공통 전극(124)은 화소 영역에서 화소 전극(122)의 핑거부(122B)와 나란하게 형성된다.
이에 따라, 박막 트랜지스터를 통해 화소 신호가 공급된 화소 전극(122)과 공통 라인(126)을 통해 기준 전압이 공급된 공통 전극(124) 사이에 수평 전계가 형성된다. 특히, 화소 전극(122)의 핑거부(122B)와 공통 전극(124) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
게이트라인(102)은 박막트랜지스터의 게이트전극(106)에 게이트신호를 공급한다. 이러한 게이트라인(102)은 게이트 패드(150)을 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드(150)는 게이트 라인(102)과 접속된 게이트 패드 하부 전극(152)과, 그 게이트 패드 하부 전극(152)을 노출시키는 제2 콘택홀(154) 내에 보호막(118)과 경계를 이루도록 형성되어 게이트 패드 하부 전극(152)과 접속되는 게이트 패드 상부 전극(156)으로 구성된다.
데이터라인(104)은 박막트랜지스터의 드레인전극(110)을 통해 화소전극(122)에 화소신호를 공급한다. 게이트라인(102)과 데이터라인(104)은 교차구조로 형성 되어 화소영역을 정의한다. 이러한 데이터라인(104)은 데이터 패드(160)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(160)는 데이터 라인(104)과 접속된 데이터 패드 하부 전극(162)과, 그 데이터 패드 하부 전극(162)을 노출시키는 제3 콘택홀(164) 내에 보호막(118)과 경계를 이루도록 형성되어 데이터 패드 하부 전극(162)과 접속되는 데이터 패드 상부 전극(166)으로 구성된다.
공통라인(126)은 화소영역을 사이에 두고 게이트라인(102)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(124)에 공급한다. 이러한 공통라인(126)은 공통 패드(170)를 통해 전원 공급부(도시하지 않음)와 접속된다. 공통 패드(170)는 공통 라인(126)과 접속된 공통 패드 하부 전극(172)과, 그 공통 패드 하부 전극(172)을 노출시키는 제4 콘택홀(174) 내에 보호막(118)과 경계를 이루도록 형성되어 공통 패드 하부 전극(172)과 접속되는 공통 패드 상부 전극(176)으로 구성된다.
한편, 본 발명에 따른 화소전극(122), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166) 및 공통 패드 상부 전극(176)을 포함하는 제3 도전패턴군은 불투명 도전층(103)과, 그 불투명 도전층(103)을 덮도록 형성된 투명 도전층(105)으로 이루어진다. 불투명 도전층(103)은 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 알루미늄(Al)계 등으로 형성되며, 투명 도전층(105)은 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 등으로 형성된다.
투명 도전층(105)은 불투명 도전층(103)의 양끝단으로부터 소정 폭(d)만큼 개구영역으로 신장되어 형성된다. 이와 같이, 불투명 도전층(103)보다 개구영역으로 신장된 투명 도전층(105)에 의해 투명 도전층(105)과 동일 폭으로 불투명 도전층(103)이 신장되어 형성된 경우보다 광투과 영역이 넓어져 휘도가 향상된다. 또한, 투명 도전층(105) 하부에 불투명 도전층(103)이 위치하게 되므로 노멀리 블랙 모드에서 블랙 구현시 불투명 도전층(103)에 의해 상부기판 쪽으로 출사되는 광을 줄일 수 있어 빛샘현상이 향상되므로 콘트라스트비가 향상된다. 뿐만 아니라, 투명 도전층은 인접한 박막과 접착력이 약한 불투명 도전층을 덮도록 형성되므로 불투명 도전층의 필링(Peeling) 현상을 방지할 수 있다. 이를 상세히 설명하면, 제3 도전패턴군을 불투명 도전층만으로 형성하는 경우, 리프트 오프 공정시 인접한 박막(예를 들어, 게이트 절연막 및 기판)과 접착력이 약한 불투명 도전층(103) 사이로 스트립액이 침투하여 불투명 도전층(103)이 스트립액에 의해 제거되는 경우가 발생된다. 반면에 제3 도전패턴군을 불투명 도전층(103)과 투명 도전층(105)으로 형성하는 경우, 불투명 도전층(103)과 인접한 박막의 약한 접착력을 가지고 있지만 불투명 도전층(103)과 기판을 덮도록 형성된 투명 도전층(105)에 의해 스트립액이 불투명 도전층(103)과 인접한 박막 사이로 침투되는 것을 방지할 수 있다.
도 4a 및 도 4b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 4a를 참조하면, 하부 기판(101) 상에 제1 마스크 공정으로 게이트 라인(102), 게이트 전극(106), 공통전극(124), 공통라인(126), 공통 패드 하부 전극(172) 및 게이트 패드 하부 전극(152)을 포함하는 제1 도전 패턴군이 형성된다.
이를 상세히 설명하면, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 게이트금속층이 형성된다. 여기서, 게이트금속층은 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr) 등이 이용된다. 이 게이트금속층이 제1 포토마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 게이트 라인(102), 게이트 전극(106), 공통전극(124), 공통라인(126), 공통 패드 하부 전극(172) 및 게이트 패드 하부 전극(152)을 포함하는 제1 도전 패턴군이 형성된다.
도 5a 및 도 5b를 참조하면, 제1 도전패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(112)이 형성되고, 그 위에 제2 마스크 공정으로 데이터 라인(104), 소스 전극(108), 드레인 전극(110), 데이터 패드 하부 전극(162)을 포함하는 제2 도전패턴군과, 제2 도전 패턴군의 배면을 따라 중첩된 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴(115)이 형성된다. 이러한 반도체 패턴(115)과 제2 도전 패턴군은 회절 노광 마스크 또는 하프톤 마스크를 이용한 하나의 마스크 공정으로 형성된다.
구체적으로, 제1 도전 패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(112), 비정질 실리콘층, 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층, 소스/드레인 금속층이 순차적으로 형성된다. 예를 들면, 게이트 절연막(112), 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층은 PECVD 방법으로, 소스/드레인 금속층은 스퍼터링 방법으로 형성된다. 게이트 절연막(112)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 소스/드레인 금속층으로는 Cr, Mo, MoW, Al/Cr, Cu, Al(Nd), Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti 등이 이용된다.
그리고, 소스/드레인 금속층 위에 포토레지스트가 도포된 다음, 회절 노광 마스크 및 하프톤 마스크 중 어느 하나의 제2 마스크를 이용한 포토리소그래피 공정으로 포토레지스트를 노광 및 현상함으로써 단차를 갖는 포토레지스트 패턴이 형성된다.
이어서, 단차를 갖는 포토레지스트 패턴을 이용한 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(108), 드레인 전극(110), 데이터 패드 하부 전극(162)을 포함하는 제2 도전 패턴군과, 그 아래의 반도체 패턴(115)이 형성된다. 이 경우, 제2 도전 패턴군 중 소스 전극(108)과 드레인 전극(110)은 일체화된 구조를 갖는다.
그 다음, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴을 애싱함으로써 추후에 형성된 채널부와 대응되는 영역의 포토레지스트 패턴은 제거되고 나머지 영역의 포토레지스트 패턴은 두께가 얇아진다. 그리고, 애싱된 포토레지스트 패턴을 이용한 식각 공정으로 노출된 제2 도전 패턴군과, 그 아래의 오믹 접촉층(116)이 제거됨으로써 소스 전극(108)과 드레인 전극(110)은 분리되고 활성층(114)이 노출된다. 이에 따라, 소스 전극(108)과 드레인 전극(110) 사이에는 활성층(114)으로 이루어진 채널이 형성된다. 이때, 애싱된 포토레지스트 패턴을 따라 제2 도전 패턴군의 양측부가 한번 더 식각됨으로써 제2 도전 패턴군과 반도체 패턴(115)은 계단 형태로 일정한 단차를 갖게 된다.
그리고, 스트립 공정으로 제2 도전 패턴군 위에 잔존하던 포토레지스트 패턴이 제거된다.
도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 제3 마스크 공정을 나타내는 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 제2 도전 패턴군이 형성된 하부기판(101) 상에 제3 마스크 공정으로 제1 내지 제4 콘택홀(120,154,164,174)을 가지는 보호막(118)이 형성되고, 화소 전극(122), 게이트 패드 상부 전극(156) 및 데이터 패드 상부 전극(166)을 포함하는 제3 도전 패턴군이 형성된다. 여기서, 제3 도전 패턴군은 보호막(118)과 중첩없이 경계를 이루며 형성된다. 이에 대해서 도 7a 내지 도 7e를 결부하여 상세히 설명하기로 한다.
도 7a에 도시된 바와 같이 제2 도전패턴군이 형성된 게이트 절연막(112) 상에 보호막(118)이 형성된다. 보호막(118)의 재료로는 게이트 절연막(111)과 유사한 무기 절연 물질이나, 유기 절연 물질이 이용된다. 그리고, 보호막(118) 위에 제3 마스크를 이용한 포토리쏘그래피 공정으로 보호막(118)이 존재해야 하는 부분에 네거티브(Negative)형 포토레지스트 패턴(190)이 형성된다. 이 때, 네거티브형 포토레지스트 패턴(190)은 노광공정시 노광된 포토레지스트가 현상공정시 현상되지 않고 남아 형성되므로 역테이퍼 형태로 된다. 이러한 네거티브형 포토레지스트 패턴(190)은 포지티브(positive)형 포토레지스트 패턴에 비해 리프트 오프 공정이 용이하다. 이에 대한 상세한 설명은 도 8a 및 도 8b를 결부하여 추후에 하기로 한다.
그 다음, 상기 포토레지스트 패턴(190)을 이용한 식각 공정, 즉 건식 식각 공정으로 전면적인 보호막(118) 및 게이트 절연막(112)이 패터닝됨으로써 도 7b와 도시된 바와 같이 제1 내지 제4 콘택홀(120,154,164,174)이 형성된다. 이 때, 포토레지스트 패턴(190)과 중첩되지 않은 제2 도전 패턴군의 일부분이 그 아래의 오믹 접촉층(116) 및 활성층(114)과 같이 식각될 수도 있다.
제1 콘택홀(120)은 화소 전극(122)이 형성되어질 화소 영역에 형성되어 기판(101)을 노출시키고, 그 제1 콘택홀(120) 형성시 드레인 전극(110)의 측면을 노출시킨다. 제2 콘택홀(154)은 게이트 절연막(112) 및 보호막(118)을 관통하여 게이트 패드 하부 전극(152)을 노출시킨다. 그리고, 제3 콘택홀(164)은 보호막(118)을 관통하여 데이터 패드 하부 전극(162)을 노출시킨다. 이때, 데이터 패드 하부 전극, 그 데이터 패드 하부 전극(162) 아래의 오믹 접속층(116) 및 활성층(114)도 같이 식각될 수 있어 제3 콘택홀(164)을 통해 잔존하는 활성층(114)이 노출되거나, 게이트 절연막(112)이 노출된다. 제4 콘택홀(174)은 게이트 절연막(112) 및 보호막(118)을 관통하여 공통 패드 하부 전극(172)을 노출시킨다.
이어서, 도 7c에 도시된 바와 같이 포토레지스트 패턴(190)이 존재하는 박막 트랜지스터 기판 상에 불투명 도전층(103)과 투명 도전층(105)이 스퍼터링 등과 같의 증착 방법으로 순차적으로 전면 형성된다. 불투명 도전층(103)은 직진성을 가지고서 박막트랜지스터 기판 상에 증착되므로 콘택홀(120,154,164,174)의 최소 폭이하의 폭을 가지게 된다. 반면에 투명 도전층(105)은 직진성과 비직진성을 가지고서 박막트랜지스터 기판 상에 증착되므로 콘택홀(120,154,164,174)의 최대 폭 이 하의 폭을 가지게 되므로 불투명 도전층(103) 상에 그 불투명 도전층(103)의 폭보다 넓은 폭을 가지게 된다. 여기서, 불투명 도전층(103)으로는 구리(Cu), 은(Ag) 등이 이용되며, 투명 도전막(105)으로는 인듐 틴 옥사이드(ITO), 인듐 틴 징크 옥사이드(ITZO), 틴 옥사이드(TO), 인듐 징크 옥사이드(IZO) 또는 SnO2 등이 이용된다.
그리고, 리프트-오프 공정으로 포토레지스트 패턴(190)과 그 위의 불투명 도전층(103)과 투명 도전층(105)이 함께 제거됨으로써 그 불투명 도전층(103)과 투명 도전층(105)이 패터닝된다. 이에 따라, 도 7d에 도시된 바와 같이 화소 전극(122), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166) 및 공통 패드 상부 전극(176)을 포함하는 제3 도전패턴군이 형성된다. 이러한 제3 도전 패턴군은 패터닝된 보호막(150)과는 중첩없이 경계를 이루게 된다.
구체적으로, 화소 전극(122)은 제1 콘택홀(120) 내에서 보호막(118)과 경계를 이루며 형성되어 드레인 전극(110)과 접속된다. 게이트 패드 상부 전극(156)은 제2 콘택홀(154) 내에서 보호막(118)과 경계를 이루며 형성되어 게이트 패드 하부 전극(152)과 접속된다. 데이터 패드 상부 전극(166)은 제3 콘택홀(164) 내에서 보호막(118)과 경계를 이루며 형성되어 데이터 패드 하부 전극(162)과 접속된다. 공통 패드 상부 전극(176)은 제4 콘택홀(174) 내에서 보호막(118)과 경계를 이루며 형성되어 공통 패드 하부 전극(172)과 접속된다.
도 8a 및 도 8b 각각은 포지티브형 포토레지스트 패턴을 이용한 리프트 오프 공정과 네거티브형 포토레지스트 패턴을 이용한 리프트 오프 공정을 나타내는 단면도이다.
도 8a를 참조하면, 보호막(118)이 형성된 하부 기판(101) 상에 포지티브형 포토레지스트(186)가 전면 도포된다. 그 포토레지스트(186)가 형성된 하부 기판(101) 상부에 포토마스크(180)가 정렬된다. 포토마스크(180)는 마스크기판(182)과, 그 마스크기판(182) 상에 형성된 차단층(184)을 구비한다. 이러한 포토 마스크(180)를 이용한 노광공정과 현상공정에 의해 포토레지스트(186)가 패터닝됨으로써 포토레지스트 패턴(190)이 형성된다. 이 포토레지스트 패턴(190)은 노광공정시 빛을 받은 포토레지스트(186)가 현상액에 의해 선택적으로 제거됨으로써 형성된다. 특히, 노광공정시 차단층(184)과 인접한 영역과 위치하는 포토레지스트(186)가 받는 노광량은 차단층(184)과 상대적으로 먼 영역에 위치하는 포토레지스트(186)가 받는 노광량이 적다. 이에 따라, 포토레지스트 패턴(190)은 상부폭보다 하부폭이 큰 테이퍼 형태로 형성된다. 이 포토레지스트 패턴(190)을 이용하여 보호막(118)을 식각함으로써 콘택홀(194)이 형성된다. 이 때, 리프트 오프 공정을 용이하게 위해 콘택홀(194)이 형성된 부분에서 포토레지스트 패턴(190)의 에지부가 보호막(188)의 에지부보다 돌출된 형태를 갖도록 보호막이 과식각(A)된다. 이어서, 포토레지스트 패턴(190)이 존재하는 박막 트랜지스터 기판 상에 투명도전층(105)이 스퍼터링 등과 같의 증착 방법으로 전면 형성된다. 그리고, 리프트-오프 공정으로 포토레지스트 패턴(190)과 그 위의 투명도전층(105)이 함께 제거됨으로써 투명도전층(105)이 패터닝된다. 이에 따라, 콘택홀(194) 내에 제3 도전패턴군(196)이 형성 된다.
이 때, 돌출된 포토레지스트 패턴(190)의 에지부에 의해 그와 보호막(118)의 에지부 사이에서 투명도전층(105)은 오픈되거나, 상대적으로 얇게 증착되어 스트립퍼가 쉽게 침투할 수 있다. 그 결과, 투명도전층(105)이 덮힌 포토레지스트패턴은 스트립퍼에 의해 보호막(118)으로부터 쉽게 분리된다.
이와 같이, 포지티브형 포토레지스트 패턴(190)을 이용한 리프트 오프 공정은 포토레지스트 패턴(190)과 보호막(118) 사이로 스트립퍼가 쉽게 침투하기 위해서 보호막을 과식각해야하는 등 공정이 복잡한다.
도 8b에 도시된 보호막(118)이 형성된 하부 기판(101) 상에 네거티브형 포토레지스트(146)가 전면 도포된다. 그 포토레지스트(146)가 형성된 하부 기판(101) 상부에 포토마스크(140)가 정렬된다. 포토마스크(140)는 마스크기판(142)과, 그 마스크기판(142) 상에 형성된 차단층(144)을 구비한다. 이러한 포토 마스크(140)를 이용한 노광공정과 현상공정에 의해 포토레지스트(146)가 패터닝됨으로써 포토레지스트 패턴(190)이 형성된다. 이 포토레지스트 패턴(190)은 노광공정시 빛을 받지 않은 포토레지스트(186)가 현상액에 의해 선택적으로 제거됨으로써 형성된다. 이에 따라, 포토레지스트 패턴(190)은 상부폭보다 하부폭이 작은 역테이퍼 형태로 형성된다. 이 역테이퍼 형태의 포토레지스트 패턴(190)을 이용하여 보호막(118)을 식각함으로써 콘택홀(194)이 형성된다. 이어서, 포토레지스트 패턴(190)이 존재하는 박막 트랜지스터 기판 상에 투명도전층(105)이 스퍼터링 등과 같의 증착 방법으로 전면 형성된다. 그리고, 리프트-오프 공정으로 포토레지스트 패턴(190)과 그 위의 투명도전층(105)이 함께 제거됨으로써 투명도전층(105)이 패터닝된다. 이에 따라, 콘택홀(194) 내에 제3 도전패턴군(196)이 형성된다.
이 때, 역테이퍼 형태의 포토레지스트 패턴(190)에 의해 그와 보호막(118)의 에지부 사이에서 투명도전층(105)은 오픈되거나, 상대적으로 얇게 증착되어 스트립퍼가 쉽게 침투할 수 있다. 그 결과, 투명도전층(105)이 덮힌 포토레지스트패턴은 스트립퍼에 의해 보호막(118)으로부터 쉽게 분리된다.
이와 같이, 네거티브형 포토레지스트 패턴(190)을 이용한 리프트 오프 공정은 역테이퍼 형태의 포토레지스트 패턴(190)에 의해 그 포토레지스 패턴(190)과 보호막(118) 사이로 스트립퍼가 쉽게 침투할 수 있어 별도의 보호막 과식각공정이 불필요하다.
상술한 바와 같이, 네거티브형 포토레지스트 패턴을 이용한 리프트 오프 공정은 포지티브형 포토레지스트 패턴을 이용한 리프트 오프 공정에서 필요로 하는 보호막 과식각공정이 불필요하므로 공정이 단순화된다.
도 9a 및 도 9b는 종래와 본 발명에 따른 화소전극의 제조방법을 나타내는 단면도이다.
도 9a에 도시된 바와 같이 종래 화소전극을 포함하는 제3 도전패턴군은 2마스크 공정으로 불투명 도전층(103)과, 그 불투명 도전층(103) 상에 형성되는 투명 도전층(105)으로 이루어진다. 제1 마스크 공정으로 기판(101) 상에 불투명 도전층(103)이 형성된다. 그 불투명 도전층(103)이 형성된 기판(101) 상에 그 불투명 도전층(103)을 덮도록 제2 마스크 공정으로 투명 도전층(105)이 형성된다. 이 때, 투명 도전층(105)은 불투명도전층(103)보다 소정 폭만큼 신장되어 형성된다. 그러나, 제2 마스크 공정시 포토 마스크의 미스 얼라인이 발생되는 경우 투명도전층(105)의 신장된 제1 폭(d1)과 제2 폭(d2)이 달라진다. 예를 들어 제1 및 제2 폭(d1,d2)의 차이는 1㎛이하이다. 이 경우, 설계마진을 축소화하여 하는 문제점이 있으며 화소전극을 포함하는 투명 도전 패턴군을 2마스크 공정으로 형성해야 하므로 공정이 복잡하다.
도 9b를 참조하면, 본 발명에 따른 화소전극을 포함하는 제3 도전패턴군은 1마스크 공정으로 불투명 도전층(103)과, 그 불투명 도전층(103) 상에 그 불투명 도전층(103)보다 소정 폭만큼 바깥쪽으로 신장된 투명 도전층(105)으로 이루어진다. 1마스크 공정으로 형성된 포토레지스트 패턴을 이용한 리프트 오프 공정에 의해 기판(101) 상에 제3 도전패턴군이 형성된다. 이 경우, 불투명 도전층(103)과 투명 도전층(105)이 동일 마스크공정으로 형성되므로 미스 얼라인 등의 불량이 발생되지 않는다. 이에 따라서, 투명도전층(105)의 신장된 제1 및 제2 폭(d1,d2)은 동일해진다.
도 10은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 11은 도 10에 도시된 박막트랜지스터 기판을 나타내는 단면도이다.
도 10 및 도 11에 도시된 박막트랜지스터 기판은 도 2 및 도 3에 도시된 박막트랜지스터 기판과 대비하여 공통라인이 게이트라인과 동일 평면 상에 형성되고 공통전극이 화소전극과 동일 평면 상에 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한 다.
공통라인(126)은 화소영역을 사이에 두고 게이트라인(102)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(124)에 공급한다. 이러한 공통라인(126)은 게이트라인(102)과 동일 금속으로 하부기판(101) 상에 형성된다.
공통전극(124)은 공통라인(126)의 일측을 노출시키는 제5 콘택홀(121)을 통해 공통 라인(126)과 접속된다. 특히, 공통 전극(124)은 화소 영역에서 화소 전극(122)의 핑거부(122B)와 나란하게 형성된다.
이에 따라, 박막 트랜지스터를 통해 화소 신호가 공급된 화소 전극(122)과 공통 라인(126)을 통해 기준 전압이 공급된 공통 전극(124) 사이에 수평 전계가 형성된다. 특히, 화소 전극(122)의 핑거부(122B)와 공통 전극(124) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
한편, 본 발명의 제2 실시 예에 따른 화소전극(122), 공통전극(124), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166) 및 공통 패드 상부 전극(176)을 포함하는 제3 도전패턴군은 불투명 도전층(103)과, 그 불투명 도전층(103)을 덮도록 형성된 투명 도전층(105)으로 이루어진다.
투명 도전층(105)은 불투명 도전층(103)의 양끝단으로부터 소정 폭(d)만큼 개구영역으로 신장되어 형성된다. 이와 같이, 불투명 도전층(103)보다 개구영역으 로 신장된 투명 도전층(105)에 의해 투명 도전층(105)과 동일 폭으로 불투명 도전층(103)이 신장되어 형성된 경우보다 광투과 영역이 넓어져 휘도가 향상된다. 또한, 투명 도전층(105) 하부에 불투명 도전층(103)이 위치하게 되므로 노멀리 블랙 모드에서 블랙 구현시 불투명 도전층(103)에 의해 상부기판 쪽으로 출사되는 광을 줄일 수 있어 빛샘현상이 향상되므로 콘트라스트비가 향상된다. 뿐만 아니라, 투명 도전층은 인접한 박막과 접착력이 약한 불투명 도전층을 덮도록 형성되므로 불투명 도전층의 필링(Peeling) 현상을 방지할 수 있다.
도 12a 내지 도 12c는 도 11에 도시된 박막트랜지스터 기판의 제조방법을 나타내는 단면도이다.
도 12a에 도시된 바와 같이 제1 마스크 공정으로 하부기판 상에 게이트라인(102), 게이트 전극(106), 공통라인(126), 공통 패드 하부 전극(172) 및 게이트 패드 하부 전극(152)을 포함하는 제1 도전 패턴군이 형성된다.
도 12b에 도시된 바와 같이 제1 도전패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(112)이 형성되고, 그 위에 반투과 마스크 또는 회절 마스크를 이용한 제2 마스크 공정으로 데이터 라인(104), 소스 전극(108), 드레인 전극(110), 데이터 패드 하부 전극(162)을 포함하는 제2 도전패턴군과, 제2 도전 패턴군의 배면을 따라 중첩된 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴(115)이 형성된다.
도 12c에 도시된 바와 같이 리프트 오프 공정을 포함하는 제3 마스크 공정으로 제2 도전 패턴군이 형성된 하부기판(101) 상에 제1 내지 제5 콘택홀 (120,154,164,174,121)을 가지는 보호막(118)이 형성되고, 화소 전극(122), 공통전극(124), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166) 및 공통 패드 상부 전극(176)을 포함하는 제3 도전 패턴군이 형성된다. 여기서, 제3 도전 패턴군은 보호막(118)과 중첩없이 경계를 이루며 형성된다.
도 13은 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 13에 도시된 박막트랜지스터 기판은 도 2 및 도 3에 도시된 박막트랜지스터 기판과 대비하여 리던던시 라인을 추가로 구비하는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
리던던시 라인(198)은 게이트라인(102), 데이터라인(104) 및 공통라인(126) 중 적어도 어느 하나의 신호라인과 중첩되게 형성된다. 이 리던던시 라인(198)은 화소전극(122)과 동일 물질로 동일 평면 상에 형성된다. 이러한 리던던시 라인(198)은 신호라인, 예를 들어 데이터라인(104)의 오픈 발생시 그 리던던시 라인(198)을 통해 데이터 신호가 박막트랜지스터에 공급되도록 한다. 또한, 리던던시라인(198)을 통해 데이터신호가 박막트랜지스터에 공급되는 경우, 리던던시 라인(198)과 데이터라인(104)이 접속되므로 리던던시라인(198)의 라인 저항을 줄일 수 있다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 기판 및 그 제조방법은 1마스크 공정으로 투명 도전층이 불투명 도전층의 양끝단으로부터 소정 폭만큼 개구영역으로 신장되어 형성된다. 불투명 도전층보다 개구영역으로 신장된 투명 도전층에 의해 투명 도전층과 동일 폭으로 불투명 도전층이 신장되어 형성된 경우보다 광투과 영역이 넓어져 휘도가 향상된다. 또한, 투명 도전층 하부에 불투명 도전층이 위치하게 되므로 노멀리 블랙 모드에서 블랙 구현시 불투명 도전층에 의해 상부기판 쪽으로 출사되는 광을 줄일 수 있어 빛샘현상이 향상되므로 콘트라스트비가 향상된다. 뿐만 아니라, 투명 도전층은 인접한 박막과 접착력이 약한 불투명 도전층을 덮도록 형성되므로 불투명 도전층의 필링(Peeling) 현상을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (19)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 기판 상에 형성된 게이트라인, 그 게이트라인과 접속된 게이트 전극, 그 게이트라인과 나란한 공통라인, 그 공통라인과 접속된 공통전극을 포함하는 제1 도전패턴군을 형성하는 제1 마스크 공정과;
    상기 제1 도전패턴군을 덮도록 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인, 상기 데이터라인과 접속된 소스 전극, 그 소스 전극과 대향하는 드레인 전극을 포함하는 제2 도전패턴군과 상기 소스 전극 및 드레인 전극 사이의 채널을 형성하는 반도체 패턴을 형성하는 제2 마스크 공정과;
    상기 제2 도전패턴군과 반도체패턴을 덮도록 보호막을 형성하는 단계와;
    상기 보호막 및 게이트 절연막을 관통하는 콘택홀을 형성함과 아울러 상기 콘택홀 내에 상기 보호막과 경계를 이루도록 형성되며 상기 공통전극과 수평 전계를 이루는 화소전극을 포함하는 제3 도전패턴군을 형성하는 제3 마스크 공정을 포함하며,
    상기 화소전극은 제1 도전층과, 그 제1 도전층보다 바깥쪽으로 신장되어 그 제1 도전층을 덮도록 형성된 제2 도전층으로 구성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  12. 제 11 항에 있어서,
    상기 제1 마스크 공정시 상기 게이트라인과 접속된 게이트 패드 하부 전극을 형성하는 단계와;
    상기 제3 마스크 공정시 상기 게이트 절연막 및 보호막을 관통하여 상기 게이트 패드 하부 전극을 노출시키는 제2 콘택홀을 형성함과 아울러 상기 제2 콘택홀 내에 상기 보호막과 경계를 이루도록 형성되며 제1 도전층과, 그 제1 도전층보다 바깥쪽으로 신장되어 그 제1 도전층을 덮도록 형성된 제2 도전층으로 구성된 게이트 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  13. 제 11 항에 있어서,
    상기 제2 마스크 공정시 상기 데이터 라인과 접속된 데이터 패드 하부 전극 을 형성하는 단계와;
    상기 제3 마스크 공정시 상기 보호막을 관통하여 상기 데이터 패드 하부 전극을 노출시키는 제3 콘택홀을 형성함과 아울러 상기 제3 콘택홀 내에 상기 보호막과 경계를 이루도록 형성되며 상기 제1 도전층과, 그 제1 도전층보다 바깥쪽으로 신장되어 그 제1 도전층을 덮도록 형성된 상기 제2 도전층으로 구성된 데이터 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  14. 제 11 항에 있어서,
    상기 제3 마스크 공정은
    상기 보호막 상에 역테이퍼 형태의 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트패턴을 마스크로 상기 보호막을 식각하여 상기 콘택홀을 형성하는 단계와;
    상기 포토레지스트 패턴을 덮도록 상기 제1 및 제2 도전층을 형성하는 단계와;
    상기 제1 및 제2 도전층이 잔존하는 포토레지스트 패턴을 제거하여 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  15. 제 14 항에 있어서,
    상기 역테이퍼 형태의 포토레지스트 패턴은 네거티브형 포토레지스트를 노광 및 현상함으로써 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  16. 제 11 항에 있어서,
    상기 제1 도전층보다 바깥쪽으로 신장된 상기 제2 도전층의 폭은 상기 제2 도전층의 네면에서 동일한 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  17. 제 11 항에 있어서,
    상기 제1 도전층은 Ag, Cu, Mo, Cr, W 중 어느 하나를 포함하며,
    상기 제2 도전층은 투명 도전성 물질인 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  18. 기판 상에 형성된 게이트라인, 상기 게이트라인과 게이트 절연막을 사이에 두고 교차하여 화소영역을 마련하는 데이터라인, 상기 게이트라인과 나란하게 형성되는 공통라인, 상기 게이트라인 및 데이터라인과 접속된 박막트랜지스터, 상기 박막트랜지스터 및 상기 게이트 절연막을 덮도록 형성된 보호막, 상기 보호막을 관통하는 콘택홀, 상기 박막트랜지스터와 접속된 화소전극, 상기 공통라인과 접속되며 상기 화소전극과 수평전계를 이루는 공통전극을 가지는 박막트랜지스터 기판의 제조방법에 있어서,
    상기 화소전극 및 상기 공통전극 중 적어도 어느 하나를 형성하는 단계는
    상기 기판 상에 상기 보호막을 형성하는 단계와;
    상기 보호막 상에 역테이퍼 형태의 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트패턴을 마스크로 상기 보호막을 식각하여 상기 콘택홀을 형성하는 단계와;
    상기 콘택홀 내에서 제1 폭을 가지는 제1 도전층을 상기 포토레지스트 패턴을 덮도록 형성하는 단계와;
    상기 콘택홀 내에서 상기 제1 도전층보다 바깥쪽으로 신장되어 상기 제1 도전층을 덮도록 형성되어 상기 제1 폭보다 넓은 제2 폭을 가지는 제2 도전층을 형성하는 단계와;
    상기 제1 및 제2 도전층이 잔존하는 포토레지스트 패턴을 제거하여 상기 제1 및 제2 도전층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  19. 제 18 항에 있어서,
    상기 화소전극 및 공통전극 중 적어도 어느 하나는 상기 제1 도전층과, 그 제1 도전층보다 바깥쪽으로 신장되어 그 제1 도전층을 덮도록 형성된 제2 도전층으로 구성되며 상기 콘택홀 내에 상기 보호막과 경계를 이루도록 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
KR1020040115739A 2004-12-29 2004-12-29 박막트랜지스터 기판 및 그 제조 방법 KR101186019B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040115739A KR101186019B1 (ko) 2004-12-29 2004-12-29 박막트랜지스터 기판 및 그 제조 방법
US11/172,036 US7351600B2 (en) 2004-12-29 2005-06-30 Liquid crystal display device and fabricating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040115739A KR101186019B1 (ko) 2004-12-29 2004-12-29 박막트랜지스터 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20060076051A KR20060076051A (ko) 2006-07-04
KR101186019B1 true KR101186019B1 (ko) 2012-09-25

Family

ID=36610362

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040115739A KR101186019B1 (ko) 2004-12-29 2004-12-29 박막트랜지스터 기판 및 그 제조 방법

Country Status (2)

Country Link
US (1) US7351600B2 (ko)
KR (1) KR101186019B1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI252587B (en) * 2004-12-14 2006-04-01 Quanta Display Inc Method for manufacturing a pixel electrode contact of a thin-film transistors liquid crystal display
US7410842B2 (en) * 2005-04-19 2008-08-12 Lg. Display Co., Ltd Method for fabricating thin film transistor of liquid crystal display device
KR100643404B1 (ko) * 2005-09-22 2006-11-10 삼성전자주식회사 디스플레이장치 및 그 제조방법
KR101192750B1 (ko) * 2005-12-30 2012-10-18 엘지디스플레이 주식회사 Ｔｆｔ 어레이 기판 및 그 제조방법
KR101245991B1 (ko) * 2006-06-23 2013-03-20 엘지디스플레이 주식회사 액정표시장치 및 그 제조 방법
JP5216204B2 (ja) 2006-10-31 2013-06-19 株式会社半導体エネルギー研究所 液晶表示装置及びその作製方法
KR101291318B1 (ko) * 2006-11-21 2013-07-30 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
KR101232062B1 (ko) * 2007-01-12 2013-02-12 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
TWI373653B (en) * 2008-09-01 2012-10-01 Au Optronics Corp Conducting layer jump connection structure
JP5533050B2 (ja) * 2009-04-23 2014-06-25 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、アクティブマトリクス装置、電気光学装置および電子機器
TWI468826B (zh) * 2012-10-08 2015-01-11 Au Optronics Corp 畫素陣列基板
CN103208491B (zh) * 2013-02-25 2015-12-02 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
CN103293812B (zh) * 2013-06-03 2016-04-06 合肥京东方光电科技有限公司 一种阵列基板及其修复方法和显示装置
KR102094847B1 (ko) * 2013-07-03 2020-03-31 삼성디스플레이 주식회사 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법
DE102014102029A1 (de) * 2014-02-18 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Halbleiterbauelementen und Halbleiterbauelement
US9927658B2 (en) * 2014-08-07 2018-03-27 Sharp Kabushiki Kaisha Active matrix substrate, liquid crystal panel, and method for manufacturing active matrix substrate
KR102454383B1 (ko) * 2015-12-28 2022-10-17 엘지디스플레이 주식회사 프린지 필드 스위칭 방식의 액정 표시장치
CN107065347A (zh) * 2017-03-28 2017-08-18 上海天马微电子有限公司 阵列基板、液晶显示面板及阵列基板的制作方法
CN107204375B (zh) * 2017-05-19 2019-11-26 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法
JP6496433B2 (ja) * 2018-02-27 2019-04-03 株式会社半導体エネルギー研究所 液晶表示装置
KR102579893B1 (ko) * 2018-04-20 2023-09-18 삼성디스플레이 주식회사 표시 장치
CN112864162B (zh) * 2021-03-02 2022-07-19 长江存储科技有限责任公司 一种页缓冲器、场效应晶体管及三维存储器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002139737A (ja) * 2000-07-31 2002-05-17 Matsushita Electric Ind Co Ltd 液晶表示装置とその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100495702B1 (ko) * 2001-04-13 2005-06-14 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
US7279370B2 (en) * 2003-10-11 2007-10-09 Lg.Philips Lcd Co., Ltd. Thin film transistor array substrate and method of fabricating the same
US7220611B2 (en) * 2003-10-14 2007-05-22 Lg.Philips Lcd Co., Ltd. Liquid crystal display panel and fabricating method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002139737A (ja) * 2000-07-31 2002-05-17 Matsushita Electric Ind Co Ltd 液晶表示装置とその製造方法

Also Published As

Publication number Publication date
US20060138426A1 (en) 2006-06-29
KR20060076051A (ko) 2006-07-04
US7351600B2 (en) 2008-04-01

Similar Documents

Publication Publication Date Title
KR101186019B1 (ko) 박막트랜지스터 기판 및 그 제조 방법
KR101086478B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101085136B1 (ko) 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
KR100560402B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR101121620B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101107246B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR100566816B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR101107245B1 (ko) 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
US7416926B2 (en) Liquid crystal display device and method for fabricating the same
KR100560405B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR20050042988A (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR101107269B1 (ko) 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 패널 및 그 제조 방법
KR100869740B1 (ko) 액정표시소자 및 그 제조방법
KR101107265B1 (ko) 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 패널 및 그 제조 방법
KR100560403B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR100560404B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR100560401B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR101085138B1 (ko) 박막 트랜지스터 기판의 제조 방법
KR100679100B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조방법
KR100560400B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR20040064466A (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR20050068843A (ko) 칼라 필터를 갖는 박막 트랜지스터 기판 및 그 제조 방법
KR100900403B1 (ko) 액정표시패널 및 그 제조방법
KR100631372B1 (ko) 액정표시장치용 어레이기판과 그 제조방법
KR100667136B1 (ko) 박막트랜지스터 기판의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160816

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170816

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180816

Year of fee payment: 7