KR20170109166A - 표시 장치 및 이의 제조 방법 - Google Patents

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KR20170109166A
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Abstract

표시 장치는 제1 기판, 제1 기판에 마주하는 제2 기판, 상기 제1 기판과 상기 제2 기판 사이에 배치되는 표시 소자, 및 센싱 라인을 포함한다. 상기 제1 기판은 베이스 기판 상에서 화소 영역에 배치되는 박막 트랜지스터, 및 상기 박막 트랜지스터 상에 배치되는 순차적으로 적층된 제1 보호막과 제2 보호막을 구비할 수 있다. 상기 표시 소자는 상기 제2 보호막 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되는 제3 보호막, 상기 화소 영역에서 상기 제3 보호막 상에 배치되고 상기 제1 내지 제3 보호막을 관통하는 제1 콘택 홀을 통하여 상기 박막 트랜지스터에 접속되는 제2 전극, 및 상기 제1 전극과 상기 제2 전극에 의해 형성되는 전계에 의해 광을 투과 또는 차단시킬 수 있는 광학층을 구비할 수 있다. 상기 센싱 라인은 상기 제3 보호막 상에 배치되고, 상기 제3 보호막을 관통하여 상기 제1 전극을 노출시키는 제2 콘택 홀을 통하여 상기 제1 전극에 접속될 수 있다. 또한, 상기 센싱 라인은 상기 제3 보호막 상에 배치되며, 상기 제2 콘택 홀을 통하여 상기 제2 전극과 접속되는 제1 도전층, 및 상기 제1 도전층 상에 배치되는 제2 도전층을 포함할 수 있다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 패널에 부착된 터치 스크린을 포함하는 표시 장치가 개발되고 있다. 상기 터치 스크린은 정보 입력 장치의 하나이다. 사용자는 상기 표시 패널에서 구현되는 이미지를 시청하면서 상기 터치 스크린 내의 터치 센서를 누르거나 터치하여 정보를 입력할 수 있다.
최근에는 스마트폰, 태블릿 PC 등과 같은 휴대용 단말기의 슬림화를 위하여, 상기 표시 패널의 내부에 상기 터치 스크린을 구비하는 상기 표시 장치가 개발되고 있다.
본 발명의 일 목적은 터치 스크린을 구성하는 소자들이 표시 패널의 내부에 배치되는 터치 스크린 일체형 표시 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 표시 장치는 제1 기판, 제1 기판에 마주하는 제2 기판, 상기 제1 기판과 상기 제2 기판 사이에 배치되는 표시 소자, 및 센싱 라인을 포함한다. 상기 제1 기판은 복수의 화소 영역들을 구비하는 베이스 기판, 상기 베이스 기판 상에서 각 화소 영역에 배치되는 박막 트랜지스터, 상기 박막 트랜지스터 상에 배치되는 제1 보호막, 및 상기 제1 보호막 상에 배치되는 제2 보호막을 구비할 수 있다. 상기 표시 소자는 상기 제2 보호막 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되는 제3 보호막, 상기 화소 영역에서 상기 제3 보호막 상에 배치되고 상기 제1 내지 제3 보호막을 관통하는 제1 콘택 홀을 통하여 상기 박막 트랜지스터에 접속되는 제2 전극, 및 상기 제1 전극과 상기 제2 전극에 의해 형성되는 전계에 의해 광을 투과 또는 차단시킬 수 있는 광학층을 구비할 수 있다. 상기 센싱 라인은 상기 제3 보호막 상에 배치되고, 상기 제3 보호막을 관통하여 상기 제1 전극을 노출시키는 제2 콘택 홀을 통하여 상기 제1 전극에 접속될 수 있다. 또한, 상기 센싱 라인은 상기 제3 보호막 상에 배치되며, 상기 제2 콘택 홀을 통하여 상기 제2 전극과 접속되는 제1 도전층, 및 상기 제1 도전층 상에 배치되는 제2 도전층을 포함할 수 있다.
상기 제1 도전층은 도전성 금속 물질을 포함하며, 상기 제2 도전층은 상기 제1 도전층을 커버할 수 있다. 상기 제2 도전층은 상기 제2 전극과 동일한 물질을 포함할 수 있다.
상기 제1 전극은 언더컷된 형상을 가지며, 상기 제1 전극의 에지는 상기 제3 보호막의 에지와 이격될 수 있다. 상기 제1 전극의 면적은 상기 제3 보호막의 면적보다 작을 수 있다.
상기 제2 전극은 상기 제1 콘택 홀에 의해 노출되는 상기 제2 보호막의 측벽으로 연장되며, 상기 제1 전극 및 상기 제2 전극 사이의 이격 거리는 상기 제1 전극의 에지 및 상기 제3 보호막의 에지 사이의 이격 거리와 동일할 수 있다.
상기 제2 보호막의 측벽 상에 배치된 상기 제2 전극 및 상기 제1 전극의 에지 사이의 영역은 상기 제1 전극, 상기 제2 전극, 상기 제2 보호막 및 상기 제3 보호막으로 둘러싸인 공동일 수 있다.
상기 박막 트랜지스터는 일방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 교차하는 방향으로 연장된 데이터 라인에 접속하며, 상기 센싱 라인은 상기 게이트 라인 및 상기 데이터 라인 중 하나와 중첩할 수 있다.
본 발명의 다른 목적을 달성하기 위한 표시 장치의 제조 방법은 게이트 라인에 접속되는 게이트 전극, 데이터 라인에 접속되는 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터를 포함하는 제1 기판 상에 투명 도전막 및 제1 보호막을 순차적으로 형성하는 단계; 상기 제1 보호막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 이용하여 상기 제1 보호막을 1차 패터닝하여 상기 드레인 전극에 대응하는 상기 제1 보호막을 제거하는 단계; 습식 식각 공정을 이용하여 상기 투명 도전막을 패터닝하여 제1 전극을 형성하는 단계; 상기 제1 보호막을 2차 패터닝하여 상기 제1 전극을 노출시키는 단계; 상기 제1 보호막 상에 상기 제1 전극과 접속하며 상기 데이터 라인과 평행하게 중첩되는 제1 도전층을 형성하는 단계; 및 상기 제1 보호막 상에 투명 도전 물질을 증착하고 패터닝하여, 상기 박막 트랜지스터와 접속되는 제2 전극, 및 상기 제1 도전층 상에 배치되는 제2 도전층을 형성하는 단계를 포함한다. 상기 포토레지스트 패턴을 형성하는 단계는 상기 제1 보호막 상에 포토레지스트 물질막을 형성하는 단계; 및 상기 드레인 전극에 중첩하는 투광 영역, 상기 데이터 라인과 중첩하는 반투광 영역, 및 차광 영역을 포함하는 하프톤 마스크를 이용하여 노광 및 현상하는 단계를 포함할 수 있다.
상기 1차 패터닝은 건식 식각 공정을 이용하여 수행되며, 상기 1차 패터닝에 의해 상기 포토레지스트 패턴은 퇴화되어 상기 제1 보호막의 상기 반투광 영역에 대응하는 영역을 노출시킬 수 있다.
상기 투명 도전막의 패터닝은 습식 식각 공정을 이용하여 수행되며, 상기 투명 도전막은 언더컷되어, 상기 제1 전극의 에지는 상기 제1 보호막의 에지와 이격될 수 있다.
상기 제1 기판을 형성하는 단계를 더 포함하며, 상기 제1 기판을 형성하는 단계는 베이스 기판 상에 게이트 라인에 접속되는 게이트 전극, 데이터 라인에 접속되는 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터를 형성하는 단계; 및 상기 박막 트랜지스터를 커버하는 제2 보호막 및 제3 보호막을 순차적으로 형성하는 단계; 및 상기 제2 보호막 및 상기 제3 보호막을 패터닝하여 상기 드레인 전극을 노출시키는 단계를 포함할 수 있다.
상기 제3 보호막은 투명 유기 절연 물질 및 감광제를 포함할 수 있다.
상기 드레인 전극을 노출시키는 단계는 투광 영역, 반투광 영역 및 차광 영역을 포함하며, 상기 투광 영역은 상기 드레인 전극에 중첩하고, 상기 반투광 영역은 상기 투광 영역 및 상기 차광 영역 사이에 배치되는 하프톤 마스크를 이용하여 상기 제3 보호막에 광을 조사하는 노광 단계; 상기 제3 보호막의 노광된 영역을 제거하여 상기 드레인 전극 상부의 상기 제2 보호막을 노출시키는 현상 단계; 및 상기 제2 보호막을 패터닝하여 상기 드레인 전극을 노출시키는 단계를 포함할 수 있다.
상술한 바와 같은 표시 장치는 터치 스크린을 구성하는 소자를 내부에 구비할 수 있다. 또한, 상기 표시 소자의 전극 중 하나가 센싱 전극 역할을 수행하므로, 상기 표시 장치의 슬림화에 유리하다.
또한, 상기 표시 장치의 제조 방법은 하프톤 마스크를 복수회 이용하므로, 노광 마스크의 수를 줄여 제조 비용을 절감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 EA 영역의 확대 평면도이다.
도 3은 도 2의 I-I' 라인에 따른 단면도이다.
도 4 내지 도 14는 도 1 내지 도 3에 도시된 표시 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 1을 참조하면, 표시 장치는 표시 패널(100) 및 터치 구동부(200)를 포함할 수 있다.
상기 표시 패널(100)은 터치 스크린(미도시)이 내장되어 있으며, 상기 터치 스크린은 사용자의 터치 위치를 감지할 수 있다. 상기 표시 패널(100)은 제1 기판(미도시), 제2 기판(미도시), 및 상기 제1 기판과 상기 제2 기판 사이에 배치된 복수의 표시 소자들을 포함할 수 있다. 상기 제1 기판 및 상기 제2 기판 중 하나는 복수의 게이트 라인들, 상기 게이트 라인들과 교차하는 복수의 데이터 라인들, 및 상기 게이트 라인들과 상기 데이터 라인들에 접속하는 복수의 박막 트랜지스터들을 포함할 수 있다. 각 표시 소자는 상기 박막 트랜지스터들 중 하나에 접속할 수 있다.
상기 표시 소자는 액정 표시 소자, 전기 영동 표시 소자, 전기 습윤 표시 소자, 및 유기 발광 표시 소자 중 어느 하나일 수 있다. 한편, 본 실시예에서는 설명의 편의를 위하여 상기 표시 소자로 상기 액정 표시 소자를 예로서 설명한다. 또한, 도면에는 도시하지 않았으나, 본 발명의 상기 표시 소자는 백라이트 유닛으로부터 제공되는 광을 이용하여 영상을 표시할 수 있다.
상기 표시 소자는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극이 형성하는 전계에 의해 광을 투과시키는 광학층을 포함할 수 있다. 여기서, 상기 광학층은 복수의 액정 분자들을 포함하는 액정층일 수 있다.
상기 제1 전극 및 상기 제2 전극 중 하나, 예를 들면, 상기 제2 전극은 상기 박막 트랜지스터에 접속하여, 구동 신호를 인가받을 수 있다.
상기 제1 전극 및 상기 제2 전극 중 다른 하나, 예를 들면, 상기 제1 전극은 상기 제2 전극과 함께 전계를 형성하기 위하여 공통 전압 신호를 인가받을 수 있다. 또한, 상기 제1 전극은 복수의 화소 영역들을 커버하도록 패터닝된 복수의 전극 패턴들을 포함할 수 있다. 여기서, 상기 화소 영역들은 상기 화소들이 각각 배치되는 영역일 수 있다. 또한, 상기 전극 패턴들은 상기 터치 스크린의 센싱 전극들(TSE)일 수 있다. 즉, 상기 제1 전극은 복수의 센싱 전극들(TSE)를 포함할 수 있다.
상기 센싱 전극들(TSE)은 다각형, 예를 들면, 사각형 형상을 가질 수 있다. 또한, 상기 센싱 전극들(TSE)은 센싱 라인들(SL)을 통하여 상기 터치 구동부(200)에 접속될 수 있다. 따라서, 상기 센싱 전극들(TSE)은 상기 센싱 라인들(SL)을 통하여 터치 스캔 신호가 인가되면, 사용자의 터치 위치를 감지할 수 있다.
상기 센싱 라인들(SL)은 상기 터치 구동부(200)로부터 인가된 상기 터치 스캔 신호를 상기 센싱 전극들(TSE)로 전달할 수 있다. 또한, 상기 센싱 라인들(SL)은 상기 센싱 전극들(TSE)로부터 수신되는 터치 감지 신호, 예를 들면, 정전 용량의 변화를 상기 터치 구동부(200)로 전달할 수 있다.
상기 터치 구동부(200)는 터치 감지를 위한 상기 터치 스캔 신호를 생성하여 상기 센싱 전극들(TSE)로 전달할 수 있다. 상기 터치 구동부(200) 및 상기 표시 패널(100) 사이에 배치되는 스위칭부(210)는 상기 센싱 전극들(TSE)로 전달되는 상기 터치 스캔 신호를 스위칭할 수 있다.
도 2는 도 1의 EA 영역의 확대 평면도이며, 도 3은 도 2의 I-I' 라인에 따른 단면도이다.
도 1 내지 도 3을 참조하면, 표시 패널(100)은 제1 기판(110), 상기 제1 기판(110)에 마주하는 제2 기판(120), 상기 제1 기판(110)과 상기 제2 기판(120) 사이에 배치되는 표시 소자(DD)를 포함할 수 있다.
상기 제1 기판(110)은 복수의 화소 영역들을 구비하는 베이스 기판(SUB), 각 화소 영역에서 상기 베이스 기판(SUB) 상에 배치되는 적어도 하나의 박막 트랜지스터(TFT), 및 상기 박막 트랜지스터(TFT) 상에 순차적으로 적층된 제1 보호막(PSV1)과 제2 보호막(PSV2)을 포함할 수 있다. 상기 박막 트랜지스터(TFT)는 상기 표시 소자(DD)와 접속할 수 있다.
상기 베이스 기판(SUB)에 채용되는 물질은 제조 공정시 높은 처리 온도에 대한 저항성 또는 내열성을 갖는 것이 바람직하다.
상기 베이스 기판(SUB)은 투명한 절연 물질을 포함하여 광을 투과시킬 수 있다. 또한, 상기 베이스 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다. 상기 경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다. 상기 가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 또한, 상기 가요성 기판은 유리 섬유 강화플라스틱(FRP, Fiber glass reinforced plastic) 기판일 수도 있다.
상기 박막 트랜지스터(TFT)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결될 수 있다. 상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SCL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
상기 게이트 전극(GE)은 상기 게이트 라인(GL)에 접속될 수 있다. 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)은 상기 베이스 기판(SUB) 상에 배치될 수 있다. 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)과 상기 베이스 기판(SUB) 사이에는 절연막(미도시)이 배치될 수도 있다.
상기 게이트 라인(GL) 및 상기 게이트 전극(GE) 상에는 게이트 절연막(GI)이 배치되어, 상기 게이트 전극(GE) 및 상기 반도체층(SCL)을 절연시킬 수 있다. 즉, 상기 게이트 절연막(GI)은 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)과 상기 반도체층(SCL) 사이에 배치될 수 있다. 상기 게이트 절연막(GI)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 실리콘 산화물막 및 상기 실리콘 질화물막이 적층된 구조를 가질 수 있다.
상기 반도체층(SCL)은 상기 게이트 절연막(GI) 상에 배치되며, 상기 반도체층(SCL)의 적어도 일부는 상기 게이트 전극(GE)에 중첩될 수 있다. 상기 반도체층(SCL)에서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 접속하는 영역은 불순물이 도핑 또는 주입된 소스 영역 및 드레인 영역일 수 있다. 상기 소스 영역 및 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다. 또한, 상기 반도체층(SCL)은 비정질 실리콘(a-Si), 다결정 실리콘(p-Si), 산화물 반도체 및 유기 반도체 중 하나를 포함할 수 있다. 여기서, 상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 산화물 반도체는 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
상기 소스 전극(SE)은 상기 반도체층(SCL)의 일단에 접속될 수 있다. 또한, 상기 소스 전극(SE)은 상기 데이터 라인(DL)에 접속될 수 있다. 상기 드레인 전극(DE)은 상기 반도체층(SCL)의 타단에 접속하고, 상기 소스 전극(SE)과 이격되어 배치될 수 있다.
한편, 상기에서는 박막 트랜지스터(TFT)의 상기 게이트 전극(GE)이 상기 반도체층(SCL) 하부에 위치하는 바텀 게이트 구조의 박막 트랜지스터를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 박막 트랜지스터(TFT)는 상기 게이트 전극(GE)이 상기 반도체층(SCL) 상부에 위치하는 탑 게이트 구조의 박막 트랜지스터일 수도 있다.
상기 제1 보호막(PSV1)은 상기 박막 트랜지스터(TFT) 상에 배치될 수 있다. 상기 제1 보호막(PSV1)은 상기 박막 트랜지스터(TFT)를 커버할 수 있다. 상기 제1 보호막(PSV1)은 실리콘 질화물 및 실리콘 산화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제1 보호막(PSV1)은 실리콘 질화물막, 및 상기 실리콘 질화물막 상에 배치되는 실리콘 산화물막을 포함할 수 있다.
상기 제2 보호막(PSV2)은 상기 제1 보호막(PSV1) 상에 배치될 수 있다. 상기 제2 보호막(PSV2)은 투명한 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 보호막(PSV2)은 아크릴계 수지(acrylic resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamide resin), 폴리이미드계 수지(polyimide rein), 불포화 폴리에스테르계 수지(unsaturated polyester resin), 폴리페닐렌 에테르계 수지(poly-phenylene ether resin), 폴리페닐렌설파이드계 수지(poly-phenylene sulfide resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
한편, 상기 제2 보호막(PSV2)은 상기 유기 절연 물질 내에 분산된 염료 또는 안료를 포함할 수 있다. 상기 제2 보호막(PSV2)이 상기 염료 또는 상기 안료를 포함하는 경우, 상기 제2 보호막(PSV2)은 컬러 필터(color filter)의 역할을 수행할 수 있다. 예를 들면, 상기 염료 또는 상기 안료의 색상에 따라, 상기 제2 보호막(PSV2)은 적색, 녹색, 청색, 시안, 마젠타 및 황색 중 하나의 색상을 가질 수 있다.
상기 표시 소자(DD)는 상기 제2 보호막(PSV2) 상에 배치될 수 있다. 상기 표시 소자(DD)는 상기 제2 보호막(PSV2) 상에 배치되는 제1 전극(CE), 상기 제1 전극(CE) 상에 배치되는 제3 보호막(PSV3), 상기 제3 보호막(PSV3) 상에 배치되고 제1 콘택 홀(CH1)을 통하여 상기 드레인 전극(DE)에 접속되는 제2 전극(PE), 및 상기 제1 전극(CE)과 상기 제2 전극(PE)에 의해 발생하는 전계에 의해 광을 투과시키거나 광을 차단할 수 있는 광학층(LC)을 포함할 수 있다.
상기 제1 전극(CE)은 투명 도전성 산화물을 포함할 수 있다. 예를 들면, 상기 제1 전극(CE)은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide) 중 하나를 포함할 수 있다. 상기 제1 전극(CE)에는 공통 전압이 인가될 수 있다. 따라서, 상기 제1 전극(CE)은 상기 제2 전극(PE)과 함께 상기 액정 분자들을 구동시키는 공통 전극으로 동작할 수 있다.
상기 제1 전극(CE)은 도 1에 도시된 바와 같이, 터치 구동부(200)에 연결되는 센싱 전극(TSE)의 역할을 수행할 수 있다. 즉, 상기 제1 전극(CE)은 터치 스캔 신호가 인가되면, 사용자의 터치 위치를 감지하는 센싱 전극으로 동작할 수 있다.
상기 제1 전극(CE)은 상기 제3 보호막(PSV3)이 오픈된 영역의 하부에서 언더컷(undercut)된 형상을 가질 수 있다. 예를 들면, 상기 제1 전극(CE)의 면적은 상기 제2 전극(PE)의 면적보다 적을 수 있다. 또한, 상기 제1 전극(CE)의 에지 및 상기 제3 보호막(PSV3)의 에지는 서로 이격될 수 있다.
상기 제3 보호막(PSV3)은 상기 제1 보호막(PSV1)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 제3 보호막(PSV3)은 실리콘 질화물막, 및 상기 실리콘 질화물막 상에 배치되는 실리콘 산화물막을 포함할 수 있다.
상기 제2 전극(PE)은 상기 제3 보호막(PSV3) 상에 배치될 수 있다. 상기 제2 전극(PE)은 상기 박막 트랜지스터(TFT)를 통하여 신호가 인가되면, 상기 제1 전극(CE)과 함께 상기 액정 분자들을 구동시키는 화소 전극으로 동작할 수 있다. 상기 제2 전극(PE)은 상기 제1 전극(CE)과 동일한 물질을 포함할 수 있다. 즉, 상기 제2 전극(PE)은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide) 중 하나를 포함할 수 있다. 또한, 제2 전극(PE)은 복수의 가지부(PE1)들 및 상기 가지부(PE1)들을 연결하는 연결부(PE2)를 포함할 수 있다. 여기서, 상기 연결부(PE2)는 상기 제1 보호막(PSV1), 상기 제2 보호막(PSV2) 및 상기 제3 보호막(PSV3)을 관통하는 상기 제1 콘택 홀(CH1)를 통하여 상기 드레인 전극(DE)에 접속할 수 있다.
상기 제2 전극(PE)은 상기 제1 콘택 홀(CH1)에 의해 노출되는 상기 제2 보호막(PSV2)의 측벽 상에도 배치될 수 있다. 즉, 상기 제2 전극(PE)은 상기 제1 콘택 홀(CH1)에 의해 노출되는 상기 제2 보호막(PSV2)의 측벽으로 연장된 형상을 가질 수 있다.
상기 제1 전극(CE) 및 상기 제2 전극(PE) 사이의 이격 거리는 상기 제1 전극(CE)의 에지 및 상기 제3 보호막(PSV3)의 에지 사이의 이격 거리와 동일할 수 있다.
또한, 상기 제2 보호막(PSV2)의 측벽 상에 배치된 상기 제2 전극(PE) 및 상기 제1 전극(CE)의 에지 사이의 영역은 상기 제1 전극(CE), 상기 제2 전극(PE), 상기 제2 보호막(PSV2) 및 상기 제3 보호막(PSV3)으로 둘러싸인 공동(cavity)일 수 있다. 따라서, 상기 공동에 의하여, 상기 제1 전극(CE) 및 상기 제2 전극(PE)은 서로 이격되며, 전기적으로 연결되지 않을 수 있다.
한편, 상기 제3 보호막(PSV3) 상의 일부에는 센싱 라인(SL)이 배치될 수 있다. 상기 센싱 라인(SL)은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL) 중 하나와 평행하게 연장될 수 있다. 예를 들면, 상기 센싱 라인(SL)은 상기 데이터 라인(DL)과 평행할 수 있다. 또한, 상기 센싱 라인은 상기 데이터 라인(DL)과 중첩할 수 있다. 따라서, 상기 센싱 라인(SL)은 상기 표시 장치(100)에서 광이 투과되지 않는 영역에 배치되므로, 상기 표시 장치(100)의 개구율 저하가 방지될 수 있다.
또한, 상기 센싱 라인(SL) 및 상기 데이터 라인(DL) 사이에는 상기 제1 보호막(PSV1), 상기 제2 보호막(PSV2) 및 상기 제3 보호막(PSV3)이 배치될 수 있다. 즉, 상기 센싱 라인(SL) 및 상기 데이터 라인(DL)는 상기 제1 보호막(PSV1), 상기 제2 보호막(PSV2) 및 상기 제3 보호막(PSV3)에 의해 서로 이격될 수 있다. 여기서, 상기 제2 보호막(PSV2)는 투명 유기 절연 물질을 포함하므로, 일반적으로 두껍게 형성될 수 있다. 따라서, 상기 센싱 라인(SL) 및 상기 데이터 라인(DL) 사이에서 기생 캐패시턴스가 발생하는 것이 방지될 수 있다.
또한, 상기 센싱 라인(SL)은 상기 제3 보호막(PSV3) 상에 배치되는 제1 도전층(SL1) 및 상기 제1 도전층(SL1) 상에 배치되는 제2 도전층(SL2)을 포함할 수 있다. 상기 제1 도전층(SL1)은 상기 제3 보호막(PSV3)을 관통하는 제2 콘택 홀(CH2)을 통하여 상기 제1 전극(CE)에 접속될 수 있다. 또한, 상기 제1 도전층(SL1)은 도전성 금속 물질을 포함할 수 있다. 상기 제2 도전층(SL2)은 상기 제1 도전층(SL1)을 커버할 수 있다. 또한, 상기 제2 도전층(SL2)은 상기 제2 전극(PE)과 동일한 물질을 포함할 수 있다.
상기 광학층(LC)은 상기 제2 전극(PE) 상에 배치될 수 있다. 상기 광학층(LC)은 복수의 액정 분자들을 포함하는 액정층일 수 있다. 따라서, 상기 광학층(LC)은 상기 제1 전극(CE)과 상기 제2 전극(PE)에 의해 발생하는 전계에 의해 광을 투과시키거나 광을 차단할 수 있다.
상기 제2 기판(120)은 제1 기판(110)에 마주하는 대향 기판일 수 있으며, 실런트를 통하여 상기 제1 기판(110)과 합착될 수 있다. 상기 제2 기판(120)은 상기 베이스 기판(SUB)과 동일한 물질을 포함할 수 있다.
한편, 상기 제2 보호막(PSV2)이 투명한 유기 절연 물질만을 포함하는 경우, 상기 제2 기판(120)의 상기 제1 기판(110)에 마주하는 면 상에는 컬러 필터 및 블랙 매트릭스가 배치될 수도 있다.
하기에서는 도 4 내지 도 14를 참조하여 상기 표시 장치의 제조 방법을 설명한다.
도 4 내지 도 14는 도 1 내지 도 3에 도시된 표시 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4를 참조하면, 제1 기판(110)을 제조한다. 상기 제1 기판(110)은 복수의 화소 영역들을 구비하는 베이스 기판(SUB), 각 화소 영역에서 상기 베이스 기판(SUB) 상에 배치되는 적어도 하나의 박막 트랜지스터(TFT), 및 상기 박막 트랜지스터(TFT) 상에 순차적으로 적층되는 제1 보호막(PSV1)과 제2 보호막(PSV2)을 포함할 수 있다.
상기 베이스 기판(SUB)은 투명한 절연 물질을 포함하여 광을 투과시킬 수 있다. 또한, 상기 베이스 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
상기 박막 트랜지스터(TFT)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결될 수 있다. 상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SCL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
상기 박막 트랜지스터(TFT)는 하기와 같이 형성될 수 있다.
우선, 상기 베이스 기판(SUB) 상에 도전성 물질을 도포하고 패터닝하여 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)을 형성한다. 상기 게이트 전극(GE)은 상기 화소 영역에 배치되며, 상기 게이트 라인(GL)은 상기 화소 영역들 사이의 영역에서 일방향으로 연장된 형상을 가질 수 있다. 또한, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)의 일부가 돌출된 형상을 가질 수 있다.
상기 게이트 전극(GE) 및 상기 게이트 라인(GL)을 형성한 후, 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)을 커버하는 게이트 절연막(GI)을 형성한다. 상기 게이트 절연막(GI)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 실리콘 산화물막 및 상기 실리콘 질화물막이 적층된 구조를 가질 수 있다.
상기 게이트 절연막(GI)을 형성한 후, 상기 게이트 절연막(GI) 상에 반도체 물질을 포함하는 반도체 물질막을 형성한다. 그런 다음, 상기 반도체 물질막을 패터닝하여 상기 반도체층(SCL)을 형성한다. 여기서, 상기 반도체층(SCL)은 비정질 실리콘(a-Si), 다결정 실리콘(p-Si), 산화물 반도체 및 유기 반도체 중 하나를 포함할 수 있다.
상기 반도체층(SCL)을 형성한 후, 상기 반도체층(SCL) 상에 도전성 물질을 도포하여 도전막을 형성한다. 그런 다음, 상기 도전막을 패터닝하여 서로 이격되어 배치되는 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성한다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 반도체층(SCL)의 양단에 접속될 수 있다. 또한, 상기 소스 전극(SE)은 상기 데이터 라인(DL)에 접속될 수 있다.
한편, 상기에서는 상기 반도체층(SCL)을 형성한 후, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성함을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 게이트 절연막(GI) 상에 반도체 물질막 및 도전성 물질막을 순차적으로 형성 한 후, 하나의 노광 마스크, 예를 들면, 하프톤 마스크를 이용한 포토리소그래피 공정을 수행하여, 상기 반도체층(SCL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수도 있다.
도 5를 참조하면, 상기 제1 기판(110)을 제조한 후, 상기 제1 기판(110) 상에 제1 보호막(PSV1)을 형성한다. 상기 제1 보호막(PSV1)은 상기 박막 트랜지스터(TFT)를 커버할 수 있다. 상기 제1 보호막(PSV1)은 질화물 및 실리콘 산화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제1 보호막(PSV1)은 실리콘 질화물막, 및 상기 실리콘 질화물막 상에 배치되는 실리콘 산화물막을 포함할 수 있다.
상기 제1 보호막(PSV1)을 형성한 후, 상기 제1 보호막(PSV1) 상에 제2 보호막(PSV2)을 형성한다. 상기 제2 보호막(PSV2)은 투명한 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 보호막(PSV2)은 아크릴계 수지(acrylic resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamide resin), 폴리이미드계 수지(polyimide rein), 불포화 폴리에스테르계 수지(unsaturated polyester resin), 폴리페닐렌 에테르계 수지(poly-phenylene ether resin), 폴리페닐렌설파이드계 수지(poly-phenylene sulfide resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
또한, 상기 제2 보호막(PSV2)은 감광제를 더 포함할 수 있다. 따라서, 상기 제2 보호막(PSV2)은 노광 공정에 의하여 현상액에 대한 용해도가 높은 영역 및 현상액에 대한 용해도가 낮은 영역을 포함할 수 있다.
한편, 상기 제2 보호막(PSV2)은 상기 유기 절연 물질 내에 분산된 염료 또는 안료를 포함할 수 있다. 상기 제2 보호막(PSV2)이 상기 염료 또는 상기 안료를 포함하는 경우, 상기 제2 보호막(PSV2)은 컬러 필터(color filter)의 역할을 수행할 수 있다. 예를 들면, 상기 염료 또는 상기 안료의 색상에 따라, 상기 제2 보호막(PSV2)은 적색, 녹색, 청색, 시안, 마젠타 및 황색 중 하나의 색상을 가질 수 있다.
도 6을 참조하면, 상기 제2 보호막(PSV2)을 형성한 후, 제1 하프톤 마스크(HTM1)를 이용한 노광 및 현상 공정을 수행하여, 상기 드레인 전극(DE) 상부의 상기 제1 보호막(PSV1)을 노출시킨다.
상기 제1 하프톤 마스크(HTM1)는 제1 투광 영역(TR1), 제1 반투광 영역(HTR1) 및 제1 차광 영역(BR1)을 포함할 수 있다. 상기 제1 투광 영역(TR1)은 광을 투과시킬 수 있으며, 상기 드레인 전극(DE)의 일부와 중첩할 수 있다.
상기 제1 반투광 영역(HTR1)은 상기 제1 투광 영역(TR1) 및 상기 제1 차광 영역(BR1) 사이에 배치될 수 있다. 상기 제1 반투광 영역(HTR1)에서 투과되는 광량은 상기 제1 투광 영역(TR1)에서 투과되는 광량보다 적을 수 있다. 또한, 상기 제1 반투광 영역(HTR1)에서 투과되는 광량은 상기 제1 차광 영역(BR1)에서 투과되는 광량보다 클 수 있다. 상기 제1 차광 영역(BR1)에서 투과되는 광량은 0에 가깝다.
상기 노광 공정에서는 상기 제1 하프톤 마스크(HTM1)의 상기 제1 투광 영역(TR1) 및 상기 제1 반투광 영역(HTR1)을 통하여 투과한 광이 상기 제2 보호막(PSV2)에 조사된다. 여기서, 상기 제1 투광 영역(TR1)을 투과한 광이 상기 제2 보호막(PSV2)을 침투하는 깊이는 상기 제1 반투광 영역(HTR1)을 투과한 광이 상기 제2 보호막(PSV2)을 침투하는 깊이보다 클 수 있다. 따라서, 상기 제2 보호막(PSV2)에서, 상기 제1 투광 영역(TR1)에 의해 노광된 영역의 깊이가 상기 제1 반투광 영역(HTR1)에 의해 노광된 영역의 깊이보다 클 수 있다.
상기 제2 보호막(PSV2)에서 상기 제1 투광 영역(TR1) 및 상기 제1 반투광 영역(HTR1)에 의해 노광된 영역의 현상액에 대한 용해성은 노광되지 않은 영역의 현상액에 대한 용해성보다 높을 수 있다.
상기 현상 공정에서는 상기 제2 보호막(PSV2)에서 상기 제1 투광 영역(TR1) 및 상기 제1 반투광 영역(HTR1)에 의해 노광된 영역이 현상액에 의해 제거될 수 있다. 따라서, 상기 제2 보호막(PSV2)의 상기 제1 투광 영역(TR1)에 대응하는 영역은 전체가 제거될 수 있으며, 상기 제2 보호막(PSV2)의 상기 제1 반투광 영역(HTR1)에 대응하는 영역은 일부 두께가 잔류할 수 있다.
도 7을 참조하면, 상기 드레인 전극(DE) 상부의 상기 제1 보호막(PSV1)을 노출시킨 후, 상기 제2 보호막(PSV2)을 마스크로 하여 상기 제1 보호막(PSV1)을 식각하여 상기 드레인 전극(DE)을 노출키는 제1 콘택 홀(CH1)을 형성한다.
여기서, 상기 제1 보호막(PSV1)의 식각은 건식 식각(dry etching) 공정을 이용하여 수행될 수 있다. 상기 건식 식각 공정에 의하여 상기 제1 보호막(PSV1)은 퇴화될 수 있다. 특히, 상기 건식 식각 공정에 의해, 상기 제2 보호막(PSV2)의 상기 제1 반투과 영역(HTR1)에 대응하는 영역이 제거될 수 있다.
상기에서는 상기 제1 콘택 홀(CH1)을 형성하기 위하여 상기 제1 하프톤 마스크를 사용한다. 따라서, 상기 제1 하프톤 마스크(HTM1)을 이용하여 상기 제1 콘택 홀(CH1)을 형성하는 것은 서로 다른 노광 마스크를 이용하여 상기 제1 보호막(PSV1) 및 상기 제2 보호막(PSV2)을 각각 패터닝하여 콘택 홀을 형성하는 경우에 비하여 공정이 용이할 수 있다.
상기 제1 콘택 홀(CH1)을 형성한 후, 상기 제2 보호막(PSV2) 상에서 상기 드레인 전극(DE)에 전기적으로 연결되는 표시 소자(DD)를 형성한다. 상기 표시 소자(DD)는 상기 제2 보호막(PSV2) 상에 배치되는 제1 전극(CE), 상기 제1 전극(CE) 상에 배치되는 제3 보호막(PSV3), 상기 제3 보호막(PSV3) 상에 배치되고 제1 콘택 홀(CH1)을 통하여 상기 드레인 전극(DE)에 접속되는 제2 전극(PE), 및 상기 제1 전극(CE)과 상기 제2 전극(PE)에 의해 발생하는 전계에 의해 광을 투과시키거나 광을 차단할 수 있는 광학층(LC)을 포함할 수 있다.
상기 표시 소자(DD)는 하기와 같이 형성될 수 있다.
우선, 도 8을 참조하면, 상기 드레인 전극(DE)을 노출시킨 후, 상기 제2 보호막(PSV2) 상에 투명 도전성 물질을 포함하는 투명 도전막(TML)을 형성한다. 상기 투명 도전막(TML)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 하나의 투명 도전성 산화물을 포함할 수 있다.
상기 투명 도전막(TML)을 형성한 후, 상기 투명 도전막(TML) 상에 제3 보호막(PSV3)을 형성한다. 상기 제3 보호막(PSV3)은 상기 제1 보호막(PSV1)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 제3 보호막(PSV3)은 실리콘 질화물막, 및 상기 실리콘 질화물막 상에 배치되는 실리콘 산화물막을 포함할 수 있다.
도 9를 참조하면, 상기 제3 보호막(PSV3)을 형성한 후, 상기 제3 보호막(PSV3) 상에 포토레지스트 패턴(PR)을 형성한다.
상기 포토레지스트 패턴(PR)은 하기와 같이 형성될 수 있다.
우선, 상기 제3 보호막(PSV3) 상에 포토레지스트 물질막을 형성한다.
그런 다음, 제2 하프톤 마스크(HTM2)를 이용한 노광 공정을 통해, 상기 포토레지스트 물질막에 광을 조사한다. 상기 제2 하프톤 마스크(HTM2)는 제2 투광 영역(TR2), 제2 반투광 영역(HTR2) 및 제2 차광 영역(BR2)을 포함할 수 있다. 상기 제2 투광 영역(TR2)은 상기 제1 콘택 홀(CH1)에 중첩하여 배치될 수 있다. 또한, 상기 제2 반투광 영역(HTR2)은 상기 데이터 라인(DL)과 중첩하여 배치될 수 있다.
상기 노광 공정에 의해, 상기 포토레지스트 물질막 중 광이 조사된 영역은 현상액에 대한 용해도가 증가할 수 있다.
상기 노광 공정을 수행한 후, 현상액을 이용하여 상기 포토레지스트 물질막을 현상한다. 상기 현상에 의하여 상기 포토레지스트 물질막은 패터닝되며, 상기 제2 투광 영역(TR2)에 대응하는 영역은 오픈되며, 상기 제2 반투광 영역(HTR2)에 대응하는 영역은 트렌치 형상을 가질 수 있다.
도 10을 참조하면, 상기 포토레지스트 패턴(PR)을 형성한 후, 상기 포토레지스트 패턴(PR)을 마스크로 하여, 상기 제3 보호막(PSV3)을 1차 패터닝한다.
상기 1차 패터닝에 의해 상기 제3 보호막(PSV3)의 상기 제1 콘택 홀(CH1)에 대응하는 영역이 제거될 수 있다. 따라서, 상기 제1 콘택 홀(CH1)에 대응하는 상기 투명 도전막(TML)이 노출될 수 있다.
한편, 상기 제3 보호막(PSV3)의 1차 패터닝은 건식 식각을 통해 수행될 수 있다. 상기 건식 식각에 의해 상기 포토레지스트 패턴(PR)은 퇴화될 수 있다. 특히, 상기 포토레지스트 패턴(PR)의 상기 제2 반투광 영역(HTR2)에 대응하는 영역은 제거되며, 상기 포토레지스트 패턴(PR)은 상기 제3 보호막(PSV3)을 노출시킬 수 있다. 즉, 상기 제3 보호막(PSV3) 중 상기 포토레지스트 패턴(PR)에 의해 노출되는 영역은 상기 제2 반투광 영역(HTR2)에 대응할 수 있다.
도 11을 참조하면, 상기 제3 보호막(PSV3)을 상기 1차 패터닝한 후, 상기 투명 도전막(TML)을 패터닝하여, 상기 표시 소자(DD)의 상기 제1 전극(CE)을 형성한다.
상기 투명 도전막(TML)의 패터닝은 습식 식각 공정을 통해 수행된다. 상기 습식 식각은 등방성 식각으로, 상기 제3 보호막(PSV3) 하부의 상기 투명 도전막(TML) 일부도 식각될 수 있다. 즉, 상기 제1 전극(CE)은 언더컷된 형상을 가질 수 있다. 따라서, 상기 제1 전극(CE)의 면적은 상기 제3 보호막(PSV3)의 면적보다 적을 수 있다.
또한, 상기 투명 도전막(TML)의 패터닝에 의해, 상기 제1 전극(CE)은 도 1에 도시된 복수의 화소 영역들과 중첩하는 센싱 전극들(TSE)로 구분될 수도 있다.
도 12를 참조하면, 상기 제1 전극(CE)을 형성한 후, 상기 포토레지스트 패턴(PR)을 마스크로 하여 상기 제3 보호막(PSV3)을 2차 패터닝한다. 상기 제3 보호막(PSV3)의 2차 패터닝은 건식 식각 공정을 통해 수행될 수 있다. 상기 2차 패터닝에 의해, 상기 포토레지스트 패턴(PR)에 의해 노출된 상기 제3 보호막(PSV3)이 식각되어 상기 제1 전극(CE)을 노출시키는 제2 콘택 홀(CH2)이 형성될 수 있다. 상기 제2 콘택 홀(CH2)은 제2 반투광 영역(HTR2)에 대응하여 배치될 수 있다.
상기에서는 상기 제3 보호막(PSV3)의 1차 패터닝, 상기 제1 전극(CE)의 형성, 및 상기 제3 보호막(CH2)의 2차 패터닝을 위하여 상기 제2 하프톤 마스크를 사용한다. 따라서, 상기 제2 하프톤 마스크(HTM1)을 이용하는 공정은 상기 제1 전극(CE)의 형성을 형성한 후, 상기 제3 보호막(PSV3)을 패터닝하는 방법에 비하여 공정이 용이할 수 있다.
상기 제2 콘택 홀(CH2)을 형성한 후, 상기 포토레지스트 패턴(PR)을 제거한다.
상기 포토레지스트 패턴(PR)을 제거한 후, 상기 제3 보호막(PSV3) 상에 도전성 금속 물질을 증착하고 패터닝하여 센싱 라인(SL)의 제1 도전층(SL1)을 형성한다. 상기 제1 도전층(SL1)은 상기 제3 보호막(PSV3)의 제2 콘택 홀(CH2)을 통하여 상기 제1 전극(CE)과 접속할 수 있다. 상기 제1 도전층(SL1)은 상기 데이터 라인(DL)과 평행하게 연장될 수 있다. 또한, 상기 제1 도전층(SL1)은 상기 데이터 라인(DL)에 중첩될 수 있다.
도 13을 참조하면, 상기 제1 도전층(SL1)을 형성한 후, 상기 제1 도전층(SL1) 및 상기 제3 보호막(PSV3) 상에 투명 도전 물질을 증착하고 패터닝하여, 상기 표시 소자(DD)의 상기 제2 전극(PE) 및 상기 센싱 라인(SL)의 제2 도전층(SL2)을 형성한다.
상기 제2 전극(PE)은 복수의 가지부(PE1)들 및 상기 가지부(PE1)들을 연결하는 연결부(PE2)를 포함할 수 있다. 여기서, 상기 연결부(PE2)는 상기 제1 보호막(PSV1), 상기 제2 보호막(PSV2) 및 상기 제3 보호막(PSV3)을 관통하는 상기 제1 콘택 홀(CH1)를 통하여 상기 드레인 전극(DE)에 접속할 수 있다.
상기 제2 도전층(SL2)은 상기 제1 도전층(SL1)을 커버할 수 있다. 또한, 상기 제2 도전층(SL2)은 상기 제2 전극(PE)과 동일한 물질을 포함할 수 있다.
도 14를 참조하면, 상기 제2 전극(PE) 상에 광학층(LC)을 배치한다. 상기 광학층(LC)은 복수의 액정 분자들을 포함하는 액정층일 수 있다. 따라서, 상기 광학층(LC)은 상기 제1 전극(CE)과 상기 제2 전극(PE)에 의해 발생하는 전계에 의해 광을 투과시키거나 광을 차단할 수 있다.
상기 제2 전극(PE) 상에 상기 광학층(LC)을 배치한 후, 상기 광학층(LC) 상에 제2 기판(120)을 배치하고 상기 제1 기판(110) 및 상기 제2 기판(120)을 합착한다.
상기 제2 기판(120)은 제1 기판(110)에 마주하는 대향 기판일 수 있으며, 상기 베이스 기판(SUB)과 동일한 물질을 포함할 수 있다. 상기 제2 보호막(PSV2)이 투명한 유기 절연 물질만을 포함하는 경우, 상기 제2 기판(120)의 상기 제1 기판(110)에 마주하는 면 상에는 컬러 필터 및 블랙 매트릭스가 배치될 수도 있다.
한편, 상기에서는 상기 광학층(LC)을 배치한 후, 상기 제1 기판(110) 및 상기 제2 기판(120)을 합착함을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 제1 기판(110) 및 상기 제2 기판(120)을 합착한 후, 상기 제1 기판(110) 및 상기 제2 기판(120) 사이의 공간으로 상기 광학층(LC)을 주입할 수도 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100: 표시 패널 110: 제1 기판
120: 제2 기판 TSE: 센싱 전극
TFT: 박막 트랜지스터 GE: 게이트 전극
GL: 게이트 라인 SCL: 반도체층
SE: 소스 전극 DE: 드레인 전극
DL: 데이터 라인 GI: 게이트 절연막
PSV1: 제1 보호막 PSV2: 제2 보호막
CF: 컬러 필터 PSV3: 제3 보호막
DD: 표시 소자 CE: 제1 전극
PE: 제2 전극 LC: 광학층
SL: 센싱 라인 SL1: 제1 도전층
SL2: 제2 도전층 200: 터치 구동부
210: 스위칭부

Claims (21)

  1. 복수의 화소 영역들을 구비하는 베이스 기판, 상기 베이스 기판 상에서 각 화소 영역에 배치되는 박막 트랜지스터, 상기 박막 트랜지스터 상에 배치되는 제1 보호막, 및 상기 제1 보호막 상에 배치되는 제2 보호막을 구비하는 제1 기판;
    상기 제1 기판에 마주하는 제2 기판;
    상기 제2 보호막 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되는 제3 보호막, 상기 화소 영역에서 상기 제3 보호막 상에 배치되고 상기 제1 내지 제3 보호막을 관통하는 제1 콘택 홀을 통하여 상기 박막 트랜지스터에 접속되는 제2 전극, 및 상기 제1 전극과 상기 제2 전극에 의해 형성되는 전계에 의해 광을 투과 또는 차단시킬 수 있는 광학층을 구비하며, 상기 제1 기판과 상기 제2 기판 사이에 배치되는 표시 소자; 및
    상기 제3 보호막 상에 배치되고, 상기 제3 보호막을 관통하여 상기 제1 전극을 노출시키는 제2 콘택 홀을 통하여 상기 제1 전극에 접속하는 센싱 라인을 포함하며,
    상기 센싱 라인은
    상기 제3 보호막 상에 배치되며, 상기 제2 콘택 홀을 통하여 상기 제2 전극과 접속되는 제1 도전층; 및
    상기 제1 도전층 상에 배치되는 제2 도전층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 도전층은 도전성 금속 물질을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 도전층은 상기 제1 도전층을 커버하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 도전층은 상기 제2 전극과 동일한 물질을 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전극은 언더컷된 형상을 가지며, 상기 제1 전극의 에지는 상기 제3 보호막의 에지와 이격된 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 전극의 면적은 상기 제3 보호막의 면적보다 작은 표시 장치.
  7. 제5 항에 있어서,
    상기 제2 전극은 상기 제1 콘택 홀에 의해 노출되는 상기 제2 보호막의 측벽으로 연장되며,
    상기 제1 전극 및 상기 제2 전극 사이의 이격 거리는 상기 제1 전극의 에지 및 상기 제3 보호막의 에지 사이의 이격 거리와 동일한 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 보호막의 측벽 상에 배치된 상기 제2 전극 및 상기 제1 전극의 에지 사이의 영역은 상기 제1 전극, 상기 제2 전극, 상기 제2 보호막 및 상기 제3 보호막으로 둘러싸인 공동인 표시 장치.
  9. 제1 항에 있어서,
    상기 박막 트랜지스터는 일방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 교차하는 방향으로 연장된 데이터 라인에 접속하며,
    상기 센싱 라인은 상기 게이트 라인 및 상기 데이터 라인 중 하나와 중첩하는 표시 장치.
  10. 제9 항에 있어서,
    상기 센싱 라인은 상기 데이터 라인과 중첩하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 콘택 홀은 상기 데이터 라인과 중첩하여 배치되는 표시 장치.
  12. 제1 항에 있어서,
    상기 광학층은 복수의 액정 분자들을 포함하는 표시 장치.
  13. 게이트 라인에 접속되는 게이트 전극, 데이터 라인에 접속되는 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터를 포함하는 제1 기판 상에 투명 도전막 및 제1 보호막을 순차적으로 형성하는 단계;
    상기 제1 보호막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 제1 보호막을 1차 패터닝하여 상기 드레인 전극에 대응하는 상기 제1 보호막을 제거하는 단계;
    습식 식각 공정을 이용하여 상기 투명 도전막을 패터닝하여 제1 전극을 형성하는 단계;
    상기 제1 보호막을 2차 패터닝하여 상기 제1 전극을 노출시키는 단계;
    상기 제1 보호막 상에 상기 제1 전극과 접속하며 상기 데이터 라인과 평행하게 중첩되는 제1 도전층을 형성하는 단계; 및
    상기 제1 보호막 상에 투명 도전 물질을 증착하고 패터닝하여, 상기 박막 트랜지스터와 접속되는 제2 전극, 및 상기 제1 도전층 상에 배치되는 제2 도전층을 형성하는 단계를 포함하고,
    상기 포토레지스트 패턴을 형성하는 단계는
    상기 제1 보호막 상에 포토레지스트 물질막을 형성하는 단계; 및
    상기 드레인 전극에 중첩하는 투광 영역, 상기 데이터 라인과 중첩하는 반투광 영역, 및 차광 영역을 포함하는 하프톤 마스크를 이용하여 노광 및 현상하는 단계를 포함하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 1차 패터닝은 건식 식각 공정을 이용하여 수행되며,
    상기 1차 패터닝에 의해 상기 포토레지스트 패턴은 퇴화되어 상기 제1 보호막의 상기 반투광 영역에 대응하는 영역을 노출시키는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 투명 도전막의 패터닝은 습식 식각 공정을 이용하여 수행되며, 상기 투명 도전막은 언더컷되어, 상기 제1 전극의 에지는 상기 제1 보호막의 에지와 이격된 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 전극의 면적은 상기 제1 보호막의 면적보다 작은 표시 장치의 제조 방법.
  17. 제13 항에 있어서,
    상기 제1 기판을 형성하는 단계를 더 포함하며,
    상기 제1 기판을 형성하는 단계는
    베이스 기판 상에 게이트 라인에 접속되는 게이트 전극, 데이터 라인에 접속되는 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터를 형성하는 단계; 및
    상기 박막 트랜지스터를 커버하는 제2 보호막 및 제3 보호막을 순차적으로 형성하는 단계; 및
    상기 제2 보호막 및 상기 제3 보호막을 패터닝하여 상기 드레인 전극을 노출시키는 단계를 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제3 보호막은 투명 유기 절연 물질 및 감광제를 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 드레인 전극을 노출시키는 단계는
    투광 영역, 반투광 영역 및 차광 영역을 포함하며, 상기 투광 영역은 상기 드레인 전극에 중첩하고, 상기 반투광 영역은 상기 투광 영역 및 상기 차광 영역 사이에 배치되는 하프톤 마스크를 이용하여 상기 제3 보호막에 광을 조사하는 노광 단계;
    상기 제3 보호막의 노광된 영역을 제거하여 상기 드레인 전극 상부의 상기 제2 보호막을 노출시키는 현상 단계; 및
    상기 제2 보호막을 패터닝하여 상기 드레인 전극을 노출시키는 단계를 포함하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제2 전극은 상기 제3 보호막의 측벽으로 연장되며,
    상기 제3 보호막의 측벽 상에 배치된 상기 제2 전극 및 상기 제1 전극의 에지 사이의 영역은 상기 제1 전극, 상기 제2 전극, 상기 제1 보호막 및 상기 제3 보호막으로 둘러싸인 공동인 표시 장치의 제조 방법.
  21. 제13 항에 있어서,
    상기 제2 도전층은 상기 제1 도전층을 커버하는 표시 장치의 제조 방법.
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