KR102304991B1 - 박막트랜지스터 어레이 기판 및 그의 제조방법, 박막트랜지스터 어레이 기판을 구비한 표시장치 - Google Patents

박막트랜지스터 어레이 기판 및 그의 제조방법, 박막트랜지스터 어레이 기판을 구비한 표시장치 Download PDF

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Abstract

본 발명은 베이스 기판 상에 위치하며 제1 방향으로 배열된 게이트라인과, 상기 제1 방향에 수직한 제2 방향으로 배열된 데이터라인과, 상기 게이트라인 및 상기 데이터라인에 연결된 박막트랜지스터와, 상기 박막트랜지스터에 접속된 화소 전극과, 상기 베이스 기판 및 상기 박막트랜지스터 사이에 위치하며, 평면상에서 상기 박막트랜지스터와 중첩되는 제1 금속 패턴과, 평면상에서 상기 화소 전극과 중첩되는 제2 금속 패턴, 및 평면상에서 상기 데이터라인과 중첩되는 제3 금속 패턴을 구비한 편광판 및 상기 제2 방향을 따라 상기 데이터라인 상에 위치하며 상기 데이터라인과 상기 제3 금속 패턴을 연결하는 콘택 라인을 포함하는 박막트랜지스터 어레이 기판에 관한 것이다.

Description

박막트랜지스터 어레이 기판 및 그의 제조방법, 박막트랜지스터 어레이 기판을 구비한 표시장치{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD OF MANUFACTURING THEREOF AND DISPLAY DEVICE HAVING THE THIN FILM TRANSISTOR ARRAY SUBSTRATE}
본 발명의 실시예는 박막트랜지스터 어레이 기판 및 그의 제조방법, 박막트랜지스터 어레이 기판을 구비한 표시장치에 관한 것이다.
정보를 표시할 수 있는 다양한 표시장치들이 개발되고 있다. 표시장치는, 액정표시장치(Liquid Crystal Display device), 플라즈마 디스플레이 패널(Plasma Display Panel), 전기영동 표시장치(Electrophoretic Display device) 및 유기발광 표시장치(Organic Light Emitting Display device) 등을 포함한다.
한편, 표시장치가 대형화 및 고해상도화 됨에 따라 배선의 신호 지연(RC delay) 현상이 발생하였고, 이를 개선하기 위해 저저항 배선 공정에 대한 다양한 연구가 진행되고 있다.
본 발명의 목적은 배선의 저항을 줄여 신호 지연(RC delay) 현상을 최소화하는 박막트랜지스터 어레이 기판 및 그의 제조방법, 박막트랜지스터 어레이 기판을 구비한 표시장치를 제공하고자 한다.
상기와 같은 목절을 달성하기 위한 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 베이스 기판 상에 위치하며 제1 방향으로 배열된 게이트라인과, 상기 제1 방향에 수직한 제2 방향으로 배열된 데이터라인과, 상기 게이트라인 및 상기 데이터라인에 연결된 박막트랜지스터와, 상기 박막트랜지스터에 접속된 화소 전극과, 상기 베이스 기판 및 상기 박막트랜지스터 사이에 위치하며, 평면상에서 상기 박막트랜지스터와 중첩되는 제1 금속 패턴과, 평면상에서 상기 화소 전극과 중첩되는 제2 금속 패턴, 및 평면상에서 상기 데이터라인과 중첩되는 제3 금속 패턴을 구비한 편광판 및 상기 제2 방향을 따라 상기 데이터라인 상에 위치하며 상기 데이터라인과 상기 제3 금속 패턴을 연결하는 콘택 라인을 포함한다.
상기 제3 금속 패턴과 상기 데이터라인 사이에는 제1 보호층이 구비되고, 상기 데이터라인과 상기 콘택 라인 사이에는 제2 보호층이 구비된다.
상기 제1 보호층은 상기 제3 금속 패턴의 일부를 외부로 노출하는 제1 콘택 홀을 구비하고, 상기 제2 보호층은 상기 제1 콘택 홀의 위치에 대응되도록 형성된 제2 콘택홀 및 상기 데이터라인을 외부로 노출하는 제3 콘택 홀을 구비한다.
상기 콘택 라인은 상기 제1 콘택 홀과 상기 제2 콘택 홀을 통해 상기 외부로 노출된 제3 금속 패턴과 접촉되며, 상기 제3 콘택 홀을 통해 상기 외부로 노출된 데이터라인과 접촉된다.
상기 데이터라인과 상기 제3 금속 패턴은 상기 콘택 라인을 통해 전기적으로 연결된다.
상기 콘택 라인과 상기 화소 전극은 동일한 층에 위치하며 서로 동일한 도전 물질로 구성된다.
상기 제1 내지 제3 금속 패턴은 동일한 도전 물질로 구성된다.
상기 제2 금속 패턴은 와이어 그리드 편광자(WGP, Wire Grid Polarizer)를 포함한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 베이스 기판 상에 제1 내지 제3 금속 패턴을 구비한 편광판을 형성하는 단계와, 상기 편광판 상에 제1 내지 제3 금속 패턴 중 어느 하나의 금속 패턴의 일부를 외부로 노출하는 제1 개구부를 구비한 제1 보호층을 형성하는 단계와, 상기 제1 보호층 상에 게이트라인과 상기 게이트라인으로부터 연장된 게이트 전극을 형성하는 단계와, 상기 게이트라인과 상기 게이트 전극 상에 상기 제1 개구부의 위치에 대응되게 형성된 제2 개구부를 구비한 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 상에 반도체층과 데이터라인과 상기 데이터라인으로부터 연장된 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 형성하는 단계와, 상기 데이터라인과 소스 전극 및 드레인 전극 상에 상기 제2 개구부의 위치에 대응되게 형성된 제3 개구부와 상기 데이터라인을 외부로 노출하는 제4 개구부 및 상기 드레인 전극의 일부를 외부로 노출하는 콘택 홀을 구비한 제2 보호층을 형성하는 단계 및 상기 콘택 홀을 통해 상기 드레인 전극과 접속된 화소 전극을 형성하고, 상기 제4 개구부를 통해 상기 데이터라인에 접촉되며 상기 제1 내지 제3 개구부를 통해 상기 외부로 노출된 어느 하나의 금속 패턴에 접촉되는 콘택 라인을 형성하는 단계를 포함한다.
상기 제1 금속 패턴은 평면상에서 상기 게이트 전극과, 상기 소스 전극 및 상기 드레인 전극과 중첩되고, 상기 제2 금속 패턴은 평면상에서 상기 화소 전극과 중첩되며 상기 제3 금속 패턴은 평면상에서 상기 데이터라인과 중첩된다.
상기 제2 금속 패턴은 와이어 그리드 편광자(WGP, Wire Grid Polarizer)를 포함한다.
상기 콘택 라인은 평면상에서 상기 데이터라인과 중첩된다.
상기 콘택 라인은 상기 화소 전극과 동일한 층에 위치하며, 동일한 도전 물질로 구성된다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 표시장치는 제1 베이스 기판 상에서 제1 방향으로 배열된 게이트라인과, 상기 제1 방향에 수직한 제2 방향으로 배열된 데이터라인과, 상기 게이트라인 및 상기 데이터라인에 연결된 박막트랜지스터와, 상기 박막트랜지스터에 접속된 화소 전극과, 상기 베이스 기판의 일면에 위치하며 제1 내지 제3 금속 패턴을 구비한 편광판 및 상기 제2 방향을 따라 상기 데이터라인 상에 위치하며 상기 제1 내지 제3 금속 패턴 중 어느 하나의 금속 패턴과 상기 데이터라인을 연결하는 컨택 라인을 포함하는 제1 기판과, 상기 제1 베이스 기판에 대향하는 제2 베이스 기판 상에 위치한 블랙 매트릭스와, 컬러필터 및 공통 전극을 포함하는 제2 기판 및 상기 제1 기판과 상기 제2 기판 사이에 제공된 액정층을 포함하고, 상기 제1 금속 패턴은 평면상에서 상기 박막트랜지스터와 중첩되고, 상기 제2 금속 패턴은 평면상에서 상기 화소 전극과 중첩되며 상기 제3 금속 패턴은 평면상에서 상기 데이터라인과 중첩된다.
상기 제1 기판은 상기 제3 금속 패턴과 상기 데이터라인 사이에 구비된 제1 보호층과, 상기 데이터라인과 상기 콘택 라인 사이에 구비된 제2 보호층을 더 포함하고, 상기 제1 보호층은 상기 제3 금속 패턴의 일부를 외부로 노출하는 제1 콘택 홀을 구비하고, 상기 제2 보호층은 상기 제1 콘택 홀의 위치에 대응되도록 형성된 제2 콘택 홀 및 상기 데이터라인을 외부로 노출하는 제3 콘택 홀을 구비한다.
상기 콘택 라인은 상기 제1 콘택 홀 및 상기 제2 콘택 홀에 의해 상기 외부로 노출된 제3 금속 패턴에 접촉되며 상기 제3 콘택 홀에 의해 상기 외부로 노출된 데이터라인에 접촉된다.
상기 제3 금속 패턴은 상기 블랙 매트릭스에 중첩된다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 표시장치는 베이스 기판 상에 위치하며 제1 방향으로 배열된 게이트라인과, 상기 제1 방향에 수직한 제2 방향으로 배열된 데이터라인과, 상기 게이트라인 및 상기 데이터라인에 연결된 박막트랜지스터와, 상기 박막트랜지스터에 접속된 제1 전극과, 상기 제1 전극 상에 제공된 유기 발광층과, 상기 유기 발광층 상에 제공된 제2 전극과 상기 베이스 기판 및 상기 박막트랜지스터 사이에 위치하며 평면상에서 상기 박막트랜지스터와 중첩되는 제1 금속 패턴과 평면상에서 상기 제1 전극과 중첩되는 제2 금속 패턴 및 평면상에서 상기 데이터라인과 중첩되는 제3 금속 패턴을 구비한 편광판, 및 상기 제2 방향을 따라 상기 데이터라인 상에 위치하며, 상기 데이터라인과 상기 제3 금속 패턴을 전기적으로 연결하는 콘택 라인을 포함한다.
상기 제3 금속 패턴과 상기 데이터라인 사이에는 제1 보호층이 구비되고, 상기 데이터라인과 상기 콘택 라인 사이에는 제2 보호층이 구비되며, 상기 제1 보호층은 상기 제3 금속 패턴의 일부를 외부로 노출하는 제1 콘택 홀을 구비하고, 상기 제2 보호층은 상기 제1 콘택 홀의 위치에 대응되도록 형성된 제2 콘택 홀 및 상기 데이터라인을 외부로 노출하는 제3 콘택 홀을 구비한다.
상기 콘택 라인은 상기 제1 콘택 홀 및 상기 제2 콘택 홀에 의해 상기 외부로 노출된 제3 금속 패턴에 접촉되며 상기 제3 콘택 홀에 의해 상기 외부로 노출된 데이터라인에 접촉된다.
이상 살펴본 바와 같은 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판 및 그의 제조방법, 박막트랜지스터 어레이 기판을 구비한 표시장치는 데이터라인과 중첩되는 금속 패턴을 편광판에 형성하여 별도의 콘택 라인을 통해 데이터라인과 금속 패턴을 연결함으로써 데이터라인의 배선 저항을 줄이면서 신호 지연(RC delay) 현상을 최소화할 수 있다.
또한, 데이터라인 하부에 금속 패턴을 배치함에 따라 데이터라인이 배치된 영역에서의 빛샘 현상이 최소화될 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치의 화소 영역을 설명하기 위한 평면도이다.
도 2는 도 1의 화소 영역을 Ⅰ ~ Ⅰ'을 따라 절단한 단면도이다.
도 3은 도 1의 화소 영역을 Ⅱ ~ Ⅱ'을 따라 절단한 단면도이다.
도 4 내지 도 9는 도 3에 도시된 제1 기판의 제조 방법을 순차적으로 나타낸 단면도들이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.
그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 고안의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
또한, 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서 설명의 편의를 위해 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 실시예에 따른 표시장치의 화소 영역을 설명하기 위한 평면도이고, 도 2는 도 1의 화소 영역을 Ⅰ ~ Ⅰ'을 따라 절단한 단면도이며 도 3은 도 1의 화소 영역을 Ⅱ ~ Ⅱ'을 따라 절단한 단면도이다. 본 발명의 실시예에 따른 표시장치는 액정표시장치와 유기 발광 표시장치 등을 포함할 수 있지만, 편의를 위해, 액정표시장치를 표시장치의 일 예로 들어 설명하기로 한다.
도 1 내지 도 3을 참고하면, 액정표시장치는 복수의 화소(PXL)들을 포함하고, 화소(PXL)들은 복수의 데이터라인(DL)과 복수의 게이트라인(GL)을 가진 매트릭스 형태로 배열될 수 있다. 화소(PXL)들은 서로 동일한 구조를 가질 수 있다. 도 1에 도시된 화소(PXL)는 일 방향으로 길게 연장된 직사각형 모양으로 도시하였으나, 이에 한정되는 것은 아니다.
이러한 액정표시장치는 제1 기판(110)과, 제1 기판(110)에 마주하는 제2 기판(120), 및 두 기판(110, 120)에 형성된 액정층(LC)을 포함할 수 있다.
제1 기판(110)은 제1 베이스 기판(BS1)과, 제1 베이스 기판(BS1)의 일면 상에 배치된 제1 편광판(POL1)과, 제1 편광판(POL1) 상에 배치된 박막트랜지스터(TFT)와, 박막트랜지스터(TFT)와 접속된 제1 전극(EL1), 및 데이터라인(DL) 상부에 위치한 콘택 라인(CL)을 포함한다. 제1 기판(110)은 박막트랜지스터(TFT)를 포함하고 있어 박막트랜지스터 어레이 기판으로도 지칭할 수 있다.
제1 베이스 기판(BS1)은 리지드 타입(Rigid type)의 베이스 기판일 수 있으며, 플렉서블 타입(Flexible type)의 베이스 기판일 수도 있다. 리지드 타입의 베이스 기판은 유리 베이스 기판, 석영 베이스 기판, 유리 세라믹 베이스 기판 및 결정질 유리 베이스 기판 중 하나일 수 있다. 플렉서블 타입의 베이스 기판은 고분자 유기물을 포함하는 필름 베이스 기판 및 플라스틱 베이스 기판 중 하나일 수 있다. 제1 베이스 기판(BS1)에 적용되는 물질은 제조 공정 시 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
제1 베이스 기판(BS1)은 복수의 화소(PXL)가 배치되는 화소 영역(PA)과, 화소 영역(PA)의 적어도 일측에 배치되는 데이터 패드 영역(DPP), 및 게이트 패드 영역(GPP)으로 구분될 수 있다.
제1 편광판(POL1)은 제1 베이스 기판(BS1) 상에 배치될 수 있다. 제1 편광판(POL1)은 제1 내지 제3 금속 패턴(MP1, MP2, MP3)을 포함할 수 있다. 제1 금속 패턴(MP1)은 평면상에서 박막트랜지스터(TFT)와 중첩되도록 제1 편광판(POL1) 내에 구비된다. 제2 금속 패턴(MP2)은 평면상에서 제1 전극(EL1)과 중첩되도록 제1 편광판(POL1) 내에 구비된다. 제3 금속 패턴(MP3)은 평면상에서 데이터라인(DL)과 중첩되도록 제1 편광판(POL1) 내에 구비된다.
제1 내지 제3 금속 패턴(MP1, MP2, MP3)은 동일한 도전 물질로 구성될 수 있다.
제1 내지 제3 금속 패턴(MP1, MP2, MP3)은 반사율이 높은 금속을 포함할 수 있다. 예를 들면, 알루미늄, 금, 은, 구리, 크롬, 철, 니켈, 몰리브덴, 및 이들의 합금 중 하나를 포함할 수 있다. 특히, 제1 내지 제3 금속 패턴(MP1, MP2, MP3)은 이러한 금속들 중 상대적으로 반사율이 높은 알루미늄을 포함할 수 있다.
제1 내지 제3 금속 패턴(MP1, MP2, MP3)은 이러한 금속들 및 이러한 금속들 중 하나를 포함하는 단일막 구조일 수 있다. 제1 내지 제3 금속 패턴(MP1, MP2, MP3)은 이러한 금속들 및 이러한 금속들 중 하나를 포함하는 막이 둘 이상 적층된 다중막 구조일 수도 있다. 예를 들면, 제1 내지 제3 금속 패턴(MP1, MP2, MP3)은 알루미늄을 포함하는 하부막, 및 티타늄을 포함하는 상부막을 구비하는 이중막 구조일 수 있다. 또한, 제1 내지 제3 금속 패턴(MP1, MP2, MP3)은 알루미늄을 포함하는 하부막, 및 몰리브덴을 포함하는 상부막을 구비하는 이중막 구조일 수도 있다.
제1 금속 패턴(MP1)은 제1 기판(110)의 박막트랜지스터(TFT)와 중첩되며 제2 기판(120)에 구비된 블랙 매트릭스(BM)와도 중첩된다. 제1 금속 패턴(MP1)은 박막트랜지스터(TFT) 하부에 배치되기 때문에 빛이 투과되지 않고 편광의 기능을 수행하지 않는다. 즉, 제1 금속 패턴(MP1)은 박막트랜지스터(TFT)로 빛이 투과되는 것을 차단하기 위한 광 차단부의 기능을 할 수 있다.
제2 금속 패턴(MP2)은 제1 베이스 기판(BS1)의 표면에서 제1 방향(D1)을 따라 나란하게 형성된 다수의 미세 패턴들을 포함한다. 다수의 미세 패턴들은 인접한 미세 패턴과 일정 간격(d)을 가지도록 스트라이프 형태로 형성된다. 제2 금속 패턴(MP2)은 와이어 그리드 편광자(Wire Grid Polarizer, WGP)로 구성될 수 있다. 이러한 다수의 미세 패턴은 150nm 이상의 높이를 가질 수 있고, 인접한 미세 패턴들 사이의 간격(d)이 100nm 이하일 수 있다.
제3 금속 패턴(MP3)은 제1 베이스 기판(BS1) 상에서 제2 방향(D)을 따라 데이터라인(DL)과 중첩될 수 있으며, 제2 베이스 기판(BS2)의 블랙 매트릭스(BM)와도 중첩될 수 있다. 제3 금속 패턴(MP3)은 블랙 매트릭스(BM)와 중첩되며 데이터라인(DL) 하부에 배치되기 때문에 빛이 투과되지 않으며, 편광의 기능을 수행하지 않는다. 또한, 제3 금속 패턴(MP3)은 빛샘을 방지하기 위해 블랙 매트릭스(BM)와 동일한 크기를 갖도록 형성될 수 있다.
제1 편광판(POL1) 상에는 제1 보호층(PSV1)이 배치될 수 있다. 제1 보호층(PSV1)은 제1 편광판(POL1)을 커버할 수 있다. 제1 보호층(PSV1)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 어느 하나를 포함할 수 있다.
제1 보호층(PSV1) 상에는 게이트라인(GL)이 배치될 수 있다. 게이트라인(GL)은 화소영역(PA)에서 제1 방향(D1)을 따라 연장될 수 있다.
게이트라인(GL) 상에는 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 게이트 절연막(GI) 상에 데이터라인(DL)이 배치될 수 있다.
데이터라인(DL)은 제1 베이스 기판(BS1) 상에서 제1 방향을 따라 배열된 게이트라인(GL)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 즉, 데이터라인(DL)은 게이트 절연막(GI)에 의해 게이트라인(GL)과 절연된다.
박막트랜지스터(TFT)는 화소(PXL) 내에서 게이트라인(GL) 및 데이터라인(DL)에 접속된다. 박막트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SM), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
게이트 전극(GE)은 게이트라인(GL)으로부터 돌출된 형상을 가질 수 있다. 또는, 게이트 전극(GE)은 게이트라인(GL)의 일부 영역일 수 있다. 게이트라인(GL)과 게이트 전극(GE)은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 이들의 합금 중 적어도 하나를 포함할 수 있다. 즉, 게이트라인(GL) 및 게이트 전극(GE)은 이러한 금속 물질을 포함하는 단일막 또는 다중막 구조일 수 있다. 예를 들면, 게이트라인(GL) 및 게이트 전극(GE)은 몰리브덴, 알루미늄, 및 몰리브덴이 순차적으로 적층된 삼중막 구조일 수 있다. 또는 게이트라인(GL) 및 게이트 전극(GE)은 티타늄 및 구리가 순차적으로 적층된 이중막 구조일 수 있다. 또는 게이트라인(GL) 및 게이트 전극(GE)은 티타늄 및 구리의 합금을 포함하는 단일막 구조일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)에 의해 절연된다.
반도체층(SM)은 게이트 절연막(GI) 상에 배치되고, 반도체층(SM)의 적어도 일부는 게이트 전극(GE)과 중첩할 수 있다. 반도체층(SM)은 게이트 절연막(GI) 상에 배치된 반도체 활성층(ACT), 및 반도체 활성층(ACT) 상에 배치된 오믹 콘택층(OHM)을 포함할 수 있다.
반도체 활성층(ACT)은 비정질 실리콘(a-Si), 다결정 실리콘(p-Si) 및 산화물 반도체 중 어느 하나를 포함할 수 있다. 여기서, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 산화물 반도체는 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
오믹 콘택층(OHM)은 반도체 활성층(ACT) 및 소스 전극(SE) 또는 드레인 전극(DE)으로부터 분지된 형상을 가질 수 있다. 드레인 전극(DE)은 반도체층(SM)의 타측에 접속하고, 소스 전극(SE)으로부터 이격되어 배치될 수 있다. 반도체층(SM)에서, 소스 전극(SE) 및 드레인 전극(DE) 사이의 영역은 전도 채널(conductive channel)일 수 있다.
데이터라인(DL)과, 소스 전극(SE) 및 드레인 전극(DE)은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 데이터라인(DL)과, 소스 전극(SE) 및 드레인 전극(DE)은 몰리브덴, 알루미늄, 및 몰리브덴이 순차적으로 적층된 삼중막 구조일 수 있다. 또는 데이터라인(DL)과, 소스 전극(SE) 및 드레인 전극(DE)은 티타늄 및 구리가 적층된 이중막 구조일 수 있다.
소스 전극(SE) 및 드레인 전극(DE) 상에 제2 보호층(PSV2)이 배치될 수 있다. 제2 보호층(PSV2)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 제2 보호층(PSV2)은 무기 보호막 및 무기 보호막 상에 배치되는 유기 보호막을 포함할 수 있다. 무기 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 유기 보호막은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 어느 하나를 포함할 수 있다. 즉, 유기 보호막은 투명하고, 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다. 제2 보호층(PSV2)은 드레인 전극(DE)의 일부를 외부로 노출하는 제1 콘택 홀(CH1)과, 제1 편광판(POL1)의 제3 금속 패턴(MP3)의 일부 및 데이터라인(DL)을 외부로 노출하는 제4 콘택 홀(CH4)을 포함한다.
제2 보호층(PSV2) 상에 제1 전극(EL1) 및 콘택 라인(CL)이 배치될 수 있다. 제1 전극(EL1) 및 콘택 라인(CL)은 투명 도전성 산화물을 포함할 수 있다. 투명 도전성 산화물은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide), 및 FTO(Fluorine dopsed Tin Oxide) 중 하나일 수 있다.
제1 전극(EL1)은 제2 보호층(PSV2)에 구비된 제1 콘택 홀(CH1)을 통하여 드레인 전극(DE)에 접촉된다.
콘택 라인(CL)은 제4 콘택 홀(CH4)을 통하여 데이터라인(DL)과 제3 금속 패턴(MP3)에 접촉될 수 있다. 즉, 콘택 라인(CL)은 제3 금속 패턴(MP3)과 데이터라인(DL)을 전기적으로 연결하는 브릿지 역할을 할 수 있다. 콘택 라인(CL)을 통해 제3 금속 패턴(MP3)과 데이터라인(DL)이 전기적으로 접속됨에 따라, 데이터라인(DL)은 이중 구조의 배선 형태를 이룰 수 있다. 이로 인해, 데이터라인(DL)의 배선 저항이 감소되어 신호 지연(RC delay) 현상을 최소화할 수 있다.
한편, 제4 콘택 홀(CH4)은 제2 보호층(PSV2) 상에서 콘택 라인(CL)과 데이터라인(DL)이 중첩되기만 하면 제2 보호층(PSV2) 내부에서 그 위치가 다양하게 변경될 수 있다. 예를 들면, 제4 콘택 홀(CH4)은 화소 영역(PA) 내에서 개구율 손상이 적은 위치에 형성될 수 있다. 또한, 제4 콘택 홀(CH4)은 화소 영역(PA)에서 데이터라인(DL)의 시작점에 해당하는 데이터 패드부(DPP)에 위치하여 콘택 라인(CL)이 데이터라인(DL)과 제3 금속 패턴(MP3)을 전기적으로 연결되게 할 수 있다.
제2 기판(120)은 제2 베이스 기판(BS2)과, 제2 편광판(POL2)과, 컬러필터(CF)와, 블랙 매트릭스(BM) 및 제2 전극(EL2)을 포함할 수 있다.
제2 베이스 기판(BS2)은 제1 베이스 기판(BS1)에 마주하고, 제1 베이스 기판(BS1)과 동일한 물질을 포함할 수 있다.
제2 편광판(POL2)은 제2 베이스 기판(BS2) 상면에 배치될 수 있다. 제2 편광판(POL2)은 제1 기판(110)에서 제2 기판(120) 방향으로 진행하는 광을 편광시킬 수 있다. 즉, 제2 편광판(POL2)은 액정층(LC)을 투과한 광을 편광시킬 수 있다.
컬러필터(CF)는 제2 베이스 기판(BS2)에 제공될 수 있다. 컬러필터(CF)는 화소(PXL)들을 투과하는 광에 색상을 부여할 수 있다. 컬러필터(CF)는 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터 중 하나일 수 있다. 또한, 컬러필터(CF)는 시안 컬러필터, 마젠다 컬러필터 및 황색 컬러필터 중 하나일 수도 있다. 한편, 본 실시예에서는 제2 기판(120)이 컬러필터(CF)를 구비하는 것을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 제1 기판(110)이 컬러필터(CF)를 구비할 수도 있다.
블랙 매트릭스(BM)는 액정표시장치가 영상을 구현함에 있어 불필요한 광을 차단할 수 있다. 블랙 매트릭스(BM)는 컬러필터(CF)의 일측에 제공될 수 있다. 예를 들면, 블랙 매트릭스(BM)는 화소(PXL)들의 둘레에 대응하는 컬러필터(CF)의 둘레에 배치될 수 있다. 한편, 본 실시예에서는 도시하지 않았으나, 컬러필터(CF) 및 블랙 매트릭스(BM)는 화소(PXL)의 경계에 인접한 영역에서 중첩될 수도 있다.
제2 전극(EL2)은 컬러필터(CF) 및 블랙 매트릭스(BM) 상에 배치될 수 있다. 제2 전극(EL2)은 제1 전극(EL1)과 전계를 형성한다. 제2 전극(EL2)은 제1 전극(EL1)과 동일한 물질로 구성될 수 있다. 제2 전극(EL2)이 도 2에 도시된 바와 같이 액정표시장치에 적용될 경우 공통전극이 될 수 있다. 그러나 이에 한정되는 것은 아니다. 제2 전극(EL2)이 유기 발광 표시장치에 적용될 경우에는 캐소드 전극이 될 수 있다.
액정층(LC)은 제1 기판(110) 및 제2 기판(120) 사이에 배치될 수 있다. 액정층(LC)은 광학적 이방성을 가지는 액정분자들을 포함할 수 있다. 액정분자들은 제1 전극(EL1) 및 제2 전극(EL2) 사이에 형성되는 전계에 의해 배열되어, 광을 투과시키거나 차단시킬 수 있다.
한편, 게이트 패드부(GPP)는 제1 베이스 기판(BS1)에서 제1 방향(D1)을 따라 배열된 게이트라인(GL)과 전기적으로 연결되고, 데이터 패드부(DPP)는 제1 방향(D1)에 수직한 제2 방향(D2)을 따라 배열된 데이터라인(DL)과 전기적으로 연결된다.
게이트 패드부(GPP)는 게이트 패드(GP), 및 게이트 패드(GP)에 접속되는 게이트 패드 전극(GPE)을 포함한다. 게이트 패드(GP)는 제1 보호막(PSV1) 상에 배치되고, 게이트 절연막(GI) 및 제2 보호막(PSV2)은 게이트 패드(GP)를 커버하며, 게이트 패드(GP)를 노출하는 제2 콘택 홀(CH2)을 구비한다. 게이트 패드 전극(GPE)은 제2 콘택 홀(CH2)을 통하여 게이트 패드(GP)와 접속한다. 따라서, 게이트 패드 전극(GPE)은 게이트 패드(GP) 및 게이트라인(GL)을 전기적으로 연결한다.
데이터 패드부(DPP)는 데이터 패드(DP), 및 데이터 패드(DP)에 접속되는 데이터 패드 전극(DPE)를 포함한다. 데이터 패드(DP)는 게이트 절연막(GI) 상에 배치될 수 있다. 제2 보호막(PSV2)은 데이터 패드(DP)를 커버하며, 데이터 패드(DP)를 노출하는 제3 콘택 홀(CH3)을 구비한다. 데이터 패드 전극(DPE)은 제3 콘택 홀(CH3)을 통하여 데이터 패드(DP)와 접속한다. 따라서, 데이터 패드 전극(DPE)은 데이터 패드(DP) 및 데이터라인(DL)을 전기적으로 연결한다.
본 실시예에서, 게이트 패드부(GPP), 및 데이터 패드부(DPP)는 외부 배선과 전기적으로 연결될 수 있다. 그러나, 이에 한정되는 것은 아니다. 예를 들면, 게이트 패드부(GPP) 대신 다수의 비정질 실리콘 트랜지스터로 이루어진 게이트 드라이버가 제공될 수 있다. 비정질 실리콘 트랜지스터들은 박막트랜지스터 제조 공정을 통해 제1 베이스 기판(BS1)의 패드 영역 상에 직접 배치될 수 있다.
본 실시예에서, 표시장치를 액정표시장치로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 액정층(LC)과 제2 기판(120)을 대신하여, 제1 전극(EL1)과 제2 전극(EL2) 사이에 광을 발생하는 유기 발광층을 구비한 유기 발광 표시장치에도 본 실시예의 특징이 적용될 수 있다.
도 4 내지 도 9는 도 3에 도시된 제1 기판의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 3 및 도 4를 참조하면, 제1 베이스 기판(BS1) 상에 제1 편광판(POL1)이 배치된다. 제1 편광판(POL1)은 제2 금속 패턴(MP2) 및 제3 금속 패턴(MP3)을 포함한다. 제1 편광판(POL1)은 반사율이 높은 도전층(미도시)을 스퍼터링법, 화학기상증착법, 이배포레이션(Evaporation) 방법 등을 이용하여 제1 베이스 기판(BS1) 상에 형성하고, 에칭 공정을 진행하여 제1 내지 제3 금속 패턴(MP1 ~ MP3)을 포함하도록 패터닝될 수 있다.
제1 금속 패턴(MP1)은 박막트랜지스터(도 2의 TFT)의 위치에 대응되도록 제1 베이스 기판(BS1) 상에 패터닝되고, 제2 금속 패턴(MP2)은 제1 전극(EL1)의 위치에 대응되도록 제1 베이스 기판(BS1) 상에 패터닝되며 제3 금속 패턴(MP3)은 데이터라인(DL)의 위치에 대응되도록 제1 베이스 기판(BS1) 상에 패터닝된다. 특히, 제2 금속 패턴(MP2)은 제1 베이스 기판(BS1)의 표면 상에서 나란하게 형성된 다수의 미세 패턴들을 포함하는 와이어 그리드 편광자(Wire Grid Polarizer, WGP)로써 수행할 수 있다.
제1 내지 제3 금속 패턴(MP1 ~ MP3)은 동일한 층에 위치하며 서로 동일한 도전 물질로 구성된다.
제1 편광판(POL1) 상에 제1 보호층(PSV1)이 형성된다. 제1 보호층(PSV1)은 제1 편광판(POL1)의 제3 금속 패턴(MP3)의 일부를 외부로 노출하는 제1 개구부(OP1)을 포함하도록 패터닝된다. 이때, 제1 보호층(PSV1)은 마스크 공정을 통해 패터닝될 수 있다. 구체적으로, 제1 편광판(POL1) 상에 절연물질 및 감광막이 순차적으로 형성되고, 감광막 상부에 광 투과부 및 광 차단부를 구비한 마스크(미도시)가 배치된다. 이어 노광 및 현상 등의 일련의 단위 공정을 포함하는 마스크 공정을 진행하여 제1 편광판(POL1) 상에 제1 개구부(OP1)를 구비한 제1 보호층(PSV1)이 형성될 수 있다. 제1 보호층(PSV1)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 어느 하나를 포함할 수 있다.
도 5를 참조하면, 제1 개구부(OP1)를 포함한 제1 보호층(PSV1) 상에 게이트 절연층(GI)이 형성된다. 게이트 절연층(GI)은 제1 개구부(OP1)에 대응되는 제2 개구부(OP2)를 포함하도록 패터닝된다. 이때, 게이트 절연층(GI)은 마스크 공정을 통해 패터닝될 수 있다. 구체적으로, 제1 보호층(PSV1) 상에 절연물질 및 감광막이 순차적으로 형성되고, 감광막 상부에 마스크(미도시)가 배치된다. 이어 노광 및 현상 등의 일련의 단위 공정을 포함하는 마스크 공정을 진행하여 제1 보호층(PSV1) 상에 제2 개구부(OP2)를 구비한 게이트 절연층(GI)이 형성될 수 있다. 게이트 절연층(GI)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다.
도 6을 참조하면, 게이트 절연층(GI) 상에 반도체층(SM) 및 데이터라인(DL)이 배치된다. 이때, 반도체층(SM) 및 데이터라인(DL)은 제1 편광판(POL1)의 제3 금속 패턴(MP3)과 중첩되도록 패터닝된다.
도 7을 참조하면, 데이터라인(DL)이 형성된 제1 베이스 기판(BS1) 전면에 절연물질(IM)이 배치된다. 절연물질(IM)은 무기 절연물질 및 무기 절연물질 상에 배치되는 유기 절연물질을 포함할 수 있다. 무기 절연물질은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 유기 절연물질은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 어느 하나를 포함할 수 있다.
절연물질(IM)이 배치된 제1 베이스 기판(BS1) 전면에 감광막(미도시)을 형성하고, 감광막 상부에 광 투과부 및 광 차단부를 구비한 마스크(미도시)를 배치한다.
이어 노광 및 현상 등의 일련의 단위 공정을 포함하는 마스크 공정을 진행하여 도 8에 도시된 바와 같이, 제1 개구부(OP1) 및 제2 개구부(OP2)에 대응되는 제3 개구부(OP3)를 포함하는 제2 보호층(PSV2)이 형성된다. 제1 내지 제3 개구부(OP1 ~ OP3)는 제4 콘택홀(CH4)를 구성하며, 제2 보호층(PSV2)은 데이터라인(DL)을 외부로 노출하도록 패터닝될 수 있다.
연속하여, 도 9를 참조하면, 제2 보호층(PSV2) 상에 제1 전극(EL) 및 콘택 라인(CL)이 배치된다. 제1 전극(EL1)은 박막트랜지스터(도 1의 TFT)와 접속되고, 콘택 라인(CL)은 외부로 노출된 데이터라인(DL) 상에 직접 배치될 수 있다. 또한, 콘택 라인(CL)은 제4 콘택 홀(CH4)을 통해 외부로 노출된 제1 편광판(POL1)의 제3 금속 패턴(MP3) 상에 직접 배치될 수 있다. 즉, 콘택 라인(CL)은 데이터라인(DL)과 전기적으로 접속되면서 제3 금속 패턴(MP3)과도 전기적으로 접속된다.
이로 인해, 데이터라인(DL)과 제1 편광판(POL1)의 제3 금속 패턴(MP3)은 콘택 라인(CL)을 통해 전기적으로 접속된다. 데이터라인(DL)이 콘택 라인(CL)을 통해 제3 금속 패턴(MP3)과 전기적으로 접속됨에 따라 데이터라인(DL)은 이중 구조의 배선 형태를 가질 수 있다. 데이터라인(DL)이 이중 구조의 배선 형태를 가짐에 따라 표시장치의 대형화 및 고해상도화에 따른 신호 지연(RC delay) 현상이 줄어들 수 있다.
또한, 제3 금속 패턴(MP3)이 편광의 기능을 수행하지 않고, 데이터라인(DL)의 하부에서 블랙 매트릭스와 동일한 크기를 갖도록 형성될 수 있어 데이터라인(DL)이 배치된 영역의 빛샘 현상을 방지할 수 있다.
본 발명이 속하는 기술분야의 상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허 청구범위에 의하여 나타내어지며, 특히 청구범위의 의미 및 범위 그리고 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 제1 기판 BS1: 제1 베이스 기판
POL1: 제1 편광판 MP1 ~ MP3: 제1 내지 제3 금속 패턴
PSV1: 제1 보호층 GI: 게이트 절연층
DL: 데이터라인 PSV2: 제2 보호층
CL: 콘택 라인 EL1: 제1 전극
120: 제2 기판 BS2: 제2 베이스 기판
EL2: 제2 전극 BM: 블랙 매트릭스

Claims (20)

  1. 베이스 기판 상에 위치하며, 제1 방향으로 배열된 게이트라인;
    상기 제1 방향에 수직한 제2 방향으로 배열된 데이터라인;
    상기 게이트라인 및 상기 데이터라인에 연결된 박막트랜지스터;
    상기 박막트랜지스터에 접속된 화소 전극;
    상기 베이스 기판 및 상기 박막트랜지스터 사이에 위치하며, 평면상에서 상기 박막트랜지스터와 중첩되는 제1 금속 패턴과, 평면상에서 상기 화소 전극과 중첩되는 제2 금속 패턴, 및 평면상에서 상기 데이터라인과 중첩되는 제3 금속 패턴을 구비한 편광판; 및
    상기 제2 방향을 따라 상기 데이터라인 상에 위치하며, 상기 데이터라인과 상기 제3 금속 패턴을 연결하는 콘택 라인을 포함하고,
    상기 콘택 라인은 상기 데이터라인과 상기 제3 금속 패턴 상에 직접 위치하여 상기 데이터라인 및 상기 제3 금속 패턴 각각과 직접 접촉하고, 상기 데이터라인과 상기 제3 금속 패턴에 중첩하는 박막트랜지스터 어레이 기판.
  2. 제1 항에 있어서,
    상기 제3 금속 패턴과 상기 데이터라인 사이에는 제1 보호층이 구비되고, 상기 데이터라인과 상기 콘택 라인 사이에는 제2 보호층이 구비되는 박막트랜지스터 어레이 기판.
  3. 제2 항에 있어서,
    상기 제1 보호층은 상기 제3 금속 패턴의 일부를 외부로 노출하는 제1 콘택 홀을 구비하고, 상기 제2 보호층은 상기 제1 콘택 홀의 위치에 대응되도록 형성된 제2 콘택 홀 및 상기 데이터라인을 외부로 노출하는 제3 콘택 홀을 구비하는 박막트랜지스터 어레이 기판.
  4. 제3 항에 있어서,
    상기 콘택 라인은 상기 제1 콘택 홀과 상기 제2 콘택 홀을 통해 상기 외부로 노출된 제3 금속 패턴과 직접 접촉되며, 상기 제3 콘택 홀을 통해 상기 외부로 노출된 데이터라인과 직접 접촉되는 박막트랜지스터 어레이 기판.
  5. 제4 항에 있어서,
    상기 데이터라인과 상기 제3 금속 패턴은 상기 콘택 라인을 통해 전기적으로 연결되는 박막트랜지스터 어레이 기판.
  6. 제1 항에 있어서,
    상기 콘택 라인과 상기 화소 전극은 동일한 층에 위치하며 서로 동일한 도전 물질로 구성되는 박막트랜지스터 어레이 기판.
  7. 제1 항에 있어서,
    상기 제1 내지 제3 금속 패턴은 동일한 도전 물질로 구성되고 서로 동일한 층에 위치하는 박막트랜지스터 어레이 기판.
  8. 제1 항에 있어서,
    상기 제2 금속 패턴은 와이어 그리드 편광자(WGP, Wire Grid Polarizer)를 포함하는 박막트랜지스터 어레이 기판.
  9. 베이스 기판 상에 제1 내지 제3 금속 패턴을 구비한 편광판을 형성하는 단계와,
    상기 편광판 상에 상기 제1 내지 제3 금속 패턴 중 어느 하나의 금속 패턴의 일부를 외부로 노출하는 제1 개구부를 구비한 제1 보호층을 형성하는 단계와,
    상기 제1 보호층 상에 게이트라인과, 상기 게이트라인으로부터 연장된 게이트 전극을 형성하는 단계와,
    상기 게이트라인과 상기 게이트 전극 상에 상기 제1 개구부의 위치에 대응되게 형성된 제2 개구부를 구비한 절연층을 형성하는 단계와,
    상기 절연층 상에 반도체층과, 데이터라인과, 상기 데이터라인으로부터 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극을 형성하는 단계와,
    상기 데이터라인과, 소스 전극 및 드레인 전극 상에 상기 제2 개구부의 위치에 대응되게 형성된 제3 개구부와, 상기 데이터라인을 외부로 노출하는 제4 개구부 및 상기 드레인 전극의 일부를 외부로 노출하는 콘택 홀을 구비한 제2 보호층을 형성하는 단계, 및
    상기 콘택 홀을 통해 상기 드레인 전극과 접속된 화소 전극을 형성하고, 상기 제4 개구부를 통해 상기 데이터라인에 접촉되며 상기 제1 내지 제3 개구부를 통해 상기 외부로 노출된 어느 하나의 금속 패턴에 접촉되는 콘택 라인을 형성하는 단계를 포함하고,
    상기 콘택 라인은 상기 데이터라인과 상기 하나의 금속 패턴 상에 직접 형성되어 상기 데이터라인 및 상기 하나의 금속 패턴 각각과 직접 접촉하고, 상기 데이터라인과 상기 하나의 금속 패턴에 중첩하는 박막트랜지스터 어레이 기판의 제조방법.
  10. 제9 항에 있어서,
    상기 제1 금속 패턴은 평면상에서 상기 게이트 전극과, 상기 소스 전극 및 상기 드레인 전극과 중첩되고, 상기 제2 금속 패턴은 평면상에서 상기 화소 전극과 중첩되며 상기 제3 금속 패턴은 평면상에서 상기 데이터라인과 중첩되는 박막트랜지스터 어레이 기판의 제조방법.
  11. 제9 항에 있어서,
    상기 제2 금속 패턴은 와이어 그리드 편광자(WGP, Wire Grid Polarizer)를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 삭제
  13. 제9 항에 있어서,
    상기 콘택 라인은 상기 화소 전극과 동일한 층에 위치하며, 동일한 도전 물질로 구성되는 박막트랜지스터 어레이 기판의 제조방법.
  14. 제1 베이스 기판 상에서 제1 방향으로 배열된 게이트라인과, 상기 제1 방향에 수직한 제2 방향으로 배열된 데이터라인과, 상기 게이트라인 및 상기 데이터라인에 연결된 박막트랜지스터와, 상기 박막트랜지스터에 접속된 화소 전극과, 상기 베이스 기판의 일면에 위치하며 제1 내지 제3 금속 패턴을 구비한 편광판 및 상기 제2 방향을 따라 상기 데이터라인 상에 위치하며 상기 제1 내지 제3 금속 패턴 중 어느 하나의 금속 패턴과 상기 데이터라인을 연결하는 콘택 라인을 포함하는 제1 기판;
    상기 제1 베이스 기판에 대향하는 제2 베이스 기판 상에 위치한 블랙 매트릭스와, 컬러필터 및 공통전극을 포함하는 제2 기판; 및
    상기 제1 기판과 상기 제2 기판 사이에 제공된 액정층을 포함하고,
    상기 제1 금속 패턴은 평면상에서 상기 박막트랜지스터와 중첩되고, 상기 제2 금속 패턴은 평면상에서 상기 화소 전극과 중첩되며 상기 제3 금속 패턴은 평면상에서 상기 데이터라인과 중첩되고,
    상기 콘택 라인은 상기 데이터라인과 상기 제3 금속 패턴 상에 직접 위치하여 상기 데이터라인 및 상기 제3 금속 패턴 각각과 직접 접촉하고, 상기 데이터라인과 상기 제3 금속 패턴에 중첩하는 표시장치.
  15. 제14 항에 있어서,
    상기 제1 기판은 상기 제3 금속 패턴과 상기 데이터라인 사이에 구비된 제1 보호층과, 상기 데이터라인과 상기 콘택 라인 사이에 구비된 제2 보호층을 더 포함하고,
    상기 제1 보호층은 상기 제3 금속 패턴의 일부를 외부로 노출하는 제1 콘택 홀을 구비하고, 상기 제2 보호층은 상기 제1 콘택 홀의 위치에 대응되도록 형성된 제2 콘택 홀 및 상기 데이터라인을 외부로 노출하는 제3 콘택 홀을 구비하는 표시장치.
  16. 제15 항에 있어서,
    상기 콘택 라인은 상기 제1 콘택 홀 및 상기 제2 콘택 홀에 의해 상기 외부로 노출된 제3 금속 패턴에 직접 접촉되며 상기 제3 콘택 홀에 의해 상기 외부로 노출된 데이터라인에 직접 접촉되는 표시장치.
  17. 제14 항에 있어서,
    상기 제3 금속 패턴은 상기 블랙 매트릭스에 중첩되는 표시장치.
  18. 베이스 기판 상에 위치하며, 제1 방향으로 배열된 게이트라인;
    상기 제1 방향에 수직한 제2 방향으로 배열된 데이터라인;
    상기 게이트라인 및 상기 데이터라인에 연결된 박막트랜지스터;
    상기 박막트랜지스터에 접속된 제1 전극;
    상기 제1 전극 상에 제공된 유기 발광층;
    상기 유기 발광층 상에 제공된 제2 전극;
    상기 베이스 기판 및 상기 박막트랜지스터 사이에 위치하며, 평면상에서 상기 박막트랜지스터와 중첩되는 제1 금속 패턴과, 평면상에서 상기 제1 전극과 중첩되는 제2 금속 패턴 및 평면 상에서 상기 데이터라인과 중첩되는 제3 금속 패턴을 구비한 편광판; 및
    상기 제2 방향을 따라 상기 데이터라인 상에 위치하며, 상기 데이터라인과 상기 제3 금속 패턴을 전기적으로 연결하는 콘택 라인을 포함하고,
    상기 콘택 라인은 상기 데이터라인과 상기 제3 금속 패턴 상에 직접 위치하여 상기 데이터라인 및 상기 제3 금속 패턴 각각과 직접 접촉하고, 상기 데이터라인과 상기 제3 금속 패턴에 중첩하는 표시장치.
  19. 제18 항에 있어서,
    상기 제3 금속 패턴과 상기 데이터라인 사이에는 제1 보호층이 구비되고, 상기 데이터라인과 상기 콘택 라인 사이에는 제2 보호층이 구비되며,
    상기 제1 보호층은 상기 제3 금속 패턴의 일부를 외부로 노출하는 제1 콘택 홀을 구비하고, 상기 제2 보호층은 상기 제1 콘택 홀의 위치에 대응되도록 형성된 제2 콘택 홀 및 상기 데이터라인을 외부로 노출하는 제3 콘택 홀을 구비하는 표시장치.
  20. 제19 항에 있어서,
    상기 콘택 라인은 상기 제1 콘택 홀 및 상기 제2 콘택 홀에 의해 상기 외부로 노출된 제3 금속 패턴에 직접 접촉되며 상기 제3 콘택 홀에 의해 상기 외부로 노출된 데이터라인에 직접 접촉되는 표시장치.
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