KR20090117317A - 반도체 소자의 패턴 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 플래시 메모리 소자의 셀 영역에 소자 분리막들 및 상기 소자 분리막들의 일단이 연결된 더미 패턴을 형성하는 단계와, 상기 셀 영역 상에 상기 소자 분리막들과 상기 더미 패턴 사이의 영역이 오픈되는 마스크막 패턴을 형성하는 단계 및 상기 마스크막 패턴을 이용한 식각 공정으로 상기 소자 분리막들과 상기 더미 패턴을 분리하는 단계를 포함하기 때문에, 셀 영역에 소자 분리막을 단독으로 형성할 때보다 소자 분리막의 끝단에 발생하는 결함을 최소화할 수 있다.
소자분리막, 더미 패턴, 셀 영역, 주변 영역

Description

반도체 소자의 패턴 형성 방법{Method of forming a pattern of a semi conductor}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 낸드 플래시 메모리 소자의 셀 영역에서 결함 없는 소자 분리막을 형성하기 위한 반도체 소자의 패턴 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다. 플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과, 특히 이러한 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.이러한 플래시 메모리 소자는 셀의 구조 및 동작조건에 따라 노아(NOR)형 플래시 메모리와 낸드(NAND)형 플래시 메모리 소자로 나뉜다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.
이러한 낸드형 플래시 메모리 소자는 통상적으로 셀 영역(cell region)과 주변 영역(peri region)을 포함한다. 셀 영역은 소스 선택 라인들과 드레인 선택 라인들 및 이들 사이에 형성되는 다수의 워드 라인들을 포함하며, 주변 영역은 셀 영역에 형성된 여러 요소들을 구동하기 위한 다수의 트랜지스터들을 포함할 수 있다.
도 1a 및 도 1b는 종래 기술에 따라 낸드형 플래시 메모리 소자의 셀 영역과 주변 영역에서 소자 분리막을 형성하는 방법을 설명하기 위하여 개략적으로 도시한 정면도이다.
도 1a를 참조하면, 먼저 셀 영역(도면부호 A)의 반도체 기판(100)에 포토 레지스트 패턴을 이용한 식각 공정으로 소자 분리 영역에 트렌치를 형성하고 트렌치 에 절연막을 형성하여 소자 분리막(102)들을 형성한다. 소자 분리막(102)은 활성 영역을 한정하며 라인 형태로 조밀하게 형성된다. 이때, 반도체 기판(100)의 주변 회로 영역(도면부호 B)과 인접한 셀 영역(도면부호 A)에는 소자 분리막(102)을 형성할 때 더미 패턴(104)을 함께 형성할 수 있다.
도 1b를 참조하면, 주변 회로 영역(도면부호 B)에 소자 분리막을 형성하는 식각 공정에서 셀 영역(도면부호 A)에 형성된 소자 분리막(102) 또는 더미 패턴(104)이 손상되지 않도록, 셀 영역(도면부호 A)의 반도체 기판(100) 상에 마스크막(106)을 형성한다. 그리고 포토 레지스트 패턴을 이용한 식각 및 절연막 형성 공정을 실시하여 주변 회로 영역(도면부호 B)의 반도체 기판(100)에 소자 분리막(108)을 형성한다.
도 2는 종래 기술에 따라 셀 영역에 소자 분리막을 형성하기 위한 포토 레지스트 패턴의 SEM(Scanning Electron Microscope) 사진이다.
반도체 소자가 고집적화됨에 따라 소자 분리막을 형성하기 위하여 형성되는 포토 레지스트 패턴 또한 더욱 미세한 폭과 피치(pitch)로 형성되고 있다. 그런데,포토 레지스트 패턴의 폭이 좁아질수록 포토 레지스트 패턴이 붕괴될 수 있는 문제점은 더욱 자주 발생할 수 있다. 특히 이렇게 포토 레지스트 패턴이 붕괴되는 문제점은 셀 영역에 형성된 소자 분리막(102)의 끝단에서 용이하게 발생할 수 있다. 도 2를 참조하면, 셀 영역에 형성된 포토 레지스트 패턴의 끝단은 다른 부분에 비해 폭이 더욱 좁게 형성될 수 있기 때문에, E 영역에서와 같이 포토 레지스트 패턴의붕괴가 발생하여 인접한 포토 레지스트 패턴끼리 접하여 형성될 수 있다. 이와 같 이 포토 레지스트 패턴이 붕괴되면 소자 분리막을 형성할 때 브리지(bridge)가 발생하여 활성 영역을 제대로 한정하지 못하는 등 반도체 소자의 특성이 열화될 수 있다.
본 발명은 셀 영역에서 소자 분리막과 더미 패턴을 일체로 형성한 뒤 주변 영역의 소자 분리막 형성 공정시 이들을 분리하는 식각 공정을 함께 실시하여 셀 영역에 형성되는 소자 분리막의 끝단에서 결함이 발생하는 것을 방지할 수 있다.
본 발명에 따른 반도체 소자의 패턴 형성 방법은, 플래시 메모리 소자의 셀 영역에 소자 분리막들 및 상기 소자 분리막들의 일단이 연결된 더미 패턴을 형성하는 단계와, 상기 셀 영역 상에 상기 소자 분리막들과 상기 더미 패턴 사이의 영역이 오픈되는 마스크막 패턴을 형성하는 단계 및 상기 마스크막 패턴을 이용한 식각 공정으로 상기 소자 분리막들과 상기 더미 패턴을 분리하는 단계를 포함하는 것을 특징으로 한다.
상기 더미 패턴은 플래시 메모리 소자의 주변 영역과 인접한 상기 셀 영역에 형성될 수 있다. 상기 마스크막 패턴이 오픈된 영역은 라인 형태로 형성되며 상기 주변 영역에 형성되는 소자 분리막 패턴의 방향과 동일하게 형성될 수 있다. 상기 소자 분리막은 라인 형태로 형성될 수 있다.
본 발명의 반도체 소자의 패턴 형성 방법에 따르면, 소자 분리막과 더미 패턴을 일체로 형성한 뒤 후속하는 주변 영역의 소자 분리막 형성 공정에서 이들을 분리하여 형성하기 때문에, 셀 영역에 소자 분리막을 단독으로 형성할 때보다 소자 분리막의 끝단에 발생하는 결함을 최소화할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 개략적으로 도시한 정면도이다.
도 3a를 참조하면, 셀 영역(도면부호 C)과 주변 회로 영역(도면부호 D)을 포함하는 반도체 기판(300)을 구비한다.
그런데, 일반적으로 반도체 소자 중 낸드 플래시 메모리 소자의 경우 셀 영 역(도면부호 C)에 형성되는 소자 분리막과 주변 회로 영역(도면부호 D)에 형성되는 소자 분리막은 패턴 형태나 패턴 밀도 등에서 차이가 있다. 예를 들면, 셀 영역(도면부호 C)에는 주로 라인 형태로 조밀하게 배열된 소자 분리막들이 형성되는 반면, 주변 회로 영역(도면부호 D)에는 패턴의 폭이 넓은 소자 분리막들이 랜덤(random)한 방향으로 형성될 수 있다.
이와 같이 패턴 형태나 패턴 밀도가 서로 다른 소자 분리막을 형성하기 위한 식각 공정시 사용되는 포토 레지스트 패턴 형성 방법 또한 차이가 날 수 있다. 예를 들면, 포토 레지스트 패턴을 형성하기 위한 노광 공정시 셀 영역(도면부호 C)은 다이폴(dipole) 조명계를 선택하는 것이 바람직하고 주변 회로 영역(도면부호 D)에서는 콘벤셔널(conventional) 또는 애뉼러(annular) 조명계를 선택하는 것이 바람직하다.
이에 따라, 반도체 기판(300)의 셀 영역(도면부호 C)과 주변 회로 영역(도면부호 D)에 형성되는 소자 분리막은 별도의 공정으로 형성하는 것이 바람직하다.
한편, 셀 영역(도면부호 C)에 형성되는 소스 선택 라인, 드레인 선택 라인 및 워드 라인들은 주변 회로 영역(도면부호 D)에 형성되는 트랜지스터들에 비해 조밀하게 형성되기 때문에 셀 영역(도면부호 C)에 형성된 소자 분리막의 패턴 밀도와 주변 회로 영역(도면부호 D)에 형성된 소자 분리막의 패턴 밀도는 차이가 발생한다. 이러한 패턴 밀도의 차이는 소자 분리막을 형성할 때 실시하는 식각 공정시 로딩 효과(loading effect)를 유발하여 균일한 높이의 소자 분리막을 형성하는데 방해 요소로 작용할 수 있다. 따라서, 이러한 로딩 효과를 최소화하기 위하여 셀 영 역과 주변 회로 영역의 패턴 밀도 차이를 완충시키기 위한 더미 패턴을 주변 영역과 인접한 셀 영역에 함께 형성할 수 있다.
그런데, 소자 분리막을 형성하기 위한 포토 레지스트 패턴 형성시 셀 영역(도면부호 C)에 형성된 소자 분리막의 끝단 부근에서 포토 레지스트 패턴이 붕괴되는 문제점이 발생할 수 있다. 따라서, 본 발명에서는 셀 영역(도면부호C)의 반도체 기판(300)에 소자 분리막 및 더미 패턴을 형성할 때, 셀 영역(도면부호 C)에 형성되는 소자 분리막들과 더미 패턴을 형성할 때 처음부터 분리하여 형성하지 않고 일체로 형성하는 것이 바람직하다. 즉, 반도체 기판(300)의 소자 분리 영역 및 더미 패턴이 형성될 영역을 한정하는 포토 레지스트 패턴(도시하지 않음)을 형성한 뒤, 포토 레지스트 패턴(도시하지 않음)을 이용한 식각 공정을 실시하여 반도체 기판(300)에 소자 분리막 및 더미 패턴이 형성될 영역이 한꺼번에 식각된 트렌치를 형성한다. 그리고, 트렌치에 절연막을 형성하여 소자 분리막들과 더미 패턴이 분리되지 않고 일체로 형성된 단일 소자 분리막 패턴(302)을 형성한다. 이와 같이 소자 분리막과 더미 패턴이 연결된 포토 레지스트 패턴을 이용하여 단일 소자 분리막 패턴(302)을 형성함으로써 소자 분리막을 형성하기 위한 포토 레지스트 패턴의 일단이 붕괴되는 문제점을 해결할 수 있다.
단일 소자 분리막 패턴(302) 중 소자 분리막으로 형성될 영역은 라인 형태로 형성될 수 있으며, 더미 패턴으로 형성될 영역은 주변 회로 영역(도면부호 D)과 인접한 셀 영역(도면부호 C)에 형성되어 소자 분리막들의 일단이 모두 연결되도록 형성된다.
도 3b를 참조하면, 주변 회로 영역(도면부호 D)에 소자 분리막을 형성하기 위하여, 먼저 셀 영역(도면부호 C)의 반도체 기판(300) 전체 상부에 마스크막을 형성한다. 마스크막은 주변 회로 영역(도면부호 D)에 소자 분리막을 형성하기 위한 식각 공정시 식각 마스크로 사용되어 셀 영역(도면부호 C)에 형성된 단일 소자 분리막(302)이 식각되지 않도록 한다. 그리고, 주변 회로 영역(도면부호 D)에 소자 분리막을 형성하기 위한 트렌치를 식각하기 위하여 포토 레지스트 패턴(도시하지 않음)을 형성한다.
이러한 주변 회로 영역(도면부호 D)에 소자 분리막(306)을 형성하는 식각 공정시, 단일 소자 분리막 패턴(302) 중 소자 분리막으로 형성될 영역과 더미 패턴으로 형성될 영역 사이를 오픈하도록 마스크막을 패터닝하여 마스크막 패턴(304)을 형성한다. 마스크막 패턴(304)은 단일 소자 분리막 패턴(302)을 소자 분리막과 더미 패턴으로 분리하는 식각 공정에서 식각 마스크 역할을 한다. 이를 위하여, 마스크막 패턴(304)은 단일 소자 분리막(302)에서 더미 패턴과 소자 분리막으로 형성되는 부분을 제외한 영역이 오픈되도록 형성하는 것이 바람직하다. 이때 마스크막 패턴(304)이 오픈되는 영역은 라인 형태로 형성되되, 후속하는 공정에서 형성되는 주변 영역의 소자 분리막 패턴(306)과 동일한 방향으로 형성되는 것이 바람직하다.
그리고, 주변 회로 영역(도면부호 D)에 포토 레지스트 패턴(도시하지 않음)으로 트렌치를 형성할 때 마스크막 패턴(304)이 오픈되어 노출된 단일 소자 분리막 패턴(302)을 함께 제거하여 단일 소자 분리막(302)을 더미 패턴(302a)과 셀 영역의 소자 분리막(302b)으로 분리한다.
이와 같이, 본 발명은 소자 분리막과 더미 패턴을 일체로 형성한 뒤 후속하는 주변 영역의 소자 분리막 형성 공정에서 이들을 분리하여 형성하기 때문에, 셀 영역에 소자 분리막을 단독으로 형성할 때보다 소자 분리막의 끝단에 발생하는 결함을 최소화할 수 있다.
이후에, 마스크 패턴(304)의 오픈된 영역에 별도의 마스크막(도시하지 않음)을 형성하여 매립한 뒤, 주변 회로 영역(도면부호 D)의 트렌치에 절연 물질을 형성하여 주변 회로 영역(도면부호 D)의 소자 분리 영역에 소자 분리막(306)을 형성한다.
도 1a 및 도 1b는 종래 기술에 따라 낸드형 플래시 메모리 소자의 셀 영역과 주변 영역에서 소자 분리막을 형성하는 방법을 설명하기 위하여 개략적으로 도시한 정면도이다.
도 2는 종래 기술에 따라 셀 영역에 소자 분리막을 형성하기 위한 포토 레지스트 패턴의 SEM(Scanning Electron Microscope) 사진이다.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 개략적으로 도시한 정면도이다.
<도면의 주요 부분에 대한 부호 설명>
302 : 단일 소자 분리막 302a : 더미패턴
302b, 306 : 소자 분리막 304 : 마스크 패턴

Claims (4)

  1. 플래시 메모리 소자의 셀 영역에 소자 분리막들 및 상기 소자 분리막들의 일단이 연결된 더미 패턴을 형성하는 단계;
    상기 셀 영역 상에 상기 소자 분리막들과 상기 더미 패턴 사이의 영역이 오픈되는 마스크막 패턴을 형성하는 단계; 및
    상기 마스크막 패턴을 이용한 식각 공정으로 상기 소자 분리막들과 상기 더미 패턴을 분리하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 더미 패턴은 플래시 메모리 소자의 주변 영역과 인접한 상기 셀 영역에 형성되는 반도체 소자의 패턴 형성 방법.
  3. 제2항에 있어서,
    상기 마스크막 패턴이 오픈된 영역은 라인 형태로 형성되며 상기 주변 영역에 형성되는 소자 분리막 패턴의 방향과 동일하게 형성되는 반도체 소자의 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 소자 분리막은 라인 형태로 형성되는 반도체 소자의 패턴 형성 방법.
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