JP2009032735A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】本発明は、複数のセルワードラインが極めて狭ピッチで配置されたＮＡＮＤ型フラッシュメモリにおいて、ＧＩＤＬ電流による不良を回避できるようにする。
【解決手段】たとえば、ＮＡＮＤ型メモリユニットＭＵにおいて、セルワードラインＷＬ０〜ＷＬ３１は、ライン間距離を“Ａ”、ライン幅を“Ｂ”とし、露光装置の露光限界まで微細加工されている。ソース側の選択ゲートラインＳＧＳは、これに隣接するセルワードラインＷＬ０との間に、少なくとも“Ｃ＝ｎ＊Ａ＋（ｎ−１）Ｂ，ｎ≧２の整数”の距離を有して配置されている。
【選択図】 図２

Description

本発明は、半導体記憶装置およびその製造方法に関するもので、たとえば、ＮＡＮＤ型フラッシュメモリに代表されるような、複数のセルワードラインが極めて狭ピッチで配置された不揮発性メモリ装置に関する。

たとえば、ＮＡＮＤ型フラッシュメモリの場合、チップサイズを最小にすることよって、より安価な不揮発性メモリ装置を実現している。これは、複数のＮＡＮＤストリング（ＮＡＮＤメモリユニット）をアレイ状に配置したメモリセルアレイ形状を採用することにより、実現されている。ＮＡＮＤストリングは、それぞれ、所定個のフラッシュメモリセル（ＮＡＮＤセル）と、この所定個のメモリセルを挟むように配置された２個の選択ゲートトランジスタとで構成されている。また、積層ゲート構造とされたメモリセルの、各制御ゲート電極に接続されるセルワードライン間にコンタクトホールを配置せず、セルワードラインを極めて狭ピッチで配置できることも、チップサイズの最小化のためには有利となっている。

このようなＮＡＮＤ型フラッシュメモリは市場に受け入れられており、その市場規模の拡大は著しい。また、この市場要求に応えるため、露光装置の高性能化とともに、露光装置の露光限界まで微細化されたメモリセルアレイの形成によって、より高密度な不揮発性メモリ装置を実現させてきた。

たとえば、従来のＮＡＮＤ型フラッシュメモリにおいて、ＮＡＮＤストリングは、セルワードラインのラインパターンのレジスト加工に用いる露光装置の露光限界まで、微細加工されている。つまり、隣り合うセルワードライン間の距離“Ａ”、セルワードラインの幅“Ｂ”、および、選択ゲートラインとこの選択ゲートラインと隣り合うセルワードラインとの距離“Ｃ”は、それぞれ、露光装置の露光限界まで微細加工され、ほぼ等しくされる場合（“Ａ＝Ｂ＝Ｃ”）が多い。

しかしながら、このＮＡＮＤストリングの微細化、延いてはメモリセルアレイの微細化においては、セルの信頼性を脅かす例が報告されている（たとえば、非特許文献１参照）。この報告によれば、データ書き込み動作時に転送される電位によって引き起こされるＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流により、ソース側に配置される選択ゲートラインに隣接するセルワードラインに対応する浮遊ゲート電極にホットエレクトロンが注入される不良があり、データが破壊されるという問題が紹介されている。この問題の解決には、ＮＡＮＤストリングを構成するソース側の選択ゲートラインと、その選択ゲートラインに隣接するセルワードラインとの距離を、１１０ｎｍ程度に拡大することが必須であるとされている。しかし、この条件（Ｃ＞Ａ＝Ｂ，Ｃ≧１１０ｎｍ）は、上記した露光限界での微細加工の関係（“Ａ＝Ｂ＝Ｃ”）を損なうものであった。

また、ソース側の選択ゲートラインとこれに隣接するセルワードラインとの距離（Ｃ）を無造作に拡大すると、リソグラフィ技術の制限により、安定したマスク加工のための露光フォーカスマージンが低下することが知れている。なぜなら、マスクの開口部を通過する光源からの光は一定の波長（たとえば、ＡｒＦ線では１９３ｎｍ）を有し、一定の光強度でマスクに照射されるためであることは周知の事実である。ところが、周期的でないパターンの場合、光強度の乱れから安定したマスク加工を実現することは困難である。すなわち、ソース側の選択ゲートラインとこれに隣接するセルワードラインとの距離（Ｃ）が無造作に設定された場合、レジストを露光装置の露光限界まで微細加工することが不可能になる。このため、露光フォーカスマージンの低下からセルワードラインおよび選択ゲートラインを安定に加工できなくなる。これは、セルワードラインの幅加工の乱れによる、書き込み／消去後のしきい値（Ｖｔｈ）分布幅の拡大を招き、歩留りの低下および信頼性の低下の原因となる。
Ｊａｅ−Ｄｕｋ Ｌｅｅ，"Ａ ｎｅｗ ｐｒｏｇｒａｍｍｉｎｇ ｄｉｓｔｕｒｂａｎｃｅ ｐｈｅｎｏｍｅｎｏｎ ｉｎ ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ ｂｙ ｓｏｕｒｃｅ／ｄｒａｉｎ ｈｏｔ−ｅｌｅｃｔｒｏｎｓ ｇｅｎｅｒａｔｅｄ ｂｙ ＧＩＤＬ ｃｕｒｒｅｎｔ" ＩＥＥＥ ＮＶＳＭＷ２００６ ｐｐ．３１−３３

本発明は、上記の問題点を解決すべくなされたもので、セルワードラインを制御性よく、高密度に配置することができるとともに、信頼性を確保することが可能な半導体記憶装置およびその製造方法を提供することを目的としている。

本願発明の一態様によれば、ドレイン側の選択ゲートトランジスタとソース側の選択ゲートトランジスタとの相互間に、制御ゲートと電荷蓄積層とからなる積層ゲート構造を有する所定個のメモリセルが配置されたメモリユニットを有するメモリセルアレイと、前記メモリユニットの、前記所定個のメモリセルの前記制御ゲートにそれぞれ接続された複数のワードラインと、前記メモリユニットの、前記ソース側の選択ゲートトランジスタのゲートに接続されたソース側の選択ゲートラインと、を具備した半導体記憶装置であって、前記複数のワードライン間の各ピッチを“Ａ”、前記複数のワードラインのそれぞれの幅を“Ｂ”としたとき、少なくとも前記ソース側の選択ゲートラインと、このソース側の選択ゲートラインに隣接するワードラインとの間の距離“Ｃ”が、“ｎ＊Ａ＋（ｎ−１）Ｂ，ｎ≧２の整数”とされてなることを特徴とする半導体記憶装置が提供される。

また、本願発明の一態様によれば、選択ゲートトランジスタの選択ゲートラインが形成される第１の領域と、この第１の領域に隣接し複数のメモリセルトランジスタのワードラインが形成される第２の領域とを有する半導体基板上に、ゲート絶縁膜、第１のポリシリコン膜、第２のポリシリコン膜を順次形成する工程と、前記第１の領域の前記第２のポリシリコン膜上に第１のマスクパターンと形成し、前記第２の領域の前記第２のポリシリコン膜上に一定の幅と間隔で複数の第２のマスクパターンを形成する工程と、前記第１のマスクパターンに隣接する第２のマスクパターンを除去する工程と、前記第１のマスクパターンおよび除去されたマスクパターンを除く前記第２のマスクパターンをマスクに、前記第１および第２のポリシリコンをエッチング除去し、前記第１の領域にて前記選択ゲートトランジスタのゲート電極を、前記第２の領域にて前記複数のメモリセルトランジスタのゲート電極を形成する工程とを具備したことを特徴とする半導体記憶装置の製造方法が提供される。

上記の構成により、セルワードラインを制御性よく、高密度に配置することができるとともに、信頼性を確保することが可能な半導体記憶装置およびその製造方法を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった半導体記憶装置の構成例を示すものである。なお、ここでは、ＮＡＮＤ型フラッシュメモリを例に、不揮発性メモリ装置に適用した場合について説明する。

図１において、メモリセルアレイ１１は、複数のフラッシュメモリセル（ＮＡＮＤセル）を有してなる構成とされている。このメモリセルアレイ１１に近接して、カラム制御回路１２およびロウ制御回路１３が設けられている。カラム制御回路１２は、ビットラインを制御して、メモリセルに保持されているデータの消去、メモリセルへのデータの書き込み、または、メモリセルからのデータの読み出しを行うものである。ロウ制御回路１３は、セルワードラインおよび選択ゲートラインに対して、消去、書き込み、および、読み出しに必要な電圧を選択的に印加するものである。

また、メモリセルアレイ１１の近傍には、ソースラインの電位を制御するためのソース線制御回路１４、および、メモリセルアレイ１１が形成されるｐ型ウェル（Ｐ−Ｗｅｌｌ）の電位を制御するＰウェル制御回路１５が設けられている。

一方、データ入出力バッファ１６は、外部のホスト２１にＩ／Ｏ（入出力）ラインを介して接続され、ホスト２１からの書き込みデータ、アドレスデータおよびコマンドデータの受け取りを行うとともに、読み出しデータをホスト２１に出力するものである。すなわち、このデータ入出力バッファ１６は、ホスト２１からＩ／Ｏラインを介して受け取った書き込みデータをカラム制御回路１２に送る。また、メモリセルアレイ１１から読み出した読み出しデータをカラム制御回路１２から受け取り、Ｉ／Ｏラインを介してホスト２１に出力する。さらに、メモリセルの選択のために、ホスト２１からのアドレスデータおよびコマンドデータをコマンド・インターフェイス１７に送る。

コマンド・インターフェイス１７は、ホスト２１からの外部制御信号を受け、データ入出力バッファ１６より受け取ったデータがコマンドデータかアドレスデータかを判断するとともに、それをステートマシン１８に転送する。

ステートマシン１８は、フラッシュメモリ（チップ）全体の管理を行うものである。つまり、ホスト２１からのコマンドデータにしたがって、読み出し、書き込み、消去の各動作、および、データの入出力管理を行うものである。たとえば、ステートマシン１８は、コマンド・インターフェイス１７から受け取ったアドレスデータを、カラム制御回路１２およびロウ制御回路１３に送出する。

図２は、上記したメモリセルアレイ１１の構成例を示すものである。なお、同図（ａ）はメモリセルアレイ１１の要部を示す平面図であり、同図（ｂ）は同図（ａ）のIIＢ−IIＢ線に沿う断面図である。

たとえば、メモリセルアレイ１１は、内部が複数のブロックＢＬＯＣＫに分割されている。ブロックは同時に行うことが可能な消去の最小単位である。各ブロックＢＬＯＣＫは、ロウ方向にそれぞれ配置された、複数のＮＡＮＤ型メモリユニット（ＮＡＮＤストリングともいう）ＭＵにより構成されている。各ＮＡＮＤ型メモリユニットＭＵは、所定個（たとえば、３２個）のメモリセルＭＣ０〜ＭＣ３１が直列に接続されたＮＡＮＤ列を有してなる構成とされている。ＮＡＮＤ列の一端は、それぞれ、ドレイン側の選択ゲートトランジスタＳＧＤ−Ｔｒを介して、ビットライン（図示していない）に接続されている。他端は、それぞれ、ソース側の選択ゲートトランジスタＳＧＳ−Ｔｒを介して、共通ソースライン（図示していない）に接続されている。つまり、各ＮＡＮＤ型メモリユニットＭＵは、３２個のメモリセルＭＣ０〜ＭＣ３１と、この３２個のメモリセルＭＣ０〜ＭＣ３１を挟むように配置された、２つの選択ゲートトランジスタＳＧＤ−Ｔｒ，ＳＧＳ−Ｔｒとを有して構成されている。

各ＮＡＮＤ型メモリユニットＭＵの、選択ゲートトランジスタＳＧＤ−Ｔｒのゲート電極には、ドレイン側の選択ゲートラインＳＧＤが共通に接続されている。選択ゲートトランジスタＳＧＳ−Ｔｒのゲート電極には、ソース側の選択ゲートラインＳＧＳが共通に接続されている。

ここで、各々のメモリセルＭＣ０〜ＭＣ３１は、浮遊（フローティング）ゲート電極と制御（コントロール）ゲート電極とからなる二層の積層ゲート電極構造を有するＭＯＳトランジスタであって、ＮＡＮＤ列ごとに、ソースまたはドレインとなる拡散領域（ｎ型）Ｓ／Ｄの一方を相互に兼用するようにして配置（直列接続）されている。なお、メモリセルＭＣ０〜ＭＣ３１は、ＦＮトンネル電流を用いて浮遊ゲート電極に対する電荷（ホットエレクトロン）の出し入れを行うことにより、データの書き換え（書き込みおよび消去）が行われる。通常は、浮遊ゲート電極にホットエレクトロンが注入された状態を“０”書き込み、ホットエレクトロンが注入されない状態を“１”書き込みとしている。

また、各ＮＡＮＤ型メモリユニットＭＵの、３２個のメモリセルＭＣ０〜ＭＣ３１の制御ゲート電極には、それぞれ、共通のセルワードラインＷＬｉ（ｉ＝０〜３１）が接続されている。セルワードラインＷＬｉは、ソース側から順に、セルワードラインＷＬ０，ＷＬ１，…，ＷＬ３０，ＷＬ３１となっている。

なお、カラム方向に隣接する各ブロックＢＬＯＣＫは、一方において、選択ゲートトランジスタＳＧＤ−Ｔｒが互いに隣接するようにして、それぞれ配置されるとともに、他方において、選択ゲートトランジスタＳＧＳ−Ｔｒが互いに隣接するようにして、それぞれ配置されている。

本実施形態の場合、各ブロックＢＬＯＣＫにおいて、ＮＡＮＤ型メモリユニットＭＵを構成するソース側の選択ゲートラインＳＧＳと、これに隣接するセルワードラインＷＬ０とを、少なくとも“Ｃ＝ｎ＊Ａ＋（ｎ−１）Ｂ，ｎ≧２の整数”の条件を満たすように配置してなる構造とされている。ただし、“Ａ”は各セルワードラインＷＬ間の距離（スペース）であり、“Ｂ”は各セルワードラインＷＬ０〜ＷＬ３１の幅（ライン）であり、“Ｃ”はソース側の選択ゲートラインＳＧＳとセルワードラインＷＬ０との間の距離である。この条件を満たすように、ソース側の選択ゲートラインＳＧＳとセルワードラインＷＬ０とを配置することで、ＧＩＤＬ電流による不良を回避できる。しかも、セルワードラインＷＬ０〜ＷＬ３１の加工時に用いる露光装置（図示していない）の露光限界まで微細加工されたレジストパターンを安定して形成できるようになる。そのため、メモリセルＭＣ０〜ＭＣ３１の歩留りおよび信頼性を充分に確保し得る。

これは、露光装置の原理にもとづくもので有り、たとえば、あらかじめセルワードラインＷＬ０〜ＷＬ３１のピッチ（ライン＆スペース）の周期性を維持したダミーのレジストパターンを、ソース側の選択ゲートラインＳＧＳとセルワードラインＷＬ０との間に形成し、そのダミーのレジストパターンを形成後に剥離するといった手法をとることで、ＮＡＮＤ型メモリユニットＭＵを構成するソース側の選択ゲートラインＳＧＳとこれに隣接するセルワードラインＷＬ０とを、制御性よく形成することができる。

以下に、上記した露光装置の原理にもとづいた、ソース側の選択ゲートラインＳＧＳとこれに隣接するセルワードラインＷＬ０とを制御性よく形成するためのプロセスについて、図３ないし図６を用いて具体的に説明する。なお、ここでは、１つのＮＡＮＤ型メモリユニットＭＵを対象として説明する。

まず、Ｐ型シリコン基板（Ｐ−Ｓｕｂ）１００の表面部に、周知のイオン注入法と拡散法とによって、ｎ型ウェル（Ｎ−Ｗｅｌｌ）１０１およびｐ型ウェル（Ｐ−Ｗｅｌｌ）１０２を形成する。次いで、Ｐ−Ｓｕｂ１００の表面上に、第１のゲート絶縁膜としてのトンネル絶縁膜１０３を形成する。そのトンネル絶縁膜１０３上に浮遊ゲート電極となるポリシリコン膜１０４ａを形成した後、第２のゲート絶縁膜として、ＯＮＯ（酸化膜／窒化膜／酸化膜）の積層膜からなるゲート間絶縁膜１０５を形成する。この後、少なくともセルワードラインＷＬ０〜ＷＬ３１の形成予定領域を包含する（少なくとも選択ゲートラインＳＧＳ，ＳＧＤの形成予定領域を開口した）、マスクパターン１０６を形成する（以上、図３参照）。

次に、上記マスクパターン１０６をマスクに、選択ゲートラインＳＧＳ，ＳＧＤの形成予定領域のゲート間絶縁膜１０５を剥離する。そして、上記マスクパターン１０６を除去した後、再度、制御ゲート電極となるポリシリコン膜１０４ｂを形成する。この後、そのポリシリコン膜１０４ｂ上に、一様にシリコン窒化（ＳｉＮ）膜を形成する。

次に、このＳｉＮ膜上に一様にフォトレジストを形成し、露光技術を用いてレジストパターンを形成し、このレジストパターン１０７ｂをマスクにＳｉＮ膜をエッチング加工して、所望のマスクパターン１０７を形成する（以上、図４参照）。

この場合、所望のマスクパターン１０７は、一定のライン＆スペースで形成されるセルワードラインＷＬ０〜ＷＬ３１の形成予定領域のレジストパターン１０７ａ、選択ゲートラインＳＧＳ，ＳＧＤの形成予定領域のレジストパターン１０７ｂ、および、少なくともソース側の選択ゲートラインＳＧＳとこれに隣接するセルワードラインＷＬ０との間に、セルワードラインＷＬ０〜ＷＬ３１と同じライン＆スペースで形成されるダミーのマスクパターン１０７ｃを、それぞれ有して形成される。このように、選択ゲートラインＳＧＳ，ＳＧＤ間の、ダミーのマスクパターン１０７ｃを含む、セルワードラインＷＬ０〜ＷＬ３１の形成予定領域にあるマスクパターン１０７ａは一定の周期性を保つレジストパターンにより形成される。このため、安定した露光フォーカスマージンを確保でき、制御性のよいマスクパターン１０７の形成が可能となる。その結果、上記マスクパターン１０７を用いて加工されるセルワードラインＷＬ０〜ＷＬ３１は、安定した精度のよい寸法を有して形成されることになる。

なお、選択ゲートトランジスタＳＧＤ−Ｔｒ，ＳＧＳ−Ｔｒは、通常、所望のカットオフ特性を得るために、ゲート電極となる選択ゲートラインＳＧＤ，ＳＧＳとしては、セルワードラインＷＬ０〜ＷＬ３１よりも広いチャネル長（幅）が確保される。このため、ソース側およびドレイン側において、マスクパターン１０７の周期性に若干の乱れが生じる。したがって、ダミーのマスクパターン１０７ｃは、セルワードラインＷＬ０〜ＷＬ３１の形成予定領域にあるマスクパターン１０７ａに比べ、多少、寸法（加工）制御性が劣ることになる。しかし、ダミーのマスクパターン１０７ｃは、後の工程において、セルワードラインＷＬ０〜ＷＬ３１の形成に用いられることなしに剥離されるものである。そのため、セルワードラインＷＬ０〜ＷＬ３１は安定した精度を保って形成される。

次に、上記マスクパターン１０７を含む、上記ポリシリコン膜１０４ｂ上に、一様にＳｉＮ膜を形成する。また、このＳｉＮ膜をエッチングにより加工して、所望のマスクパターン１０８を形成する（以上、図５参照）。このマスクパターン１０８は、セルワードラインＷＬ０〜ＷＬ３１の形成予定領域と選択ゲートラインＳＧＳ，ＳＧＤの形成予定領域とをマスクし、上記ダミーのマスクパターン１０７ｃの形成部分のみに開口部１０８ａが形成されている。

次に、上記マスクパターン１０８をマスクに、ダミーのマスクパターン１０７ｃをエッチングにより除去する。

次に、上記マスクパターン１０８を除去した後、マスクパターン１０７ａ，１０７ｂをマスクに、ポリシリコン膜１０４ｂ，１０４ａおよびゲート間絶縁膜１０５をエッチングにより加工して、メモリセルＭＣ０〜ＭＣ３１および選択ゲートトランジスタＳＧＤ−Ｔｒ，ＳＧＳ−Ｔｒのゲート電極パターンを形成する（以上、図６参照）。メモリセルＭＣ０〜ＭＣ３１のゲート電極パターンは、第１のゲート絶縁膜であるトンネル絶縁膜１０３上に、浮遊ゲート電極ＦＧ、第２のゲート絶縁膜であるゲート間絶縁膜１０５、および、制御ゲート電極（セルワードラインＷＬ０〜ＷＬ３１）ＣＧが積層されてなる構造とされ、セルワードラインＷＬ０〜ＷＬ３１が一定の周期性を保って形成される。選択ゲートトランジスタＳＧＤ−Ｔｒ，ＳＧＳ−Ｔｒのゲート電極パターン、つまり、選択ゲートラインＳＧＤ，ＳＧＳは、セルワードラインＷＬ０〜ＷＬ３１よりも広いチャネル長（幅）を有してなる構造とされ、しかも、選択ゲートラインＳＧＳとセルワードラインＷＬ０との間に、選択ゲートラインＳＧＤとセルワードラインＷＬ３１との間よりも大きな距離“Ｃ”を有して形成される。

その後、周知のプロセスを経ることにより、図２に示した構成のメモリセルアレイ１１を備えたＮＡＮＤ型フラッシュメモリが完成される。

上記したように、少なくとも、選択ゲートラインＳＧＳとこれに隣接するセルワードラインＷＬ０との間に、距離“Ｃ”を設けるようにしている。すなわち、セルワードラインＷＬ０〜ＷＬ３１間の距離を“Ａ”、各セルワードラインＷＬ０〜ＷＬ３１の幅を“Ｂ”とし、ソース側の選択ゲートラインＳＧＳと、これに隣接するセルワードラインＷＬ０とを、少なくとも“Ｃ＝ｎ＊Ａ＋（ｎ−１）Ｂ，ｎ≧２の整数”の距離を有して配置するようにしている。これにより、データ書き込み動作時に転送される電位によって引き起こされるＧＩＤＬ電流により、ソース側の選択ゲートラインＳＧＳに隣接するセルワードラインＷＬ０に対応するメモリセルＭＣ０の、浮遊ゲート電極ＦＧにホットエレクトロンが注入される不良は解消され、データが破壊されるのを防止できる。

特に、本実施形態の場合、ソース側の選択ゲートラインＳＧＳに隣接する、ダミーのマスクパターン１０７ｃを除去することによって、ソース側の選択ゲートラインＳＧＳと、これに隣接するセルワードラインＷＬ０との間に、距離“Ｃ”を制御性よく確保できるようにしている。つまり、距離“Ｃ”は露光装置の原理に基づいたものであるため、セルワードラインＷＬ０〜ＷＬ３１の加工制御性までも確保したものとなっている。したがって、セルワードラインＷＬ０〜ＷＬ３１の幅加工の乱れによる、書き込み／消去後のしきい値（Ｖｔｈ）分布幅の拡大は解消され、歩留りの向上および信頼性の向上に繋がるのはいうまでもない。

［第２の実施形態］
図７は、本発明の第２の実施形態にしたがった半導体記憶装置の構成例を示すものである。なお、同図（ａ）は、ＮＡＮＤ型フラッシュメモリを例に、メモリセルアレイ１１-1の構成の要部を示す平面図であり、同図（ｂ）は同図（ａ）のVIIＢ−VIIＢ線に沿う断面図である。また、上述した第１の実施形態と同一の部分には同一符号を付し、詳細な説明は割愛する。

本実施形態の場合、ソース側の選択ゲートラインＳＧＳとこれに隣接するセルワードラインＷＬ０、および、ドレイン側の選択ゲートラインＳＧＤとこれに隣接するセルワードラインＷＬ３１が、それぞれの相互間に“Ｃ＝ｎ＊Ａ＋（ｎ−１）Ｂ，ｎ≧２の整数”なる距離を有して配置されている。すなわち、第１の実施形態においては、セルワードラインＷＬ０とソース側の選択ゲートラインＳＧＳとの間にのみ、距離“Ｃ”を確保するようにした場合について説明した。これに限らず、たとえば、セルワードラインＷＬ３１とドレイン側の選択ゲートラインＳＧＤとの間にも、同様に、距離“Ｃ”を確保することが可能である。

このような構成のメモリセルアレイ１１-1は、たとえば図４に示した工程において、セルワードラインＷＬ３１とドレイン側の選択ゲートラインＳＧＤとの間に対応する領域にもダミーのマスクパターン１０７ｃを形成する。この後、たとえば図８に示すように、上記ダミーのマスクパターン１０７ｃの形成部分にそれぞれ開口部１０８ａが形成されてなるマスクパターン１０８’を形成する。そして、このマスクパターン１０８’によって、セルワードラインＷＬ０〜ＷＬ３１の形成予定領域と選択ゲートラインＳＧＳ，ＳＧＤの形成予定領域とをマスクするとともに、ダミーのマスクパターン１０７ｃをそれぞれエッチングにより除去する。

その後、周知のプロセスを経ることによって、図７に示した構成のメモリセルアレイ１１-1が得られる。

これにより、セルワードラインＷＬ０とソース側の選択ゲートラインＳＧＳとの間、および、セルワードラインＷＬ３１とドレイン側の選択ゲートラインＳＧＤとの間に、それぞれ、少なくとも距離“Ｃ”の確保されたメモリセルアレイ１１-1を備えたＮＡＮＤ型フラッシュメモリを構成できる。このような構成のＮＡＮＤ型フラッシュメモリによっても、第１の実施形態に示した構成のＮＡＮＤ型フラッシュメモリとほぼ同様の効果を得ることが可能である。すなわち、ソース側の選択ゲートラインＳＧＳに隣接するセルワードラインＷＬ０に加え、ドレイン側の選択ゲートラインＳＧＤに隣接するセルワードラインＷＬ３１についても、データ書き込み動作時に転送される電位によって引き起こされるＧＩＤＬ電流により、対応するメモリセルＭＣ３１の浮遊ゲート電極ＦＧにホットエレクトロンが注入される不良は解消され、データが破壊されるのを防止できる。

また、剥離されるダミーのマスクパターン１０７ｃの形成予定領域を除いて、セルワードラインＷＬ０〜ＷＬ３１の形成予定領域にあるマスクパターン１０７ａは、リソグラフィ技術上、安定したマスク加工のための露光フォーカスマージンが確保されたレジストパターンによって形成される。したがって、セルワードラインＷＬ０〜ＷＬ３１の幅加工の乱れによる、書き込み／消去後のしきい値（Ｖｔｈ）分布幅の拡大は解消され、歩留りの向上および信頼性の向上に繋がるのは勿論である。

［第３の実施形態］
図９は、本発明の第３の実施形態にしたがった半導体記憶装置の構成例を示すものである。ここでは、選択ゲートラインＳＧＤ，ＳＧＳを、セルワードラインＷＬ０〜ＷＬ３１と同じチャネル長（幅）を有してなる構造とした場合について説明する。なお、同図（ａ）は、ＮＡＮＤ型フラッシュメモリを例に、メモリセルアレイ１１-2の構成の要部を示す平面図であり、同図（ｂ）は同図（ａ）のIXＢ−IXＢ線に沿う断面図である。また、上述した第２の実施形態と同一の部分には同一符号を付し、詳細な説明は割愛する。

本実施形態の場合、セルワードラインＷＬ０〜ＷＬ３１が、相互間の距離を“Ａ”、幅を“Ｂ”として配置されるとともに、選択ゲートラインＳＧＤ，ＳＧＳが、幅を“Ｂ”として、それぞれ隣接するセルワードラインＷＬ０，ＷＬ３１との間に、少なくとも“Ｃ＝ｎ＊Ａ＋（ｎ−１）Ｂ，ｎ≧２の整数”の距離を有して配置されている。また、隣り合うブロックＢＬＯＣＫ，ＢＬＯＣＫ−１間において、隣接するソース側の選択ゲートラインＳＧＳ，ＳＧＳが、“Ｃ’＝ｎ＊Ａ＋（ｎ−１）Ｂ，ｎ≧２の整数”なる距離を有して配置されている。同様に、隣り合うブロックＢＬＯＣＫ，ＢＬＯＣＫ＋１間において、隣接するドレイン側の選択ゲートラインＳＧＤ，ＳＧＤが、“Ｃ’＝ｎ＊Ａ＋（ｎ−１）Ｂ，ｎ≧２の整数”なる距離を有して配置されている。そして、隣接するソース側の選択ゲートラインＳＧＳ，ＳＧＳの相互間にはソース線コンタクト１１１が、また、隣接するドレイン側の選択ゲートラインＳＧＤ，ＳＧＤの相互間にはビット線コンタクト１１２が、それぞれ配置されている。ソース線コンタクト１１１およびビット線コンタクト１１２は、電極間絶縁膜１１３を貫通するようにして設けられている。また、選択ゲートトランジスタＳＧＤ−Ｔｒ，ＳＧＳ−Ｔｒの周辺部には、Ｐ−Ｓｕｂ１００の表面に、ハロー・イオン・インプランテーション法によるＰ−層１１４が選択的に形成されている。

すなわち、この第３の実施形態においては、さらに、ビットライン方向に隣り合うＮＡＮＤ型メモリユニットＭＵの、ソース側の選択ゲートラインＳＧＳ，ＳＧＳ間の距離“Ｃ’”およびドレイン側の選択ゲートラインＳＧＤ，ＳＧＤ間の距離“Ｃ’”を、それぞれ、セルワードラインＷＬ０〜ＷＬ３１の幅“Ｂ”と、セルワードラインＷＬ０〜ＷＬ３１間の距離“Ａ”とから、“ｎ＊Ａ＋（ｎ−１）Ｂ”の関係が成り立つように設定したものである。

以下に、上記した構成のメモリセルアレイ１１-2を制御性よく形成するためのプロセスについて、図１０ないし図１３を用いて具体的に説明する。

まず、Ｐ型シリコン基板（Ｐ−Ｓｕｂ）１００の表面部に、周知のイオン注入法と拡散法とによって、ｎ型ウェル（Ｎ−Ｗｅｌｌ）１０１およびｐ型ウェル（Ｐ−Ｗｅｌｌ）１０２を形成する。次いで、Ｐ−Ｓｕｂ１００の表面上に、第１のゲート絶縁膜としてのトンネル絶縁膜１０３を形成する。そのトンネル絶縁膜１０３上にポリシリコン膜１０４ａを形成した後、第２のゲート絶縁膜として、ゲート間絶縁膜１０５を形成する。

この後、少なくともセルワードラインＷＬ０〜ＷＬ３１の形成予定領域を包含する（少なくとも選択ゲートラインＳＧＳ，ＳＧＤの形成予定領域を開口した）、マスクパターン（図示していない）を形成する。上記マスクパターンをマスクに、選択ゲートラインＳＧＳ，ＳＧＤの形成予定領域ゲート間絶縁膜１０５を剥離する。そして、上記レジストパターンを除去した後、再度、ポリシリコン膜１０４ｂを形成する。この後、そのポリシリコン膜１０４ｂ上に、一様にＳｉＮ膜を形成する。

次に、このＳｉＮ膜上に露光技術によるレジストパターンを形成し、このレジストパターンをマスクにＳｉＮ膜をエッチングにより加工して、所望のマスクパターン２０７を形成する（以上、図１０参照）。

この場合、所望のマスクパターン２０７は、セルワードラインＷＬ０〜ＷＬ３１の形成予定領域のマスクパターン２０７ａと、選択ゲートラインＳＧＳ，ＳＧＤの形成予定領域のレジストマスクパターン２０７ｂと、ソース側の選択ゲートラインＳＧＳとこれに隣接するセルワードラインＷＬ０との間、ドレイン側の選択ゲートラインＳＧＤとこれに隣接するセルワードラインＷＬ３１との間、隣接するソース側の選択ゲートラインＳＧＳ，ＳＧＳ間、および、隣接するドレイン側の選択ゲートラインＳＧＤ，ＳＧＤ間に形成されるダミーのマスクパターン２０７ｃとを、それぞれ有して形成されることになる。セルワードラインＷＬ０〜ＷＬ３１の形成予定領域のマスクパターン２０７ａは、一定のライン＆スペースで形成される。マスクパターン２０７ｂおよびダミーのマスクパターン２０７ｃは、セルワードラインＷＬ０〜ＷＬ３１と同じライン＆スペースで形成される。このように、ダミーのマスクパターン２０７ｃを含む、セルワードラインＷＬ０〜ＷＬ３１の形成予定領域にあるマスクパターン２０７ａ、および、選択ゲートラインＳＧＳ，ＳＧＤの形成予定領域にあるマスクパターン２０７ｂは、一定の周期性を保つレジストパターンによって形成される。このため、安定した露光フォーカスマージンを確保でき、より制御性のよいマスクパターン２０７の形成が可能となる。その結果、上記マスクパターン２０７を用いて加工されるセルワードラインＷＬ０〜ＷＬ３１および選択ゲートラインＳＧＳ，ＳＧＤは、安定した精度のよい寸法を有して形成されることになる。

次に、上記マスクパターン２０７を含む、上記ポリシリコン膜１０４ｂ上に、一様にＳｉＮ膜を形成する。また、このＳｉＮ膜をエッチングにより加工して、所望のマスクパターン２０８を形成する（以上、図１１参照）。このマスクパターン２０８は、セルワードラインＷＬ０〜ＷＬ３１の形成予定領域と選択ゲートラインＳＧＳ，ＳＧＤの形成予定領域とをマスクし、上記ダミーのマスクパターン２０７ｃの形成部分のみに開口部２０８ａが形成されている。

次に、上記マスクパターン２０８をマスクに、ダミーのマスクパターン２０７ｃをエッチングにより除去する。

次に、上記マスクパターン２０８を除去した後、マスクパターン２０７ａ，２０７ｂをマスクに、ポリシリコン膜１０４ｂ，１０４ａおよびゲート間絶縁膜１０５をエッチングにより加工して、メモリセルＭＣ０〜ＭＣ３１のゲート電極パターン（セルワードラインＷＬ０〜ＷＬ３１）、および、選択ゲートトランジスタＳＧＤ−Ｔｒ，ＳＧＳ−Ｔｒのゲート電極パターン（選択ゲートラインＳＧＳ，ＳＧＤ）を形成する。その後、少なくともセルワードラインＷＬ０〜ＷＬ３１の形成予定領域をカバーするように、所望のマスクパターン２０９を形成する。そして、上記マスクパターン２０９をマスクに、ｐ型不純物としてのボロン（Ｂ）を、たとえば１０ＫｅＶ、３Ｅ１２（３×１０¹²）程度のエネルギーで導入して、Ｐ−Ｓｕｂ１００の表面にＰ−層１１４を形成する（以上、図１２参照）。

本実施形態の場合、選択ゲートラインＳＧＳ，ＳＧＤを、セルワードラインＷＬ０〜ＷＬ３１と同じ幅（同じチャネル長サイズ）で形成するようにしている。このため、メモリセルＭＣ０〜ＭＣ３１を構成する拡散層（Ｓ／Ｄ）を、ある程度の濃度の拡散層（Ｐ−層１１４）で包み込むことにより、選択ゲートトランジスタＳＧＤ−Ｔｒ，ＳＧＳ−Ｔｒのしきい値を深めることができるとともに、所望のカットオフ特性（選択ゲートトランジスタ特性）を得ることが可能となる。つまり、Ｐ−層１１４は、所望の選択ゲートトランジスタ特性を得るために導入された不純物である。

次に、マスクパターン２０９を除去した後、ソースまたはドレインとなるｎ型の拡散領域Ｓ／Ｄを形成し、さらに、電極間絶縁膜１１３を形成する。そして、隣接するソース側の選択ゲートラインＳＧＳ，ＳＧＳ間にソース線コンタクト（たとえば、ＷＳｉ膜）１１１を、また、隣接するドレイン側の選択ゲートラインＳＧＤ，ＳＧＤ間にビット線コンタクト（たとえば、ＷＳｉ膜）１１２を、それぞれ形成する。また、電極間絶縁膜１１３の表面部をエッチングにより除去し、ソース線コンタクト１１１およびビット線コンタクト１１２の上部を突出させる（以上、図１３参照）。

その後、周知のプロセスを経ることによって、図９に示した構成のメモリセルアレイ１１-2が得られる。

本実施形態の構成によれば、セルワードラインＷＬ０〜ＷＬ３１および選択ゲートラインＳＧＳ，ＳＧＤを、極めて安定した制御性の高い寸法により加工できる。すなわち、セルワードラインＷＬ０〜ＷＬ３１および選択ゲートラインＳＧＳ，ＳＧＤを、一定の周期性（ライン＆スペース）を有して形成するようにしている。しかも、選択ゲートラインＳＧＳ，ＳＧＤとセルワードラインＷＬ０，ＷＬ３１との間に周期性を保ってダミーのマスクパターンを設けることにより、選択ゲートラインＳＧＳ，ＳＧＤとそれぞれ隣接するセルワードラインＷＬ０，ＷＬ３１との相互間に、少なくとも距離“Ｃ”を確保できる。したがって、データ書き込み動作時に転送される電位によって引き起こされるＧＩＤＬ電流により、対応するメモリセルＭＣ０，ＭＣ３１の浮遊ゲート電極ＦＧにホットエレクトロンが注入される不良は解消され、データが破壊されるのを防止できる。

特に、安定したレジストマスク加工のための露光フォーカスマージンが確保されるので、当然ながら歩留りの向上と特性の安定化とが約束される結果、信頼性の向上に加え、製造コストの削減が図れるものである。

［第４の実施形態］
図１４は、本発明の第４の実施形態にしたがった半導体記憶装置の構成例を示すものである。ここでは、選択ゲートラインＳＧＤ，ＳＧＳを、セルワードラインＷＬ０〜ＷＬ３１と同じチャネル長（幅）を有してなる構造とした場合の、他の構成例について説明する。なお、同図（ａ）は、ＮＡＮＤ型フラッシュメモリを例に、メモリセルアレイ１１-3の構成の要部を示す平面図であり、同図（ｂ）は同図（ａ）のＸIVＢ−ＸIVＢ線に沿う断面図である。また、上述した第３の実施形態と同一の部分には同一符号を付し、詳細な説明は割愛する。

本実施形態の場合、セルワードラインＷＬ０〜ＷＬ３１が、相互間の距離を“Ａ”、幅を“Ｂ”として配置されるとともに、選択ゲートラインＳＧＤ，ＳＧＳが、幅を“Ｂ”として、それぞれ隣接するセルワードラインＷＬ０，ＷＬ３１との間に、少なくとも“Ｃ＝ｎ＊Ａ＋（ｎ−１）Ｂ，ｎ≧２の整数”の距離を有して配置されている。また、隣り合うブロックＢＬＯＣＫ，ＢＬＯＣＫ−１間において、隣接するソース側の選択ゲートラインＳＧＳ，ＳＧＳ間に、ダミーの選択ゲートライン（コンタクトホール形成用ストッパー膜となるポリシリコン配線層）Ｄ−ＳＧＳ，Ｄ−ＳＧＳが設けられ、このダミーの選択ゲートラインＤ−ＳＧＳ，Ｄ−ＳＧＳ間に、ソース線コンタクト１１１が配置されている。同様に、隣り合うブロックＢＬＯＣＫ，ＢＬＯＣＫ＋１間において、隣接するドレイン側の選択ゲートラインＳＧＤ，ＳＧＤ間に、ダミーの選択ゲートラインＤ−ＳＧＤ，Ｄ−ＳＧＤが設けられ、このダミーの選択ゲートラインＤ−ＳＧＤ，Ｄ−ＳＧＤ間に、ビット線コンタクト１１２が配置されている。ソース線コンタクト１１１およびビット線コンタクト１１２は、電極間絶縁膜１１３を貫通するようにして設けられている。また、選択ゲートトランジスタＳＧＤ−Ｔｒ，ＳＧＳ−Ｔｒの周辺部には、Ｐ−Ｓｕｂ１００の表面に、ハロー・イオン・インプランテーション法によるＰ−層１１４が選択的に形成されている。

すなわち、ＮＡＮＤ型メモリユニットＭＵにおいて、セルワードラインＷＬ０〜ＷＬ３１、選択ゲートラインＳＧＤ，ＳＧＳ、および、ダミーの選択ゲートラインＤ−ＳＧＤ，Ｄ−ＳＧＳは、一定の周期性（ライン＆スペース）を有して形成され、かつ、選択ゲートラインＳＧＳ，ＳＧＤとセルワードラインＷＬ０，ＷＬ３１との間に周期性を保ってダミーのマスクパターンを設けることにより、選択ゲートラインＳＧＳ，ＳＧＤとそれぞれ隣接するセルワードラインＷＬ０，ＷＬ３１との相互間に、少なくとも距離“Ｃ”が確保されている。

以下に、上記した構成のメモリセルアレイ１１-3を制御性よく形成するためのプロセスについて、図１５ないし図１８を用いて具体的に説明する。

まず、たとえば図１０に示したように、ポリシリコン膜１０４ｂ上のＳｉＮ膜上に露光技術によりレジストパターンを形成し、このレジストパターンによりＳｉＮ膜をエッチング加工して、一定の周期性を有するマスクパターン３０７を形成する。このマスクパターン３０７は、同一パターンからなる、セルワードラインＷＬ０〜ＷＬ３１の形成予定領域のマスクパターン３０７ａと、選択ゲートラインＳＧＳ，ＳＧＤの形成予定領域のマスクパターン３０７ｂと、ソース側の選択ゲートラインＳＧＳとこれに隣接するセルワードラインＷＬ０との間およびドレイン側の選択ゲートラインＳＧＤとこれに隣接するセルワードラインＷＬ３１との間にそれぞれ形成されるダミーのマスクパターン３０７ｃと、ビット線コンタクト１１２の形成予定領域およびソース線コンタクト１１１の形成予定領域のマスクパターン３０７ｄとを、それぞれ有して形成されることになる。

ここまでの工程を経た後、上記マスクパターン３０７を含む、上記ポリシリコン膜１０４上に、一様にＳｉＮ膜を形成する。

次に、このＳｉＮ膜をエッチングにより加工して、所望のマスクパターン３０８を形成する（以上、図１５参照）。このマスクパターン３０８は、セルワードラインＷＬ０〜ＷＬ３１の形成予定領域とソース線コンタクト１１１の形成予定領域とビット線コンタクト１１２の形成予定領域とをマスクし、上記ダミーのマスクパターン３０７ｃの形成部分のみに開口部３０８ａが形成されている。

次に、上記マスクパターン３０８をマスクに、ダミーのマスクパターン３０７ｃをエッチングにより除去する。また、上記マスクパターン３０８を除去した後、マスクパターン３０７ａ，３０７ｂ，３０７ｄをマスクに、ポリシリコン膜１０４およびゲート間絶縁膜１０５をエッチングにより加工して、メモリセルＭＣ０〜ＭＣ３１のゲート電極パターン（セルワードラインＷＬ０〜ＷＬ３１）、選択ゲートトランジスタＳＧＤ−Ｔｒ，ＳＧＳ−Ｔｒのゲート電極パターン（選択ゲートラインＳＧＳ，ＳＧＤ）、および、ダミーの選択ゲートラインＤ−ＳＧＳ，Ｄ−ＳＧＤを形成する（以上、図１６参照）。

その後、少なくともセルワードラインＷＬ０〜ＷＬ３１の形成予定領域、ソース線コンタクト１１１の形成予定領域およびビット線コンタクト１１２の形成予定領域をカバーするように、所望のマスクパターン３０９を形成する。そして、上記マスクパターン３０９をマスクに、ｐ型不純物としてのボロン（Ｂ）を、たとえば１０ＫｅＶ、３Ｅ１２（３×１０¹²）程度のエネルギーで導入して、Ｐ−Ｓｕｂ１００の表面に、選択ゲートトランジスタＳＧＤ−Ｔｒ，ＳＧＳ−Ｔｒのしきい値を深めるためのＰ−層１１４を形成する（以上、図１７参照）。

次に、マスクパターン３０９を除去した後、ソースまたはドレインとなるｎ型の拡散領域Ｓ／Ｄを形成し、さらに、電極間絶縁膜１１３を形成する。そして、その電極間絶縁膜１１３上に、ソース線コンタクト１１１およびビット線コンタクト１１２を形成するための、ホールパターンが開口された電極間絶縁パターン３１０を形成する。この後、上記電極間絶縁パターン３１０をマスクに電極間絶縁膜１１３をエッチングし、コンタクトホール１１３ａを形成する（以上、図１８参照）。この場合、ビット線コンタクト１１２の形成予定領域およびソース線コンタクト１１１の形成予定領域の、ダミーの選択ゲートラインＤ−ＳＧＤ，Ｄ−ＳＧＳおよびマスクパターン３０７ｄが、コンタクトホール形成用ストッパー膜として機能する。これによって、コンタクトホール１１３ａは、ダミーの選択ゲートラインＤ−ＳＧＤ，Ｄ−ＳＧＳおよびレジストパターン３０７ｄにより自己整合で微細なパターンとして形成される。つまり、コンタクトホール１１３ａの形成は、オーバーエッチングにより確実に形成できる。したがって、未開口によるコンタクト不良は皆無となり、歩留りの向上に寄与する。

次に、コンタクトホール１１３ａ内にそれぞれＷＳｉ膜を埋め込み、ダミーの選択ゲートラインＤ−ＳＧＳ，Ｄ−ＳＧＳ間のソース線コンタクト１１１、および、ダミーの選択ゲートラインＤ−ＳＧＤ，Ｄ−ＳＧＤ間のビット線コンタクト１１２を、それぞれ形成する。

そして、上記電極間絶縁パターン３１０を除去した後、周知のプロセスを経ることによって、図１４に示した構成のメモリセルアレイ１１-3が得られる。

本実施形態の構成とした場合、セルワードラインＷＬ０〜ＷＬ３１および選択ゲートラインＳＧＳ，ＳＧＤを、極めて安定した制御性の高い寸法により加工できるとともに、選択ゲートラインＳＧＳ，ＳＧＤとそれぞれ隣接するセルワードラインＷＬ０，ＷＬ３１との相互間に、少なくとも距離“Ｃ”を確保することが可能となる。したがって、データ書き込み動作時に転送される電位によって引き起こされるＧＩＤＬ電流により、対応するメモリセルＭＣ０，ＭＣ３１の浮遊ゲート電極ＦＧにホットエレクトロンが注入される不良は解消され、データが破壊されるのを防止できる。

しかも、安定したマスク加工のための露光フォーカスマージンが確保されるので、ビット線コンタクトの形成に関しても、安定した形成が可能となり、歩留りの向上と信頼性の向上とが図れるものである。

なお、セルワードラインと同じ配線ピッチにより形成された選択ゲートライン（上記した第３および第４の実施形態）の場合、隣接する複数のポリシリコン配線層を接続し、１つの選択ゲートラインとして利用することも可能である。

上述した各実施形態においては、ＮＡＮＤ型フラッシュメモリに適用した場合を例に説明したが、セルワードラインの本数など、ＮＡＮＤ型フラッシュメモリの構成に関しては、各実施形態の構成に限定されるものでないことは勿論である。

また、ゲート間絶縁膜はＯＮＯ膜に限らず、アルミナ（Ａｌ₂ Ｏ₃ ）などからなる高誘電体膜であってもよい。

また、電荷蓄積層はポリシリコン膜を用いた浮遊ゲート電極でなくてもよく、ＭＯＮＯＳ型不揮発性半導体記憶装置のようにシリコン窒化膜を用いたものであってもよい。

また、ＮＡＮＤ型フラッシュメモリに限らず、たとえば複数のセルワードラインが極めて狭ピッチで配置された、各種の半導体記憶装置に同様に適用できる。

また、隣接する複数のダミーのマスクパターンを除去することによって、選択ゲートラインとこれに隣接するセルワードラインとの間に所望の距離“Ｃ”を確保するようにしてもよい。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示すブロック図。 図１に示したＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの一例を示す構成図。 図２に示したメモリセルアレイの形成プロセスを説明するために示す断面図。 図２に示したメモリセルアレイの形成プロセスを説明するために示す断面図。 図２に示したメモリセルアレイの形成プロセスを説明するために示す断面図。 図２に示したメモリセルアレイの形成プロセスを説明するために示す断面図。 本発明の第２の実施形態にしたがった、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）におけるメモリセルアレイの一例を示す構成図。 図７に示したメモリセルアレイの形成プロセスを説明するために示す断面図。 本発明の第３の実施形態にしたがった、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）におけるメモリセルアレイの一例を示す構成図。 図９に示したメモリセルアレイの形成プロセスを説明するために示す断面図。 図９に示したメモリセルアレイの形成プロセスを説明するために示す断面図。 図９に示したメモリセルアレイの形成プロセスを説明するために示す断面図。 図９に示したメモリセルアレイの形成プロセスを説明するために示す断面図。 本発明の第４の実施形態にしたがった、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）におけるメモリセルアレイの一例を示す構成図。 図１４に示したメモリセルアレイの形成プロセスを説明するために示す断面図。 図１４に示したメモリセルアレイの形成プロセスを説明するために示す断面図。 図１４に示したメモリセルアレイの形成プロセスを説明するために示す断面図。 図１４に示したメモリセルアレイの形成プロセスを説明するために示す断面図。

符号の説明

１１，１１-1，１１-2，１１-3…メモリセルアレイ、１１１…ソース線コンタクト、１１２…ビット線コンタクト、ＭＣ０〜ＭＣ３１…メモリセル、ＷＬ０〜ＷＬ３１…セルワードライン、ＳＧＤ−Ｔｒ，ＳＧＳ−Ｔｒ…選択ゲートトランジスタ、ＳＧＤ，ＳＧＳ…選択ゲートライン、Ｄ−ＳＧＤ，Ｄ−ＳＧＳ…ダミーの選択ゲートライン。

Claims (5)

1. ドレイン側の選択ゲートトランジスタとソース側の選択ゲートトランジスタとの相互間に、制御ゲートと電荷蓄積層とからなる積層ゲート構造を有する所定個のメモリセルが配置されたメモリユニットを有するメモリセルアレイと、
   前記メモリユニットの、前記所定個のメモリセルの前記制御ゲートにそれぞれ接続された複数のワードラインと、
   前記メモリユニットの、前記ソース側の選択ゲートトランジスタのゲートに接続されたソース側の選択ゲートラインと、
   を具備した半導体記憶装置であって、
   前記複数のワードライン間の各ピッチを“Ａ”、前記複数のワードラインのそれぞれの幅を“Ｂ”としたとき、少なくとも前記ソース側の選択ゲートラインと、このソース側の選択ゲートラインに隣接するワードラインとの間の距離“Ｃ”が、“ｎ＊Ａ＋（ｎ−１）Ｂ，ｎ≧２の整数”とされてなることを特徴とする半導体記憶装置。
2. さらに、前記ドレイン側の選択ゲートラインと、このドレイン側の選択ゲートラインに隣接するワードラインとの間の距離“Ｃ”が、“ｎ＊Ａ＋（ｎ−１）Ｂ，ｎ≧２の整数”とされてなることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ソース側の選択ゲートラインおよび前記ドレイン側の選択ゲートラインは、それぞれの幅が“Ｂ”とされ、
   前記ソース側の選択ゲートラインから“Ａ”だけ離れた位置にはソース線コンタクトが、また、前記ドレイン側の選択ゲートラインから“Ａ”だけ離れた位置にはビット線コンタクトが、それぞれ配置されていることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記ソース側の選択ゲートラインおよび前記ドレイン側の選択ゲートラインは、それぞれの幅が“Ｂ”とされ、
   前記ソース側の選択ゲートラインから“Ａ”だけ離れた位置にはダミーのゲートラインが設けられ、このダミーのゲートラインに対して自己整合によりソース線コンタクトが、また、前記ドレイン側の選択ゲートラインから“Ａ”だけ離れた位置にはダミーのゲートラインが設けられ、このダミーのゲートラインに対して自己整合によりビット線コンタクトが、それぞれ配置されていることを特徴とする請求項１に記載の半導体記憶装置。
5. 選択ゲートトランジスタの選択ゲートラインが形成される第１の領域と、この第１の領域に隣接し複数のメモリセルトランジスタのワードラインが形成される第２の領域とを有する半導体基板上に、ゲート絶縁膜、第１のポリシリコン膜、第２のポリシリコン膜を順次形成する工程と、
   前記第１の領域の前記第２のポリシリコン膜上に第１のマスクパターンと形成し、前記第２の領域の前記第２のポリシリコン膜上に一定の幅と間隔で複数の第２のマスクパターンを形成する工程と、
   前記第１のマスクパターンに隣接する第２のマスクパターンを除去する工程と、
   前記第１のマスクパターンおよび除去されたマスクパターンを除く前記第２のマスクパターンをマスクに、前記第１および第２のポリシリコンをエッチング除去し、前記第１の領域にて前記選択ゲートトランジスタのゲート電極を、前記第２の領域にて前記複数のメモリセルトランジスタのゲート電極を形成する工程と
   を具備したことを特徴とする半導体記憶装置の製造方法。

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