KR20110069296A - 플래쉬 메모리 소자 및 그의 제조 방법 - Google Patents

플래쉬 메모리 소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자에 있어서, 특히 NOR 타입의 플래쉬 메모리 소자 및 그의 제조 방법에 관한 것으로, 소스액티브영역에서 게이트패턴의 플로팅 게이트를 배제하여 소스액티브영역에서의 게이트패턴의 층 높이를 줄임으로써, 그 게이트패턴의 층 높이로 인해 발생하던 보이드를 제거하며, 그 보이드 제거로써 소스영역과 드레인영역에서 콘택 형성을 위해 매립되는 금속물질 즉, 텅스텐의 확장 가능성을 제거하여 소자 수율을 향상시켜 주는 발명이다.
NOR 타입, 플래쉬 메모리 소자

Description

플래쉬 메모리 소자 및 그의 제조 방법{Flash memory device and manufacturing method thereof}
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 상세하게 NOR 타입의 플래쉬 메모리 소자 및 그의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이터의 입력 및 보존이 가능하지만, 전원 제거시 데이터가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이 터가 보존되는 특징을 가진다.
비휘발성 메모리 소자 중 EEPROM(Electrically erasable and programmable ROM)과 같이 전기적으로 데이터의 입출력이 가능한 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교 적 높다는 장점이 있다.
이러한 플래시 메모리 소자는 NAND 타입과 NOR 타입으로 구분된다.
도 1은 일반적인 NOR 타입 플래쉬 메모리 소자의 어레이를 나타낸 도면이다.
도 1은 16 비트라인(1)을 도시한 것으로, 점선 부위가 단위 어레이(2)를 나타낸다.
도 2는 종래의 NOR 타입 소자 어레이의 상세를 설명하기 위한 도면으로써, 소자분리막(3)은 반도체기판에 다수 액티브영역(4) 사이를 분리하면서 상기 다수 액티브영역(4) 중 어느 하나와 소스콘택(6)이 형성되는 소스액티브영역(5) 사이를 분리한다.
워드라인(9)은 일반적으로 컨트롤 게이트이며, 도시되지는 않았지만 컨트롤 게이트의 하부에는 산화막-질화막-산화막으로 이루어진 ONO(oxide-nitride-oxide) 막과 플로팅 게이트(floating gate) 막이 형성될 수 있다. 상기 ONO 막과 플로팅 게이트 막으로 이루어진 게이트 구조는 단위 셀(8) 당 액티브영역(4)은 물론 소스액티브영역(5)에도 동일하게 적용되고 있다.
소스액티브영역(5)에는 소스 바이어스를 인가하기 위한 소스콘택(6)이 형성되며, 드레인영역에는 드레인 바이어스를 인가하기 위한 드레인콘택(7)이 형성된다.
상기한 도 1의 소자 어레이와 같이 규칙적인 배열 구조에서 소스 바이어스를 인가하기 위한 소스콘택(6)을 형성하기 위해, 소스액티브영역(5)에서 워드라인(9)을 휘어지게 형성하는 밴딩(Bending) 구조를 적용하고 있다.
상기한 종래의 구조에서 소스액티브영역(5)에 소스콘택(6)을 형성하고 또한 드레인영역에 드레인콘택(7)을 형성하기 위해, M1C 공정을 진행하게 된다. M1C 공정은 비어를 식각에 의해 형성한 후에 그 비어에 금속물질을 매립하는 공정이다. 이때 사용되는 금속물질로는 텅스텐(W)이 있다.
그러나, 상기한 M1C 공정 중에 텅스텐을 매립하는 과정에서 그 텅스텐이 확장되어 브리지를 형성하는 경우가 발생하고 있다. 그로 인해 셀 동작에 악역향을 미치게 된다.
상기한 텅스텐의 확장은 금속물질을 매립하는 과정에서 생길 수 있는 보이드에 의해 발생하는데, 보이드 발생의 근본적인 원인은 게이트의 층 높이가 너무 높기 때문이다.
본 발명의 목적은 상기한 점을 감안하여 안출한 것으로써, 소스액티브영역에서 플로팅게이트를 포함하는 게이트패턴의 일부 층을 배제하여 소스액티브영역에서의 게이트패턴의 층 높이를 줄이는데 적당한 플래쉬 메모리 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 소스액티브영역에서의 게이트패턴의 층 높이(Stack height)를 줄임으로써 그 게이트패턴의 높이로 인해 발생하던 보이드를 제거하며, 그 보이드 제거로써 소스영역과 드레인영역에 매립되는 금속물질의 확장을 없애는데 적당한 플래쉬 메모리 소자 및 그의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조 방법의 특징은, 반도체기판에 다수 액티브영역 사이를 분리하면서 상기 다수 액티브영역 중 어느 하나와 소스콘택이 형성되는 소스액티브영역 사이를 분리하기 위한 소자분리막을 형성하는 단계와, 상기 소스액티브영역을 제외한 상기 다수 액티브영역의 반도체기판 상에 플로팅 게이트 막과 절연막을 포함하는 게이트패턴을 형성하는 단계와, 상기 게이트패턴을 포함하는 상기 반도체기판 전면 상에 컨트롤 게이트 막을 형성하는 단계로 이루어지는 것이다.
바람직하게, 상기 반도체기판 전면에 대한 산화(Oxidation)를 진행하여, 상기 소스액티브영역의 반도체기판 상부면에 산화막을 형성하는 단계를 더 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 특징은, 반도체기판, 상기 반도체기판에 다수 액티브영역 사이를 분리하면서 상기 다수 액티브영역 중 어느 하나와 소스콘택이 형성되는 소스액티브영역 사이를 분리하는 소자분리막, 상기 소스액티브영역의 반도체기판 상부면에 산화막, 상기 소스액티브영역을 제외한 상기 다수 액티브영역의 반도체기판 상에 플로팅 게이트 막과 절연막을 포함하는 게이트패턴, 그리고 상기 산화막을 갖는 상기 소스액티브영역의 반도체기판과 상부에 상기 게이트패턴을 갖는 상기 다수 액티브영역의 반도체기판의 전면 상에 컨트롤 게이트 막으로 구성되는 것이다.
본 발명에 따르면, 소스액티브영역에서 게이트패턴의 플로팅 게이트를 배제하여 소스액티브영역에서의 게이트패턴의 층 높이를 줄임으로써, 그 게이트패턴의 층 높이로 인해 발생하던 보이드를 제거할 수 있다.
특히 보이드가 제거됨으로써 소스영역과 드레인영역에서 콘택 형성을 위해 매립되는 금속물질 즉, 텅스텐의 확장 가능성이 없어지므로 그 텅스텐의 브리지 문제를 효과적으로 제거할 수 있다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 플래쉬 메모리 소자 및 그의 제조 방법의 바람직한 실시 예를 자세히 설명한다.
본 발명에 따른 플래쉬 메모리 소자 및 그의 제조 방법이 적용되는 메모리 소자는 NOR 타입 플래쉬 메모리 소자이다. 그러나, 본 발명을 NOR 타입 플래쉬 메모리 소자에만 한정하지는 않는다.
도 3a 내지 3c는 본 발명에 따른 NOR 타입 플래쉬 메모리 소자의 제조 과정을 설명하기 위한 평면도들이다.
도 3a는 반도체기판에 소자분리막을 형성하는 공정을 나타낸 것으로, 비트라인 방향으로 다수 소자분리막을 형성한다. 그 소자분리막은 반도체기판에 단위 셀 단위의 액티브영역 사이를 분리하면서, 다수 액티브영역 중 어느 하나와 소스콘택이 형성되는 소스액티브영역 사이를 분리한다.
도 3b는 소자분리막으로 분리되는 다수 액티브영역 상에 플로팅 게이트 막을 형성하는 공정을 나타낸 것으로, 그 플로팅 게이트 막은 소스액티브영역을 제외한 다수 액티브영역의 반도체기판 상에만 형성된다.
도 3c는 컨트롤 게이트에 해당하는 워드라인까지 형성하는 공정을 나타낸 것으로, 플로팅 게이트 막의 형성 이후에 그 플로팅 게이트 막 상에 산화막-질화막-산화막으로 이루어진 ONO(oxide-nitride-oxide) 막을 형성하여, 소스액티브영역을 제외한 다수 액티브영역의 반도체기판 상에만 플로팅 게이트 막과 ONO 막과 같은 절연막을 형성한다. 즉, 본 발명에서는 다수 액티브영역에서만 ONO의 절연막과 플로팅 게이트 막으로 이루어진 게이트 구조를 적용하고, 소스액티브영역에는 그러한 게이트 구조를 배제한다.
상기 컨트롤 게이트를 형성한 이후 후속 공정에서는 소스콘택을 형성할 소스액티브영역에 비어(via)를 형성하며, 또한 드레인콘택을 형성할 드레인영역에 비어를 형성한다. 이어, 이들 비어를 텅스텐(W)과 같은 금속물질을 매립하여, 소스액티브영역에는 소스 바이어스를 인가하기 위한 소스콘택을 형성하고, 드레인영역에는 드레인 바이어스를 인가하기 위한 드레인콘택을 형성한다.
한편, 본 발명에서도 소자 어레이와 같이 규칙적인 배열 구조에서 소스 바이 어스를 인가하기 위한 소스콘택을 형성하기 위해, 소스액티브영역에서 워드라인을 휘어지게 형성하는 밴딩(Bending) 구조를 적용한다.
도 4는 본 발명에 따른 NOR 타입 플래쉬 메모리 소자의 구조 및 그의 제조 공정을 설명하기 위한 단면도로써, 도 3c의 A-A'의 단면을 나타낸 것이다. 즉, 도 4는 워드라인 방향의 절단면에서 형성되는 NOR 타입 플래쉬 메모리 소자의 구조를 나타낸 것이다.
도 4를 참조하면, NOR 타입 플래쉬 메모리 소자는 반도체기판, 소자분리막(30), 게이트패턴(70,80), 컨트롤 게이트 막(90)으로 구성된다.
소자분리막(30)은 단위 셀의 액티브영역(40)을 정의하면서 액티브영역(40)과 분리되는 소스액티브영역(50)을 정의하기 위한 것으로, 그 소자분리막(30)은 반도체기판에 다수 액티브영역(40) 사이를 분리하면서 그 다수 액티브영역(40) 중 어느 하나와 소스콘택이 형성되는 소스액티브영역(50) 사이를 분리한다.
게이트패턴(70,80)은 소스액티브영역(50)을 제외한 다수 액티브영역(40)의 반도체기판 상에 형성되는 것으로써, 플로팅 게이트 막(70)과 절연막(80)을 포함한다. 특히, 게이트패턴(70,80)은 하부에 플로팅 게이트 막(70)과, 그 플로팅 게이트 막 상에 절연막(80)으로 이루어진다. 여기서, 절연막은 ONO(oxide-nitride-oxide) 구조로써, 플로팅 게이트 막(70) 상에 순차적으로 적층된 제1산화막-질화막-제2산화막으로 이루어진다.
컨트롤 게이트 막(90)은 소스액티브영역(50)의 반도체기판과 상부에 게이트패턴(70,80)을 갖는 다수 액티브영역(40)의 반도체기판의 전면 상에 형성된다.
부가적으로, 본 발명의 소자는 소스액티브영역(50)의 반도체기판 상부면에 대한 산화를 통해 형성되는 산화막(60)을 구비하는데, 그에 따라 컨트롤 게이트 막(90)은 산화막(60)을 갖는 소스액티브영역의 반도체기판과 상부에 게이트패턴(70,80)을 갖는 다수 액티브영역(40)의 반도체기판의 전면 상에 형성된다.
제차 언급하면, 소스액티브영역(50)의 반도체기판 상부면에 구비되는 산화막(60)은 소스액티브영역(50)의 반도체기판 표면이 산화되어 형성된 것이다.
상기와 같이 본 발명에 따른 소자는 소스액티브영역(50)을 제외한 다수 액티브영역(40)의 반도체기판 상에만 게이트패턴(70,80)이 형성됨에 따라 소스액티브영역(50)과 다수 액티브영역(40) 간의 층 높이 차이가 생긴다. 그 층 높이의 차이로 인해, 컨트롤 게이트 막(90)은 소스액티브영역(50)에서 B 깊이의 함몰 영역을 갖는다.
다음은 상기한 구조적 특징을 뒷받침하기 위한 NOR 타입 플래쉬 메모리 소자의 제조 공정에 대해 설명한다.
먼저, 반도체기판에 다수 액티브영역(40) 사이를 분리하면서 다수 액티브영역(40) 중 어느 하나와 소스콘택이 형성되는 소스액티브영역(50) 사이를 분리하기 위한 소자분리막(30)을 형성한다. 그 소자분리막(30)에 의해 단위 셀의 액티브영역이 정의되며, 소스액티브영역(50)이 정의된다.
이어, 소스액티브영역(50)을 제외한 다수 액티브영역(40)의 반도체기판 상에 플로팅 게이트 막(70)을 패터닝하고, 그 플로팅 게이트 막(70) 상에 제1 산화막, 질화막, 그리고 제2 산화막을 순차적으로 적층한 ONO 구조의 절연막(80)을 패터닝 한다. 이러한 플로팅 게이트 막(70)과 절연막(80)의 패턴닝으로 인해 다수 액티브영역(40)의 반도체기판 상에 게이트패턴이 형성된다.
여기서, 상기 플로팅 게이트 막(70)의 형성 이전에는 반도체기판 전면에 대한 산화(Oxidation)를 진행한다. 그 산화가 진행되는 동안에 소스액티브영역(50)과 다수 액티브영역(40)의 반도체기판 상부면에는 각각 산화막이 형성된다. 특히, 다수 액티브영역(40)의 반도체기판 상부면에 형성되는 각 산화막은 터널링을 위한 게이트산화막이며, 소스액티브영역(50)의 반도체기판 상부면에 형성되는 산화막(60)은 소스액티브영역(50)의 반도체기판 상에 게이트패턴이 배제됨에 따른 소자 분리의 취약함을 보완한다.
이어, 게이트패턴을 포함하는 반도체기판 전면 상에 컨트롤 게이트 막(90)을 형성한다.
상기 컨트롤 게이트 막(90)을 형성한 이후 후속 공정에서는 소스콘택을 형성할 소스액티브영역(50)에 비어(via)를 형성하며, 또한 드레인콘택을 형성할 드레인영역(미도시)에 비어를 형성한다.
이어, 이들 비어를 텅스텐(W)과 같은 금속물질을 매립하여, 소스액티브영역(50)에는 소스 바이어스를 인가하기 위한 소스콘택을 형성하고, 드레인영역(미도시)에는 드레인 바이어스를 인가하기 위한 드레인콘택을 형성한다.
상기와 같이 본 발명에 따른 소자를 형성하는 과정에서는 소스액티브영역(50)을 제외한 다수 액티브영역(40)의 반도체기판 상에만 게이트패턴(70,80)이 형성됨에 따라 소스액티브영역(50)과 다수 액티브영역(40) 간의 층 높이 차이가 생 긴다. 그 층 높이의 차이로 인해, 컨트롤 게이트 막(90)은 소스액티브영역(50)에서 B 깊이의 함몰 영역을 갖는데, 그 층 높이 차이만큼 비어 매립 시 마진을 확보할 수 있어서 소스액티브영역(50)에서의 보이드 발생을 제거할 수 있다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 NOR 타입 플래쉬 메모리 소자의 어레이를 나타낸 도면.
도 2는 종래의 NOR 타입 소자 어레이의 상세를 설명하기 위한 도면.
도 3a 내지 3c는 본 발명에 따른 NOR 타입 플래쉬 메모리 소자의 제조 과정을 설명하기 위한 평면도들.
도 4는 본 발명에 따른 NOR 타입 플래쉬 메모리 소자의 구조 및 그의 제조 공정을 설명하기 위한 단면도.
*도면의 주요부분에 대한 부호의 설명*
30 : 소자분리막 40 : 액티브영역
50 : 소스액티브영역 60 : 산화막
70 : 플로팅 게이트 막 80 : 절연막
90 : 컨트롤 게이트 막

Claims (10)

  1. 반도체기판에 다수 액티브영역 사이를 분리하면서 상기 다수 액티브영역 중 어느 하나와 소스콘택이 형성되는 소스액티브영역 사이를 분리하기 위한 소자분리막을 형성하는 단계;
    상기 소스액티브영역을 제외한 상기 다수 액티브영역의 반도체기판 상에 플로팅 게이트 막과 절연막을 포함하는 게이트패턴을 형성하는 단계; 그리고
    상기 게이트패턴을 포함하는 상기 반도체기판 전면 상에 컨트롤 게이트 막을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 게이트패턴을 형성하는 단계는,
    상기 소스액티브영역을 제외한 상기 다수 액티브영역의 반도체기판 상에 상기 플로팅 게이트 막을 형성하는 단계와,
    상기 플로팅 게이트 막 상에 제1 산화막, 질화막, 그리고 제2 산화막을 순차적으로 적층한 상기 절연막을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 반도체기판 전면에 대한 산화(Oxidation)를 진행하여, 상기 소스액티브영역의 반도체기판 상부면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  4. 제 3 항에 있어서, 상기 산화를 진행하는 동안에, 상기 다수 액티브영역의 반도체기판 상부면에 터널링을 위한 게이트산화막이 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  5. 제 3 항에 있어서, 상기 반도체기판 전면에 대한 산화는 상기 플로팅 게이트 막의 형성 이전에 진행되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  6. 반도체기판;
    상기 반도체기판에 다수 액티브영역 사이를 분리하면서 상기 다수 액티브영역 중 어느 하나와 소스콘택이 형성되는 소스액티브영역 사이를 분리하는 소자분리막;
    상기 소스액티브영역의 반도체기판 상부면에 산화막;
    상기 소스액티브영역을 제외한 상기 다수 액티브영역의 반도체기판 상에 플로팅 게이트 막과 절연막을 포함하는 게이트패턴;
    상기 산화막을 갖는 상기 소스액티브영역의 반도체기판과 상부에 상기 게이트패턴을 갖는 상기 다수 액티브영역의 반도체기판의 전면 상에 컨트롤 게이트 막으로 구성되는 것을 특징으로 하는 플래쉬 메모리 소자.
  7. 제 6 항에 있어서, 상기 게이트패턴에 포함되는 상기 절연막은,
    상기 플로팅 게이트 막 상에 순차적으로 적층된 제1 산화막, 질화막, 그리고 제2 산화막으로 구성되는 것을 특징으로 하는 플래쉬 메모리 소자.
  8. 제 6 항에 있어서, 상기 산화막은,
    상기 소스액티브영역의 반도체기판 표면이 산화되어 형성되는 것을 특징으로 하는 플래쉬 메모리 소자.
  9. 제 6 항에 있어서,
    상기 소스액티브영역을 제외한 상기 다수 액티브영역의 반도체기판 상에 상기 게이트패턴이 형성됨에 따른 상기 소스액티브영역과 상기 다수 액티브영역 간의 층 높이 차이로 인해, 상기 컨트롤 게이트 막은 상기 소스액티브영역에서 함몰 영역을 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
  10. 제 1 또는 6 항에 있어서, 상기 플래쉬 메모리 소자는 NOR 타입 플래쉬 메모리 소자인 것을 특징으로 하는 플래쉬 메모리 소자 및 그의 제조 방법.
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