KR102253445B1 - 박막 트랜지스터 기판 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 발명의 실시예들은 박막 트랜지스터 기판 및 이를 포함하는 표시장치를 개시한다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 복수의 화소들을 포함하고, 상기 복수의 화소들 각각은, 제1 게이트 제어 신호에 응답하여 데이터 신호를 인가받는 제1 트랜지스터; 게이트 전극에 인가되는 상기 데이터 신호에 따라 구동전류를 출력하는 제2 트랜지스터; 및 제2 게이트 제어 신호에 응답하여 상기 제2 트랜지스터의 게이트 전극이 연결된 게이트 노드를 초기화하는 제3 트랜지스터;를 포함하고, 상기 복수의 화소들 중 적어도 일부의 인접한 화소들의 상기 제3 트랜지스터들의 제1전극들은 각각 상기 게이트 노드에 연결되고, 상기 제3 트랜지스터들의 제2전극들은 상기 제2전극들로 초기화 전압을 인가하는 공유 트랜지스터에 연결된다.

Description

박막 트랜지스터 기판 및 이를 포함하는 표시장치{Thin film transistor substrate and display apparatus comprising the substrate}
본 발명의 실시예들은 박막 트랜지스터 기판 및 이를 포함하는 표시장치에 관한 것이다.
표시 장치는 장치 내부의 박막 트랜지스터나 표시소자를 투명한 형태로 만들어 줌으로써, 투명 표시 장치로 형성할 수 있다.
그런데, 이러한 투명 표시 장치에서는, 스위치 오프 상태일 때 반대편에 위치한 사물 또는 이미지가 표시소자뿐만 아니라 복수의 박막 트랜지스터 및 여러 배선 등의 패턴 및 이들 사이의 공간을 투과해 사용자에게 전달되는 데, 비록 투명 표시 장치라 하더라도 전술한 표시소자, 복수의 박막 트랜지스터 및 배선들에 의해 공간 제약에 따라 투과도가 높지 못하다.
본 발명의 실시예들은 투과 면적을 확보할 수 있는 투명 표시 장치를 제공하는데 목적이 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 복수의 화소들을 포함하고, 상기 복수의 화소들 각각은, 제1 게이트 제어 신호에 응답하여 데이터 신호를 인가받는 제1 트랜지스터; 게이트 전극에 인가되는 상기 데이터 신호에 따라 구동전류를 출력하는 제2 트랜지스터; 및 제2 게이트 제어 신호에 응답하여 상기 제2 트랜지스터의 게이트 전극이 연결된 게이트 노드를 초기화하는 제3 트랜지스터;를 포함하고, 상기 복수의 화소들 중 적어도 일부의 인접한 화소들의 상기 제3 트랜지스터들의 제1전극들은 각각 상기 게이트 노드에 연결되고, 상기 제3 트랜지스터들의 제2전극들은 상기 제2전극들로 초기화 전압을 인가하는 공유 트랜지스터에 연결된다.
상기 복수의 화소들 각각은 적어도 일면으로 광을 방출하는 제1영역 및 상기 제1영역과 인접하여 외광을 투과하는 제2영역을 포함하고, 상기 제1영역에 상기 트랜지스터들이 배치될 수 있다.
상기 복수의 화소들 각각의 제2영역은 서로 연결될 수 있다.
상기 복수의 화소들 각각은 상기 제1영역에 표시소자를 더 포함하고, 상기 표시소자는 상기 박막 트랜지스터들과 중첩하게 배치될 수 있다.
상기 공유 트랜지스터는, 게이트 전극이 상기 제3 트랜지스터들의 게이트 전극에 연결되고, 상기 제3 트랜지스터들의 제2전극들과 상기 초기화 전압을 인가하는 초기화 전압선 사이에 연결될 수 있다.
상기 공유 트랜지스터에 연결된 상기 제3 트랜지스터들의 게이트 전극의 폭이 서로 상이할 수 있다.
상기 공유 트랜지스터에 연결되지 않은 서브화소의 제3 트랜지스터는 직렬 연결된 제3-1 트랜지스터 및 제3-2 트랜지스터를 포함할 수 있다.
상기 제3-1 트랜지스터가 상기 게이트 노드에 연결되고, 상기 제3-2 트랜지스터가 상기 초기화 전압을 인가하는 초기화 전압선에 연결될 수 있다.
상기 복수의 화소들 각각은 상기 제1 게이트 제어 신호에 응답하여 발광소자의 일 전극을 초기화하는 제4 트랜지스터;를 더 포함하고, 상기 복수의 화소들의 제4 트랜지스터들이 서로 밀접 배치될 수 있다.
상기 복수의 화소들의 제4 트랜지스터들의 게이트 전극들은 서로 직접 연결되고, 상기 제4 트랜지스터들의 제1전극들은 각각의 발광소자의 일 전극과 연결되고, 상기 제4 트랜지스터들의 제2전극들은 서로 직접 연결되고 연결 배선을 통해 초기화 전압선과 연결될 수 있다.
상기 기판은, 제1 방향으로 연장되고 상기 화소들로 상기 데이터 신호를 인가하는 데이터선; 제2 방향으로 연장되고 상기 화소들로 상기 제1 게이트 제어 신호를 인가하는 제1 제어선; 상기 제2 방향으로 연장되고 상기 화소들로 상기 제2 게이트 제어 신호를 인가하는 제2 제어선; 및 상기 제2 방향으로 연장되고 상기 화소들로 초기화 전압을 인가하는 초기화 전압선;을 더 포함할 수 있다.
상기 복수의 화소들 각각은 상기 제1 제어선과 상기 초기화 전압선 사이에 연결된 제4 트랜지스터;를 더 포함하고, 상기 복수의 화소들의 제4 트랜지스터들이 인접하여 병렬 연결될 수 있다.
상기 복수의 화소들 각각은 상기 제1 게이트 제어 신호에 응답하여 상기 제2 트랜지스터를 다이오드 연결하는 제5 트랜지스터;를 더 포함할 수 있다.
상기 제1 트랜지스터는 상기 데이터 신호를 제1 노드에 인가하고, 상기 제5 트랜지스터에 의해 상기 제2 트랜지스터가 다이오드 연결되어 상기 제1 노드의 데이터 신호가 상기 게이트 노드에 전달될 수 있다.
상기 제5 트랜지스터는 직렬 연결된 제5-1 트랜지스터 및 제5-2 트랜지스터를 포함할 수 있다.
상기 복수의 화소들은 서로 다른 색의 광을 방출하며 인접 배치될 수 있다.
상기 복수의 화소들은 인접한 적색 화소, 녹색 화소 및 청색 화소일 수 있다.
상기 복수의 화소들 중 상기 공유 트랜지스터에 연결된 화소는 상기 녹색 화소 및 청색 화소일 수 있다.
상기 적색 화소, 녹색 화소 및 청색 화소 각각은 상기 제1 게이트 제어 신호에 응답하여 발광소자의 일 전극을 초기화하는 제5 트랜지스터;를 더 포함하고, 상기 적색 화소와, 상기 녹색 화소 및 청색 화소 중 상기 적색 화소에 인접한 화소 사이에, 상기 제5 트랜지스터들이 병렬로 밀접 배치될 수 있다.
본 발명의 일 실시예는 전술된 박막 트랜지스터 기판을 포함하는 표시 장치일 수 있다.
본 발명의 실시예에 따른 투명 표시 장치는, 비투과부의 회로 면적을 최소화아여 투과부의 면적을 극대화함으로써 투과도를 향상시킬 수 있다.
도 1은 일 실시예에 따른 표시장치의 일부를 개략적으로 도시한 단면도이다.
도 2 및 도 3은 도 1의 표시장치에 포함된 화소의 일 실시예를 도시한 것이다.
도 4는 다른 실시예에 따른 표시장치의 일부를 개략적으로 도시한 단면도이다.
도 5 및 도 6은 도 4의 표시장치에 포함된 화소의 일 실시예를 도시한 것이다.
도 7은 일 실시예에 따른 하나의 서브화소의 등가 회로도이다.
도 8은 일 실시예에 따른 화소의 등가 회로도이다.
도 9는 다른 실시예에 따른 화소의 등가 회로도이다.
도 10은 도 9에 도시된 화소를 구비하는 기판을 나타내는 평면도이다.
도 11 및 도 12는 각각 도 10에 도시된 영역들(A, B)의 확대도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 도면상의 동일한 부호는 동일한 요소를 지칭한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들은 명세서의 명확성을 위해 두께를 확대하여 나타내었다. 또한 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하 첨부된 도면들에 도시된 본 발명에 관한 실시예를 참조하여 본 발명의 구성 및 작용을 상세히 설명한다.
도 1은 일 실시예에 따른 표시장치의 일부를 개략적으로 도시한 단면도이다. 도 2 및 도 3은 도 1의 표시장치에 포함된 화소의 일 실시예를 도시한 것이다.
도 1 내지 도 3을 함께 참조하면, 표시장치(100)는 배면발광(bottom emission)하는 유기발광표시장치일 수 있으며, 제1기판(1)과 제1기판(1) 상에 구비된 디스플레이부 및 디스플레이부를 밀봉하는 제2기판(2)을 구비할 수 있다. 디스플레이부는 복수개의 화소를 포함하고, 화소는 제1기판(1)의 방향으로 광을 방출하는 화소영역(31) 및 화소영역(31)에 인접하여 외광을 투과하는 투과영역(32)을 포함한다. 복수의 화소들은 행 방향 및 열 방향에 매트릭스 형태로 배열된다.
본 발명의 일 실시예에 의하면, 표시장치(100)가 광을 투과하는 투과모드(transparent mode)일 때, 화상이 구현되는 측에 위치한 사용자가 제2기판(2) 외측에서 제1기판(1) 외측의 방향으로 투과되는 제1외광(61)을 통해 제2기판(2) 외측의 이미지를 관찰할 수 있다. 한편, 화상이 구현되는 반대측에 위치한 사용자도 제1기판(1)의 외측에서 제2기판(2)의 외측으로 투과되는 제2외광(62)을 통해 제1기판(1) 외측의 이미지를 관찰할 수 있다. 여기서 제1외광(61)은 화상과 동일한 방향으로 나오는 외광이며, 제2외광(62)은 제1외광(61)과 방향이 반대인 외광이다.
또한, 표시장치(100)가 광을 투과하지 않는 블랙모드(black mode)일 때, 화상이 구현되는 측에 위치한 사용자는 제2기판(2) 외측의 이미지를 관찰할 수 없다. 한편, 화상이 구현되는 반대측에 위치한 사용자도 제1기판(1) 외측의 이미지를 관찰할 수 없다.
화소는 복수개의 서브화소를 포함할 수 있으며, 예를 들어, 적색 서브화소(Pr), 녹색 서브화소(Pg), 청색 서브화소(Pb)를 구비할 수 있다. 각 서브화소들(Pr)(Pg)(Pb)은 화소영역(31)과 투과영역(32)을 구비한다. 화소영역(31)에는 화소회로부(311)와 발광부(312)가 포함되며, 화소회로부(311)와 발광부(312)는 중첩하지 않도록 서로 인접하게 배치된다. 발광부(312)는 제1기판(1)의 방향으로 배면발광할 때, 화소회로부(311)에 의해 광 경로의 방해를 받지 않는다.
화소영역(31)에 인접하게는 외광을 투과하는 투과영역(32)이 배치된다.
투과영역(32)은 도 2에서 볼 수 있듯이 각 서브화소들(Pr)(Pg)(Pb) 별로 독립되게 구비될 수도 있고, 도 3에서 볼 수 있듯이, 각 서브화소들(Pr)(Pg)(Pb)에 걸쳐 서로 연결되어 하나의 투과창으로 기능할 수도 있다. 즉, 디스플레이부 전체로 볼 때, 화소는 공통의 투과영역(32) 들을 사이에 두고, 서로 이격된 복수의 화소영역(31)들을 포함할 수 있는 것이다. 도 3에 따른 실시예의 경우, 외광이 투과되는 투과영역(32)의 면적이 넓어지는 효과가 있기 때문에 디스플레이부 전체의 투과율을 높일 수 있다.
도 3에서는 적색 서브화소(Pr), 녹색 서브화소(Pg) 및 청색 서브화소(Pb)의 투과영역(32)이 모두 연결된 것으로 도시하였으나, 본 발명은 반드시 이에 한정되는 것은 아니며, 적색 서브화소(Pr), 녹색 서브화소(Pg) 및 청색 서브화소(Pb) 중 서로 인접한 어느 두 서브 화소들의 투과영역(32)들만 서로 연결되도록 구비될 수도 있다.
도 1에서 볼 수 있듯이, 화소영역(31)의 화소회로부(311)에는 박막트랜지스터(TR)가 배치되는데, 도면에 도시된 바와 같이 반드시 하나의 박막트랜지스터(TR)가 배치되는 것에 한정되지 않으며, 이 박막트랜지스터(TR)를 포함한 화소 회로가 구비될 수 있다. 이 화소 회로에는 박막트랜지스터(TR) 외에도 다수의 박막 트랜지스터 및 스토리지 커패시터가 더 포함될 수 있으며, 이들과 연결된 스캔 라인, 데이터 라인, 초기화 라인 및 전원전압 라인 등의 배선들이 더 구비될 수 있다.
화소영역(31)의 발광부(312)에는 발광소자(EL)가 배치된다. 발광소자(EL)는 유기발광소자(OLED)일 수 있다. 유기발광소자(OLED)는 화소 회로의 박막 트랜지스터(TR)와 전기적으로 연결되어 있다.
먼저, 제1기판(1) 상에는 버퍼막(211)이 형성되고, 이 버퍼막(211) 상에 박막 트랜지스터(TR)를 포함한 화소 회로가 형성된다.
상기 버퍼막(211) 상에는 활성층(212) 이 형성된다.
상기 버퍼막(211)은 불순 원소의 침투를 방지하며 표면을 평탄화하는 역할을 하는 것으로, 이러한 역할을 수행할 수 있는 다양한 물질로 형성될 수 있다. 일례로, 상기 버퍼막(211)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등의 무기물이나, 폴리이미드, 폴리에스테르, 아크릴 등의 유기물 또는 이들의 적층체로 형성될 수 있다. 상기 버퍼막(211)은 필수 구성요소는 아니며, 필요에 따라서는 구비되지 않을 수도 있다.
상기 활성층(212)은 다결정 실리콘으로 형성될 수 있는 데, 반드시 이에 한정되는 것은 아니며, 산화물 반도체로 형성될 수 있다. 예를 들면 G-I-Z-O층[(In2O3)a(Ga2O3)b(ZnO)c층](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)일 수 있다. 활성층(212)을 산화물 반도체로 형성할 경우에는 화소영역(31) 중 화소회로부(311)에서의 광투과도가 더욱 높아질 수 있게 되고, 이에 따라 디스플레이부 전체의 외광 투과도를 상승시킬 수 있다.
상기 반도체활성층(212)을 덮도록 게이트절연막(213)이 버퍼막(211) 상에 형성되고, 게이트절연막(213) 상에 게이트전극(214)이 형성된다.
게이트전극(214)을 덮도록 게이트절연막(213) 상에 층간절연막(215)이 형성되고, 이 층간절연막(215) 상에 소스전극(216)과 드레인전극(217)이 형성되어 각각 반도체활성층(212)과 콘택홀을 통해 콘택된다.
상기와 같은 박막 트랜지스터(TR)의 구조는 반드시 도시된 바에 한정되는 것은 아니며, 다양한 형태의 박막 트랜지스터의 구조가 적용 가능함은 물론이다.
도 1에서는 박막 트랜지스터(TR)의 소스 전극 및 드레인 전극이 반도체활성층과 다른 층으로 형성되어 있다. 그러나, 본 발명은 이에 한정되지 않고, 박막 트랜지스터(TR)의 소스 전극 및 드레인 전극 중 적어도 하나가 활성층과 동일한 층으로 형성될 수 있다.
이러한 박막 트랜지스터(TR)를 덮도록 패시베이션막(218)이 형성된다. 패시베이션막(218)은 상면이 평탄화된 단일 또는 복수층의 절연막이 될 수 있다. 이 패시베이션막(218)은 무기물 및/또는 유기물로 형성될 수 있다. 패시베이션막(218)은 화소영역(31)과 투과영역(32)을 모두 덮도록 형성될 수 있다. 그러나, 이에 한정되지 않고 도시되지 않았으나, 패시베이션막(218)은 투과영역(32)에 대응되는 위치에 개구부(미도시)를 구비함으로써 투과영역(32)의 외광 투과 효율을 더욱 증가할 수 있다.
패시베이션막(218) 상에는 박막트랜지스터(TR)와 전기적으로 연결된 유기발광소자(EL)의 제1전극(221)이 형성된다. 제1전극(221)은 모든 서브화소들 별로 독립된 아일랜드 형태로 형성된다. 제1전극(221)은 화소영역(31) 내의 발광부(312)에 위치하며, 화소회로부(311)와 중첩되지 않도록 배치된다.
상기 패시베이션막(218) 상에는 유기 및/또는 무기 절연물로 구비된 화소정의막(219)이 형성된다.
화소정의막(219)은 제1전극(221)의 가장자리를 덮고 중앙부는 노출시키도록 제3개구부(219a)를 갖는다. 한편, 이 화소정의막(219)은 화소영역(31)을 덮도록 구비될 수 있는 데, 반드시 화소영역(31) 전체를 덮도록 구비되는 것은 아니며, 적어도 일부, 특히, 제1전극(221)의 가장자리를 덮도록 하면 충분하다. 이 화소정의막(219)은 투과영역(32)에 대응되는 위치에 제2개구부(219b)를 구비할 수 있다. 화소정의막(219)이 투과영역(32)에는 위치하지 않음으로써, 투과영역(32)의 외광 투과 효율이 더욱 증가할 수 있다.
패시베이션막(218)과 화소정의막(219)은 모두 투명한 물질로 구비될 수 있다. 절연막이 투명한 물질로 구비됨으로써, 투명표시소자(10)의 외광 투과 효율은 더욱 증가할 수 있다.
상기 제3개구부(219a)를 통해 노출된 제1전극(221) 상에는 유기막(223)과 제2전극(222)이 순차로 적층된다. 제2전극(222)은 제1전극(221)과 대향되어, 유기막(223)과 화소정의막(219)을 덮으며 화소영역(31) 내에 위치한다. 제2전극(222)은 적어도 화소영역(31)에 형성되고, 투과영역(32)에 대응되는 위치에 제1개구부(222a)를 구비할 수 있다. 제2전극(222)이 투과영역(32)에는 위치하지 않음으로써, 투과영역(32)의 외광 투과 효율이 더욱 증가할 수 있다. 한편, 제1개구부(222a)와 제2개구부(219b)는 서로 연결될 수 있다.
유기막(223)은 발광층(EML: Emission Layer)을 포함하며, 정공 주입층(HIL: Hole Injection Layer), 정공 수송층(HTL: Hole Transport Layer), 전자 수송층(ETL: Electron Transport Layer) 및 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있다. 이때, 정공 주입층, 정공 수송층, 전자 수송층, 및 전자 주입층 등은 공통층으로서, 적, 녹, 청색의 서브화소에 공통으로 적용될 수 있다.
제1전극(221)은 애노드 전극의 기능을 하고, 제2전극(222)은 캐소드 전극의 기능을 할 수 있는 데, 물론, 이들 제1전극(221)과 제2전극(222)의 극성은 서로 반대로 되어도 무방하다.
본 발명의 일 실시예에 따르면, 상기 제1전극(221)은 투명 전극이 될 수 있고, 상기 제2전극(222)은 반사 전극이 될 수 있다. 상기 제1전극(221)은 ITO, IZO, ZnO, 또는 In2O3 등의 투명한 도전성 물질을 포함하여 구비될 수 있다. 그리고 제2전극(222)은 즉, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, 또는 Ca 등으로 형성될 수 있다. 따라서, 유기발광소자(OLED)는 제1전극(221)의 방향으로 화상을 구현하는 배면 발광형(bottom emission type)이 된다. 이 경우 제2전극(222)도 디스플레이부 전체에 전압 강하가 일어나지 않도록 충분한 두께로 형성할 수 있게 되어 대면적 표시장치(100)에 적용하기에 충분하다.
도 1에는 도시하지 않았으나, 표시장치(100)는 제1기판(1)과 제2기판(2) 외부에 편광기 및 리타더와 같은 각종 광학부재들을 포함할 수 있으며, 이러한 각종 광학부재들에 의해 외광의 투과도를 제어할 수 있다.
도 4는 다른 실시예에 따른 표시장치의 일부를 개략적으로 도시한 단면도이다. 도 5 및 도 6은 도 4의 표시장치에 포함된 화소의 일 실시예를 도시한 것이다.
도 4에 도시된 표시장치(200)는 전면발광(top emission)하는 유기발광표시장치일 수 있으며, 제1기판(1)과 제1기판(1) 상에 구비된 디스플레이부 및 디스플레이부를 밀봉하는 제2기판(2)을 구비할 수 있다. 디스플레이부는 복수개의 화소를 포함하고, 화소는 제2기판(2)의 방향으로 광을 방출하는 화소영역(31) 및 화소영역(31)에 인접하여 외광을 투과하는 투과영역(32)을 포함한다. 복수의 화소들은 행 방향 및 열 방향에 매트릭스 형태로 배열된다.
본 발명의 일 실시예에 의하면, 표시장치(200)가 광을 투과하는 투과모드(transparent mode)일 때, 화상이 구현되는 측에 위치한 사용자가 제1기판(1) 외측으로부터 제2기판(2) 외측으로 투과되는 제1외광(61)을 통해 제1기판(1) 외측의 이미지를 관찰할 수 있다. 한편, 화상이 구현되는 반대측에 위치한 사용자도 제2기판(2)의 외측으로부터 제1기판(2)의 외측으로 투과되는 제2외광(62)을 통해 제2기판(2) 외측의 이미지를 관찰할 수 있다. 여기서 제1외광(61)은 화상과 동일한 방향으로 나오는 외광이며, 제2외광(62)은 제1외광(61)과 방향이 반대인 외광이다.
또한, 표시장치(200)가 광을 투과하지 않는 블랙모드(black mode)일 때, 화상이 구현되는 측에 위치한 사용자는 제1판(1) 외측의 이미지를 관찰할 수 없다. 한편, 화상이 구현되는 반대측에 위치한 사용자도 제2기판(2) 외측의 이미지를 관찰할 수 없다.
화소는 복수개의 서브화소를 포함할 수 있으며, 예를 들어, 적색 서브화소(Pr), 녹색 서브화소(Pg), 청색 서브화소(Pb)를 구비할 수 있다. 각 서브화소들(Pr)(Pg)(Pb)은 화소영역(31)과 투과영역(32)을 구비한다. 화소영역(31)에는 화소회로부(311)와 발광부(312)가 포함되며, 화소회로부(311)와 발광부(312)는 중첩하게 배치된다.
화소회로부(311)에는 박막 트랜지스터(TR)가 배치되고, 발광부(312)에는 발광 소자(EL)인 유기발광소자(OLED)가 배치된다. 도 4의 실시예는 도 1의 실시예와 달리, 화소영역(31)에 포함되는 화소회로부(311)와 발광부(312)가 서로 중첩하도록 배치된다. 발광부(312)가 제2기판(2)의 방향으로 전면발광하므로, 화소회로부(311)와 발광부(312)가 서로 중첩하여도 무방하다. 이에 더하여, 발광부(312)가 픽셀 회로를 포함하는 화소회로부(311)를 가려줌으로써, 화소 회로에 의한 광간섭을 배제할 수 있는 특징이 있다.
도 4에 도시된 일 실시예에 따르면, 여기서 제1전극(221)은 투명한 도전체와 반사막의 적층구조로 이루어지고, 제2전극(222)은 반반사 반투과 전극이 될 수 있다. 여기서 투명한 도전체는 일함수가 높은 ITO, IZO, ZnO, 또는 In2O3 등으로 구비될 수 있다. 한편, 반사막은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo 및 이들의 합금으로 이루어진 그룹으로부터 선택된 적어도 하나의 금속을 포함하는 것을 특징으로 한다. 여기서 제1전극(221)은 화소영역(31) 내에 형성된다.
제2전극(222)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo 또는 이들의 합금 등으로 형성될 수 있다. 여기서 제2전극(222)은 투과율이 높도록 100 내지 300Å 두께의 박막으로 형성하는 것이 바람직하다. 따라서, 유기발광소자(OLED)는 제2전극(222)의 방향으로 화상을 구현하는 전면 발광형(top emission type)이 된다.
그 밖의 구성요소는 앞서 설명한 도 1의 실시예의 대응되는 구성요소와 그 기능이 동일 또는 유사하므로 이에 대한 구체적인 설명은 생략한다.
투과영역(32)은 도 5에서 볼 수 있듯이 각 서브화소들(Pr)(Pg)(Pb) 별로 독립되게 구비될 수도 있고, 도 6에서 볼 수 있듯이, 각 서브화소들(Pr)(Pg)(Pb)에 걸쳐 서로 연결되어 하나의 투과창으로 기능할 수도 있다.
도 7은 일 실시예에 따른 하나의 서브화소의 등가 회로도이다.
서브화소(P)의 화소회로부는 복수의 박막 트랜지스터(T1 내지 T7) 및 커패시터(capacitor, Cst)를 포함하고, 발광부는 유기발광소자(organic light emitting diode, OLED)를 포함한다.
박막 트랜지스터는 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 초기화 트랜지스터(T4), 제1 발광 제어 트랜지스터(T5), 제2 발광 제어 트랜지스터(T6) 및 바이패스 트랜지스터(T7)를 포함한다. 박막 트랜지스터의 제1전극은 소스 전극 및 드레인 전극 중 하나이고, 제2전극은 소스 전극 및 드레인 전극 중 다른 하나일 수 있다.
서브화소(P)는 스위칭 트랜지스터(T2), 보상 트랜지스터(T3) 및 바이패스 트랜지스터(T7)에 제1 게이트 제어 신호(GW)를 전달하는 제1 제어선(GWL), 초기화 트랜지스터(T4)에 제2 게이트 제어 신호(GI)를 전달하는 제2 제어선(GIL), 제1 발광 제어 트랜지스터(T5) 및 제2 발광 제어 트랜지스터(T6)에 발광 제어 신호(EM)를 전달하는 발광 제어선(EML), 데이터 신호(DATA)를 전달하는 데이터선(DL), 제1전원전압(ELVDD)을 전달하는 구동 전압선(ELVDDL), 초기화 전압(VINT)을 전달하는 초기화 전압선(VINTL)과 연결된다.
구동 트랜지스터(T1)의 게이트 전극은 제1노드(Q1)에 연결되고, 제1전극은 제1 발광 제어 트랜지스터(T5)를 경유하여 구동 전압선(ELVDDL)과 연결되고, 제2전극은 제2 발광 제어 트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 애노드와 전기적으로 연결되어 있다. 구동 트랜지스터(T1)의 게이트 전극과 제2전극의 전압 차에 의해 유기발광소자(OLED)로 흐르는 전류(구동전류)가 결정된다.
스위칭 트랜지스터(T2)의 게이트 전극은 제1 제어선(GWL)과 연결되고, 제1전극은 데이터선(DL)과 연결되고, 제2전극은 구동 트랜지스터(T1)의 제1전극과 연결되어 있다. 스위칭 트랜지스터(T2)는 제1 제어선(GWL)을 통해 전달받은 제1 게이트 제어 신호(GW)에 따라 턴온되어 데이터선(DL)으로부터 인가된 데이터 신호(DATA)를 구동 트랜지스터(T1)의 제1전극으로 전달하고, 동시에 턴온되는 보상 트랜지스터(T3)에 의해 데이터 신호(DATA)는 구동 트랜지스터(T1)의 게이트 전극으로 전달된다.
보상 트랜지스터(T3)의 게이트 전극은 제1 제어선(GWL)과 연결되고, 제1전극은 구동 트랜지스터(T1)의 제2전극과 연결되고, 제2전극은 제1노드(Q1)에 연결되어 있다. 보상 트랜지스터(T3)는 제1 제어선(GWL)을 통해 전달받은 제1 게이트 제어 신호(GW)에 따라 턴온되어 구동 트랜지스터(T1)의 게이트 전극과 제2전극을 서로 연결하여 구동 트랜지스터(T1)를 다이오드 연결시켜 구동 트랜지스터(T1)의 문턱 전압(Vth)을 보상한다. 보상 트랜지스터(T3)는 제1 보상 트랜지스터(T3_1)와 제2 보상 트랜지스터(T3_2)가 직렬 연결된 멀티 게이트로 구현될 수 있다.
초기화 트랜지스터(T4)의 게이트 전극은 제2 제어선(GIL)과 연결되고, 제1전극은 제1노드(Q1)에 연결되고, 제2전극은 초기화 전압선(VINTL)과 연결되어 있다. 초기화 트랜지스터(T4)는 제2 제어선(GIL)으로부터 인가되는 제2 게이트 제어신호(GI)에 따라 턴온되어 초기화 전압(VINT)을 제1노드(Q1)에 전달하여 제1노드(Q1)를 초기화한다. 초기화 전압(VINT)은 제2전원전압(ELVSS)보다 높은 전압 또는 제2전원전압(ELVSS)으로 설정될 수 있다. 초기화 트랜지스터(T4)는 제1 초기화 트랜지스터(T4_1)와 제2 초기화 트랜지스터(T4_2)가 직렬 연결된 멀티 게이트로 구현될 수 있다.
본 발명의 일 실시예는 보상 트랜지스터(T3)와 초기화 트랜지스터(T4)를 멀티 게이트 트랜지스터로 구성한다. 이에 따라, 스위칭 트랜지스터(T2), 보상 트랜지스터(T3) 및 초기화 트랜지스터(T4)의 턴오프시 오프전류를 감소시켜 누설전류를 방지하고, 커패시터(Cst)에 데이터를 안정적으로 유지할 수 있다.
제1 발광 제어 트랜지스터(T5)의 게이트 전극은 발광 제어선(EML)과 연결되고, 제1전극은 구동 전압선(ELVDDL)과 연결되고, 제2전극은 구동 트랜지스터(T1)의 제1전극과 연결되어 있다.
제2 발광 제어 트랜지스터(T6)의 게이트 전극은 발광 제어선(EML)과 연결되고, 제1전극은 구동 트랜지스터(T1)의 제2전극과 연결되고, 제2전극은 유기발광소자(OLED)의 애노드와 전기적으로 연결되어 있다. 제1 발광 제어 트랜지스터(T5) 및 제2 발광 제어 트랜지스터(T6)는 발광 제어선(EML)으로부터 인가되는 발광 제어신호(EM)에 따라 동시에 턴온되어 제1전원전압(ELVDD)이 구동 트랜지스터(T1)에 인가되어, 유기발광소자(OLED)에 구동 전류가 흐르게 된다.
바이패스 트랜지스터(T7)의 게이트 전극은 제1 제어선(GWL)과 연결되고, 제1전극은 유기발광소자(OLED)의 애노드에 연결되고, 제2전극은 초기화 전압선(VINTL)에 연결되어 있다. 바이패스 트랜지스터(T7)는 제1 제어선(GWL)으로부터 인가되는 제1 게이트 제어신호(GW)에 의해 턴온되어 유기발광소자(OLED)의 애노드를 초기화한다.
커패시터(Cst)는 구동 전압선(ELVDDL)과 제1노드(Q1) 사이에 연결되어 있다. 커패시터(Cst)의 제1전극은 구동 트랜지스터(T1)의 게이트 전극, 보상 트랜지스터(T3)의 제2전극, 및 초기화 트랜지스터(T4)의 제1전극에 함께 연결되어 있다. 커패시터(Cst)의 제2전극은 구동 전압선(ELVDDL)과 연결되어 있다. 커패시터(Cst)에는 제1전원전압(ELVDD)과 제1노드(Q1) 간의 전압이 저장된다.
유기발광소자(OLED)의 캐소드는 제2전원전압(ELVSS)과 연결되어 있다. 유기발광소자(OLED)는 구동 트랜지스터(T1)로부터 구동 전류를 전달받아 발광함으로써 화상을 표시한다. 제1전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2전원전압(ELVSS)은 제1전원전압(ELVDD)보다 낮은 전압이거나 접지 전압일 수 있다.
본 발명의 일 실시예는, 보상 트랜지스터(T3) 및 초기화 트랜지스터(T4)를 멀티 게이트 트랜지스터로 형성하면서 레이아웃 설계시 투과영역(32)의 공간을 최적으로 확보하기 위해, 화소 내 서브화소들 중 적어도 두 개의 서브화소들 간에 초기화 트랜지스터(T4)를 공유한다.
도 8은 일 실시예에 따른 화소의 등가 회로도이다.
단일 화소에는 복수의 서브화소가 포함될 수 있으며, 도 8에 도시된 실시예에서는 단일 화소를 구성하는 제1서브화소(P1), 제2서브화소(P2) 및 제3서브화소(P3) 각각의 화소영역(31)과 제1서브화소(P1), 제2서브화소(P2) 및 제3서브화소(P3)에 걸쳐 서로 연결된 투과영역(32)을 도시하고 있다. 제1서브화소(P1), 제2서브화소(P2) 및 제3서브화소(P3)의 화소영역(31)에는 화소회로부(311)와 발광부(312)가 각각 배치된다. 발광부(312)는 화소회로부(311)와 중첩하게 배치되거나 중첩하지 않게 배치될 수 있다. 발광부(312)는 화소회로부(311)와 투과영역(32) 사이에 배치될 수 있다.
제1서브화소(P1)의 화소회로부(311)는 구동 트랜지스터(T11), 스위칭 트랜지스터(T21), 보상 트랜지스터(T31), 초기화 트랜지스터(T41), 제1 발광 제어 트랜지스터(T51), 제2 발광 제어 트랜지스터(T61) 및 바이패스 트랜지스터(T711) 및 커패시터(C1)를 포함한다. 제1서브화소(P1)의 스위칭 트랜지스터(T21)는 제1 데이터선으로부터 제1 데이터 신호(DATA_R)를 인가받아 전달한다. 제1서브화소(P1)의 화소회로부(311)는 발광부(312)의 유기발광소자(OLED1)에 전기적으로 연결된다.
제2서브화소(P2)의 화소회로부(311)는 구동 트랜지스터(T12), 스위칭 트랜지스터(T22), 보상 트랜지스터(T32), 초기화 트랜지스터(T42), 제1 발광 제어 트랜지스터(T52), 제2 발광 제어 트랜지스터(T62) 및 바이패스 트랜지스터(T712) 및 커패시터(C2)를 포함한다. 제2서브화소(P2)의 스위칭 트랜지스터(T22)는 제2 데이터선으로부터 제2 데이터 신호(DATA_G)를 인가받아 전달한다. 제2서브화소(P2)의 화소회로부(311)는 발광부(312)의 유기발광소자(OLED2)에 전기적으로 연결된다.
제3서브화소(P3)의 화소회로부(311)는 구동 트랜지스터(T13), 스위칭 트랜지스터(T23), 보상 트랜지스터(T33), 초기화 트랜지스터(T43), 제1 발광 제어 트랜지스터(T53), 제2 발광 제어 트랜지스터(T63) 및 바이패스 트랜지스터(T713) 및 커패시터(C3)를 포함한다. 제3서브화소(P3)의 스위칭 트랜지스터(T23)는 제3 데이터선으로부터 제3 데이터 신호(DATA_B)를 인가받아 전달한다. 제3서브화소(P3)의 화소회로부(311)는 발광부(312)의 유기발광소자(OLED3)에 전기적으로 연결된다.
제1서브화소(P1)의 보상 트랜지스터(T31) 및 초기화 트랜지스터(T41)는 각각 멀티 게이트 트랜지스터로 구현된다.
제2서브화소(P2)의 보상 트랜지스터(T32) 및 제3서브화소(P3)의 보상 트랜지스터(T33)는 각각 멀티 게이트 트랜지스터로 구현된다.
제2서브화소(P2)의 초기화 트랜지스터(T42)와 제3서브화소(P3)의 초기화 트랜지스터(T43)는 각각 공유 트랜지스터(T40)에 연결되어 멀티 게이트 트랜지스터로 구현된다.
즉, 제1서브화소(P1)의 초기화 트랜지스터(T42)는 단독으로 멀티 게이트 트랜지스터로 구현되는 반면, 제2서브화소(P2) 및 제3서브화소(P3)의 초기화 트랜지스터(T42, T43)는 싱글 게이트 트랜지스터로 구성되면서 공유 트랜지스터(T40)에 연결되어 멀티 게이트 트랜지스터로 구현된다.
공유 트랜지스터(T40)는 게이트 전극이 초기화 트랜지스터(T42, T43)의 게이트 전극과 함께 제2 제어선(GIL)과 연결되고, 제1전극은 초기화 트랜지스터(T42, T43)의 제2전극과 연결되고, 제2전극은 초기화 전압선(VINTL)에 연결되어 있다. 이로써 공유 트랜지스터(T40)는 제2서브화소(P2)의 초기화 트랜지스터(T42)가 멀티 게이트 트랜지스터로 구현되게 하고, 제3서브화소(P3)의 초기화 트랜지스터(T43)가 멀티 게이트 트랜지스터로 구현되도록 한다.
제2서브화소(P2) 및 제3서브화소(P3)의 초기화 트랜지스터(T42, T43)가 공유 트랜지스터(T40)에 의해 멀티 게이트 트랜지스터로 구현됨으로써, 제2서브화소(P2) 및 제3서브화소(P3) 각각이 멀티 게이트 트랜지스터로 구현되는 경우에 비해 화소회로부(311)의 레이아웃 면적을 줄일 수 있어, 투과영역(32)을 더 확보할 수 있다.
본 발명의 실시예는 복수의 서브화소들 중 구동 트랜지스터의 게이트 전극이 연결된 제1노드(Q1)에 연결된 초기화 트랜지스터의 소스-드레인 간 전압차(△Vds)가 상대적으로 큰 서브화소는 단독으로 멀티 게이트 트랜지스터로 구현하고, 소스-드레인 간 전압차(△Vds)가 상대적으로 작은 서브화소들은 싱글 게이트 트랜지스터를 공유 트랜지스터에 각각 연결하여 멀티 게이트 트랜지스터로 구현한다. 이로써 단위 화소의 화소회로부(311)가 차지하는 면적을 줄임으로써 투과영역(32)의 면적을 넓힐 수 있다.
본 실시예에서 제1서브화소(P1), 제2서브화소(P2) 및 제3서브화소(P3)는 각각 적색 서브화소(Pr), 녹색 서브화소(Pg) 및 청색 서브화소(Pb)일 수 있다.
도 9는 다른 실시예에 따른 화소의 등가 회로도이다.
도 9에 도시된 실시예는, 도 8에 도시된 실시예에 추가하여, 제1서브화소(P1), 제2서브화소(P2) 및 제3서브화소(P3)의 바이패스 트랜지스터(T7)를 인접배치하고 있다.
제2서브화소(P2) 및 제3서브화소(P3)의 초기화 트랜지스터(T42, T43)는 공유 트랜지스터(T40)에 의해 멀티 게이트로 구현된다. 그리고, 제1서브화소(P1), 제2서브화소(P2) 및 제3서브화소(P3)의 바이패스 트랜지스터(T71, T72, T73)를 가로 방향의 초기화 전압선(VINTL)에 인접 배치하여 연결함으로써, 하나의 초기화 전압선(VINTL)만으로 초기화 전압(VINT)을 인가받을 수 있다. 이에 따라, 화소회로부(31)의 레이아웃 면적을 더욱 줄일 수 있기 때문에 투과영역(32)을 더 확보할 수 있다.
도 10은 도 9에 도시된 화소를 구비하는 기판을 나타내는 평면도이다. 도 11 및 도 12는 각각 도 10에 도시된 영역들(A, B)의 확대도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 유기발광표시장치의 박막트랜지스터 기판에는 제1서브화소(P1), 제2서브화소(P2) 및 제3서브화소(P3)를 포함하는 단위 화소가 형성된다. 제1서브화소(P1), 제2서브화소(P2) 및 제3서브화소(P3)는 화소회로부가 배치되는 화소영역(31)과 투과영역(32)을 구비한다.
제1서브화소(P1), 제2서브화소(P2) 및 제3서브화소(P3)는 각각 복수의 트랜지스터(T1 내지 T7) 및 커패시터(Cst)가 형성되어 있으며, 도시하지 않았지만 비아홀(VIA1, VIA2, VIA3)에 대응되는 영역에 유기발광소자(OLED)가 형성되어, 유기발광표시장치는 전면발광할 수 있다.
이하에서는 제1서브화소(P1)를 중심으로 설명하겠으며, 제2서브화소(P2) 및 제3서브화소(P3)는 제1서브화소(P1)와의 차이점을 중심으로 설명하겠다.
복수의 트랜지스터(T1 내지 T7)는 활성층(112)을 따라 형성되어 있으며, 활성층(112)은 다양한 형상으로 굴곡되어 형성되어 있다. 이러한 활성층(112)은 폴리 실리콘으로 이루어지며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다.
활성층(112) 상부에 절연막을 사이에 두고 발광 제어신호(EM), 제1 게이트 제어 신호(GW), 제2 게이트 제어 신호(GI)를 각각 인가하며 제2방향으로 연장된 발광 제어선(EML), 제1 제어선(GWL) 및 제2 제어선(GIL)이 배치된다. 발광 제어선(EML), 제1 제어선(GWL) 및 제2 제어선(GIL)은 동일층에 동일 물질로 형성될 수 있다. 이때 커패시터(Cst)의 제1전극(Cst1)이 함께 형성될 수 있다.
발광 제어선(EML), 제1 제어선(GWL) 및 제2 제어선(GIL) 상부에는 절연막을 사이에 두고 커패시터(Cst)의 제2전극(Cst2)이 형성될 수 있다.
커패시터(Cst)의 제2전극(Cst2) 상부에는 절연막을 사이에 두고 각 단위 화소의 좌우측에 각 서브화소에 데이터신호(DATA)를 인가하며 제2방향과 수직인 제1방향으로 연장된 데이터선(DL_P1, DL_P2, DL_P3)과 제1전원전압(ELVDD)을 인가하는 구동 전압선(ELVDDL)이 배치된다. 데이터선(DL_P1, DL_P2, DL_P3)과 구동 전압선(ELVDDL)은 동일층에 동일 물질로 형성될 수 있다. 이때 다수의 전극 연결 배선이 함께 형성될 수 있다.
초기화 전압선(VINTL)은 제2방향으로 연장되며 활성층(112)과 동일층에 동일 물질로 형성될 수 있다. 도시되지 않았으나, 초기화 전압선(VINTL)은 구동전압선(ELVDDL)과 평행한 제1방향으로 연장된 수직 배선과 연결되어 메쉬 구조로 구현될 수 있다. 수직 배선은 구동전압선(ELVDDL)과 절연막을 사이에 두고 다른 층에 형성될 수 있다.
구동 트랜지스터(T1)는 커패시터(Cst)의 제1전극(Cst1)으로 형성된 게이트 전극(G1), 활성층에서 불순물이 도핑된 소스 영역과 드레인 영역을 각각 소스 전극(S1) 및 드레인 전극(D1)으로 구비한다. 채널 영역은 활성층에서 게이트 전극(G1)과 중첩하는 영역이며 소스 영역과 드레인 영역 사이이다. 채널 영역은 굴곡되어 있다.
이와 같이, 굴곡된 활성층을 형성함으로써, 좁은 공간 내에 길게 활성층을 형성할 수 있다. 따라서, 구동 트랜지스터(T1)의 활성층은 채널 영역을 길게 형성할 수 있으므로 게이트 전극에 인가되는 게이트 전압의 구동 범위(driving range)는 넓어지게 된다. 따라서, 게이트 전압의 구동 범위가 넓으므로 게이트 전압의 크기를 변화시켜 유기발광소자(OLED)에서 방출되는 빛의 계조를 보다 세밀하게 제어할 수 있으며, 그 결과 유기 발광 표시 장치의 해상도를 높이고 표시 품질을 향상시킬 수 있다. 이러한 구동 트랜지스터(T1)의 활성층은 'ㄹ', 'S', 'M', 'W' 등의 다양한 실시예가 가능하다.
스위칭 트랜지스터(T2)는 제1 제어선(GWL)의 일부로 형성된 게이트 전극(G2), 활성층에서 불순물이 도핑된 소스 영역과 드레인 영역을 각각 소스 전극(S2) 및 드레인 전극(D2)으로 구비한다. 채널 영역은 활성층에서 게이트 전극(G2)과 중첩하는 영역이며 소스 영역과 드레인 영역 사이이다. 소스 전극(S2)은 컨택홀(41)을 통해 데이터선(DL_P1)과 연결된다. 드레인 전극(D2)은 구동 트랜지스터(T1)의 소스 전극(S1) 및 제1 발광 제어 박막 트랜지스터(T5)의 드레인 전극(D5)과 직접 연결되어 있다.
보상 트랜지스터(T3)는 제1 제어선(GWL)의 일부로 형성된 게이트 전극(G3), 활성층에서 불순물이 도핑된 소스 영역과 드레인 영역을 각각 소스 전극(S3) 및 드레인 전극(D3)으로 구비한다. 채널 영역은 활성층에서 게이트 전극(G3)과 중첩하는 영역이며 소스 영역과 드레인 영역 사이이다. 게이트 전극(G3)은 제1 제어선(GWL)의 분기선(51)에 의해 멀티 게이트 전극으로 형성된다. 소스 전극(S3)은 구동 트랜지스터(T1)의 드레인 전극(D1) 및 제2 발광 제어 박막 트랜지스터(T6)의 소스 전극(S6)과 직접 연결되어 있다. 드레인 전극(D3)은 초기화 트랜지스터(T4)의 소스 전극(S4)과 직접 연결되고, 컨택홀(42)을 통해 제1 연결 부재(140)에 연결된다. 제1 연결 부재(140)는 컨택홀(43)을 통해 구동 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 제1전극(Cst1)과 연결된다. 따라서, 드레인 전극(D3)은 구동 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 제1전극과 연결된다.
초기화 트랜지스터(T4)는 제2 제어선(GIL)의 일부로 형성된 게이트 전극(G4), 활성층에서 불순물이 도핑된 소스 영역과 드레인 영역을 각각 소스 전극(S4) 및 드레인 전극(D4)으로 구비한다. 채널 영역은 활성층에서 게이트 전극(G4)과 중첩하는 영역이며 소스 영역과 드레인 영역 사이이다. 게이트 전극(G4)은 제2 제어선(GIL)의 분기선(52)에 의해 멀티 게이트 전극으로 형성된다. 소스 전극(S4)은 컨택홀(42)을 통해 제1 연결 부재(140)에 연결되어 구동 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 제1전극과 연결된다. 드레인 전극(D4)은 초기화 전압선(VINTL)과 직접 연결된다.
제1 발광 제어 트랜지스터(T5)는 발광 제어선(EML)의 일부로 형성된 게이트 전극(G5), 활성층에서 불순물이 도핑된 소스 영역과 드레인 영역을 각각 소스 전극(S5) 및 드레인 전극(D5)으로 구비한다. 채널 영역은 활성층에서 게이트 전극(G5)과 중첩하는 영역이며 소스 영역과 드레인 영역 사이이다. 소스 전극(S5)은 컨택홀(44)을 통해 제2 연결 배선(141)과 연결된다. 제2 연결 배선(141)은 컨택홀(45)을 통해 커패시터(Cst)의 제2전극(Cst2)과 연결된다. 인접한 화소들의 커패시터(Cst)의 제2전극(Cst2)은 연결되며, 컨택홀(50)을 통해 구동 전압선(ELVDDL)과 연결되어 있다. 따라서, 소스 전극(S5)은 구동 전압선(ELVDDL)과 연결된다. 드레인 전극(D5)은 구동 트랜지스터(T1)의 소스 전극(S1) 및 스위칭 트랜지스터(T2)의 드레인 전극(D2)과 직접 연결된다.
제2 발광 제어 트랜지스터(T6)는 발광 제어선(EML)의 일부로 형성된 게이트 전극(G6), 활성층에서 불순물이 도핑된 소스 영역과 드레인 영역을 각각 소스 전극(S6) 및 드레인 전극(D6)으로 구비한다. 채널 영역은 활성층에서 게이트 전극(G6)과 중첩하는 영역이며 소스 영역과 드레인 영역 사이이다. 소스 전극(S6)은 구동 트랜지스터(T1)의 드레인 전극(D1) 및 보상 박막 트랜지스터(T3)의 소스 전극(S3)과 직접 연결된다. 드레인 전극(S6)은 컨택홀(46)과 비아홀(VIA)을 통해 제3 연결 부재(142)에 연결되어 유기발광소자(OLED)의 애노드 전극과 연결된다.
바이패스 트랜지스터(T7)는 제1 제어선(GWL)의 일부로 형성된 게이트 전극(G7), 활성층에서 불순물이 도핑된 소스 영역과 드레인 영역을 각각 소스 전극(S7) 및 드레인 전극(D7)으로 구비한다. 채널 영역은 활성층에서 게이트 전극(G7)과 중첩하는 영역이며 소스 영역과 드레인 영역 사이이다. 소스 전극(S7)은 컨택홀(47)을 통해 제3 연결 부재(142)에 연결되어 유기발광소자(OLED)의 애노드 전극과 연결된다. 드레인 전극(D7)은 컨택홀(48)을 통해 제4 연결 부재(143)에 연결된다. 제4 연결 부재(143)는 컨택홀(49)을 통해 초기화 전압선(VINTL)에 연결된다. 따라서, 드레인 전극(D7)은 초기화 전압선(VINTL)에 연결된다.
커패시터(Cst)의 제1전극(Cst1)은 컨택홀(43)을 통해 제1 연결 부재(140)에 연결된다. 커패시터(Cst)의 제1전극(Cst1)은 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 역할을 동시에 한다. 커패시터(Cst)의 제1전극(Cst1)은 인접한 화소와 분리되고 아일랜드 형상으로 형성된다. 커패시터(Cst)의 제1전극(Cst1)은 발광 제어선(EML), 제1 제어선(GWL) 및 제2 제어선(GIL)과 동일층에 동일 물질로 형성될 수 있다.
커패시터(Cst)의 제2전극(Cst2)은 컨택홀(50)을 통해 구동 전압선(ELVDDL)과 연결되어, 구동 전압선(ELVDDL)으로부터 제1전원전압(ELVDD)을 인가받는다. 커패시터(Cst)의 제2전극(Cst2)은 인접한 화소의 커패시터 제2전극과 제2 방향으로 연결되고 제1 방향으로 연장된 구동 전압선(ELVDDL)과 연결된다. 따라서, 구동 전압선(ELVDDL)은 커패시터(Cst)의 제2전극(Cst2)에 의해 메쉬 구조를 구현할 수 있다. 커패시터(Cst)의 제2전극(Cst2)은 제1전극(Cst1) 전체와 중첩하고, 구동 트랜지스터(T1)와 수직으로 중첩하는 구조를 갖는다. 굴곡 형태를 가지는 구동 트랜지스터(T1)의 활성층에 의해 줄어든 커패시터(Cst)의 영역을 확보하기 위해 구동 트랜지스터(T1)의 활성층과 중첩하여 커패시터(Cst)를 형성함으로써, 고해상도에서 커패시턴스의 확보가 가능하다. 커패시터(Cst)의 제2전극(Cst2)은 제1 연결 배선(140)이 컨택홀(43)을 통해 커패시터(Cst)의 제1전극(Cst1)과 연결되도록 개구를 구비한다.
제1서브화소(P1), 제2서브화소(P2) 및 제3서브화소(P3)의 바이패스 트랜지스터(T7)는 제1서브화소(P1), 제2서브화소(P2)의 사이의 초기화 전압선(VINTL)과 인접한 영역(A)에 밀집되어 배치된다.
도 11을 함께 참조하면, 제1서브화소(P1), 제2서브화소(P2) 및 제3서브화소(P3)의 바이패스 트랜지스터(T7_P1, T7_P2, T7_P3)들은 제2서브화소(P2) 및 제3서브화소(P3) 사이의 영역(A)에 병렬로 밀접 배치된다.
제1서브화소(P1), 제2서브화소(P2) 및 제3서브화소(P3)의 바이패스 트랜지스터(T7_P1, T7_P2, T7_P3)들의 게이트 전극(G7)은 제1 제어선(GWL)의 일부로 형성되며 서로 연결되어 있다.
바이패스 트랜지스터(T7_P1, T7_P2, T7_P3)의 활성층은 전체적으로 "E" 형상이다. 제1서브화소(P1)의 바이패스 트랜지스터(T7_P1)의 활성층인 제1활성층(172), 제2서브화소(P2)의 바이패스 트랜지스터(T7_P2)의 활성층인 제2활성층(173), 제3서브화소(P3)의 바이패스 트랜지스터(T7_P3)의 활성층인 제3활성층(174)은 직선 형태를 갖고, 제4활성층(171)에 의해 서로 연결된다.
바이패스 트랜지스터(T7_P1, T7_P2, T7_P3)는 제1활성층(172), 제2활성층(173), 제3활성층(174)에서 불순물이 도핑된 소스 영역과 드레인 영역을 각각 소스 전극(S7) 및 드레인 전극(D7)으로 구비한다. 각 소스 전극(S7)은 컨택홀(47)을 통해 제3 연결 배선(143)과 연결된다. 드레인 전극(D7)은 제4활성층(171)에 의해 서로 직접 연결되고, 컨택홀(48)을 통해 제4 연결 배선(143)과 연결되어, 초기화 전압(VINT)을 인가받는다.
제1서브화소(P1), 제2서브화소(P2) 및 제3서브화소(P3)의 바이패스 트랜지스터(T7_P1, T7_P2, T7_P3)들을 한 영역에 밀집 배치함으로써 각각 별도의 초기화 전압선(VINTL)이 필요하지 않고, 하나의 초기화 전압선(VINTL)과 연결될 수 있기 때문에 화소회로부의 면적을 줄일 수 있다.
도 12를 함께 참조하면, 제1서브화소(P1), 제2서브화소(P2) 및 제3서브화소(P3) 중 적어도 두 개의 서브화소, 예를 들어, 제2서브화소(P2) 및 제3서브화소(P3)의 초기화 트랜지스터(T4_P2, T4_P3)는 공유 트랜지스터(T40)와 각각 연결되어 더블 게이트 트랜지스터로 구현될 수 있다.
공유 트랜지스터(T40)는 제2 제어선(GIL)의 일부로 형성된 게이트 전극(G40), 활성층에서 불순물이 도핑된 소스 영역과 드레인 영역을 각각 소스 전극(S40) 및 드레인 전극(D40)으로 구비한다. 소스 전극(S40)은 제2서브화소(P2) 및 제3서브화소(P3)의 초기화 트랜지스터(T4_P2, T4_P3)의 드레인 전극(D4)과 직접 연결된다. 드레인 전극(D40)은 초기화 전압선(VINTL)과 직접 연결된다.
제2서브화소(P2)의 초기화 트랜지스터(T4_P2)와 제3서브화소(P3)의 초기화 트랜지스터(T4_P3)의 게이트 전극(G4)은 각각 제2 제어선(GIL)의 분기선(53, 54)의 일부로 형성됨으로써 서로 연결된다. 활성층에서 불순물이 도핑된 소스 영역과 드레인 영역이 각각 초기화 트랜지스터(T4_P2, T4_P3)의 소스 전극(S4) 및 드레인 전극(D4)이다. 각 소스 전극(S4)은 컨택홀(42)을 통해 제1 연결 배선(140)과 연결된다. 초기화 트랜지스터(T4_P2, T4_P3)의 드레인 전극(D4)은 서로 연결되고, 공유 트랜지스터(T40)의 소스 전극(S40)과 직접 연결된다.
이때 제2서브화소(P2) 및 제3서브화소(P3) 중 휘도에 취약한 서브화소의 초기화 트랜지스터(T4)의 게이트 전극(G4)의 폭을 크게 하고, 시인성이 약한 서브화소의 초기화 트랜지스터(T4)의 게이트 전극(G4)의 폭을 작게 할 수 있다. 예를 들어, 제2서브화소(P2)의 초기화 트랜지스터(T4_P2)의 게이트 전극(G4)의 폭(W1)(또는 채널 길이)은 제3서브화소(P3)의 초기화 트랜지스터(T4_P3)의 게이트 전극(G4)의 폭(W2)(또는 채널 길이)보다 크게 형성될 수 있다. 제2서브화소(P2)는 시인성이 약한 청색 서브화소(Pb)이고, 제3서브화소(P3)는 녹색 서브화소(Pg)일 수 있다.
본 명세서에서, 화소는 하나의 서브화소 또는 복수의 서브화소들을 포함하는 하나의 단위 화소를 의미할 수도 있다. 즉, 본 명세서에서 하나의 화소가 구비된다고 기재되어 있더라도, 이는 하나의 서브화소가 구비되는 것으로 해석될 수도 있고, 하나의 단위 화소를 구성하는 복수의 서브화소들이 구비된다고 해석될 수도 있다. 또한 전술한 실시예에서는 단위 화소가 적색, 녹색 및 청색의 서브화소를 갖는 것으로 나타내었으나, 본 발명은 이에 한정되는 것은 아니고, 다른 색의 빛을 방출하는 서브화소를 더 포함할 수 있다. 예컨대, 적색, 녹색, 청색 및/또는 백색의 빛을 방출하는 서브화소들로 단위 화소를 구성할 수 있다.
전술된 실시예에서는 화소가 P타입 트랜지스터들로 구성된 예를 도시하였으나, 본 발명의 실시예는 이에 한정되지 않고, 화소를 N타입 트랜지스터들 또는 N타입 트랜지스터와 P타입 트랜지스터를 혼용하여 구성할 수 있음은 물론이다.
전술한 실시예에서는 유기발광소자를 포함하는 투명 표시장치를 예로 설명하였으나, 본 발명의 실시예는 이에 한정되지 않고 액정 소자를 포함하는 표시장치를 비롯하여 다양한 투명 표시장치에 적용할 수 있음은 물론이다. 또한 투명 표시장치 외에 회로 면적을 최소화하여 개구율을 확보하는 표시장치에도 적용할 수 있음은 물론이다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.

Claims (20)

  1. 복수의 화소들을 포함하는 박막 트랜지스터 기판에 있어서, 상기 복수의 화소들 각각은,
    제1 게이트 제어 신호에 응답하여 데이터 신호를 인가받는 제1 트랜지스터;
    게이트 전극에 인가되는 상기 데이터 신호에 따라 구동전류를 출력하는 제2 트랜지스터; 및
    제2 게이트 제어 신호에 응답하여 상기 제2 트랜지스터의 게이트 전극이 연결된 게이트 노드를 초기화하는 제3 트랜지스터;를 포함하고,
    상기 복수의 화소들 중 적어도 일부의 인접한 화소들의 상기 제3 트랜지스터들의 제1전극들은 각각 상기 게이트 노드에 연결되고, 상기 제3 트랜지스터들의 제2전극들은 상기 제2전극들로 초기화 전압을 인가하는 공유 트랜지스터에 연결되고,
    상기 복수의 화소들 각각이 적어도 일면으로 광을 방출하는 제1영역 및 상기 제1영역과 인접하여 외광을 투과하는 제2영역을 포함하고, 상기 제1영역에 상기 제1 내지 제3 트랜지스터들 및 상기 공유 트랜지스터가 배치된 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 삭제
  3. 제1항에 있어서,
    상기 복수의 화소들 각각의 제2영역이 서로 연결된 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 복수의 화소들 각각은 상기 제1영역에 표시소자를 더 포함하고,
    상기 표시소자는 상기 제1 내지 제3 트랜지스터들 및 상기 공유 트랜지스터와 중첩하게 배치된 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 공유 트랜지스터는,
    게이트 전극이 상기 제3 트랜지스터들의 게이트 전극에 연결되고, 상기 제3 트랜지스터들의 제2전극들과 상기 초기화 전압을 인가하는 초기화 전압선 사이에 연결된 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 공유 트랜지스터에 연결된 상기 제3 트랜지스터들의 게이트 전극의 폭이 서로 상이한 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제1항에 있어서,
    상기 공유 트랜지스터에 연결되지 않은 서브화소의 제3 트랜지스터는 직렬 연결된 제3-1 트랜지스터 및 제3-2 트랜지스터를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제7항에 있어서,
    상기 제3-1 트랜지스터가 상기 게이트 노드에 연결되고, 상기 제3-2 트랜지스터가 상기 초기화 전압을 인가하는 초기화 전압선에 연결된 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제1항에 있어서,
    상기 복수의 화소들 각각은 상기 제1 게이트 제어 신호에 응답하여 발광소자의 일 전극을 초기화하는 제4 트랜지스터;를 더 포함하고,
    상기 복수의 화소들의 제4 트랜지스터들이 서로 밀접 배치된 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제9항에 있어서,
    상기 복수의 화소들의 제4 트랜지스터들의 게이트 전극들이 서로 직접 연결되고, 상기 제4 트랜지스터들의 제1전극들이 각각의 발광소자의 일 전극과 연결되고, 상기 제4 트랜지스터들의 제2전극들이 서로 직접 연결되고 연결 배선을 통해 초기화 전압선과 연결된 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 제1항에 있어서,
    제1 방향으로 연장되고 상기 화소들로 상기 데이터 신호를 인가하는 데이터선;
    제2 방향으로 연장되고 상기 화소들로 상기 제1 게이트 제어 신호를 인가하는 제1 제어선;
    상기 제2 방향으로 연장되고 상기 화소들로 상기 제2 게이트 제어 신호를 인가하는 제2 제어선; 및
    상기 제2 방향으로 연장되고 상기 화소들로 초기화 전압을 인가하는 초기화 전압선;을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  12. 제11항에 있어서,
    상기 복수의 화소들 각각은 상기 제1 제어선과 상기 초기화 전압선 사이에 연결된 제4 트랜지스터;를 더 포함하고,
    상기 복수의 화소들의 제4 트랜지스터들이 인접하여 병렬 연결된 것을 특징으로 하는 박막 트랜지스터 기판.
  13. 제1항에 있어서,
    상기 복수의 화소들 각각은 상기 제1 게이트 제어 신호에 응답하여 상기 제2 트랜지스터를 다이오드 연결하는 제5 트랜지스터;를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  14. 제13항에 있어서,
    상기 제1 트랜지스터가 상기 데이터 신호를 제1 노드에 인가하고,
    상기 제5 트랜지스터에 의해 상기 제2 트랜지스터가 다이오드 연결되어 상기 제1 노드의 데이터 신호가 상기 게이트 노드에 전달되는 것을 특징으로 하는 박막 트랜지스터 기판.
  15. 제13항에 있어서,
    상기 제5 트랜지스터는 직렬 연결된 제5-1 트랜지스터 및 제5-2 트랜지스터를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  16. 제1항에 있어서,
    상기 복수의 화소들은 서로 다른 색의 광을 방출하며 인접 배치된 것을 특징으로 하는 박막 트랜지스터 기판.
  17. 제16항에 있어서,
    상기 복수의 화소들은 인접한 적색 화소, 녹색 화소 및 청색 화소인 것을 특징으로 하는 박막 트랜지스터 기판.
  18. 제17항에 있어서,
    상기 복수의 화소들 중 상기 공유 트랜지스터에 연결된 화소는 상기 녹색 화소 및 청색 화소인 것을 특징으로 하는 박막 트랜지스터 기판.
  19. 제17항에 있어서,
    상기 적색 화소, 녹색 화소 및 청색 화소 각각은 상기 제1 게이트 제어 신호에 응답하여 발광소자의 일 전극을 초기화하는 제4 트랜지스터;를 더 포함하고,
    상기 적색 화소와, 상기 녹색 화소 및 청색 화소 중 상기 적색 화소에 인접한 화소 사이에, 상기 제4 트랜지스터들이 병렬로 밀접 배치된 것을 특징으로 하는 박막 트랜지스터 기판.
  20. 제1항, 제3항 내지 제19항 중 어느 한 항의 박막 트랜지스터 기판을 포함하는 표시 장치.
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