KR102234318B1 - 표시 장치의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 기판을 제공하는 단계, 상기 기판 상에 반도체층을 형성하는 단계, 상기 반도체층 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 금속층을 형성하는 단계, 상기 금속층 상에 제2 절연층을 형성하는 단계, 상기 제2 절연층 상에 식각 완화층을 형성하는 단계, 상기 식각 완화층 상에 감광막 패턴을 형성하는 단계, 상기 반도체층이 노출되도록 상기 식각 완화층, 제1 및 제2 절연층을 식각하는 단계를 포함할 수 있다.

Description

표시 장치의 제조 방법{METHOD OF MANUFACTURING DISPLAY APPARATUS}
본 발명은 표시 장치의 제조 방법에 관한 것이다.
현재 알려져 있는 표시 장치에는 액정 표시 장치(liquid crystal display: LCD), 플라즈마 표시 장치(plasma display panel: PDP), 유기 발광 표시 장치(organic light emitting diode device: OLED device), 전계 효과 표시 장치(field effect display: FED), 전기 영동 표시 장치(electrophoretic display device) 등이 있다.
특히, 유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
유기 발광 표시 장치는 자발광(self-luminance) 특성을 가지며, 액정 표시 장치와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 빠른 응답 속도 등의 고품위 특성을 나타내므로 차세대 표시 장치로 주목을 받고 있다.
이러한 유기 발광 표시 장치는 기판 위에 반도체층, 복수의 절연층, 복수의 금속층이 차례로 적층되어 형성된다. 그리고, 반도체층이 노출되도록 상기 절연층 및 금속층을 식각하여 컨택홀을 형성하고, 컨택홀을 통해 반도체층이 소스 및 드레인 전극과 컨택할 수 있다.
최근 고해상도 표시 장치가 요구되면서, 한정된 공간 내에 수많은 픽셀이 위치하게 된다. 이를 위해서는 컨택홀의 폭이 더욱 작게 형성되어야 한다.
그러나, 컨택홀을 형성하는 과정에서 식각 공정이 적용됨으로써, 컨택홀의 폭이 일정한 폭의 크기 이하로 형성하면, 컨택홀을 통해 일부 전극이 노출되면서 단락 또는 단선 등의 문제가 발생하게 된다.
본 발명의 일 실시예는 표시 장치를 제조하는 과정에서 컨택홀을 통해 일부 전극이 노출되지 않는 미세한 컨택홀이 형성되는 표시 장치를 제조하는 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 표시 장치의 제조방법은 기판을 제공하는 단계, 상기 기판 상에 반도체층을 형성하는 단계, 상기 반도체층 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 금속층을 형성하는 단계, 상기 금속층 상에 제2 절연층을 형성하는 단계, 상기 제2 절연층 상에 식각 완화층을 형성하는 단계, 상기 식각 완화층 상에 감광막 패턴을 형성하는 단계 및 상기 반도체층이 노출되도록 상기 식각 완화층, 제1 및 제2 절연층을 식각하는 단계를 포함할 수 있다.
한편, 상기 식각 완화층은 Al 또는 ITO를 포함할 수 있다.
한편, 상기 식각 완화층의 두께는 30 ~ 50 nm일 수 있다.
한편, 상기 식각 단계는, 상기 제2 절연층이 노출되도록 상기 식각 완화층을 식각하는 제1 식각 단계 및 상기 제2 절연층을 노출시킨 후 상기 반도체층이 노출되도록 상기 제1 및 제2 절연층을 식각하는 제2 식각 단계를 포함할 수 있다.
이때, 상기 제2 식각 단계를 수행하기 전에 노출된 상기 제2 절연층의 폭과 상기 제2 식각 단계를 수행 후 노출된 상기 반도체층의 폭이 동일할 수 있다.
이때, 노출된 상기 반도체 층의 폭은 1.8 ~ 2.1 ㎛일 수 있다.
한편, 상기 제1 식각 단계는 습식 식각으로 이루어질 수 있다.
한편, 상기 제2 식각 단계는 건식 식각으로 이루어질 수 있다.
한편, 상기 식각 단계 이후에, 상기 감광막 패턴을 제거하는 단계를 더 포함할 수 있다.
이때, 상기 감광막 패턴을 제거하는 단계 이후에, 어닐링 공정을 수행하는 단계를 더 포함할 수 있다.
이때, 상기 어닐링 공정 이후에, 상기 식각 완화층을 제거하는 단계를 더 포함할 수 있다.
이때, 상기 식각 완화층을 제거하는 단계는 BOE(Buffered Oxide Etchant)로 이루어질 수 있다.
한편, 상기 절연층 및 상기 금속층은 교번되어 복수의 층으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 미세한 컨택홀을 형성하면서 컨택홀을 통해 일부 전극이 노출되어 단락 또는 단선이 발생하는 것을 차단할 수 있다.
도 1은 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 2는 유기 발광 표시 장치의 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 따른 표시 장치의 제조 과정을 나타낸다.
도 9는 본 발명의 표시 장치의 제조 과정에서 컨택홀의 폭의 변화 과정을 나타낸다.
도 10은 본 발명의 표시 장치의 제조 과정에서 사용되는 금속의 파장과 반사도의 관계를 나타낸 그래프이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 따른 표시 장치의 제조 과정을 나타낸다.
도 3 내지 도 8을 참조하면, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 미세한 컨택홀을 형성할 수 있는 것으로, 이하 본 발명의 일 실시예에서는 유기 발광 표시 장치에 적용하여 설명하기로 한다. 그러나, 이에 한정되지 않고, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 액정 표시 장치(Liquid Crystal Display: LCD), 플라즈마 표시 장치(Plasma Display Panel: PDP), 전계 효과 표시 장치(Field Effect Display: FED), 전기 영동 표시 장치(Electrophoretic Display Device) 등에도 적용될 수 있다.
우선, 도 1 및 도 2를 참조하여, 본 발명의 일 실시예의 제조 방법이 적용될 수 있는 유기 발광 표시 장치의 구조에 대해 설명하기로 한다.
도 1은 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다. 도 2는 유기 발광 표시 장치의 단면도이다.
도 1을 참조하면, 유기 발광 표시 장치는 복수의 신호선(121, 171, 172)과 이들에 연결되어 있는 화소(pixel)(PX)를 포함한다. 화소(PX)는 적색 화소(R), 녹색 화소(G) 및 청색 화소(B) 중 어느 하나일 수 있다.
신호선은 게이트 신호(또는 주사 신호)를 전달하는 주사 신호선(scanning signal line)(121), 데이터 신호를 전달하는 데이터선(data line)(171), 구동 전압을 전달하는 구동 전압선(driving voltage line)(172) 등을 포함한다. 주사 신호선(121)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(171)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다. 구동 전압선(172)은 대략 열 방향으로 뻗어 있는 것으로 도시되어 있으나, 행 방향 또는 열 방향으로 뻗거나 그물 모양으로 형성될 수 있다.
이때, 한 화소(PX)는 스위칭 트랜지스터(switching transistor)(T1) 및 구동 트랜지스터(driving transistor)(T2)를 포함하는 박막 트랜지스터, 유지 축전기(storage capacitor)(Cst) 및 유기 발광 소자(organic light emitting element)(LD)를 포함한다. 도면에 표시되지 않았으나, 하나의 화소(PX)는 유기 발광 소자에 제공되는 전류를 보상하기 위해 부가적으로 박막 트랜지스터 및 축전기를 더 포함할 수 있다.
스위칭 트랜지스터(T1)는 제어 단자(control terminal)(N1), 입력 단자(input terminal)(N2) 및 출력 단자(output terminal)(N3)를 가지는데, 제어 단자(N1)는 주사 신호선(121)에 연결되어 있고, 입력 단자(N2)는 데이터선(171)에 연결되어 있으며, 출력 단자(N3)는 구동 트랜지스터(T2)에 연결되어 있다. 스위칭 트랜지스터(T1)는 주사 신호선(121)으로부터 받은 주사 신호에 응답하여 데이터선(171)으로부터 받은 데이터 신호를 구동 트랜지스터(T2)에 전달한다.
그리고, 구동 트랜지스터(T2) 또한 제어 단자(N3), 입력 단자(N4) 및 출력 단자(N5)를 가지는데, 제어 단자(N3)는 스위칭 트랜지스터(T1)에 연결되어 있고, 입력 단자(N4)는 구동 전압선(172)에 연결되어 있으며, 출력 단자(N5)는 유기 발광 소자(LD)에 연결되어 있다. 구동 트랜지스터(T2)는 제어 단자(N3)와 출력 단자(N5) 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(Id)를 흘린다.
이때, 축전기(Cst)는 구동 트랜지스터(T2)의 제어 단자(N3)와 입력 단자(N4) 사이에 연결되어 있다. 이 축전기(Cst)는 구동 트랜지스터(T2)의 제어 단자(N3)에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(T1)가 턴 오프(turn-off)된 뒤에도 이를 유지한다.
한편, 유기 발광 소자(LD)는 예를 들면 유기 발광 다이오드(organic light emitting diode, OLED)로서, 구동 트랜지스터(T2)의 출력 단자(N5)에 연결되어 있는 애노드(anode)와 공통 전압(Vss)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 소자(LD)는 구동 트랜지스터(T2)의 출력 전류(Id)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
유기 발광 소자(LD)는 적색, 녹색, 청색의 삼원색 등 기본색(primary color) 중 어느 하나 또는 하나 이상의 빛을 고유하게 내는 유기 물질을 포함할 수 있으며, 유기 발광 장치는 이들 색의 공간적인 합으로 원하는 영상을 표시한다.
스위칭 트랜지스터(T1) 및 구동 트랜지스터(T2)는 n-채널 전계 효과 트랜지스터(field effect transistor, FET)이지만, 이들 중 적어도 하나는 p-채널 전계 효과 트랜지스터일 수 있다. 또한, 트랜지스터(T1, T2), 축전기(Cst) 및 유기 발광 소자(LD)의 연결 관계가 바뀔 수 있다.
하기에서는 유기 발광 표시 장치를 도 2에 도시된 단면도를 참조하여 설명하기로 한다.
도 2를 참조하면, 기판(123)은 유리, 석영, 세라믹, 플라스틱 등으로 이루어진 절연성 기판으로 형성된다. 그러나, 본 발명의 일 실시예는 이에 한정되지 않고, 기판(123)은 스테인리스 강 등으로 이루어진 금속성 기판으로 형성될 수도 있다.
그리고, 기판(123) 위에는 기판 버퍼층(126)이 형성된다. 기판 버퍼층(126)은 불순 원소의 침투를 방지하며, 표면을 평탄화하는 역할을 한다.
이때, 기판 버퍼층(126)은 상기 기능을 수행할 수 있는 다양한 물질로 형성될 수 있다. 예를 들어, 기판 버퍼층(126)은 질화 규소(SiNx)막, 산화 규소(SiO2)막, 산질화 규소(SiOxNy)막 중 어느 하나가 사용될 수 있다. 그러나, 기판 버퍼층(126)은 반드시 필요한 구성은 아니며, 기판(123)의 종류 및 공정 조건에 따라 생략될 수도 있다.
기판 버퍼층(126) 위에는 구동 반도체층(137)이 형성된다. 구동 반도체층(137)은 다결정 규소막으로 형성된다. 또한, 구동 반도체층(137)은 불순물이 도핑되지 않은 채널 영역(135), 채널 영역(135)의 양 옆으로 도핑되어 형성된 소스 영역(134) 및 드레인 영역(136)을 포함한다. 이때, 도핑되는 이온 물질은 붕소(B)와 같은 P형 불순물이며, 주로 B2H6이 사용된다. 여기서, 이러한 불순물은 박막 트랜지스터의 종류에 따라 달라진다.
구동 반도체층(137) 위에는 질화 슈소(SiNx) 또는 산화 규소(SiO2) 따위로 형성된 게이트 절연막(127)이 형성된다. 게이트 절연막(127) 위에는 구동 게이트 전극(133)을 포함하는 게이트 배선이 형성된다. 그리고, 구동 게이트 전극(133)은 구동 반도체층(137)의 적어도 일부, 특히 채널 영역(135)와 중첩되도록 형성된다.
한편, 게이트 절연막(127) 상에는 구동 게이트 전극(133)을 덮는 층간 절연막(128)이 형성된다. 게이트 절연막(127)과 층간 절연막(128)에는 구동 반도체층(137)의 소스 영역(134) 및 드레인 영역(136)을 드러내는 컨택홀(128a)이 형성된다. 층간 절연막(128)은, 게이트 절연막(127)과 마찬가지로, 질화 슈소(SiNx) 또는 산화 규소(SiO2) 등의 세라믹(ceramic) 계열의 소재를 사용하여 만들어질 수 있다.
그리고, 층간 절연막(128) 위에는 구동 소스 전극(131) 및 구동 드레인 전극(132)을 포함하는 데이터 배선이 형성된다. 또한, 구동 소스 전극(131) 및 구동 드레인 전극(132)은 각각 층간 절연막(128) 및 게이트 절연막(127)에 형성된 컨택홀(128a)을 통해 구동 반도체층(137)의 소스 영역(134) 및 드레인 영역(136)과 연결된다.
이와 같이, 구동 반도체층(137), 구동 게이트 전극(133), 구동 소스 전극(131) 및 구동 드레인 전극(132)을 포함하여 구동 박막 트랜지스터(130)가 형성된다. 구동 박막 트랜지스터(130)의 구성은 전술한 예에 한정되지 않고, 당해 기술 분야의 전문가가 용이하게 실시할 수 있는 공지된 구성으로 다양하게 변경 가능하다.
그리고, 층간 절연막(128) 상에는 데이터 배선을 덮는 평탄화막(124)이 형성된다. 평판화막(124)은 그 위에 형성될 유기 발광 소자의 발광 효율을 높이기 위해 단차를 없애고 평탄화시키는 역할을 한다. 또한, 평탄화막(124)은 드레인 전극(132)의 일부를 노출시키는 전극 비아홀(122a)을 갖는다.
평탄화막(124)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(poly phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 하나 이상의 물질 등으로 만들 수 있다.
여기에서, 본 발명에 따른 일 실시예는 전술한 구조에 한정되는 것은 아니며, 경우에 따라 평탄화막(124)과 층간 절연막(128) 중 어느 하나는 생략될 수도 있다.
이때, 평탄화막(124) 위에는 유기 발광 소자의 제 1 전극, 즉 화소 전극(160)이 형성된다. 즉, 유기 발광 표시 장치는 복수의 화소들마다 각각 배치된 복수의 화소 전극(160)을 포함한다. 이때, 복수의 화소 전극(160)은 서로 이격 배치된다. 화소 전극(160)은 평탄화막(124)의 전극 비아홀(122a)을 통해 드레인 전극(132)과 연결된다.
또한, 평탄화막(124) 위에는 화소 전극(160)을 드러내는 개구부를 갖는 화소 정의막(125)이 형성된다. 즉, 화소 정의막(125)은 각 화소마다 형성된 복수개의 개구부를 갖는다. 이때, 화소 정의막(125)에 의해 형성된 개구부마다 유기 발광층(170)이 형성될 수 있다. 이에 따라, 화소 정의막(125)에 의해 각각의 유기 발광층이 형성되는 화소 영역이 정의될 수 있다.
이때, 화소 전극(160)은 화소 정의막(125)의 개구부에 대응하도록 배치된다. 그러나, 화소 전극(160)은 반드시 화소 정의막(125)의 개구부에만 배치되는 것은 아니며, 화소 전극(160)의 일부가 화소 정의막(125)과 중첩되도록 화소 정의막(125) 아래에 배치될 수 있다.
화소 정의막(125)은 폴리아크릴계 수지(polyacrylates resin) 및 폴리이미드계(polyimides) 등의 수지 또는 실리카 계열의 무기물 등으로 만들 수 있다.
한편, 화소 전극(160) 위에는 유기 발광층(170)이 형성된다.
그리고, 유기 발광층(170) 상에는 제 2 전극, 즉 공통 전극(180)이 형성될 수 있다. 이와 같이, 화소 전극(160), 유기 발광층(170) 및 공통 전극(180)을 포함하는 유기 발광 소자(LD)가 형성된다.
이때, 화소 전극(160) 및 공통 전극(180)은 각각 투명한 도전성 물질로 형성되거나 반투과형 또는 반사형 도전성 물질로 형성될 수 있다. 화소 전극(160) 및 공통 전극(180)을 형성하는 물질의 종류에 따라, 유기 발광 표시 장치는 전면 발광형, 배면 발광형 또는 양면 발광형이 될 수 있다.
한편, 공통 전극(180) 위에는 공통 전극(180)을 덮어 보호하는 덮개막(190)이 유기막으로 형성될 수 있다.
그리고, 덮개막(190) 위에는 박막 봉지층(141)이 형성되어 있다. 박막 봉지층(141)은 기판(123)에 형성되어 있는 유기 발광 소자(LD)와 구동 회로부를 외부로부터 밀봉시켜 보호한다.
박막 봉지층(141)은 서로 하나씩 교대로 적층되는 봉지 유기막(141a, 141c)과 봉지 무기막(173, 121d)을 포함한다. 도 6에서는 일례로 2개의 봉지 유기막(141a, 141c)과 2개의 봉지 무기막(141b, 141d)이 하나씩 교대로 적층되어 박막 봉지층(141)을 구성하는 경우를 도시하였으나, 이에 한정되지 않는다.
하기에서는, 도 3 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 구체적으로 설명하기로 한다.
도 3을 참조하면, 우선 기판(310) 위에 반도체층(320)을 형성한다. 여기에서 기판(310)은 도 2의 기판(123)에 대응될 수 있다.
이때, 반도체층(320)은 전술한 바와 같이 다결정 규소막으로 형성될 수 있다. 또한, 반도체층(320)은 불순물이 도핑되지 않는 채널 영역, 채널 영역의 양 옆으로 도핑되어 형성된 소스 영역 및 드레인 영역을 포함할 수 있다.
한편, 기판(310)과 반도체층(320) 사이에는 기판 버퍼층(미도시)이 형성될 수 있다. 그러나, 기판 버퍼층은 반드시 필요한 구성은 아니며, 기판(310)의 종류 및 공정 조건에 따라 생략될 수도 있다.
반도체층(320) 위에는 제1 절연층(330)이 형성될 수 있다. 제1 절연층(330)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소(SiNx) 및 산화 규소(SiO2) 중 적어도 하나를 포함한 단층 또는 복수층일 수 있다. 그러나, 제1 절연층(330)의 물질은 이에 한정되지 않고, 유기 발광 표시 장치의 절연층에 사용되는 공지의 물질이 사용될 수 있다.
이때, 제1 절연층(330)은 화학기상증착(Chemical Vapor Deposition) 또는 스핀 코팅 등을 이용하여 형성될 수 있다.
다음으로, 제1 절연층(330) 위에는 제1 금속층(340)이 형성될 수 있다. 이때, 제1 금속층(340)은 제1 절연층(330) 일부를 덮도록 형성된다.
제1 금속층(340)은 유기 발광 표시 장치에 형성되는 게이트 배선에 대응될 수 있다. 제1 금속층(340)은 Al, Ti, Mo, Cu, Ni 또는 이들의 합금을 단층 또는 복수층으로 형성할 수 있다.
이때, 제1 금속층(340)은 진공증착법을 이용하여 형성할 수 있다. 예를 들면, 진공증착법 중 스퍼터링법을 통해 제1 금속층(340)을 형성할 수 있다.
다음으로, 제1 절연층(330) 위에는 제1 금속층(340)을 덮는 제2 절연층(350)이 형성될 수 있다. 이때, 제2 절연층(350)은 제1 절연층(330)과 마찬가지로, 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소(SiNx) 및 산화 규소(SiO2) 중 적어도 하나를 포함한 단층 또는 복수층일 수 있다.
한편, 제2 절연층(350) 위에는 제2 금속층(360)이 형성될 수 있다. 이때, 제2 금속층(360)은 도 3에 도시된 바와 같이 제2 절연층(250)의 일부를 덮도록 형성된다.
제1 금속층(340)과 마찬가지로, 제2 금속층(360)은 유기 발광 표시 장치에 형성되는 게이트 배선에 대응될 수 있다. 이때, 유기 발광 표시 장치에서는 복수의 게이트 배선이 형성될 수 있는데, 제1 및 제2 금속층(340, 360)은 복수의 게이트 배선에 각각 대응될 수 있다.
또한, 제2 금속층(360)은 Al, Ti, Mo, Cu, Ni 또는 이들의 합금을 단층 또는 복수층으로 형성할 수 있다. 제1 금속층(340)과 마찬가지로, 제2 금속층(360)은 진공증착법을 이용하여 형성할 수 있다. 예를 들면, 진공증착법 중 스퍼터링법을 통해 제2 금속층(360)을 형성할 수 있다.
이때, 제1 및 제2 금속층(340, 360)은 서로 중첩되지 않도록 위치한다. 도 3에 도시된 바와 같이, 제1 및 제2 금속층(340, 360)이 서로 이격 위취하며, 제1 및 제2 금속층(340, 360) 사이를 관통하여 후술하는 컨택홀이 형성될 수 있다.
한편, 제2 절연층(350) 위에는 제2 금속층(360)을 덮는 제3 절연층(370)이 형성될 수 있다. 제3 절연층(370)은 제1 및 제2 절연층(330, 350)과 마찬가지로, 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소(SiNx) 및 산화 규소(SiO2) 중 적어도 하나를 포함한 단층 또는 복수층일 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법에서는, 제1 내지 제3 절연층(330, 350, 370) 및 제1 및 제2 금속층(340, 360)이 적층되는 것으로 설명된다. 이는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 의한 컨택홀을 형성하는 과정을 설명하기 위한 하나의 예시에 불과하다. 그러나, 절연층 및 금속층은 적층 순서 및 적층 개수는 이에 한정되지 않고, 다양하게 변경될 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법를 설명함에 있어, 컨택홀은 도 2의 컨택홀(128a)에 해당될 수 있다.
본 발명의 일 실시예에 따르면, 제3 절연층(370) 위에는 식각 완화층(380)이 형성될 수 있다. 식각 완화층(380)은 후술하는 컨택홀을 형성하기 위한 식각 과정에서 컨택홀의 폭이 증가하는 것을 방지한다. 이에 대한 상세한 설명은 후술하기로 한다.
식각 완화층(380)은 후술하는 습식 식각 및 후술하는 어닐링 공정 이후에 식각 완화층을 제거하는 BOE(Buffered Oxide Etchant)에 의해 제거될 수 있는 물질로 이루어질 수 있다. 예를 들어, 식각 완화층(380)은 알루미늄(Al) 또는 ITO(Indium-Tin-Oxide)로 이루어질 수 있다.
이때, 식각 완화층(380)이 알루미늄(Al)으로 이루어지는 경우, 감광막 패턴을 형성하는 노광 과정에서 노광량을 충분히 얻을 수 있다. 도 10에 도시된 바와 같이, 알루미늄은 다른 금속에 비해 반사도가 높은 것을 알 수 있다. 감광막 패턴 하부에 위치한 금속층의 반사도가 높으면, 상기 금속층으로부터 반사되는 빛이 증가할 수 있다.
한편, 식각 완화층(380)의 두께는 30 ~ 50 nm 일 수 있다. 그러나, 식각 완화층(380)의 두께는 이에 한정되지 않고, 형성하려는 컨택홀의 폭의 크기에 따라 달라질 수 있다.
다음으로, 도 4에 도시된 바와 같이, 식각 완화층(380) 위에 감광막 패턴(390)을 형성한다. 감광막 패턴(390)에는 컨택홀을 형성하기 위한 복수의 개구부가 형성될 수 있다. 이러한 감광막 패턴(390)은 후술하는 컨택홀 형성시에 마스크로 이용될 수 있다. 이때, 감광막 패턴(390)을 형성하는 과정은 공지의 감광막 패턴 형성 과정을 적용할 수 있는 바, 이에 대한 상세한 설명은 생략하기로 한다.
다음으로, 도 5에 도시된 바와 같이, 감광막 패턴(390)을 마스크로 하여 제3 절연층(370)이 노출되도록 식각 완화층(380)을 식각한다. 이때, 식각 완화층(380)을 식각하는 공정은 습식 식각으로 이루어질 수 있다.
상기 습식 식각 공정에 의해 노출된 제3 절연층(370)의 폭(PW1)은 대략 1.8 ~ 2.1 ㎛일 수 있다. 그러나, 노출된 제3 절연층(370)의 폭(PW1)은 이에 한정되지 않고, 형성하려는 컨택홀의 폭, 보다 자세히 노출되는 반도체층(320)의 폭(CW)에 따라 달라질 수 있다.
도 6을 참조하면, 제3 절연층(370)을 노출시킨 후, 반도체층(320)이 노출되도록 제1 내지 제3 절연층(330, 350, 370)을 식각한다. 이때, 제1 내지 제3 절연층(330, 350, 370)을 식각하는 공정은 건식 식각으로 이루어질 수 있다.
상기 건식 식각 공정을 수행하면, 노출된 반도체층(320)의 폭(CW)은 노출된 제3 절연층(370)의 폭(PW1)과 거의 동일하다. 즉, 노출된 반도체층(320)의 폭(CW)은 대략 1.8 ~ 2.1 ㎛일 수 있다.
건식 식각에 의해, 반도체층(320)이 노출되도록 제1 내지 제3 절연층(330, 350, 370)을 식각하면, 도 6에 도시된 바와 같이 식각 완화층(380)의 폭이 PW1에서 PW2로 증가하면서 식각이 이루어진다. 이때, 제1 내지 제3 절연층(330, 350, 370)의 폭은 상부에서 하부로 갈수록 폭이 좁아지면서 식각이 이루어진다.
보다 자세히, 도 9를 참조하면 컨택홀의 폭의 변화 과정을 알 수 있다. 전술한 바와 같이, 건식 식각 공정 후의 제3 절연층(L1)의 폭(PW2)은 식각 완화층(380)이 식각된 후 노출된 제3 절연층(L1)의 폭(PW1)은 보다 커진다. 또한, 본 발명의 일 실시예에 따르면, 노출된 제3 절연층(L1)의 폭(PW1)은 노출된 반도체층(L4)의 폭(CW)가 거의 동일함을 알 수 있다. 도 9에서 도면 부호 L2, L3은 유기 발광 표시 장치에 형성된 복수의 절연층일 수 있으며, 도면 부호 L5는 기판에 대응된다.
일반적으로 건식 식각을 수행하면, 도 6에 도시된 바와 같이 하부 폭보다 상부 폭이 증가한 상태로 식각이 이루어진다. 이때, 식각 완화층(380)이 존재하지 않으면, 식각 완화층(380)이 위치하는 경우보다 상부 폭이 더 커지게 된다. 또한, 상부 폭이 더 커지면서, 하부 폭 즉 노출된 반도체층(320)의 폭 또한 증가하게 된다. 이에 따라, 고해상도 표시 장치에 요구되는 미세한 컨택홀을 형성할 수 없다.
또한, 이와 같이 폭이 증가하게 되면 절연층 사이에 위치하는 금속층 예를 들어 게이트 전극이 노출될 수 있다. 게이트 전극이 노출되면 단락 또는 단선이 발생할 수 있게 된다.
본 발명의 일 실시예에 따르면, 식각 완화층(380)에 의해 식각 과정에서 상부 폭이 더욱 증가하는 것을 억제할 수 있다. 이에 의해, 하부 폭 즉 노출된 반도체층(320)의 폭이 커지는 것을 방지할 수 있다. 따라서, 노출된 반도체층(320)의 폭은 고해상도 표시 장치에 적용될 수 있는 미세한 폭으로 이루어질 수 있다.
다음으로, 도 7을 참조하면, 상기 식각 공정을 완료 후, 감광막 패턴(390)을 제거한다. 이때, 감광막 패턴(390)의 제거 방법은 공지의 감광막 패턴 제거 방법을 적용하는 데, 예를 들어 애싱(ashing) 또는 식각액으로 제거한다.
다음으로, 감광막 패턴(390)을 제거한 후, 어닐링 공정을 수행할 수 있다. 어닐링 공정은 표시 장치 내에 위치하는 절연층 또는 금속층을 안정화시키기 위해 진행한다. 어닐링 공정은 공지의 어닐링 공정이 적용되는 바, 이에 대한 상세한 설명은 생략하기로 한다.
다음으로, 어닐링 공정을 수행한 후, 식각 완화층(380)을 제거한다. 이때, 식각 완화층(380)을 제거하는 단계는 BOE(Buffered Oxide Etchant)로 이루어진다. 즉, 식각 완화층(380)이 BOE에 의해 식각되어 제거된다.
한편, 상기 어닐링 공정을 진행하면, 컨택홀 측벽에 폴리머 등이 형성될 수 있다. 이때, 식각 완화층(380)을 제거하는 BOE는 컨택홀 내에 형성된 폴리머도 함께 제거할 수 있다.
즉, BOE를 이용한 제거 단계에 의해, 식각 완화층(380)뿐만 아니라 컨택홀 측벽에 형성된 폴리머도 동시에 제거할 수 있다.
다음으로, 도 8에 도시된 바와 같이, 컨택홀에 의해 노출된 반도체층(320)과 접촉하도록, 전극(400)을 형성한다. 이때, 전극(400)은 소스 전극 또는 드레인 전극일 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 표시 장치를 제조하는 과정에서 컨택홀을 통해 일부 전극이 노출되지 않고, 또한 컨택홀의 폭을 작게 형성하여 고해상도 표시 장치를 제조할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
310 기판 320 반도체층
330 제1 절연층 340 제1 금속층
350 제2 절연층 360 제2 금속층
370 제3 절연층 380 식각 완화층
390 감광막 패턴

Claims (13)

  1. 기판을 제공하는 단계;
    상기 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 금속층을 형성하는 단계;
    상기 금속층 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 식각 완화층을 형성하는 단계;
    상기 식각 완화층 상에 감광막 패턴을 형성하는 단계; 및
    상기 반도체층이 노출되도록 상기 식각 완화층, 제1 및 제2 절연층을 식각하는 단계를 포함하고,
    상기 식각 단계는,
    상기 제2 절연층이 노출되도록 상기 식각 완화층을 식각하는 제1 식각 단계; 및
    상기 제2 절연층을 노출시킨 후 상기 반도체층이 노출되도록 상기 제1 및 제2 절연층을 식각하는 제2 식각 단계를 포함하고,
    상기 제2 식각 단계를 수행하기 전에 노출된 상기 제2 절연층의 폭과 상기 제2 식각 단계를 수행 후 노출된 상기 반도체층의 폭이 동일한 표시 장치의 제조 방법.
  2. 제 1 항에서,
    상기 식각 완화층은 Al 또는 ITO를 포함하는 표시 장치의 제조 방법.
  3. 제 1 항에서,
    상기 식각 완화층의 두께는 30 ~ 50 nm인 표시 장치의 제조 방법.
  4. 제 1 항에서,
    상기 제2 식각 단계를 수행 후 노출된 상기 제2 절연층의 폭은 상기 제2 식각 단계를 수행하기 전에 노출된 상기 제2 절연층의 폭보다 큰 표시 장치의 제조 방법.
  5. 제 4 항에서,
    상기 제2 식각 단계를 수행 후 노출된 상기 제2 절연층의 폭은 상기 제2 식각 단계를 수행 후 노출된 상기 반도체층의 폭보다 큰 표시 장치의 제조 방법.
  6. 제 1 항에서,
    상기 제2 식각 단계를 수행 후 노출된 상기 반도체 층의 폭은 1.8 ~ 2.1 ㎛인 표시 장치의 제조 방법.
  7. 제 4 항에서,
    상기 제1 식각 단계는 습식 식각으로 이루어지는 표시 장치의 제조 방법.
  8. 제 4 항에서,
    상기 제2 식각 단계는 건식 식각으로 이루어지는 표시 장치의 제조 방법.
  9. 제 1 항에서,
    상기 식각 단계 이후에,
    상기 감광막 패턴을 제거하는 단계를 더 포함하는 표시 장치의 제조 방법.
  10. 제 9 항에서,
    상기 감광막 패턴을 제거하는 단계 이후에, 어닐링 공정을 수행하는 단계를 더 포함하는 표시 장치의 제조 방법.
  11. 제 10 항에서,
    상기 어닐링 공정 이후에,
    상기 식각 완화층을 제거하는 단계를 더 포함하는 표시 장치의 제조 방법.
  12. 제 11 항에서,
    상기 식각 완화층을 제거하는 단계는 BOE(Buffered Oxide Etchant)로 이루어지는 표시 장치의 제조 방법.
  13. 제 1 항에서,
    상기 절연층 및 상기 금속층은 교번되어 복수의 층으로 형성되는 표시 장치의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180033352A (ko) * 2016-09-23 2018-04-03 삼성디스플레이 주식회사 캡핑층을 포함하는 유기발광 표시장치
CN109817678A (zh) * 2019-01-30 2019-05-28 武汉华星光电半导体显示技术有限公司 显示面板及显示装置
KR20210007074A (ko) 2019-07-09 2021-01-20 삼성디스플레이 주식회사 표시 장치
US11281046B2 (en) * 2020-03-17 2022-03-22 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Backlight module, manufacturing method thereof, and display device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006024573A (ja) * 2004-07-09 2006-01-26 Au Optronics Corp エレクトロルミネセンスディスプレイ
JP2007073503A (ja) * 2005-08-12 2007-03-22 Semiconductor Energy Lab Co Ltd 表示装置、及び表示装置の作製方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980038845A (ko) 1996-11-26 1998-08-17 김영환 반도체 장치의 금속 콘택방법
KR100426031B1 (ko) * 2001-12-29 2004-04-03 엘지.필립스 엘시디 주식회사 능동행렬 유기전기발광소자 및 그의 제조 방법
KR20040001741A (ko) 2002-06-28 2004-01-07 삼성전자주식회사 반도체 소자의 미세 콘택 제조 방법
JP2005011793A (ja) * 2003-05-29 2005-01-13 Sony Corp 積層構造の製造方法および積層構造、表示素子ならびに表示装置
KR100656497B1 (ko) * 2004-02-09 2006-12-11 삼성에스디아이 주식회사 유기전계발광표시장치 및 그의 제조방법
US7838347B2 (en) * 2005-08-12 2010-11-23 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of display device
KR20090032892A (ko) 2007-09-28 2009-04-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20110050122A (ko) 2009-11-06 2011-05-13 하이디스 테크놀로지 주식회사 유기전계발광 표시장치의 제조방법
KR101659953B1 (ko) * 2010-03-30 2016-09-27 삼성디스플레이 주식회사 유기 발광 디스플레이 장치 및 이의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006024573A (ja) * 2004-07-09 2006-01-26 Au Optronics Corp エレクトロルミネセンスディスプレイ
JP2007073503A (ja) * 2005-08-12 2007-03-22 Semiconductor Energy Lab Co Ltd 表示装置、及び表示装置の作製方法

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