JP2000277741A - 薄膜トランジスタ、その製造方法および液晶表示素子 - Google Patents
薄膜トランジスタ、その製造方法および液晶表示素子Info
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- JP2000277741A JP2000277741A JP7878799A JP7878799A JP2000277741A JP 2000277741 A JP2000277741 A JP 2000277741A JP 7878799 A JP7878799 A JP 7878799A JP 7878799 A JP7878799 A JP 7878799A JP 2000277741 A JP2000277741 A JP 2000277741A
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Abstract
(57)【要約】
【課題】 半導体層の側壁に影響されない特性の安定し
た薄膜トランジスタを提供する。 【解決手段】 透明絶縁基板１００上に島状に形成され
た半導体層２００と、前記半導体層２００上に形成され
たゲート絶縁膜１０２と、前記ゲート絶縁膜１０２を介
して前記半導体層２００上にパターン形成されたゲート
電極１０３と、を有する薄膜トランジスタにおいて、前
記半導体層２００は所定濃度の不純物を含む第１導電領
域１０４および第２導電領域１０５と、前記所定濃度よ
り低い濃度の不純物を含むか、もしくは真性な状態であ
る低濃度領域１０６と、を有し、前記低濃度領域１０６
は前記ゲート電極１０３のパターンに自己整合的に形成
され、かつ前記第１導電領域１０４または第２導電領域
１０５の少なくとも一方を平面的に完全に囲むように構
成される。
た薄膜トランジスタを提供する。 【解決手段】 透明絶縁基板１００上に島状に形成され
た半導体層２００と、前記半導体層２００上に形成され
たゲート絶縁膜１０２と、前記ゲート絶縁膜１０２を介
して前記半導体層２００上にパターン形成されたゲート
電極１０３と、を有する薄膜トランジスタにおいて、前
記半導体層２００は所定濃度の不純物を含む第１導電領
域１０４および第２導電領域１０５と、前記所定濃度よ
り低い濃度の不純物を含むか、もしくは真性な状態であ
る低濃度領域１０６と、を有し、前記低濃度領域１０６
は前記ゲート電極１０３のパターンに自己整合的に形成
され、かつ前記第１導電領域１０４または第２導電領域
１０５の少なくとも一方を平面的に完全に囲むように構
成される。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
の構造、その製造方法およびそれを用いた液晶表示素子
に関する。
の構造、その製造方法およびそれを用いた液晶表示素子
に関する。
【０００２】
【従来の技術】近年、液晶表示素子に代表される平面表
示装置は、軽量化、薄型化、低消費電力化の要求が高ま
っており、駆動回路を同一基板上に一体的に形成するこ
とが検討されている。
示装置は、軽量化、薄型化、低消費電力化の要求が高ま
っており、駆動回路を同一基板上に一体的に形成するこ
とが検討されている。
【０００３】このような液晶表示素子を実現するため、
液晶表示素子のアレイ基板には、半導体層として多結晶
シリコン（ｐ−Ｓｉ）等を用いた薄膜トランジスタ（Th
inFilm Transistor；ＴＦＴ）がスイッチング素子とし
て形成される。ＴＦＴは、島状に形成された半導体層
と、この半導体層上にゲート絶縁膜を介して形成される
ゲート電極を含み、ゲート電極をマスクとして半導体層
にイオンドーピングし、ゲート電極の被覆部に位置する
低濃度領域と、この低濃度領域に隣接した導電領域を自
己整合的に形成する。
液晶表示素子のアレイ基板には、半導体層として多結晶
シリコン（ｐ−Ｓｉ）等を用いた薄膜トランジスタ（Th
inFilm Transistor；ＴＦＴ）がスイッチング素子とし
て形成される。ＴＦＴは、島状に形成された半導体層
と、この半導体層上にゲート絶縁膜を介して形成される
ゲート電極を含み、ゲート電極をマスクとして半導体層
にイオンドーピングし、ゲート電極の被覆部に位置する
低濃度領域と、この低濃度領域に隣接した導電領域を自
己整合的に形成する。
【０００４】島状に形成された半導体層の端部には、半
導体層の厚み分の段差である側壁があり、この側壁には
加工時のダメージがあり、また被覆するゲート絶縁膜の
厚さの異常が発生するためＴＦＴの特性が不安定にな
る。この結果、導電領域間で、本来高抵抗の絶縁状態と
なるべきバイアス電圧をゲート配線に与えているとき
に、側壁をリークパスとしてリーク電流が発生すること
がわかった。
導体層の厚み分の段差である側壁があり、この側壁には
加工時のダメージがあり、また被覆するゲート絶縁膜の
厚さの異常が発生するためＴＦＴの特性が不安定にな
る。この結果、導電領域間で、本来高抵抗の絶縁状態と
なるべきバイアス電圧をゲート配線に与えているとき
に、側壁をリークパスとしてリーク電流が発生すること
がわかった。
【０００５】上記した技術課題を解決するために、特開
平５−３３５５７６号公報には、ゲート配線の横断被覆
面で半導体層の中央部分寄りを活性領域にして、その活
性領域の両側に高抵抗領域を形成する技術が開示されて
いる。これにより側壁によって生じるゲート絶縁耐圧の
低下などの技術問題が改善される。
平５−３３５５７６号公報には、ゲート配線の横断被覆
面で半導体層の中央部分寄りを活性領域にして、その活
性領域の両側に高抵抗領域を形成する技術が開示されて
いる。これにより側壁によって生じるゲート絶縁耐圧の
低下などの技術問題が改善される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ような製造方法では、高抵抗領域を形成するための工程
が増え、またこの結果製造歩留が低下する。そこで、本
発明では、製造工程を増やすことなく半導体層の側壁の
影響による導電領域の特性の不安定さを解消し、リーク
電流の発生を効果的に防止できる薄膜トランジスタ、そ
の製造方法および液晶表示素子を提供することを目的と
している。
ような製造方法では、高抵抗領域を形成するための工程
が増え、またこの結果製造歩留が低下する。そこで、本
発明では、製造工程を増やすことなく半導体層の側壁の
影響による導電領域の特性の不安定さを解消し、リーク
電流の発生を効果的に防止できる薄膜トランジスタ、そ
の製造方法および液晶表示素子を提供することを目的と
している。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
透明絶縁基板上に島状に形成された半導体層と、前記半
導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁
膜を介して前記半導体層上にパターン形成されたゲート
電極と、を有する薄膜トランジスタにおいて、前記半導
体層は所定濃度の不純物を含む第１導電領域および第２
導電領域と、前記所定濃度より低い濃度の不純物を含む
か、もしくは真性な状態である低濃度領域と、を有し、
前記低濃度領域は前記ゲート電極のパターンに自己整合
的に形成され、かつ前記第１導電領域または第２導電領
域の少なくとも一方を平面的に完全に囲むことを特徴と
している。
透明絶縁基板上に島状に形成された半導体層と、前記半
導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁
膜を介して前記半導体層上にパターン形成されたゲート
電極と、を有する薄膜トランジスタにおいて、前記半導
体層は所定濃度の不純物を含む第１導電領域および第２
導電領域と、前記所定濃度より低い濃度の不純物を含む
か、もしくは真性な状態である低濃度領域と、を有し、
前記低濃度領域は前記ゲート電極のパターンに自己整合
的に形成され、かつ前記第１導電領域または第２導電領
域の少なくとも一方を平面的に完全に囲むことを特徴と
している。
【０００８】この発明によれば、端部を介して第１導電
領域と第２導電領域を接続していないので、半導体層の
端部では導電機能を果たさず、特性が安定しており、高
品質の薄膜トランジスタの作成が可能となる。以下、発
明の実施の形態について詳細に説明する。
領域と第２導電領域を接続していないので、半導体層の
端部では導電機能を果たさず、特性が安定しており、高
品質の薄膜トランジスタの作成が可能となる。以下、発
明の実施の形態について詳細に説明する。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、ＴＦＴを用いたアクティブマトリクス型表示装置用
アレイ基板とそのアレイ基板を使った液晶表示素子を例
にとり、図面を参照して詳細に説明する。
て、ＴＦＴを用いたアクティブマトリクス型表示装置用
アレイ基板とそのアレイ基板を使った液晶表示素子を例
にとり、図面を参照して詳細に説明する。
【００１０】液晶表示素子は、図４に示すように第１の
基板つまりアレイ基板４０１と、アレイ基板４０１に対
向して配される第２の基板つまり対向基板４０２と、ア
レイ基板４０１と対向基板４０２との間に保持される液
晶層４０８から構成される。
基板つまりアレイ基板４０１と、アレイ基板４０１に対
向して配される第２の基板つまり対向基板４０２と、ア
レイ基板４０１と対向基板４０２との間に保持される液
晶層４０８から構成される。
【００１１】アレイ基板４０１に対向して配される対向
基板４０２は、遮光層４０３と着色層４０４と対向電極
４０５と配向膜４０６とがガラス基板４０７上に配置さ
れて構成される。
基板４０２は、遮光層４０３と着色層４０４と対向電極
４０５と配向膜４０６とがガラス基板４０７上に配置さ
れて構成される。
【００１２】図３は、アレイ基板の表示領域の一部概略
平面図で、円Ｃで囲まれたＴＦＴ部分の構造を図１
（ａ）に示し、同図（ｂ）は線Ａ−Ａ´に沿って切断し
た時の概略断面図である。
平面図で、円Ｃで囲まれたＴＦＴ部分の構造を図１
（ａ）に示し、同図（ｂ）は線Ａ−Ａ´に沿って切断し
た時の概略断面図である。
【００１３】この実施の形態のアレイ基板は、図１及び
図３に示されるように、ガラス等の透明絶縁基板１００
上にほぼ平行に等間隔に配置された信号線１０９と、そ
れにほぼ直交し層間絶縁層１０７を介して信号線１０９
と電気的に絶縁されているゲート配線１２０と、それら
の交点毎に配置されたＴＦＴ３００及びこれに接続する
画素電極１１１から構成される。
図３に示されるように、ガラス等の透明絶縁基板１００
上にほぼ平行に等間隔に配置された信号線１０９と、そ
れにほぼ直交し層間絶縁層１０７を介して信号線１０９
と電気的に絶縁されているゲート配線１２０と、それら
の交点毎に配置されたＴＦＴ３００及びこれに接続する
画素電極１１１から構成される。
【００１４】ＴＦＴの詳細な構造を説明すると、透明絶
縁基板１００上に真性またはＰ型不純物がドープされた
低濃度領域１０６、Ｎ型不純物がドープされて成る第１
導電領域１０４、及び第２導電領域１０５を有する島状
の半導体層２００が配置され、これを覆うようにゲート
絶縁膜１０２が形成され、このゲート絶縁膜１０２上に
ゲート配線１２０と同一工程で形成されたゲート電極１
０３が配置されており、層間絶縁層１０７上には信号線
１０９と同一工程で形成された第１電極１０８がコンタ
クトホールを介して第１導電領域１０４に接続されてコ
プラナ型多結晶シリコンＴＦＴが構成されている。
縁基板１００上に真性またはＰ型不純物がドープされた
低濃度領域１０６、Ｎ型不純物がドープされて成る第１
導電領域１０４、及び第２導電領域１０５を有する島状
の半導体層２００が配置され、これを覆うようにゲート
絶縁膜１０２が形成され、このゲート絶縁膜１０２上に
ゲート配線１２０と同一工程で形成されたゲート電極１
０３が配置されており、層間絶縁層１０７上には信号線
１０９と同一工程で形成された第１電極１０８がコンタ
クトホールを介して第１導電領域１０４に接続されてコ
プラナ型多結晶シリコンＴＦＴが構成されている。
【００１５】図２は、島状の半導体層２００と、ゲート
絶縁膜１０２を介して半導体層２００上に形成されたゲ
ート電極１０３との配置を示した平面図である。ゲート
電極１０３は少なくとも１つの開口部２０１を有し、そ
のゲート電極１０３をマスクにして、その上部から半導
体層２００に燐イオン（Ｐ）をドーピングし、ゲート電
極１０３で覆われた部分を残して、導電領域が形成され
る。この導電領域は、平面的にみると開口部２０１下に
位置する領域とそれ以外の領域の２つに分けられそれぞ
れ第１導電領域１０４、第２導電領域１０５とよび、半
導体層２００のゲート電極１０３で覆われた部分を低濃
度領域１０６とよぶ。低濃度領域１０６は、詳しくは、
第１及び第２導電領域に挟まれたチャネル領域と、チャ
ネル領域と同等の不純物濃度の領域とから形成される。
ゲート電極１０３の開口部２０１の形状は問わないが、
ゲート絶縁膜１０２を介して開口部２０１下には必ず半
導体層２００が設置され、また、半導体層２００の外周
の端部が開口部２０１にかかることはない。いずれの場
合も、２つの導電領域１０４、１０５と１つの低濃度領
域１０６を有し、２つの導電領域１０４、１０５は、半
導体層２００の端部を介して接続されていない構造で、
言い換えると、少なくとも一方の導電領域は、その周囲
を低濃度領域１０６で完全に囲まれる構造となってい
る。このため、ゲート電極１０３に通常ＴＦＴが絶縁状
態になる電圧（Ｖoff ）を与えているときに、島状の半
導体層２００の端部が、導電機能を果たすことはない。
すなわち一方の導電領域が半導体層２００端部と距離を
もって形成されているので、ゲート電極にＶoff の電圧
が与えられている時は、その周囲が高抵抗となり半導体
層２００の端部を介して第１導電領域１０４と第２導電
領域１０５は導電しない。
絶縁膜１０２を介して半導体層２００上に形成されたゲ
ート電極１０３との配置を示した平面図である。ゲート
電極１０３は少なくとも１つの開口部２０１を有し、そ
のゲート電極１０３をマスクにして、その上部から半導
体層２００に燐イオン（Ｐ）をドーピングし、ゲート電
極１０３で覆われた部分を残して、導電領域が形成され
る。この導電領域は、平面的にみると開口部２０１下に
位置する領域とそれ以外の領域の２つに分けられそれぞ
れ第１導電領域１０４、第２導電領域１０５とよび、半
導体層２００のゲート電極１０３で覆われた部分を低濃
度領域１０６とよぶ。低濃度領域１０６は、詳しくは、
第１及び第２導電領域に挟まれたチャネル領域と、チャ
ネル領域と同等の不純物濃度の領域とから形成される。
ゲート電極１０３の開口部２０１の形状は問わないが、
ゲート絶縁膜１０２を介して開口部２０１下には必ず半
導体層２００が設置され、また、半導体層２００の外周
の端部が開口部２０１にかかることはない。いずれの場
合も、２つの導電領域１０４、１０５と１つの低濃度領
域１０６を有し、２つの導電領域１０４、１０５は、半
導体層２００の端部を介して接続されていない構造で、
言い換えると、少なくとも一方の導電領域は、その周囲
を低濃度領域１０６で完全に囲まれる構造となってい
る。このため、ゲート電極１０３に通常ＴＦＴが絶縁状
態になる電圧（Ｖoff ）を与えているときに、島状の半
導体層２００の端部が、導電機能を果たすことはない。
すなわち一方の導電領域が半導体層２００端部と距離を
もって形成されているので、ゲート電極にＶoff の電圧
が与えられている時は、その周囲が高抵抗となり半導体
層２００の端部を介して第１導電領域１０４と第２導電
領域１０５は導電しない。
【００１６】次に、本実施の形態の液晶表示素子の製造
方法の一例について説明する。まず、第１の基板である
アレイ基板と、第２の基板である対向基板を用意する
が、ここではアレイ基板の製造方法について説明する。
方法の一例について説明する。まず、第１の基板である
アレイ基板と、第２の基板である対向基板を用意する
が、ここではアレイ基板の製造方法について説明する。
【００１７】まず、常圧ＣＶＤあるいは、プラズマＣＶ
Ｄにより、ガラス等の透明絶縁基板１００上に絶縁膜１
０１として酸化ケイ素を堆積し、その上にアモスファス
シリコン層を膜厚５０ｎｍに堆積する。ここで、全面
に、ボロン（Ｂ）等のＰ型不純物をドープしてもよい。
Ｄにより、ガラス等の透明絶縁基板１００上に絶縁膜１
０１として酸化ケイ素を堆積し、その上にアモスファス
シリコン層を膜厚５０ｎｍに堆積する。ここで、全面
に、ボロン（Ｂ）等のＰ型不純物をドープしてもよい。
【００１８】次に、アモルファスシリコン層をエキシマ
レーザでアニール処理し、アモルファスシリコン層を多
結晶シリコン層に結晶化させる。さらに、その多結晶シ
リコン層にレジストを塗布し、露光、パターニング、エ
ッチング処理を施し、多結晶シリコン層を所望の形状に
形成する。
レーザでアニール処理し、アモルファスシリコン層を多
結晶シリコン層に結晶化させる。さらに、その多結晶シ
リコン層にレジストを塗布し、露光、パターニング、エ
ッチング処理を施し、多結晶シリコン層を所望の形状に
形成する。
【００１９】続いて、多結晶シリコン層を覆って全面
に、ＣＶＤ法により酸化ケイ素ＳｉＯｘを成膜し、ゲー
ト絶縁膜１０２を形成する。このゲート絶縁膜１０２上
に、ゲート金属膜を堆積し、フォトリソグラフィー技術
を用いてゲート配線１２０及びゲート電極１０３パター
ンを形成する。
に、ＣＶＤ法により酸化ケイ素ＳｉＯｘを成膜し、ゲー
ト絶縁膜１０２を形成する。このゲート絶縁膜１０２上
に、ゲート金属膜を堆積し、フォトリソグラフィー技術
を用いてゲート配線１２０及びゲート電極１０３パター
ンを形成する。
【００２０】その後、ゲート電極１０３またはゲート電
極１０３形成時のレジストをマスクとして上部より例え
ばドーズ量１×１０15ｃｍ-2にて燐イオン（Ｐ）をドー
ピングし、多結晶シリコン層に、導電領域である第１導
電領域１０４と第２導電領域１０５を形成し、２つの導
電領域とする。ＴＦＴをその上面から見た時に、第１導
電領域１０４は、その周囲を低濃度領域１０６で囲まれ
た構造になっている。
極１０３形成時のレジストをマスクとして上部より例え
ばドーズ量１×１０15ｃｍ-2にて燐イオン（Ｐ）をドー
ピングし、多結晶シリコン層に、導電領域である第１導
電領域１０４と第２導電領域１０５を形成し、２つの導
電領域とする。ＴＦＴをその上面から見た時に、第１導
電領域１０４は、その周囲を低濃度領域１０６で囲まれ
た構造になっている。
【００２１】さらに、ＣＶＤ法などによりこれらの上面
全部を覆うように、層間絶縁層１０７となるＳｉＯｘを
成膜し、層間絶縁層１０７およびゲート絶縁膜１０２を
貫通し第１導電領域１０４及び第２導電領域１０５に達
するコンタクトホールを設けた後、金属膜を成膜し、パ
ターニング処理し、第１電極１０８及び信号線１０９を
形成する。
全部を覆うように、層間絶縁層１０７となるＳｉＯｘを
成膜し、層間絶縁層１０７およびゲート絶縁膜１０２を
貫通し第１導電領域１０４及び第２導電領域１０５に達
するコンタクトホールを設けた後、金属膜を成膜し、パ
ターニング処理し、第１電極１０８及び信号線１０９を
形成する。
【００２２】さらに、基板全面に窒化ケイ素ＳｉＮｘの
絶縁層１１０を形成し、第１電極１０８上に開口部２０
１を設け、絶縁層１１０上に開口部２０１を介して第１
電極１０８に接続する画素電極１１１を形成し、アレイ
基板を形成する。
絶縁層１１０を形成し、第１電極１０８上に開口部２０
１を設け、絶縁層１１０上に開口部２０１を介して第１
電極１０８に接続する画素電極１１１を形成し、アレイ
基板を形成する。
【００２３】こうして作製されたアレイ基板と対向基板
間に液晶層を保持し、液晶表示素子を形成する。また本
実施例では、半導体層２００の第１導電領域１０４とな
る部分だけ開口してゲート電極１０３が形成されてお
り、上部をゲート電極１０３に覆われた半導体層２００
の端部は、第１導電領域１０４より距離をもって離れて
いるので、ゲート配線に通常ではＴＦＴが絶縁状態にな
る電圧Ｖoff を与えた時は、第１・第２導電領域間は導
電しない。
間に液晶層を保持し、液晶表示素子を形成する。また本
実施例では、半導体層２００の第１導電領域１０４とな
る部分だけ開口してゲート電極１０３が形成されてお
り、上部をゲート電極１０３に覆われた半導体層２００
の端部は、第１導電領域１０４より距離をもって離れて
いるので、ゲート配線に通常ではＴＦＴが絶縁状態にな
る電圧Ｖoff を与えた時は、第１・第２導電領域間は導
電しない。
【００２４】また、本発明のゲート電極と半導体層との
関係は、上記実施の形態の他に例えは図２（ａ）〜
（ｄ）のような構成でも構わない。以上説明したよう
に、ゲート配線に通常ではＴＦＴが絶縁状態になる電圧
を与えている時は、低濃度領域は必ず絶縁状態にあるた
め、ＴＦＴの第１・第２電極間は絶縁状態が保たれ、リ
ーク電流の発生の影響はない。
関係は、上記実施の形態の他に例えは図２（ａ）〜
（ｄ）のような構成でも構わない。以上説明したよう
に、ゲート配線に通常ではＴＦＴが絶縁状態になる電圧
を与えている時は、低濃度領域は必ず絶縁状態にあるた
め、ＴＦＴの第１・第２電極間は絶縁状態が保たれ、リ
ーク電流の発生の影響はない。
【００２５】このようなＴＦＴを液晶表示素子に用いる
ことで、高性能の液晶表示素子を作製することが可能と
なった。また、実施形態では、対向基板上に着色層を形
成した液晶表示素子を用いたが、アレイ基板側に着色層
を設置してもよい。さらに、ＩＰＳ（In Plain Switchi
ng）モードのように一方の基板に対向電極、画素電極を
配置した液晶表示素子にも適用できる。
ことで、高性能の液晶表示素子を作製することが可能と
なった。また、実施形態では、対向基板上に着色層を形
成した液晶表示素子を用いたが、アレイ基板側に着色層
を設置してもよい。さらに、ＩＰＳ（In Plain Switchi
ng）モードのように一方の基板に対向電極、画素電極を
配置した液晶表示素子にも適用できる。
【００２６】
【発明の効果】この発明によれば、電流リーク等の特性
不良が低い、高品質なＴＦＴが実現される。また、製造
工程を増やすことなく改善できるので、製造歩留が向上
する。
不良が低い、高品質なＴＦＴが実現される。また、製造
工程を増やすことなく改善できるので、製造歩留が向上
する。
【図１】本発明の薄膜トランジスタアレイの一実施例で
ある。（ａ）は一部概略平面図で、（ｂ）は線Ａ−Ａ´
に沿って切断した概略断面図である。
ある。（ａ）は一部概略平面図で、（ｂ）は線Ａ−Ａ´
に沿って切断した概略断面図である。
【図２】本発明のゲート電極と半導体層の関係を示した
平面図である。
平面図である。
【図３】本発明の薄膜トランジスタアレイの表示領域の
概略平面図である。
概略平面図である。
【図４】本発明の液晶表示素子の概略縦断面図である。
１０１…絶縁膜 １０２…ゲート絶縁膜 １０３…ゲート電極 １０４…第１導電領域 １０５…第２導電領域 １０６…低濃度領域 １０７…層間絶縁層 １０８…第１電極 １０９…第２電極 ２００…半導体層 ４０８…液晶層 ４０１…第１の基板 ４０２…第２の基板
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA24 JA34 JA37 JB51 KA04 MA07 MA12 MA30 NA26 NA29 PA01 PA08 5F110 AA06 CC02 DD02 DD13 DD24 EE09 FF02 FF29 GG02 GG13 GG25 GG32 GG35 HM12 HM18 NN03 NN23 NN24 NN35 PP03 QQ11
Claims (5)
- 【請求項１】 透明絶縁基板上に島状に形成された半導
体層と、前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体層上にパターン形
成されたゲート電極と、を有する薄膜トランジスタにお
いて、前記半導体層は所定濃度の不純物を含む第１導電
領域および第２導電領域と、前記所定濃度より低い濃度
の不純物を含むか、もしくは真性な状態である低濃度領
域と、を有し、前記低濃度領域は前記ゲート電極のパタ
ーンに自己整合的に形成され、かつ前記第１導電領域ま
たは第２導電領域の少なくとも一方を平面的に完全に囲
むことを特徴とする薄膜トランジスタ。 - 【請求項２】 透明絶縁基板上に島状に形成された半導
体層と、前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体層上にパターン形
成されたゲート電極と、を有する薄膜トランジスタにお
いて、前記半導体層は所定濃度の不純物を含む第１導電
領域および第２導電領域と、前記第１及び第２導電領域
に挟まれたチャネル領域と前記チャネル領域と同等の不
純物濃度の領域とを含む低濃度領域と、を有し、前記低
濃度領域は前記第１導電領域または第２導電領域の少な
くとも一方を平面的に完全に囲むことを特徴とする薄膜
トランジスタ。 - 【請求項３】 前記半導体層が、多結晶シリコンからな
ることを特徴とする請求項１または２記載の薄膜トラン
ジスタ。 - 【請求項４】 透明絶縁基板上に半導体層を島状に形成
する工程と、前記半導体層上に絶縁膜を形成する工程
と、前記絶縁膜上に導電膜を形成する工程と前記導電膜
を前記半導体層の全ての端部から距離を有する開口部を
含むパターンにパターニングしてゲート電極を形成する
工程と、前記ゲート電極のパターンをマスクとして前記
半導体層に不純物を注入する工程と、を具備することを
特徴とする薄膜トランジスタの製造方法。 - 【請求項５】 第１の基板と、前記第１の基板に対向し
て配される第２の基板と、前記第１の基板と前記第２の
基板との間に保持される液晶層と、前記第１の基板上に
形成された複数の薄膜トランジスタ、と、前記複数の薄
膜トランジスタに接続された複数の画素電極とを備えた
液晶表示素子において、 前記薄膜トランジスタは、島状に形成された半導体層
と、前記半導体層上に形成されたゲート絶縁膜と、前記
ゲート絶縁膜を介して前記半導体層上にパターン形成さ
れたゲート電極と、を有し、前記半導体層は所定濃度の
不純物を含む第１導電領域および第２導電領域と、前記
所定濃度より低い濃度の不純物を含むか、もしくは真性
な状態である低濃度領域と、を有し、前記低濃度領域は
前記ゲート電極のパターンに自己整合的に形成され、か
つ前記第１導電領域または第２導電領域の少なくとも一
方を平面的に完全に囲むことを特徴とする液晶表示素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7878799A JP2000277741A (ja) | 1999-03-24 | 1999-03-24 | 薄膜トランジスタ、その製造方法および液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7878799A JP2000277741A (ja) | 1999-03-24 | 1999-03-24 | 薄膜トランジスタ、その製造方法および液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000277741A true JP2000277741A (ja) | 2000-10-06 |
Family
ID=13671605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7878799A Pending JP2000277741A (ja) | 1999-03-24 | 1999-03-24 | 薄膜トランジスタ、その製造方法および液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000277741A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008021760A (ja) * | 2006-07-12 | 2008-01-31 | Hitachi Displays Ltd | 薄膜トランジスタおよび画像表示装置 |
-
1999
- 1999-03-24 JP JP7878799A patent/JP2000277741A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008021760A (ja) * | 2006-07-12 | 2008-01-31 | Hitachi Displays Ltd | 薄膜トランジスタおよび画像表示装置 |
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