KR20020001737A - 트랜지스터를 제작하는 방법 - Google Patents
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Abstract
박막 트랜지스터(TFT)를 제작하는 방법은 반도체 채널층에 의해 이어진 소스 및 드레인 전극과, 적어도 두 개의 하부층으로부터 형성된 게이트 절연층과, 게이트 전극을 포함하여 개시된다. 상기 방법은 박막 테크닉을 사용해서 박막 하부층을 증착시키는 단계와; 프린트 하부층을 프린트함으로써 증착시키는 단계를 포함하여 게이트 절연층을 형성하는 단계를 포함하는데, 여기서, 상기 박막 하부층은 상기 반도체 채널층 가까이 위치한다. 상기 TFT는 박막 하부층이 반도체 채널층 위에 형성되는, 상위(top) 게이트 TFT일 수도 있는데, 여기서, 상기 프린트 하부층은 박막 하부층 위로 형성된다. 양자 택일로, TFT는 상기 프린트 하부층이 게이트 전극 위에 형성되는 하위(bottom) 게이트 TFT일 수도 있는데, 여기서, 박막 하부층은 프린트 하부층 위로 형성되고, 여기서, 반도체 채널층은 박막 하부층 위에 형성된다.
Description
본 발명은 추가로, 능동 매트릭스 디바이스, 특히, 능동 매트릭스 액정 디스플레이 (AMLCD: Active Matrix Liquid Crystal Display)에 관한 것이며, 상기 능동 매트릭스 액정 디스플레이 (AMLCD)는 능동 소자의 행 및 열 어레이를 포함하는데, 여기서, 각 소자는 상기(such) 트랜지스터와 연계되고(associated), 대응하는 행 및 열 컨덕터에 연결된다.
혼동을 피하기 위해서, 축약한 용어 TFT는 이후로, 박막 트랜지스터를 나타내는데 사용되며, 상기 박막 트랜지스터에서, 트랜지스터의 적어도 하나의 파트는 박막 테크닉, 즉, 화학적 또는 물리적 증기 증착, 또는 전기 분해와 같은 방법에 의해 제작되어, 따라서 TFT는 박막 및 후막 증착 둘 다 사용하는 하이브리드 방법에 의해 제작되는 트랜지스터를 포함하게 된다.
JP-A-60-133758로부터, 하이브리드 박막 및 후막 방법을 사용해서 TFT를 제작하는 것, 특히, 종래의 박막 테크닉에 의하여 상기 TFT의 몸체를 형성한 소스,게이트 및 드레인 전극, 반도체 및 절연층을 프린트하는 것에 관한 것이 알려져 있다. 유사하게는, JP-A-04-136917로부터, 그러한 TFT들의 행 및 열 어레이를 포함하는 능동 매트릭스 디바이스를 제작하는 것과, 더 나아가, 상기 행 및 열 컨덕터를 프린트하는 것이 알려져 있다. 덧붙이면, JP-A-60-159825로부터, 프린트 실리카(silica) 절연층을 TFT에 제공하는 것이 알려져 있다.
잘 알려져 있다시피, TFT의 게이트 절연층은 게이트 전극과 반도체 층 사이에서 전기적 항복(electrical breakdown)을 막기 위해, 충분한 두께로 되어질 것이 요구된다. 그러나, CVD와 같은 박막 테크닉을 사용해서 충분한 두께의 절연층을 제작하는 것은 시간 소모적인 것이 될 수 있으며, 따라서, 가격이 비싸진다. 절연층을 후막 프린트하는 대안은 박막 테크닉을 사용하는 것 보다 더 빠르고 저렴하나, 절연층에, 반도체 층과의 낮은 인테그리티(integrity) 인터페이스를 제공한다. 이것은 고밀도의 결함 상태를 초래할 수 있으며, 따라서, TFT에 높은 사전-임계(pre-threshold) 슬로프 전달 특성 및 낮은 이동도(mobility)를 제공한다.
본 발명은 하이브리드 박막 및 후막(thick film) 테크닉을 사용하여 트랜지스터를 제작하는 방법 및, 상기 같은 테크닉을 사용하여 제작되는 트랜지스터에 관한 것이다.
도 1은 본 발명에 따라 TG TFT를 제작하는 방법을 예시한 도면.
도 2는 도 1의 a 내지 d에 예시된 방법에 의해 제작된 TFT들을 포함시킨 AMLCD를 개략적으로 도시한 도면.
도 3은 도 2의 AMLCD의 화상 소자를 훨씬 더 상세히, 개략적으로 도시한 도면.
도 4는 도 3의 화상 소자를 제작하는 방법을 개략적으로 예시한 도면.
도 5는 본 발명에 따른 BG TFT를 제작하는 방법을 예시한 도면.
상기 도면은 개략적이며, 상대적 치수와, 횡단면도 및 회로 레이아웃의 파트의 비율은 명확히 하기 위해 크기 면에서 과장되거나 축소되었다. 같은 참조 부호는 서로 다른 실시예에서 대응하거나 유사한 특징을 칭하기 위해 일반적으로 사용된다.
본 발명의 목적은 하이브리드 박막 및 후막 제작 테크닉을 사용하여 TFT를 제작하는 향상된 방법을 제공하는 것이며, 그리고 상기 같은 테크닉을 사용해 제작된 TFT를 제공하는 것이다. 본 발명의 추가의 목적은 능동 매트릭스 디바이스, 특히, 그러한 TFT들의 어레이를 포함하는, AMLCD를 위한 능동 매트릭스 디바이스를 제공하는 것이다.
본 발명에 따라, 반도체 채널층에 의해 이어진 소스 및 드레인 전극, 적어도두 개의 하부층으로 형성된 게이트 절연층과 게이트 전극을 포함하는 박막 트랜지스터(TFT)를 제작하는 방법이 제공된다. 상기 방법은 박막 테크닉을 사용해 박막 하부층을 증착시키는 단계와, 프린트 하부층을 프린트함으로써 증착시키는 단계에 의해 상기 게이트 절연층을 형성하는 단계를 포함하며, 여기서, 상기 박막 하부층은 상기 반도체 채널층 가까이 위치한다.
그러한 방법은 통상적으로 박막 제작과 결부되곤 하는, 높은 인테그리티 반도체 인터페이스를 가진 게이트 절연체를 구비한 TFT를 제공하는 한편, 시간 및 비용에 관한 후막 제작의 이점을 채택한다.
본 발명의 방법은 반도체 채널층 위에 박막 하부층을 증착 시킴으로써, 그리고 상기 박막 하부층 위로 프린트 하부층을 증착 시킴으로써 상위 게이트(TG: Top Gate) TFT를 제작하는데 사용될 수 있다. 대안으로는, 본 발명의 방법은 게이트 전극 위로 상기 프린트 하부층을 프린트하고, 상기 박막 하부층을 상기 프린트 하부층 위로 증착시키며, 상기 박막 하부층 위에 반도체 층을 형성함으로써 하위 게이트(BG: Bottom Gate) TFT를 제작하는데 사용될 수 있다.
TG TFT에서, 박막 하부층은 무기물, 예를 들면, 실리콘 니트라이드(silicon nitride)가 바람직하며, 프린트 하부층은 유기물, 예를 들면, 폴리이미드(polyimide)가 바람직하다. 이것은 만약 상기 무기 박막 하부층이 전형적으로 높은 온도의 박막 테크닉, 이를테면 화학적 기상 증착(CVD: Chemical Vapour Deposition)을 사용하여 증착 된다면, 그리고, 상기 유기물의, 프린트 하부층이, 더 낮은 온도의 직접적인 프린트 과정, 즉, 감소하는 온도 프로파일을 사용하여, 나중에 프린트된다면, 온도에 관한 전체 과정 호환성을 향상시켜 준다.
TG TFT의 제작은, 게이트 전극도 프린트 과정에 의해서 형성될 때, 더 향상된다. 유사하게는, 코플레이너(coplanar) TG TFT에서, 소스, 게이트 및 드레인 전극은 프린트에 의해서, 그리고 바람직하게는 동일한 프린트 단계에서 각각 형성될 수도 있다.
BG TFT에서, 상술한 과정 호환성에 대한 같은 이유로, 박막 및 프린트 하부층 둘 다 무기물인 것이 바람직하다. 예를 들면, 상기 프린트 하부층은 솔 겔(sol gel)이나 설메트(cermet) (탄탈륨 옥사이드)를 포함할 수도 있다. 통상적으로는, 무기물의 프린트 하부층은 박막 하부층의 CVD 증착과 관련된 고온에 노출되었을 때, 폴리이미드와 같은 유기물 보다 더 안정될 것이다. 스태거드 BG TFT에서, 소스 및 드레인 전극은, 최종 저온 과정 단계로, 프린트 될 수도 있다.
본 발명에 따라 TG 및 BG TFT들 둘 다를 제작하는 동안에 마스크 수(mask count)를 줄이기 위해서, CVD에 의해 증착된 박막 하부층 및 반도체 층은 예를 들면, 에칭하여 동시에 패턴 형성될 수도 있다.
능동 매트릭스 디바이스, 특히 AMLCD가 본 발명에 따라 더 제공되는데, 상기 AMLCD는 능동 소자의 행 및 열 어레이를 포함하며, 여기서, 각 소자는 본 발명에 따른 TFT와 연계되어 있고, 대응하는 행 및 열 컨덕터에 연결된다.
본 발명의 실시예는 이제, 다음의 도면을 참조하여, 오직 예시를 통해 설명될 것이다.
도 1의 a 내지 d는 4 개의 포토마스크(photomask) 단계 및 단일의 백(back) 노출을 필요로 하며, 본 발명에 따르는 셀프-얼라인(self-aligned) TG TFT를 제작하는 방법을 예시한다. 상기 방법은 불투과성(opaque) 메탈 소스(12) 및 드레인(12') 전극을 투과성 기판(11) 위에 형성하는 단계와(마스크 1); 화학적 기상 증착(CVD) 테크닉을 사용해 상기 소스 및 드레인 전극이 이어지도록 하는 비정질 반도체 채널(13) 및 그 위에 증착된 실리콘 니트라이드(silicon nitride)로 된 박막 게이트 절연 하부층(14)을 형성하는 단계와(마스크 2); 상기 박막 하부층 위에, 무기물의, 추가적 게이트 절연 하부층(15)을 프린트하는 단계와(마스크 3); 전형적으로 인듐 틴 옥사이드(ITO: Indium Tin Oxide)인, 투과성 전도 게이트 물질로 된 층을 증착시켜, 소스/드레인 오버랩(overlap)을 가진 게이트 전극(16)을 형성하도록 상기 물질을 백 노출하여 패턴 형성하는 단계와; 메탈 행 컨덕터 접점(17)을 형성하는 단계(마스크 4)를 포함한다.
상기 투과성 게이트 물질은 네가티브 레지스트 층(미도시)을 상기 물질 전면에 제공함으로써, 그리고 상기 저항층을 기판(11) 아래로부터 UV 방사에 선택적으로 노출시킴으로써 패턴 형성될 수도 있다. 소스 및 드레인 전극(12,12')은 상기 UV 광을 실딩(shield)하여, 트랜지스터 구조를 관통하는 광의 통과가 오직 상기 소스 및 드레인 전극 사이의 공간에서만 발생하도록 한다. 상기 UV 광은 상기 공간을 통과할 때, 회절하고 산란하여서, 소스/드레인 오버랩을 생기게 하는데, 여기서, 레지스트 층의 노출된 영역은 상기 소스 및 드레인 전극 사이의 공간 보다 더 넓다. 소스/드레인 오버랩은 상기 게이트 전극이 그 후, 반도체 채널 영역 전체를 조절할 수 있다는 점에서 유용하다.
도 2를 참조하면, AMLCD가 개략적으로 도시되어 있는데, 도 1의 a 내지 d에 예시된 방법으로 제작된 TFT들을 포함시키고 있다. 상기 AMLCD(20)는 동일한 화상 소자(22)의 m 행(1 내지 m)과 n 열(1 내지 n)로 이루어진 디스플레이 영역(21)을 포함한다. 간편하게 하기 위해 화상 소자의 오직 몇 개만이 도시되어 있지만, 실제에서, 디스플레이 영역 안의 화상 소자의 총 수(m ×n)는 200,000 이상이 될 수도 있다. 각 화상 소자(22)는 화상 전극(27)과, 화상 전극에 연계된, 도 1의 a 내지 d에 예시된 방법으로 제작된 타입의 스위칭 TFT(10)를 구비하며, 상기 스위칭TFT(10)는 데이터 신호 전압을 상기 화상 전극에 인가하는 것을 제어한다. 상기 스위칭 TFT들은 공통의 작동 특성을 가지고 있으며, 각각은 그것들과 연계된 화상 소자 가까이 배열되며, 그 각각의 드레인은 화상 전극에 연결된다. 화상 소자의 일 열과 연계된 모든 스위칭 TFT들의 소스는 평행한 열 컨덕터(23) 세트의 각각 하나에 연결되고, 화상 소자의 일 행과 연결된 모든 스위칭 TFT들의 게이트는 평행한 행 컨덕터(24) 세트의 각각의 하나에 연결된다. 상기 TFT들은 디스플레이 영역(21) 외부에 있는 행 드라이버 회로(25)에 의해 상기 행 컨덕터를 거쳐 제공된 게이트 신호(gating signal)에 의해 제어된다. 유사하게는, 같은 열 안의 화상 소자와 연계된 TFT들에는 역시 디스플레이 패널의 외부에 있는 열 드라이버 회로(26)에 의해 상기 화상 전극을 위한 데이터 신호 전압이 제공된다. 물론, 그러한 AMLCD들의 화상 소자의 작동은 잘 알려져 있으며, 따라서, 본 명세서에서는 추가로 상세한 설명을 않겠다.
도 2의 AMLCD의 화상 소자(22)를 더 상세히, 개략적으로 도시하는 도 3과, 도 3에 도시된 라인 A1-A2-A3-A4 및 A3-A5를 따라 절취된 횡단면도인 도 4의 C 둘 다를 참조하면, 상기 화상 소자는 6개의 구분된 영역을 포함하는데, 즉: 컨덕터 교차(각각의 방향으로 R1 및 R1'); 도 1의 a 내지 d에 예시된 방법으로 제작된 셀프/얼라인 TG TFT(R2); 제 1 투과성 픽셀 전극 접점(R3); 투과성 픽셀 전극(R4); 커패시터(R5); 및 제 2 투과성 픽셀 전극 접점(R6)이다.
상기 컨덕터 교차(R1,R1')는 절연 기판(11) 위에 형성된 열 컨덕터(23)를 포함한다. 행 컨덕터(24)는 비결정성 실리콘(13') 층에 의해 그로부터 전기적으로 분리된 상기 열 컨덕터(23), 박막 절연층(14') 및 프린트 절연층(15)의 위에 놓인다.
TG TFT(R2)는 스태거드 배열로 되어 있으며, 불투과성, 메탈 소스(12)와 드레인(12') 전극을 포함하는데, 비결정성 실리콘 채널(13)이 그것들을 이어준다. 상기 비결정성 실리콘 채널 위에는 박막 절연 하부층(14) 및 상기 박막 절연 하부층 상에 프린트 된 절연 하부층(15)을 포함하는 게이트 절연체(14,15)가 있다. 게이트 전극(16)은 ITO로 이루어지며, 약간의 소스/드레인 오버랩을 가지고, 상기 소스 및 드레인 전극에 관하여 셀프 얼라인 된다.
픽셀 전극(40)(R4)은 ITO를 포함하며, 절연 기판(11) 위에 형성된다. 접점(R3,R6)은 드레인 전극(12')으로부터 픽셀 전극 및 평행한 플레이트 커패시터(R5) 각각에 전원(electrical supply)을 공급한다. 상기 커패시터는 동시에 증착되는 열 컨덕터(23)와 소스(12) 및 드레인(12')과 동일한 물질인 하위 플레이트(23)와, 상기 프린트 절연 하부층(15)으로부터 형성된 유전층 및 게이트 행 컨덕터(24)의 일부로서 형성된 상위 플레이트를 구비한다.
도 4의 a에 도시된 바와 같이, 화상 소자(22)의 제작에 관하여, ITO 픽셀 전극(40)이 먼저 유리 기판(11) 위에 형성된다. 이어서, 불투과성 소스(12) 및 드레인 전극(12')이 열 컨덕터(23)와 함께 형성되는데, 그 중의 일부는 커패시터 플레이트(23')로 작용한다(마스크 1). 이어서, 상기 소스와 드레인 전극을 이어지게 하도록, 비결정성 실리콘 반도체 채널(13)이 형성되며, 또한, 상기 채널로부터 열 컨덕터(23)의 일부를 따라 채널(13')을 더 형성한다.
도 4의 b를 참조하면, 비결정성 실리콘 채널 위에는, CVD를 사용해서 증착된실리콘 니트라이드(silcon nitride)로 된 박막 절연 하부층(14)과, 박막 절연층 위에 프린트 된, 폴리이미드로 된 프린트 절연층(15)을 증착시켜서 게이트 절연체(14,15)가 형성된다. 게이트 절연체의 하부층 둘 다 교차 (R1,R1') 절연층으로서 사용되며, 프린트 절연층(15)만이 커패시터 유전체(R5)로서 사용된다(마스크 3). ITO 게이트 전극(16)은 네가티브 레지스트의 백 노출로써 형성되며, 투과성 픽셀 전극을 형성하기 위해 종래의 마스킹이 사용된다(마스크 4). 마지막으로, 메탈 행 컨덕터(24)에 연결된 게이트 접점(17)이 도 4의 c에 도시된 바와 같이 형성된다(마스크 5).
TG TFT에 대한 대안으로서, 도 5의 a 내지 d는 본 발명에 따른 셀프-얼라인 BG TFT(50)를 생산하는 방법을 예시한다. 도 5의 a를 참조하면, 상기 방법은 CVD에 의해 메탈 게이트 전극(16)을 투과성 기판(11) 위에 증착시키는 단계(마스크 1)와, 설메트(cermet) 게이트 절연 하부층(15)을 프린트하는 단계(마스크 2)를 포함한다. 도 5의 b에 도시된 바와 같이, 실리콘 다이옥사이드(silicon dioxide) 절연 하부층(14) 및 뒤이어 소스(12)와 드레인 전극이 이어지도록 비결정성의 실리콘 반도체 채널(13)이 CVD에 의해 증착된다. 도 5의 c 및 d를 참조하면, 보호성 절연층(51)이 형성되며, 소스(12)와 드레인(12') 전극을 위한 접점 홀이 상기 보호층 안에서 에칭된다(마스크 4).
설명된 실시예에서, 반도체 층, 소스 및 드레인 전극 및 열 컨덕터는 스퍼터링, 화학적 기상 증착이나 열 증착 등과 같은 임의의 적당한 종래의 테크닉에 의해 증착될 수도 있다. 포토리소그래픽 테크닉을 사용해 레지스트 층으로 마스킹하여패턴 형성하는 것은 물론 잘 알려져 있으며, 유사하게는 네가티브 포토레지스트 역시 알려져 있다.
또한, 반도체 층이 비결정성 실리콘을 포함하는 곳에서는, 소스 및 드레인(12,12')의 메탈 층과 실리콘 층(13) 사이의 접촉 저항을 향상시키기 위해 추가의 처리 단계가 수행되는 것이 바람직할 수도 있다. 이를 위해, 인화수소(phosphine) 이온을 구조 속으로 플래시 도핑(flash doping)하는 것이 수행될 수도 있어서, 상기 주입된 인화수소 이온이 잇달아 상기 비결정성 실리콘 층으로 이동하여 상기 비결정성 실리콘 층과 상기 소스 및 드레인 접점 사이의 접촉 포인트에서 도핑된 표면을 형성하게 된다. 이러한 테크닉은 당업자에게는 알려져 있을 것이다.
반도체 층(13)은 대안적으로, 마이크로결정성(microcrystalline) 실리콘을 포함할 수도 있는데, 이는 상당한 추가의 처리 복잡도를 가져오지 않고도 더 높은 이동도(mobility)의 디바이스가 되게 한다. 마이크로결정성 실리콘을 사용하는 것은 상위 게이트 구조에서 특별히 유리한데, 실리콘 층의 품질이 상기 층이 증착될 때 향상되기 때문이며, 그리하여, 더 높은 품질의 층이 트랜지스터의 게이트 영역에 존재하게 된다. 추가의 대안으로서, 다결정성(polycrystalline) 실리콘 층이, 예를 들면 비결정성 실리콘 층을 증착시킴으로써, 그리고 후속으로 레이저 어닐링(annealing) 처리에 의해 형성될 수도 있다.
본 설명 및 청구 범위에서, "투과성" 층에 대한 언급은 네가티브 레지스트 층의 노출을 위해 선택된 방사(radiation)에 대한 층의 투과성을 가리키는 것이다.트랜지스터의 구조를 형성하는 층은, 물론, 100% 투과성은 아니며, 약간의 방사 신호 흡수 및 반사가 생기게 될 것이다. 용어 "투과성"은 따라서, 구조의 층이 구조의 후속 처리에 대해 포토레지스트의 올바른 사용을 가능하게 하는 네가티브 레지스트 층의 선택적 노출을 가능하게 하는데 충분히 투과적이라는 것을 가리킬 뿐이다. 어떤 경우에서든지, 본 발명은 셀프 얼라인 된 타입의 TFT에 한정되지는 않는다.
또한, 상기 설명된 능동 매트릭스 디바이스는 AMLCD에 포함되나, 본 발명은 박막 데이터 저장 장치(store)나 이미지 센서와 같이 다른 타입의 전자 디바이스를 위한 능동 매트릭스 디바이스에 관하여 애플리케이션을 가지는 것이 인식될 것이다.
박막 및 후막 트랜지스터 둘 다의 실제적 제작을 위한 구체적 고려 사항은 당업자에게는 뚜렷할 것이며, 기존의 트랜지스터 디자인에 적용되어야만 하는 상기 고려 사항은 본 발명에 따른 트랜지스터의 디자인에 대해서도 적용되어야만 한다. 적당하다고 할 수 있는 정밀한 처리 조건은 본문에서는 설명되지 않았는데, 이는 당업자에게 있어서는 통상적인 설계 절차(procedure)의 문제이기 때문이다.
상술한 바와 같이, 본 발명은 하이브리드 박막 및 후막(thick film) 테크닉을 사용하여 트랜지스터를 제작하는 방법 및, 상기 같은 테크닉을 사용하여 제작되는 트랜지스터에 이용된다.
Claims (14)
- 반도체 채널층에 의해 이어진 소스 및 드레인 전극과, 적어도 두 개의 하부층으로 형성된 게이트 절연층과, 게이트 전극을 포함하는 박막 트랜지스터(TFT)를 제작하는 방법으로서,- 박막 테크닉을 사용해 하나의 박막 하부층을 증착시키는 단계와,- 프린트함으로써 하나의 프린트 하부층을 증착시키는 단계에 의해상기 게이트 절연층을 형성하는 단계를 포함하며,여기서, 상기 박막 하부층은 상기 반도체 채널층 가까이 위치하는, 박막 트랜지스터(TFT) 제작 방법.
- 제 1 항에 있어서, 상기 TFT는 상위(top) 게이트 TFT이며, 상기 박막 하부층은 상기 반도체 채널층 위에 증착되고, 여기서, 상기 프린트 하부층은 상기 박막 하부층 위로 프린트되는, 박막 트랜지스터(TFT) 제작 방법.
- 제 2 항에 있어서, 상기 박막 하부층은 무기물(inorganic)이며, 상기 프린트 하부층은 유기물(organic)인, 박막 트랜지스터(TFT) 제작 방법.
- 제 2 항 또는 제 3 항에 있어서, 상기 게이트 전극은 프린트함으로써 형성되는, 박막 트랜지스터(TFT) 제작 방법.
- 제 4 항에 있어서, 상기 TFT는 코플레이너(coplanar) 타입이며, 여기서, 상기 게이트, 소스 및 드레인 전극은 각각 프린트함으로써 형성되는, 박막 트랜지스터(TFT) 제작 방법.
- 제 5 항에 있어서, 상기 게이트, 소스 및 드레인 전극은 동일한 프린트 단계에서 형성되는, 박막 트랜지스터(TFT) 제작 방법.
- 제 1 항에 있어서, 상기 TFT는 하위(bottom) 게이트 TFT이고, 여기서, 상기 프린트 하부층은 상기 게이트 전극 위로 프린트되며, 여기서, 상기 박막 하부층은 상기 프린트 하부층 위로 증착되고, 상기 반도체 채널층은 상기 박막 하부층 위에 형성되는, 박막 트랜지스터(TFT) 제작 방법.
- 제 7 항에 있어서, 상기 박막 및 프린트 하부층 둘 모두 무기물인, 박막 트랜지스터(TFT) 제작 방법.
- 제 7 항 또는 제 8 항에 있어서, 상기 TFT는 스태거드(staggered) 타입이며, 소스 및 드레인 전극은 각각 프린트하여 형성되는, 박막 트랜지스터(TFT) 제작 방법.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 박막 하부층 및 상기 반도체 층은 동시에 패턴 형성(patterned)되는, 박막 트랜지스터(TFT) 제작 방법.
- 제 10 항에 있어서, 상기 박막 하부층 및 상기 반도체 층은 에칭하여 패턴 형성되는, 박막 트랜지스터(TFT) 제작 방법.
- 첨부된 도면을 참조하여 상기에 설명된 방법.
- 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 방법으로 제작된 TFT.
- 능동 소자의 행 및 열 어레이를 포함하는 능동 매트릭스 디바이스로서,각 소자는 제 13 항에 기재된 스위칭 TFT와 연계되고, 대응하는 행 및 열 컨덕터에 연결되는, 능동 매트릭스 디바이스.
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| NORF | Unpaid initial registration fee |