JPS61210672A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61210672A JPS61210672A JP5145985A JP5145985A JPS61210672A JP S61210672 A JPS61210672 A JP S61210672A JP 5145985 A JP5145985 A JP 5145985A JP 5145985 A JP5145985 A JP 5145985A JP S61210672 A JPS61210672 A JP S61210672A
- Authority
- JP
- Japan
- Prior art keywords
- region
- source
- island
- polycrystalline silicon
- single crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000005468 ion implantation Methods 0.000 claims abstract description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 11
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 9
- 239000013078 crystal Substances 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 108091006146 Channels Proteins 0.000 description 16
- 239000010408 film Substances 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- XUIMIQQOPSSXEZ-RNFDNDRNSA-N silicon-32 atom Chemical compound [32Si] XUIMIQQOPSSXEZ-RNFDNDRNSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に、寄生チャネルの影響
全防止し、たＭＯ８トランジスタに関する。
全防止し、たＭＯ８トランジスタに関する。
絶縁物基板の上に単結晶からなる半導体薄膜を形成し、
その半導体薄膜ＫＭＯ８）ランジスタを形成する技術は
知られて因る。
その半導体薄膜ＫＭＯ８）ランジスタを形成する技術は
知られて因る。
第２図（ａ）はこの種ＭＯ８）ランジスタの平面図、同
図（ｂ）は第２図（ａ）の■−■線における断面図を示
す。
図（ｂ）は第２図（ａ）の■−■線における断面図を示
す。
絶縁物基板３１の上にｐ型巣結晶シリコン３２が台形状
の島として形成されゲ゛−ト絶縁膜３４を介して、多結
晶シリコンゲート３５が形成されている。前記絶縁基板
３１上の単結晶シリコン３２は、前記多結晶シリコンゲ
ート電極３５をマスクとして、イオン打込み法で形成さ
れたｎ型のソース、ドレイン領域３２ａ、３２ｂ、ｐ型
チャネル領域３２Ｃからなっている。さらに、二酸化シ
リコン膜（ＳｉＯ２）またはリンガラス膜等からなるパ
ッシベーション膜３６と、このパッシベーション膜３６
の開孔部全通して、前記ソース、ドレイン両領域３２
ａ、 ３２ ｂに接続したＡｔ電極３７゜３８がある
。このＡｔ電極３７．３８は各々ノース、ドレインの電
極となるものである。
の島として形成されゲ゛−ト絶縁膜３４を介して、多結
晶シリコンゲート３５が形成されている。前記絶縁基板
３１上の単結晶シリコン３２は、前記多結晶シリコンゲ
ート電極３５をマスクとして、イオン打込み法で形成さ
れたｎ型のソース、ドレイン領域３２ａ、３２ｂ、ｐ型
チャネル領域３２Ｃからなっている。さらに、二酸化シ
リコン膜（ＳｉＯ２）またはリンガラス膜等からなるパ
ッシベーション膜３６と、このパッシベーション膜３６
の開孔部全通して、前記ソース、ドレイン両領域３２
ａ、 ３２ ｂに接続したＡｔ電極３７゜３８がある
。このＡｔ電極３７．３８は各々ノース、ドレインの電
極となるものである。
このような構造の素子において前記ソース、ドレインの
各電極３７．３８間に電圧を印加し、多結晶シリコンゲ
ート電極３５の電位をしきい値電圧より高くすることに
より、前記多結晶シリコンゲート電極３５下において各
ソース、ドレイン両領域３２ａ、３２ｂを接続するチャ
ネル３９を生成し、オン状態にするものである（特開昭
５９−１２５６５５号公報）。
各電極３７．３８間に電圧を印加し、多結晶シリコンゲ
ート電極３５の電位をしきい値電圧より高くすることに
より、前記多結晶シリコンゲート電極３５下において各
ソース、ドレイン両領域３２ａ、３２ｂを接続するチャ
ネル３９を生成し、オン状態にするものである（特開昭
５９−１２５６５５号公報）。
しかし、このようなＭＯＳトランジスタでは、シリコン
単結晶の面方位を、平面で（１００）面としているのが
通常である。しきい値電圧は面方位に依存し平面で（１
００）面とするのが一番安定であるからである。そして
単結晶シリコンを島状に形成したＭＯＳ）７ンジスタは
、島の側面は（１００）面にはならず、この（１００）
面と異なった面では、しきい値電圧は、（１００）面の
場合より一般に低くなる。従って、この側面にゲート電
極が延在して設けられていることＫよって側面にチャネ
ル３９を発生させる場合より低い電圧でチャネル４０が
発生し、低いしきい値電圧のＭＯＳが寄生して形成され
ることになる。
単結晶の面方位を、平面で（１００）面としているのが
通常である。しきい値電圧は面方位に依存し平面で（１
００）面とするのが一番安定であるからである。そして
単結晶シリコンを島状に形成したＭＯＳ）７ンジスタは
、島の側面は（１００）面にはならず、この（１００）
面と異なった面では、しきい値電圧は、（１００）面の
場合より一般に低くなる。従って、この側面にゲート電
極が延在して設けられていることＫよって側面にチャネ
ル３９を発生させる場合より低い電圧でチャネル４０が
発生し、低いしきい値電圧のＭＯＳが寄生して形成され
ることになる。
第３図は、ＭＯＳ）ランジスタのゲート電圧Ｖｏｓと、
ドレイン電流ＩＤの関係である。実線は正規のチャネル
、すなわち、基板に平行な表面に形成されるチャネ／Ｌ
＝３９に流れる電流である。点線がいま問題にしている
寄生チャネル、すなわち、島の周辺部の側面に形成され
るチャネル４０に流れる電流である。この第３図かられ
かるように、しきいｆｍ電圧が低くなると同時に、場合
によっては、ゲート電圧がＯｖであってもリーク電流が
増加することになる。
ドレイン電流ＩＤの関係である。実線は正規のチャネル
、すなわち、基板に平行な表面に形成されるチャネ／Ｌ
＝３９に流れる電流である。点線がいま問題にしている
寄生チャネル、すなわち、島の周辺部の側面に形成され
るチャネル４０に流れる電流である。この第３図かられ
かるように、しきいｆｍ電圧が低くなると同時に、場合
によっては、ゲート電圧がＯｖであってもリーク電流が
増加することになる。
この現象を防ぐためには、側面付近にチャネルストッパ
用のｐ＋領領域設けるようにしたり、側面付近の絶縁物
を部分的に厚い膜にする方法等が考えられるが、工程数
が増大するという欠点を有するものであった。
用のｐ＋領領域設けるようにしたり、側面付近の絶縁物
を部分的に厚い膜にする方法等が考えられるが、工程数
が増大するという欠点を有するものであった。
本発明の目的は、島状に分離した半導体領域の側面に形
成される寄生チャネルの影響を防止できる半導体装置を
提供することにある。
成される寄生チャネルの影響を防止できる半導体装置を
提供することにある。
このような目的を達成する本発明の特徴とするところは
、ゲート電極が台形状単結晶シリコン島の側面上にも絶
縁膜を介して設けられ、台形状の単結晶シリコン島の側
面に接しないようにソース。
、ゲート電極が台形状単結晶シリコン島の側面上にも絶
縁膜を介して設けられ、台形状の単結晶シリコン島の側
面に接しないようにソース。
ドレイン両領域を設けたことにある。
第１図は伸）、 （ｂ）は、本発明による半導体装置の
一実施例を示す構成図である。第１図（ａ）は平面図、
第１図（ｂ）は第１図（ａ）の１−１線における断面図
である。
一実施例を示す構成図である。第１図（ａ）は平面図、
第１図（ｂ）は第１図（ａ）の１−１線における断面図
である。
絶縁物基板１１の上にｐ型巣結晶シリコン１２が台形状
の島として形成されている。ゲート絶縁膜１４を介して
ゲート電極となる多結晶シリコン１５が日字状に形成さ
れている。
の島として形成されている。ゲート絶縁膜１４を介して
ゲート電極となる多結晶シリコン１５が日字状に形成さ
れている。
ｎ型のソース領域１２ａおよびドレイン領域１２ｂは上
記多結晶シリコン１５をマスクとして、イオン打込み法
で形成された。したがってこの両頭域１２ａ、１２ｂは
、単結晶島の側面には接触されていない構成となる。
記多結晶シリコン１５をマスクとして、イオン打込み法
で形成された。したがってこの両頭域１２ａ、１２ｂは
、単結晶島の側面には接触されていない構成となる。
この多結晶シリコンゲート電極１５は、第１図（ａ）の
一点鎖線で示すように従来と同じ位置に形成される領域
（ゲート形成領域）の他にこの領域と接続されて単結晶
シリコン１２の外周を被う領域にも形成されている。
一点鎖線で示すように従来と同じ位置に形成される領域
（ゲート形成領域）の他にこの領域と接続されて単結晶
シリコン１２の外周を被う領域にも形成されている。
さらに二酸化シリ、コン膜又はリンガラス膜等のパッシ
ベーション膜１６と、上記パッシベーション膜の開孔部
を通して、上記ソース、ドレイン両領域１２ａ、１２ｂ
に接続したＡｔ電極１７゜１８が形成されている。
ベーション膜１６と、上記パッシベーション膜の開孔部
を通して、上記ソース、ドレイン両領域１２ａ、１２ｂ
に接続したＡｔ電極１７゜１８が形成されている。
上記素子構造は、ソース、ドレインの両頭域１２ａ、１
２ｂが寄生チャネル領域に接続することがないので、寄
生チャネルの影響を受けることがない。 。
２ｂが寄生チャネル領域に接続することがないので、寄
生チャネルの影響を受けることがない。 。
すなわち、実施例の構成にあっては、島の全側面にはソ
ース領域およびドレイン領域は形成されておらず、ある
一定幅のｐ型領域を介して全側面とソース領域１２ａお
よびドレイン領域１２ｂが設けられていることになる。
ース領域およびドレイン領域は形成されておらず、ある
一定幅のｐ型領域を介して全側面とソース領域１２ａお
よびドレイン領域１２ｂが設けられていることになる。
このため、前記一定幅のｐ層領域は高抵抗領域となり、
たとえ、実施例の構成にて側面に寄生チャネル２０が形
成されても、前記高抵抗領域が妨げとなって、ＭＯＳそ
れ自体の特性には何んら影響を及ぼすものではなくなる
。
たとえ、実施例の構成にて側面に寄生チャネル２０が形
成されても、前記高抵抗領域が妨げとなって、ＭＯＳそ
れ自体の特性には何んら影響を及ぼすものではなくなる
。
従って、平面に形成されるすなわち本来形成されるべく
チャネル１９のみが動作するので、しきい値電圧のばら
つきや、低いゲート電圧の時にリーク電流が大きくなる
という問題は起こらない。
チャネル１９のみが動作するので、しきい値電圧のばら
つきや、低いゲート電圧の時にリーク電流が大きくなる
という問題は起こらない。
ソース、ドレイン両領域は不純物拡散によって形成して
もよく、また、導電型を逆転させたＭＯＳでもよい。し
かも、以上の対策は、多結晶シリコンのパターンを代え
ることによって解決できるので、特に従来の製造工程を
増加することがなくなる。
もよく、また、導電型を逆転させたＭＯＳでもよい。し
かも、以上の対策は、多結晶シリコンのパターンを代え
ることによって解決できるので、特に従来の製造工程を
増加することがなくなる。
以上説明したことから明らかなように本発明によれば、
台形状の半導体島を用いたＭＯＳトランジスタにおいて
、ソース、ドレインの両頭域を側面に接続させない構造
であるため、島の側面に形成される寄生チャネルの影響
を受けることがなくしきい値電圧が低くなったり、リー
ク電流が増加することがなくなる。
台形状の半導体島を用いたＭＯＳトランジスタにおいて
、ソース、ドレインの両頭域を側面に接続させない構造
であるため、島の側面に形成される寄生チャネルの影響
を受けることがなくしきい値電圧が低くなったり、リー
ク電流が増加することがなくなる。
第１図は本発明による半導体装置の一実施例を示す構成
図で第１図（ａ）は平面図、第１図（ｂ）は第１図（ａ
）のＩ−１線における断面図、第２図は、従来の半導体
装置の一例を示す構成図で第２図（ａ）は平面図、第２
図（ｂ）は第２図（ａ）の■−■線における断面図、第
３図は従来構造の特性例で、ゲート電圧ＶＯＳとドレイ
ン電流ＩＤの関係を示すグラフである。 １１・・・絶縁基板、１２・・・単結晶シリコン、１２
ａ・・・ソース領域、１２ｂ・・・ドレイン領域、１９
゜２０・・・チャネル、１４・・・ゲート絶縁膜、１５
・・・多結晶シリコンゲート電極、１６・・・絶縁膜、
１７・・ソース電極、１８・・・ドレイン電極。
図で第１図（ａ）は平面図、第１図（ｂ）は第１図（ａ
）のＩ−１線における断面図、第２図は、従来の半導体
装置の一例を示す構成図で第２図（ａ）は平面図、第２
図（ｂ）は第２図（ａ）の■−■線における断面図、第
３図は従来構造の特性例で、ゲート電圧ＶＯＳとドレイ
ン電流ＩＤの関係を示すグラフである。 １１・・・絶縁基板、１２・・・単結晶シリコン、１２
ａ・・・ソース領域、１２ｂ・・・ドレイン領域、１９
゜２０・・・チャネル、１４・・・ゲート絶縁膜、１５
・・・多結晶シリコンゲート電極、１６・・・絶縁膜、
１７・・ソース電極、１８・・・ドレイン電極。
Claims (1)
- 【特許請求の範囲】 １、絶縁基板上に台形の島状に分離された一導電型の半
導体領域に他方導電型のソース、ドレイン両領域を設け
、その間に絶縁膜を介してゲート電極を設けた半導体装
置において、ゲート電極は台形状半導体領域の側面上に
も絶縁膜を介して設けられており、ソース、ドレイン両
領域は、台形状の半導体領域の側面に接しないように設
けられていることを特徴とする半導体装置。 ２、特許請求の範囲第１項において、ゲート電極は、日
字状の多結晶シリコンよりなり、ソース、ドレイン両領
域は、該多結晶シリコンをマスクとしてイオン打込みに
より形成されたものであることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145985A JPH0680829B2 (ja) | 1985-03-14 | 1985-03-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145985A JPH0680829B2 (ja) | 1985-03-14 | 1985-03-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61210672A true JPS61210672A (ja) | 1986-09-18 |
| JPH0680829B2 JPH0680829B2 (ja) | 1994-10-12 |
Family
ID=12887516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5145985A Expired - Lifetime JPH0680829B2 (ja) | 1985-03-14 | 1985-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680829B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0479504A2 (en) * | 1990-10-03 | 1992-04-08 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor |
| JP2008021760A (ja) * | 2006-07-12 | 2008-01-31 | Hitachi Displays Ltd | 薄膜トランジスタおよび画像表示装置 |
-
1985
- 1985-03-14 JP JP5145985A patent/JPH0680829B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0479504A2 (en) * | 1990-10-03 | 1992-04-08 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor |
| US5355012A (en) * | 1990-10-03 | 1994-10-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2008021760A (ja) * | 2006-07-12 | 2008-01-31 | Hitachi Displays Ltd | 薄膜トランジスタおよび画像表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680829B2 (ja) | 1994-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5430316A (en) | VDMOS transistor with improved breakdown characteristics | |
| US4929991A (en) | Rugged lateral DMOS transistor structure | |
| JPH01102955A (ja) | Ｍｏｓ型半導体記憶回路装置 | |
| US4697201A (en) | Power MOS FET with decreased resistance in the conducting state | |
| US4316203A (en) | Insulated gate field effect transistor | |
| JPH0228270B2 (ja) | ||
| US4884116A (en) | Double diffused mosfet with potential biases | |
| US3804681A (en) | Method for making a schottky-barrier field effect transistor | |
| US5059547A (en) | Method of manufacturing double diffused mosfet with potential biases | |
| US4520382A (en) | Semiconductor integrated circuit with inversion preventing electrode | |
| JP2690242B2 (ja) | 半導体固定記憶装置 | |
| US4370669A (en) | Reduced source capacitance ring-shaped IGFET load transistor in mesa-type integrated circuit | |
| JPH0279475A (ja) | 半導体装置 | |
| JPS61210672A (ja) | 半導体装置 | |
| US5270566A (en) | Insulated gate semiconductor device | |
| US4772568A (en) | Method of making integrated circuit with pair of MOS field effect transistors sharing a common source/drain region | |
| JPS60107866A (ja) | 半導体装置 | |
| JPS63278273A (ja) | 半導体装置 | |
| JP2001185725A (ja) | 電界効果トランジスタ | |
| JPH08125028A (ja) | 相補型薄膜トランジスタ回路 | |
| JPH04162477A (ja) | 薄膜トランジスタ | |
| JP2710356B2 (ja) | 半導体装置 | |
| JPH06181312A (ja) | 半導体装置及びその製造方法 | |
| JPS61156830A (ja) | 半導体装置およびその製造方法 | |
| KR900008818B1 (ko) | 쌍극성 집적회로소자 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |