JPH0680829B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0680829B2 JPH0680829B2 JP5145985A JP5145985A JPH0680829B2 JP H0680829 B2 JPH0680829 B2 JP H0680829B2 JP 5145985 A JP5145985 A JP 5145985A JP 5145985 A JP5145985 A JP 5145985A JP H0680829 B2 JPH0680829 B2 JP H0680829B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特に、寄生チヤネルの影響
を防止したMOSトランジスタに関する。
を防止したMOSトランジスタに関する。
絶縁物基板の上に単結晶からなる半導体薄膜を形成し、
その半導体薄膜にMOSトランジスタを形成する技術は知
られている。
その半導体薄膜にMOSトランジスタを形成する技術は知
られている。
第２図（ａ）はこの種MOSトランジスタの平面図、同図
（ｂ）は第２図（ａ）のII-II線における断面図を示
す。
（ｂ）は第２図（ａ）のII-II線における断面図を示
す。
絶縁物基板31の上にｐ型単結晶シリコン32が台形状の島
として形成されゲート絶縁膜34を介して、多結晶シリコ
ンゲート電極35が形成されている。前記絶縁物基板31上
の単結晶シリコン32は、前記多結晶シリコンゲート電極
35をマスクとして、イオン打込み法で形成されたｎ型の
ソース，ドレイン領域32a,32b,p型チヤネル領域32cから
なつている。さらに、二酸化シリコン膜（SiO2）または
リンガラス膜等からなるパツシベーシヨン膜36と、この
パツシベーシヨン膜36の開孔部を通して、前記ソース，
ドレイン両領域32a,32bに接続したAl電極37,38がある。
このAl電極37,38は各々ソース，ドレインの電極となる
ものである。
として形成されゲート絶縁膜34を介して、多結晶シリコ
ンゲート電極35が形成されている。前記絶縁物基板31上
の単結晶シリコン32は、前記多結晶シリコンゲート電極
35をマスクとして、イオン打込み法で形成されたｎ型の
ソース，ドレイン領域32a,32b,p型チヤネル領域32cから
なつている。さらに、二酸化シリコン膜（SiO2）または
リンガラス膜等からなるパツシベーシヨン膜36と、この
パツシベーシヨン膜36の開孔部を通して、前記ソース，
ドレイン両領域32a,32bに接続したAl電極37,38がある。
このAl電極37,38は各々ソース，ドレインの電極となる
ものである。
このような構造の素子において前記ソース，ドレインの
各電極37,38間に電圧を印加し、多結晶シリコンゲート
電極35の電位をしきい値電圧より高くすることにより、
前記多結晶シリコンゲート電極35下において各ソース，
ドレイン両領域32a,32bを接続するチヤネル39を生成
し、オン状態にするものである（特開昭59-125655号公
報）。
各電極37,38間に電圧を印加し、多結晶シリコンゲート
電極35の電位をしきい値電圧より高くすることにより、
前記多結晶シリコンゲート電極35下において各ソース，
ドレイン両領域32a,32bを接続するチヤネル39を生成
し、オン状態にするものである（特開昭59-125655号公
報）。
しかし、このようなMOSトランジスタでは、シリコン単
結晶の面方位を、平面で（100）面としているのが通常
である。しきい値電圧は面方位に依存し平面で（100）
面とするのが一番安定であるからである。そして単結晶
シリコンを島状に形成したMOSトランジスタは、島の側
面は（100）面にはならず、この（100）面と異なつた面
では、しきい値電圧は、（100）面の場合より一般に低
くなる。従つて、この側面にゲート電極が延在して設け
られていることによつて側面にチヤネル39を発生させる
場合より低い電圧でチヤネル40が発生し、低いしきい値
電圧のMOSが寄生して形成されることになる。
結晶の面方位を、平面で（100）面としているのが通常
である。しきい値電圧は面方位に依存し平面で（100）
面とするのが一番安定であるからである。そして単結晶
シリコンを島状に形成したMOSトランジスタは、島の側
面は（100）面にはならず、この（100）面と異なつた面
では、しきい値電圧は、（100）面の場合より一般に低
くなる。従つて、この側面にゲート電極が延在して設け
られていることによつて側面にチヤネル39を発生させる
場合より低い電圧でチヤネル40が発生し、低いしきい値
電圧のMOSが寄生して形成されることになる。
第３図は、MOSトランジスタのゲート電圧VGSと、ドレイ
ン電流IDの関係である。実線は正規のチヤネル、すなわ
ち、基板に平行な表面に形成されるチヤネル39に流れる
電流である。点線がいま問題にしている寄生チヤネル、
すなわち島の周辺部の側面に形成されるチヤネル40に流
れる電流である。この第３図からわかるように、しきい
値電圧が低くなると同時に、場合によつては、ゲート電
圧が0Vであつてもリーク電流が増加することになる。
ン電流IDの関係である。実線は正規のチヤネル、すなわ
ち、基板に平行な表面に形成されるチヤネル39に流れる
電流である。点線がいま問題にしている寄生チヤネル、
すなわち島の周辺部の側面に形成されるチヤネル40に流
れる電流である。この第３図からわかるように、しきい
値電圧が低くなると同時に、場合によつては、ゲート電
圧が0Vであつてもリーク電流が増加することになる。
この現象を防ぐためには、側面付近にチヤネルストツパ
用のP+領域を設けるようにしたり、側面付近の絶縁物を
部分的に厚い膜にする方法等が考えられるが、工程数が
増大するという欠点を有するものであつた。
用のP+領域を設けるようにしたり、側面付近の絶縁物を
部分的に厚い膜にする方法等が考えられるが、工程数が
増大するという欠点を有するものであつた。
本発明の目的は、島状に形成された半導体領域の側面に
形成される寄生チヤネルの影響を防止できる半導体装置
を提供することにある。
形成される寄生チヤネルの影響を防止できる半導体装置
を提供することにある。
このような目的を達成する本発明の特徴とするところ
は、絶縁物基板上に台形の島状に形成された半導体の中
央部を一導電型のチヤネルとし、中央部に続く一方側お
よび他方側の領域をそれぞれ他方導電型のソース領域、
ドレイン領域とし、また半導体全面を覆う絶縁膜を設
け、この絶縁膜を介して中央部上にゲート電極を、この
絶縁膜を貫通してソース領域およびドレイン領域に接続
するそれぞれの電極を設けた半導体装置において、半導
体の全周にわたり所定幅で中央部に続く一導電型半導体
の周辺領域を設け、かつこの周辺領域を絶縁膜を介して
ゲート電極の延在部分により覆つたことにある。
は、絶縁物基板上に台形の島状に形成された半導体の中
央部を一導電型のチヤネルとし、中央部に続く一方側お
よび他方側の領域をそれぞれ他方導電型のソース領域、
ドレイン領域とし、また半導体全面を覆う絶縁膜を設
け、この絶縁膜を介して中央部上にゲート電極を、この
絶縁膜を貫通してソース領域およびドレイン領域に接続
するそれぞれの電極を設けた半導体装置において、半導
体の全周にわたり所定幅で中央部に続く一導電型半導体
の周辺領域を設け、かつこの周辺領域を絶縁膜を介して
ゲート電極の延在部分により覆つたことにある。
第１図（ａ），（ｂ）は、本発明による半導体装置の一
実施例を示す構成図である。第１図（ａ）は平面図、第
１図（ｂ）は第１図（ａ）のI-I線における断面図であ
る。
実施例を示す構成図である。第１図（ａ）は平面図、第
１図（ｂ）は第１図（ａ）のI-I線における断面図であ
る。
絶縁物基板11の上に一導電型なるｐ型単結晶シリコン12
が台形状の島として形成されている。このｐ型単結晶シ
リコンの島は全面的に絶縁膜14により覆われ、さらに絶
縁膜14上に、ゲート電極となる多結晶シリコン15が絶縁
膜の中央を横断しさらに続いて島の周辺に沿って全周に
わたって延びて、日字状に形成されている。
が台形状の島として形成されている。このｐ型単結晶シ
リコンの島は全面的に絶縁膜14により覆われ、さらに絶
縁膜14上に、ゲート電極となる多結晶シリコン15が絶縁
膜の中央を横断しさらに続いて島の周辺に沿って全周に
わたって延びて、日字状に形成されている。
他方導電型なるｎ型のソース領域12aおよびドレイン領
域12bは上記多結晶シリコン15をマスクとして、イオン
打込み法で形成された。したがつてこの両領域12a,12b
は、単結晶島の周辺領域の内側に形成され、島の側面に
は接触されていない構成となる。
域12bは上記多結晶シリコン15をマスクとして、イオン
打込み法で形成された。したがつてこの両領域12a,12b
は、単結晶島の周辺領域の内側に形成され、島の側面に
は接触されていない構成となる。
この多結晶シリコンゲート電極15は、第１図（ａ）の一
点鎖線で示すように従来と同じ位置に形成される領域
（ゲート形成領域）の他にこの領域と接続されて単結晶
シリコン12の外周を被う領域にも形成されている。
点鎖線で示すように従来と同じ位置に形成される領域
（ゲート形成領域）の他にこの領域と接続されて単結晶
シリコン12の外周を被う領域にも形成されている。
さらに二酸化シリコン膜又はリンガラス膜等のパツシベ
ーシヨン膜16と、このパツシベーシヨン膜の開孔部を通
して、上記ソース，ドレイン両領域12a,12bに接続したA
l電極17,18が形成されている。
ーシヨン膜16と、このパツシベーシヨン膜の開孔部を通
して、上記ソース，ドレイン両領域12a,12bに接続したA
l電極17,18が形成されている。
上記素子構造は、ソース，ドレインの両領域12a,12bが
寄生チヤネル領域に接続することがないので、寄生チヤ
ネルの影響を受けることがない。
寄生チヤネル領域に接続することがないので、寄生チヤ
ネルの影響を受けることがない。
すなわち、実施例の構成にあつては、島の全側面にはソ
ース領域およびドレイン領域は形成されておらず、ある
一定幅のｐ型領域を介して全側面とソース領域12aおよ
びドレイン領域12bが設けられていることになる。この
ため、前記一定幅のｐ型領域は高抵抗領域となり、たと
え、実施例の構成にて側面に寄生チヤネル20が形成され
ても、前記高抵抗領域が妨げとなつて、MOSそれ自体の
特性には何んら影響を及ぼすものではなくなる。
ース領域およびドレイン領域は形成されておらず、ある
一定幅のｐ型領域を介して全側面とソース領域12aおよ
びドレイン領域12bが設けられていることになる。この
ため、前記一定幅のｐ型領域は高抵抗領域となり、たと
え、実施例の構成にて側面に寄生チヤネル20が形成され
ても、前記高抵抗領域が妨げとなつて、MOSそれ自体の
特性には何んら影響を及ぼすものではなくなる。
従つて、平面に形成されるすなわち本来形成されるべく
チヤネル19のみが動作するので、しきい値電圧のばらつ
きや、低いゲート電圧の時にリーク電流が大きくなると
いう問題は起こらない。ソース，ドレイン両領域は不純
物拡散によつて形成してもよく、また、導電型を逆転さ
せたMOSでもよい。しかも、以上の対策は、多結晶シリ
コンのパターンを代えることによつて解決できるので、
特に従来の製造工程を増加することがなくなる。
チヤネル19のみが動作するので、しきい値電圧のばらつ
きや、低いゲート電圧の時にリーク電流が大きくなると
いう問題は起こらない。ソース，ドレイン両領域は不純
物拡散によつて形成してもよく、また、導電型を逆転さ
せたMOSでもよい。しかも、以上の対策は、多結晶シリ
コンのパターンを代えることによつて解決できるので、
特に従来の製造工程を増加することがなくなる。
〔発明の効果〕 以上説明したことから明らかなように本発明によれば、
台形状の半導体島を用いたMOSトランジスタにおいて、
ソース，ドレインの両領域を半導体島の、所定幅をもつ
周辺領域の内側に形成し、島の側面に接触させない構造
であるため、島の側面に形成される寄生チヤネルの影響
を受けることがなくしきい値電圧が低くなつたり、リー
ク電流が増加することがなくなる。
台形状の半導体島を用いたMOSトランジスタにおいて、
ソース，ドレインの両領域を半導体島の、所定幅をもつ
周辺領域の内側に形成し、島の側面に接触させない構造
であるため、島の側面に形成される寄生チヤネルの影響
を受けることがなくしきい値電圧が低くなつたり、リー
ク電流が増加することがなくなる。
第１図は本発明による半導体装置の一実施例を示す構成
図で第１図（ａ）は平面図、第１図（ｂ）は第１図
（ａ）のI-I線における断面図、第２図は、従来の半導
体装置の一例を示す構成図で第２図（ａ）は平面図、第
２図（ｂ）は第２図（ａ）のII-II線における断面図、
第３図は従来構造の特性例で、ゲート電圧VGSとドレイ
ン電流IDの関係を示すグラフである。 11…絶縁物基板、12…単結晶シリコン、12a…ソース領
域、12b…ドレイン領域、19…チャネル、20…寄生チャ
ネル、14…ゲート絶縁膜、15…多結晶シリコンゲート電
極、16…パッシベーション膜、17…ソース電極、18…ド
レイン電極。
図で第１図（ａ）は平面図、第１図（ｂ）は第１図
（ａ）のI-I線における断面図、第２図は、従来の半導
体装置の一例を示す構成図で第２図（ａ）は平面図、第
２図（ｂ）は第２図（ａ）のII-II線における断面図、
第３図は従来構造の特性例で、ゲート電圧VGSとドレイ
ン電流IDの関係を示すグラフである。 11…絶縁物基板、12…単結晶シリコン、12a…ソース領
域、12b…ドレイン領域、19…チャネル、20…寄生チャ
ネル、14…ゲート絶縁膜、15…多結晶シリコンゲート電
極、16…パッシベーション膜、17…ソース電極、18…ド
レイン電極。
フロントページの続き (72)発明者 深見 彰 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 大林 正章 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内
Claims (2)
- 【請求項１】絶縁物基板上に台形の島状に形成された半
導体の中央部を一導電型のチャネルとし、中央部に続く
一方側の領域を他方導電型のソース領域、他方側の領域
を他方導電型のドレイン領域とし、半導体全面を覆う絶
縁膜を設け、該絶縁膜を介して中央部上にゲート電極
を、該絶縁膜を貫通してソース領域およびドレイン領域
に接続するそれぞれの電極を設けた半導体装置におい
て、前記半導体の全周にわたり所定幅で前記中央部に続
く一導電型半導体の周辺領域を設け、かつ該周辺領域を
前記絶縁膜を介して前記ゲート電極の延在部分により覆
ったことを特徴とする半導体装置。 - 【請求項２】前記ゲート電極は多結晶シリコンよりな
り、前記ソース領域および前記ドレイン領域は前記多結
晶シリコンをマスクとして打ち込まれたイオンを含有し
て形成されていることを特徴とする特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145985A JPH0680829B2 (ja) | 1985-03-14 | 1985-03-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145985A JPH0680829B2 (ja) | 1985-03-14 | 1985-03-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61210672A JPS61210672A (ja) | 1986-09-18 |
| JPH0680829B2 true JPH0680829B2 (ja) | 1994-10-12 |
Family
ID=12887516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5145985A Expired - Lifetime JPH0680829B2 (ja) | 1985-03-14 | 1985-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680829B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2547663B2 (ja) * | 1990-10-03 | 1996-10-23 | 三菱電機株式会社 | 半導体装置 |
| JP2008021760A (ja) * | 2006-07-12 | 2008-01-31 | Hitachi Displays Ltd | 薄膜トランジスタおよび画像表示装置 |
-
1985
- 1985-03-14 JP JP5145985A patent/JPH0680829B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61210672A (ja) | 1986-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |