JP2710356B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2710356B2 JP2710356B2 JP63240173A JP24017388A JP2710356B2 JP 2710356 B2 JP2710356 B2 JP 2710356B2 JP 63240173 A JP63240173 A JP 63240173A JP 24017388 A JP24017388 A JP 24017388A JP 2710356 B2 JP2710356 B2 JP 2710356B2
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- impurity diffusion
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- diffusion resistor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に関し、特に、拡散抵抗体層を
具備する半導体装置に関する。
具備する半導体装置に関する。
［従来の技術］ 従来、この種半導体装置の抵抗体層は、単に不純物を
拡散することのみによって形成されてきたが、その一例
を第３図（ａ）、（ｂ）に示す。第３図（ａ）は、従来
例の平面図であり、第３図（ｂ）は、そのＹ−Ｙ′線断
面図である。これらの図において、不純物拡散抵抗体層
３は、半導体基板９内に形成され、その両端には電極と
して、絶縁酸化物層７、絶縁物層８を貫通するコンタク
トホール２を介して抵抗体層３と接触する導体層１が形
成されている。
拡散することのみによって形成されてきたが、その一例
を第３図（ａ）、（ｂ）に示す。第３図（ａ）は、従来
例の平面図であり、第３図（ｂ）は、そのＹ−Ｙ′線断
面図である。これらの図において、不純物拡散抵抗体層
３は、半導体基板９内に形成され、その両端には電極と
して、絶縁酸化物層７、絶縁物層８を貫通するコンタク
トホール２を介して抵抗体層３と接触する導体層１が形
成されている。
［発明が解決しようとする問題点］ 上述した従来の抵抗体層は、不純物の拡散乃至注入時
にのみ抵抗値の制御ができるものであるので、次のよう
な問題点を有する。
にのみ抵抗値の制御ができるものであるので、次のよう
な問題点を有する。
製造工程中のばらつきにより設計値どおりの抵抗値の
ものが製造されないことがある。
ものが製造されないことがある。
製造後、そのデバイスの使用環境、特に、環境温度に
より、抵抗値が大きくずれる。
より、抵抗値が大きくずれる。
経年変化により、抵抗値が変わる。
［問題点を解決するための手段］ 本発明の半導体装置は、半導体基板内に形成された不
純物拡散抵抗体層と、該不純物拡散抵抗体層に接続され
た一対の電極とを備えたものであって、前記不純物拡散
抵抗体層の一部表面上には該不純物拡散抵抗体層の該一
部表面の両サイドにある部分をソース・ドレイン領域と
するMOSトランジスタのゲートが絶縁膜を介して形成さ
れ、該ゲートは前記一対の電極のいずれとも接続されて
おらず、かつ、該ゲートの印加電圧を調節することによ
って前記不純物拡散抵抗体層の抵抗値を所望の値とする
ことができることを特徴とするものである。
純物拡散抵抗体層と、該不純物拡散抵抗体層に接続され
た一対の電極とを備えたものであって、前記不純物拡散
抵抗体層の一部表面上には該不純物拡散抵抗体層の該一
部表面の両サイドにある部分をソース・ドレイン領域と
するMOSトランジスタのゲートが絶縁膜を介して形成さ
れ、該ゲートは前記一対の電極のいずれとも接続されて
おらず、かつ、該ゲートの印加電圧を調節することによ
って前記不純物拡散抵抗体層の抵抗値を所望の値とする
ことができることを特徴とするものである。
［実施例］ 次に、図面を参照して、本発明の実施例について説明
する。
する。
第１図（ａ）は、本発明の一実施例の平面図であり、
第１図（ｂ）は、そのＸ−Ｘ′線断面図である。これら
の図において、半導体基板９内には不純物拡散抵抗体層
３が形成されており、そして半導体基板９の表面は、絶
縁酸化物層７と絶縁物層８に覆われている。絶縁酸化物
層７は、不純物拡散抵抗体層３の表面上でその膜厚が薄
くなされている。不純物拡散抵抗体層３の両端には、そ
の電極となる導体層１が形成されており、そして、導体
層１は絶縁酸化物層７および絶縁物層８を貫通するコン
タクトホール２を介して、不純物拡散抵抗体層３と接触
している。
第１図（ｂ）は、そのＸ−Ｘ′線断面図である。これら
の図において、半導体基板９内には不純物拡散抵抗体層
３が形成されており、そして半導体基板９の表面は、絶
縁酸化物層７と絶縁物層８に覆われている。絶縁酸化物
層７は、不純物拡散抵抗体層３の表面上でその膜厚が薄
くなされている。不純物拡散抵抗体層３の両端には、そ
の電極となる導体層１が形成されており、そして、導体
層１は絶縁酸化物層７および絶縁物層８を貫通するコン
タクトホール２を介して、不純物拡散抵抗体層３と接触
している。
抵抗体層３の一部表面上には、絶縁酸化物層７を介し
て、多結晶シリコンゲートが形成されている。この多結
晶シリコンゲート４には、絶縁物層８を貫通するコンタ
クトホール６を介して導体層５が接触している。
て、多結晶シリコンゲートが形成されている。この多結
晶シリコンゲート４には、絶縁物層８を貫通するコンタ
クトホール６を介して導体層５が接触している。
而して、この装置において多結晶シリコンゲート部分
においては、その両端の抵抗体層をソース・ドレイン領
域とし、多結晶シリコンゲート４の下部の基板表面部分
をチャネル部とするMOSトランジスタが形成されてい
る。そして、このゲートに、キャリアを排斥するゲート
電圧が印加されると、ゲート下は空乏層10が形成され
て、導体層１、１間の抵抗値は増大する。ここで、ゲー
トに印加する電圧を加減するならば、それに応じて抵抗
値も増減する。従って、ゲート電圧を調整することによ
り、抵抗値を所望の値とすることができる。
においては、その両端の抵抗体層をソース・ドレイン領
域とし、多結晶シリコンゲート４の下部の基板表面部分
をチャネル部とするMOSトランジスタが形成されてい
る。そして、このゲートに、キャリアを排斥するゲート
電圧が印加されると、ゲート下は空乏層10が形成され
て、導体層１、１間の抵抗値は増大する。ここで、ゲー
トに印加する電圧を加減するならば、それに応じて抵抗
値も増減する。従って、ゲート電圧を調整することによ
り、抵抗値を所望の値とすることができる。
次に、第２図（ａ）、（ｂ）を参照して本発明の他の
実施例について説明する。第２図（ａ）、（ｂ）は、そ
れぞれ、この実施例の平面図と断面図であって、第１図
（ａ）、（ｂ）のものと同一の部分には同一の番号が付
されているので詳細な説明は省略するが、この実施例に
おいては、多結晶シリコンゲート４が、不純物拡散抵抗
体層４の全幅にわたって形成されている。このようにす
れば、抵抗値を大きく変化させることができる。
実施例について説明する。第２図（ａ）、（ｂ）は、そ
れぞれ、この実施例の平面図と断面図であって、第１図
（ａ）、（ｂ）のものと同一の部分には同一の番号が付
されているので詳細な説明は省略するが、この実施例に
おいては、多結晶シリコンゲート４が、不純物拡散抵抗
体層４の全幅にわたって形成されている。このようにす
れば、抵抗値を大きく変化させることができる。
以上の実施例では、MOSトランジスタのソース・ドレ
イン領域とチャンネル部とが同一導電型同一不純物濃度
のものであったが、この構成のものは、チャネルドーピ
ングのような特別の工程を必要としないので、製法上有
利である。しかしながら、本発明は、これに限定される
ものではない。例えば、抵抗体層であるソース・ドレイ
ン領域がＮ型領域である場合に、チャネル部は、N-型領
域、P-型領域あるいはＰ型領域の何れであってもよい。
換言すれば、本発明で用いるMOSトランジスタは、エン
ハンスメント型、デプリーション型のいずれでもよいと
いうことである。また、本発明においては、MOSトラン
ジスタのゲートに、多数キャリアに対して蓄積モードあ
るいは排斥モード（反転モード）となる何れの電圧を印
加してもよい。要は、チャネル部の抵抗を有効に制御し
て、適切な抵抗値のものが得られればよいのである。
イン領域とチャンネル部とが同一導電型同一不純物濃度
のものであったが、この構成のものは、チャネルドーピ
ングのような特別の工程を必要としないので、製法上有
利である。しかしながら、本発明は、これに限定される
ものではない。例えば、抵抗体層であるソース・ドレイ
ン領域がＮ型領域である場合に、チャネル部は、N-型領
域、P-型領域あるいはＰ型領域の何れであってもよい。
換言すれば、本発明で用いるMOSトランジスタは、エン
ハンスメント型、デプリーション型のいずれでもよいと
いうことである。また、本発明においては、MOSトラン
ジスタのゲートに、多数キャリアに対して蓄積モードあ
るいは排斥モード（反転モード）となる何れの電圧を印
加してもよい。要は、チャネル部の抵抗を有効に制御し
て、適切な抵抗値のものが得られればよいのである。
本発明の多結晶シリコンゲートは、標準的MOSICの製
造工程中において形成することができるので、本発明の
抵抗器は格別の工程を付加することなく、製造すること
ができる。
造工程中において形成することができるので、本発明の
抵抗器は格別の工程を付加することなく、製造すること
ができる。
［発明の効果］ 以上説明したように、本発明は、半導体基板内に形成
された抵抗体層とともにこの層をソース・ドレイン領域
とするMOSトランジスタを設けたものであるから、抵抗
体層を形成する不純物ドーピング工程において、製造上
のばらつきが発生しても、あるいは製造後に抵抗値が変
化しても、MOSトランジスタに適切なゲート電圧を印加
することによって、抵抗値を所望の値に補正することが
できる。
された抵抗体層とともにこの層をソース・ドレイン領域
とするMOSトランジスタを設けたものであるから、抵抗
体層を形成する不純物ドーピング工程において、製造上
のばらつきが発生しても、あるいは製造後に抵抗値が変
化しても、MOSトランジスタに適切なゲート電圧を印加
することによって、抵抗値を所望の値に補正することが
できる。
第１図（ａ）は、本発明の一実施例の平面図、第１図
（ｂ）は、そのＸ−Ｘ′線断面図、第２図（ａ）は、本
発明の他の実施例の平面図、第２図（ｂ）は、その断面
図、第３図（ａ）は、従来例の平面図、第３図（ｂ）
は、そのＹ−Ｙ′線断面図である。 １、５……導体層、２、６……コンタクトホール、３…
…不純物拡散抵抗体層、４……多結晶シリコンゲート、
７……絶縁酸化物層、８……絶縁物層、９……半導体基
板、10……空乏層。
（ｂ）は、そのＸ−Ｘ′線断面図、第２図（ａ）は、本
発明の他の実施例の平面図、第２図（ｂ）は、その断面
図、第３図（ａ）は、従来例の平面図、第３図（ｂ）
は、そのＹ−Ｙ′線断面図である。 １、５……導体層、２、６……コンタクトホール、３…
…不純物拡散抵抗体層、４……多結晶シリコンゲート、
７……絶縁酸化物層、８……絶縁物層、９……半導体基
板、10……空乏層。
Claims (2)
- 【請求項１】半導体基板内に形成された不純物拡散抵抗
体層と、該不純物拡散抵抗体層に接続された１対の電極
とを備えた半導体装置において、前記不純物拡散抵抗体
層の一部表面上には該不純物拡散抵抗体層の該一部表面
の両サイドにある部分をソース・ドレイン領域とするMO
Sトランジスタのゲートが絶縁膜を介して形成され、該
ゲートは前記１対の電極のいずれとも接続されておら
ず、かつ、該ゲートの印加電圧を調節することによって
前記不純物拡散抵抗体層の抵抗値を所望の値とすること
ができることを特徴とする半導体装置。 - 【請求項２】半導体基板内に形成された第１導電型の不
純物拡散抵抗体層と、該不純物拡散抵抗体層に接続され
た１対の電極とを備えた半導体装置において、前記不純
物拡散抵抗体層の一部領域は第２導電型領域となされ、
該第２導電型領域上には該第２導電型領域の両サイドに
ある前記不純物拡散抵抗体層の部分をソース・ドレイン
領域とするMOSトランジスタのゲートが絶縁膜を介して
形成され、該ゲートは前記１対の電極のいずれとも接続
されておらず、かつ、該ゲートの印加電圧を調節するこ
とによって前記不純物拡散抵抗体層の抵抗値を所望の値
とすることができることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240173A JP2710356B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240173A JP2710356B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287662A JPH0287662A (ja) | 1990-03-28 |
| JP2710356B2 true JP2710356B2 (ja) | 1998-02-10 |
Family
ID=17055562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63240173A Expired - Lifetime JP2710356B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710356B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56167360A (en) * | 1980-05-26 | 1981-12-23 | Mitsubishi Electric Corp | Diffused resistance element in semiconductor device |
| JPS60244058A (ja) * | 1984-05-18 | 1985-12-03 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPS6316654A (ja) * | 1986-07-08 | 1988-01-23 | Nec Corp | 半導体装置 |
-
1988
- 1988-09-26 JP JP63240173A patent/JP2710356B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0287662A (ja) | 1990-03-28 |
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