JPS622706B2 - - Google Patents
Info
- Publication number
- JPS622706B2 JPS622706B2 JP55037703A JP3770380A JPS622706B2 JP S622706 B2 JPS622706 B2 JP S622706B2 JP 55037703 A JP55037703 A JP 55037703A JP 3770380 A JP3770380 A JP 3770380A JP S622706 B2 JPS622706 B2 JP S622706B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductor
- drain
- source
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/115—Resistive field plates, e.g. semi-insulating field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は高耐圧MOS電界効果半導体装置（以
下高耐圧MOSFETと略す）に関するものであ
る。
下高耐圧MOSFETと略す）に関するものであ
る。
従来から知られている高耐圧MOSFETの断面
図を第１図に示す。同図において、１はＰ型半導
体基板で、該基板１にN+ソース領域２及びN+ド
レイン領域３が夫々形成されており、更にソース
領域２の周囲には自己整合プロセスによつて
MOSFETのゲートチヤネルのためのP+領域４が
設けられ、またP+領域４とN+ドレイン領域３間
の基板にはドレイン領域３に接続された同一導電
型の低不純物濃度層５（以下ピンチ抵抗層と呼
ぶ）が設けられている。上記のように不純物拡散
がなされた半導体基板に対して、該基板１の表面
にはN+ソース領域２に接続されたソース電極８
及びN+ドレイン領域３に接続されたドレイン電
極９が形成され、ドレイン電極９は先端が延長さ
れてフイールドプレート９′が設けられ、ドレイ
ン領域３に近接したN-ピンチ抵抗領域５の一部
がフイールドプレート９′で被われている。
図を第１図に示す。同図において、１はＰ型半導
体基板で、該基板１にN+ソース領域２及びN+ド
レイン領域３が夫々形成されており、更にソース
領域２の周囲には自己整合プロセスによつて
MOSFETのゲートチヤネルのためのP+領域４が
設けられ、またP+領域４とN+ドレイン領域３間
の基板にはドレイン領域３に接続された同一導電
型の低不純物濃度層５（以下ピンチ抵抗層と呼
ぶ）が設けられている。上記のように不純物拡散
がなされた半導体基板に対して、該基板１の表面
にはN+ソース領域２に接続されたソース電極８
及びN+ドレイン領域３に接続されたドレイン電
極９が形成され、ドレイン電極９は先端が延長さ
れてフイールドプレート９′が設けられ、ドレイ
ン領域３に近接したN-ピンチ抵抗領域５の一部
がフイールドプレート９′で被われている。
上記構造のMOSFETはゲート電極１０とフイ
ールドプレート９′の間に、絶縁膜１１で被覆は
されているがAl或いは多結晶Siのような導体で被
覆されないピンチ低抗層の領域５′が生じること
になり、該導体被覆されないピンチ抵抗層の領域
５′は外部電荷の影響を受け易く、高温バイアス
試験時等における動作時の耐圧（以下オン耐圧と
呼ぶ）、ドレイン電流及びオン抵抗等の電気的特
性に変動を生じる欠点があつた。
ールドプレート９′の間に、絶縁膜１１で被覆は
されているがAl或いは多結晶Siのような導体で被
覆されないピンチ低抗層の領域５′が生じること
になり、該導体被覆されないピンチ抵抗層の領域
５′は外部電荷の影響を受け易く、高温バイアス
試験時等における動作時の耐圧（以下オン耐圧と
呼ぶ）、ドレイン電流及びオン抵抗等の電気的特
性に変動を生じる欠点があつた。
上記のような構造のMOSFETに対して、ピン
チ抵抗層の領域を絶縁膜を介して導体で完全に被
覆することも試みられているが、ピンチ抵抗層を
被う導体は電位的に浮いた状態か又はドレイン電
位、ソース電位等の特定の電位に固定されるもの
で、導体下にある半導体基板の表面状態にとつて
は必ずしも好ましいものではなかつた。
チ抵抗層の領域を絶縁膜を介して導体で完全に被
覆することも試みられているが、ピンチ抵抗層を
被う導体は電位的に浮いた状態か又はドレイン電
位、ソース電位等の特定の電位に固定されるもの
で、導体下にある半導体基板の表面状態にとつて
は必ずしも好ましいものではなかつた。
本発明は上記従来装置の欠点を除去し、信頼性
の高い高耐圧MOSFETを提供するもので、次に
実施例を挙げて本発明を詳細に説明する。
の高い高耐圧MOSFETを提供するもので、次に
実施例を挙げて本発明を詳細に説明する。
即ち本発明は高耐圧MOSFETにおいて、ソー
ス領域及びドレイン領域間に位置する半導体基
板、特に低不純物濃度に形成されたN-ピンチ抵
抗層が外部電荷の影響を受けないように、半導体
基板面上を絶縁膜を介して外部の影響を受けない
ように導電体又は抵抗体で被覆し、該導電体又は
抵抗体を高抵抗層を介してドレイン電極及びソー
ス電極等に電気的接続して電位を固定するもので
ある。
ス領域及びドレイン領域間に位置する半導体基
板、特に低不純物濃度に形成されたN-ピンチ抵
抗層が外部電荷の影響を受けないように、半導体
基板面上を絶縁膜を介して外部の影響を受けない
ように導電体又は抵抗体で被覆し、該導電体又は
抵抗体を高抵抗層を介してドレイン電極及びソー
ス電極等に電気的接続して電位を固定するもので
ある。
第２図は本発明による一実施例のMOSFET半
導体装置の断面図を示し、従来装置と同様に不純
物拡散がなされた半導体基板１に於て、ピンチ抵
抗層５の領域を絶縁膜１１を介して被う状態に導
体又は抵抗体１３が形成されている。即ち、ソー
ス電極８を延長させて形成されたフイールドプレ
ート部８′、及びドレイン電極９を延長させて形
成されたフイールドプレート部９′でピンチ抵抗
層上を被うと共に、両フイールドプレートのオフ
セツト部分に絶縁層１１を介して多結晶Si，Al，
MO，Ｗ等の導体或いは抵抗体１３を設け、結果
的にピンチ抵抗層５上を絶縁層を介して導体或い
は抵抗体で完全に被う。
導体装置の断面図を示し、従来装置と同様に不純
物拡散がなされた半導体基板１に於て、ピンチ抵
抗層５の領域を絶縁膜１１を介して被う状態に導
体又は抵抗体１３が形成されている。即ち、ソー
ス電極８を延長させて形成されたフイールドプレ
ート部８′、及びドレイン電極９を延長させて形
成されたフイールドプレート部９′でピンチ抵抗
層上を被うと共に、両フイールドプレートのオフ
セツト部分に絶縁層１１を介して多結晶Si，Al，
MO，Ｗ等の導体或いは抵抗体１３を設け、結果
的にピンチ抵抗層５上を絶縁層を介して導体或い
は抵抗体で完全に被う。
ここで上記導体１３は、各電極からのフイール
ドプレートと直接に電気的接続されることを避け
るため、フイールドプレートとは異なる平面に、
絶縁層中に埋設された状態に設けられている。上
記導体１３は絶縁層中に埋設されただけでは電気
的に浮いた状態にあり、特性が不安定になる欠点
がある。そのため導体１３とソース側フイールド
プレート８及びドレイン側電極９とを高抵抗体１
５，１６を介して夫々電気的に接続し、動作時に
おける導体１３の電位をソース、ドレイン間の中
間の電位に固定させる。１２及び１４は上記高抵
抗体１５，１６をフイールドプレート８′及び電
極９に電気的接続するための低抵抗端である。上
記高抵抗体１５及び１６は多結晶Si或いは半絶縁
材料で形成され、所望の抵抗値を示すように予め
調整されている。オフセツト部を被う導体１３が
高抵抗体１５，１６を介してソース及びドレイン
側に電気的接続されることにより、動作状態で導
体１３の電位はドレイン電圧を抵抗体１５，１６
で分圧した値に固定されることになり、特性の不
安定化を阻止することができる。
ドプレートと直接に電気的接続されることを避け
るため、フイールドプレートとは異なる平面に、
絶縁層中に埋設された状態に設けられている。上
記導体１３は絶縁層中に埋設されただけでは電気
的に浮いた状態にあり、特性が不安定になる欠点
がある。そのため導体１３とソース側フイールド
プレート８及びドレイン側電極９とを高抵抗体１
５，１６を介して夫々電気的に接続し、動作時に
おける導体１３の電位をソース、ドレイン間の中
間の電位に固定させる。１２及び１４は上記高抵
抗体１５，１６をフイールドプレート８′及び電
極９に電気的接続するための低抵抗端である。上
記高抵抗体１５及び１６は多結晶Si或いは半絶縁
材料で形成され、所望の抵抗値を示すように予め
調整されている。オフセツト部を被う導体１３が
高抵抗体１５，１６を介してソース及びドレイン
側に電気的接続されることにより、動作状態で導
体１３の電位はドレイン電圧を抵抗体１５，１６
で分圧した値に固定されることになり、特性の不
安定化を阻止することができる。
上記高耐圧MOSFETにおいて、N+ドレイン領
域３に連結された低不純物濃度のピンチ抵抗層５
の他端側は、P+チヤネル領域４と連結すること
なく適当な間隔７が設定され、P-基板領域が残
されている。またソース領域２を囲んで形成され
たチヤネル領域４の外側基板表面にはP+不純物
を注入したフイールドドープ領域６が形成されて
いる。更にソース領域２に電気的接続されたソー
ス電極８は、ソース領域２と同時にP+チヤネル
領域４及びフイールドドープ領域６の一部にも電
気的接続されている。このようにフイールドドー
プ領域６、チヤネル領域４及びソース領域２を同
時に電気的接続すること、及び上記適当な間隔７
を設けることはいずれもMOSFETのカツトオフ
耐圧及びオン耐圧の向上に寄与する。
域３に連結された低不純物濃度のピンチ抵抗層５
の他端側は、P+チヤネル領域４と連結すること
なく適当な間隔７が設定され、P-基板領域が残
されている。またソース領域２を囲んで形成され
たチヤネル領域４の外側基板表面にはP+不純物
を注入したフイールドドープ領域６が形成されて
いる。更にソース領域２に電気的接続されたソー
ス電極８は、ソース領域２と同時にP+チヤネル
領域４及びフイールドドープ領域６の一部にも電
気的接続されている。このようにフイールドドー
プ領域６、チヤネル領域４及びソース領域２を同
時に電気的接続すること、及び上記適当な間隔７
を設けることはいずれもMOSFETのカツトオフ
耐圧及びオン耐圧の向上に寄与する。
第３図は上記構造の高耐圧MOSFETにおける
導体１３が形成された面の平面図で、高抵抗体１
５及び１６の長さはソース、ドレイン間のリーク
電流をできるだけ小さくするためにできるだけ長
くすることが望ましい。尚高抵抗体で電位固定が
なされる導体１３は１個所にまとめて形成する場
合を挙げたが、複数に分割したり或いは多層に設
けて実施することもできる。
導体１３が形成された面の平面図で、高抵抗体１
５及び１６の長さはソース、ドレイン間のリーク
電流をできるだけ小さくするためにできるだけ長
くすることが望ましい。尚高抵抗体で電位固定が
なされる導体１３は１個所にまとめて形成する場
合を挙げたが、複数に分割したり或いは多層に設
けて実施することもできる。
次に第４図ａ〜ｆを用いて上記高耐圧
MOSFETの製造工程を説明する。第４図ａにお
いて、半導体基板１は低不純物濃度のＰ型基板
で、その表面にはソース領域及びチヤネル領域と
なる部分をレジスト１７で被覆した後表面を被つ
ている薄い酸化膜１８を介して31P+イオンがイオ
ン注入される。注入された不純物は更に熱処理が
施こされて拡散され、N-ピンチ抵抗層５が形成
される。上記熱処理の過程で生成された厚い酸化
膜１９は、第４図ｂに示す如く少なくともソー
ス・ドレイン領域を形成する部分が写真食刻技術
を用いて一旦窓開けされ、続いて薄い酸化膜２０
が再び形成された状態で、レジスト２１を部分的
に残し、表面からイオン注入続いて拡散の処理を
施こしてチヤネル領域となるP+領域４がピンチ
抵抗層５の端から間隔７隔てた状態で形成され
る。その後拡散又はイオン注入を行なつてN+不
純物領域を形成し、ソース領域２及びドレイン領
域３を形成して表面を被つている酸化膜１９，２
０を除去する。酸化膜が除去された半導体基板
は、レジスト２２を部分的に残し、イオン注入に
よつてフイールドドープ領域としてのP+領域６
が第４図ｃに示す如く形成される。上記のような
工程を経て不純物拡散処理がなされた半導体基板
は、表面に気相成長法による厚い酸化膜１１が形
成され、ドレイン領域、ゲート領域及びソース領
域を被う厚い酸化膜は一旦除去された後再び薄い
酸化膜２３が形成される。次に多結晶Si層が形成
される。該多結晶Siは第４図ｄに示す如くゲート
電極１０、導体１３及び高抵抗体１５，１６とな
るもので、各部分に相当する多結晶Si領域はイオ
ン注入等によつて各部分に応じた抵抗値をとるよ
うに低抵抗化処理され、所望の抵抗値に制御され
た後多結晶Siの不要部分はエツチングによつて除
去される。
MOSFETの製造工程を説明する。第４図ａにお
いて、半導体基板１は低不純物濃度のＰ型基板
で、その表面にはソース領域及びチヤネル領域と
なる部分をレジスト１７で被覆した後表面を被つ
ている薄い酸化膜１８を介して31P+イオンがイオ
ン注入される。注入された不純物は更に熱処理が
施こされて拡散され、N-ピンチ抵抗層５が形成
される。上記熱処理の過程で生成された厚い酸化
膜１９は、第４図ｂに示す如く少なくともソー
ス・ドレイン領域を形成する部分が写真食刻技術
を用いて一旦窓開けされ、続いて薄い酸化膜２０
が再び形成された状態で、レジスト２１を部分的
に残し、表面からイオン注入続いて拡散の処理を
施こしてチヤネル領域となるP+領域４がピンチ
抵抗層５の端から間隔７隔てた状態で形成され
る。その後拡散又はイオン注入を行なつてN+不
純物領域を形成し、ソース領域２及びドレイン領
域３を形成して表面を被つている酸化膜１９，２
０を除去する。酸化膜が除去された半導体基板
は、レジスト２２を部分的に残し、イオン注入に
よつてフイールドドープ領域としてのP+領域６
が第４図ｃに示す如く形成される。上記のような
工程を経て不純物拡散処理がなされた半導体基板
は、表面に気相成長法による厚い酸化膜１１が形
成され、ドレイン領域、ゲート領域及びソース領
域を被う厚い酸化膜は一旦除去された後再び薄い
酸化膜２３が形成される。次に多結晶Si層が形成
される。該多結晶Siは第４図ｄに示す如くゲート
電極１０、導体１３及び高抵抗体１５，１６とな
るもので、各部分に相当する多結晶Si領域はイオ
ン注入等によつて各部分に応じた抵抗値をとるよ
うに低抵抗化処理され、所望の抵抗値に制御され
た後多結晶Siの不要部分はエツチングによつて除
去される。
上記低抵抗処理工程で同時に高抵抗体１５，１
６をオーミツク接続するための低抵抗端１２，１
４が形成される。
６をオーミツク接続するための低抵抗端１２，１
４が形成される。
ゲート電極１０、導体１３及び高抵抗体１５，
１６が形成された基板１は全面にリンシリケート
ガラス膜２４が被着され、ソース領域、ドレイン
領域及び上記多結晶Siの低抵抗端１４を被つてい
るリンシリケートガラス膜２４が第４図ｅに示す
如く電気的接続のために開孔される。窓開けされ
た半導体基板面にAl蒸着が施こされ、所望のパ
ターンにエツチングされてソース電極８、ドレイ
ン電極９及びそれ等に連続したフイールドプレー
ト部が形成される。該工程で同時に導体１３に接
続された高抵抗体１５，１６の低抵抗端１２，１
４が夫々ドレイン電極９及びソース電極８に電気
的接続され、導体１３の電位を固定させるための
電気的接続がなされる。最後に保護膜２５で半導
体基板上が被われて第４図ｆに示す如く高耐圧
MOSFETを完成する。
１６が形成された基板１は全面にリンシリケート
ガラス膜２４が被着され、ソース領域、ドレイン
領域及び上記多結晶Siの低抵抗端１４を被つてい
るリンシリケートガラス膜２４が第４図ｅに示す
如く電気的接続のために開孔される。窓開けされ
た半導体基板面にAl蒸着が施こされ、所望のパ
ターンにエツチングされてソース電極８、ドレイ
ン電極９及びそれ等に連続したフイールドプレー
ト部が形成される。該工程で同時に導体１３に接
続された高抵抗体１５，１６の低抵抗端１２，１
４が夫々ドレイン電極９及びソース電極８に電気
的接続され、導体１３の電位を固定させるための
電気的接続がなされる。最後に保護膜２５で半導
体基板上が被われて第４図ｆに示す如く高耐圧
MOSFETを完成する。
上記実施例はオフセツト部を１個の導体で被覆
した構造を挙げたが、複数に分割して設けること
ができ、また導体、フイールドプレート及び高抵
抗体の空間的位置関係は上記実施例に限られるも
のではなく、各要素の形状及び作成工程特によつ
て変えることができ、例えば第５図及び第６図に
示す構造に設けることができる。
した構造を挙げたが、複数に分割して設けること
ができ、また導体、フイールドプレート及び高抵
抗体の空間的位置関係は上記実施例に限られるも
のではなく、各要素の形状及び作成工程特によつ
て変えることができ、例えば第５図及び第６図に
示す構造に設けることができる。
上記のような導体或いは抵抗体による特性の安
定化は、ピンチ抵抗層が形成されていない
MOSFET、P+チヤネル領域が設けられていない
MOSFET、ピンチ抵抗層及びP+チヤネル領域の
いずれもがないMOSFETにおいても同様に実施
することができる。
定化は、ピンチ抵抗層が形成されていない
MOSFET、P+チヤネル領域が設けられていない
MOSFET、ピンチ抵抗層及びP+チヤネル領域の
いずれもがないMOSFETにおいても同様に実施
することができる。
以上本発明によれば、高耐圧MOSFETの基板
面が絶縁層を介してドレイン電圧を分圧した電位
の導電体または抵抗体で被われているため、外部
電荷の影響を受けることなく動作の安定した信頼
性の高い半導体装置を得ることができる。
面が絶縁層を介してドレイン電圧を分圧した電位
の導電体または抵抗体で被われているため、外部
電荷の影響を受けることなく動作の安定した信頼
性の高い半導体装置を得ることができる。
第１図は従来装置の断面図、第２図は本発明に
よる一実施例の断面図、第３図は同実施例の平面
図、第４図ａ〜ｆは同実施例の製造工程を説明す
るための断面図、第５図及び第６図は本発明によ
る他の実施例を示す断面図である。 １：P-基板、２：ソース領域、３：ドレイン
領域、５：N-ピンチ抵抗層、８：ソース電極、
９：ドレイン電極、１０：ゲート電極、１３：導
体、１５，１６：高抵抗体。
よる一実施例の断面図、第３図は同実施例の平面
図、第４図ａ〜ｆは同実施例の製造工程を説明す
るための断面図、第５図及び第６図は本発明によ
る他の実施例を示す断面図である。 １：P-基板、２：ソース領域、３：ドレイン
領域、５：N-ピンチ抵抗層、８：ソース電極、
９：ドレイン電極、１０：ゲート電極、１３：導
体、１５，１６：高抵抗体。
Claims (1)
- １ 第１の導電型を有する半導体基板に第２導電
型のドレイン領域及びソース領域が形成された
MOS電界効果半導体装置において、チヤネル領
域に、絶縁膜を介してドレイン電極とソース電極
又はゲート電極に電気的接続された高抵抗体を形
成し、高抵抗体に接続した導電体又は抵抗体でチ
ヤネル領域上を被つてなることを特徴とする高耐
圧MOS電界効果半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3770380A JPS56133871A (en) | 1980-03-22 | 1980-03-22 | Mos field effect semiconductor device with high breakdown voltage |
| US07/277,440 US4947232A (en) | 1980-03-22 | 1988-11-28 | High voltage MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3770380A JPS56133871A (en) | 1980-03-22 | 1980-03-22 | Mos field effect semiconductor device with high breakdown voltage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56133871A JPS56133871A (en) | 1981-10-20 |
| JPS622706B2 true JPS622706B2 (ja) | 1987-01-21 |
Family
ID=12504881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3770380A Granted JPS56133871A (en) | 1980-03-22 | 1980-03-22 | Mos field effect semiconductor device with high breakdown voltage |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56133871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6452933A (en) * | 1987-08-25 | 1989-03-01 | Yoshio Saito | Method of construction utilizing thinning wood |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040045A (en) * | 1990-05-17 | 1991-08-13 | U.S. Philips Corporation | High voltage MOS transistor having shielded crossover path for a high voltage connection bus |
| JP5691267B2 (ja) * | 2010-07-06 | 2015-04-01 | サンケン電気株式会社 | 半導体装置 |
-
1980
- 1980-03-22 JP JP3770380A patent/JPS56133871A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6452933A (en) * | 1987-08-25 | 1989-03-01 | Yoshio Saito | Method of construction utilizing thinning wood |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56133871A (en) | 1981-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6037627A (en) | MOS semiconductor device | |
| EP0788659B1 (en) | High voltage lateral dmos device with enhanced drift region | |
| JPH0216021B2 (ja) | ||
| EP0772242B1 (en) | Single feature size MOS technology power device | |
| US6369425B1 (en) | High-density power device | |
| US5355008A (en) | Diamond shaped gate mesh for cellular MOS transistor array | |
| US3936857A (en) | Insulated gate field effect transistor having high transconductance | |
| US20040251516A1 (en) | Semiconductor device and manufacturing method thereof | |
| US5874338A (en) | MOS-technology power device and process of making same | |
| JP3114069B2 (ja) | 二重フィールド板構造を有する電力素子 | |
| JPH0532911B2 (ja) | ||
| JP4009331B2 (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| US4904613A (en) | Method of manufacturing a DMOS device | |
| JP3354127B2 (ja) | 高電圧素子及びその製造方法 | |
| JPH0828502B2 (ja) | 双方向性の電力用縦形ｍｏｓ素子およびそれの製造方法 | |
| US20010030346A1 (en) | Power semiconductor device having high breakdown voltge and method for fabricating the same | |
| JPS6350871B2 (ja) | ||
| JPS58175872A (ja) | 絶縁ゲ−ト電界効果トランジスタ | |
| JP2926962B2 (ja) | Ｍｉｓ型電界効果トランジスタを有する半導体装置 | |
| JPS622706B2 (ja) | ||
| US3946419A (en) | Field effect transistor structure for minimizing parasitic inversion and process for fabricating | |
| JPH11501462A (ja) | 表面電界減少型（ｒｅｓｕｒｆ型）高電圧半導体装置の製造方法及びその製造方法によって製造される半導体装置 | |
| JPS622705B2 (ja) | ||
| JPH0555583A (ja) | 絶縁ゲート型バイポーラトランジスタの製造方法 | |
| JPH0363210B2 (ja) |