JPH0216021B2 - - Google Patents

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JPH0216021B2
JPH0216021B2 JP55073917A JP7391780A JPH0216021B2 JP H0216021 B2 JPH0216021 B2 JP H0216021B2 JP 55073917 A JP55073917 A JP 55073917A JP 7391780 A JP7391780 A JP 7391780A JP H0216021 B2 JPH0216021 B2 JP H0216021B2
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Description

【発明の詳細な説明】 本発明は高耐圧MOS電界効果半導体装置（以
下高耐圧MOS FETと略す）に関するものであ
る。
従来から知られている高耐圧MOS FETの断
面図を第１図に示す。同図に於いて、１はＰ型基
板で、該基板１にN+ソース領域２及びN+ドレイ
ン領域３が夫々形成されているが、ソース領域２
の周囲には自己整合プロセスによつて高耐圧
MOS FETのゲートチヤンネルのためのP+領域
４が設けられ、またドレイン領域３に接続したド
レイン領域と同一導電型抵抗層５が上記p+チヤ
ンネル領域との間に設けられている。
上記のように不純物拡散がなされた半導体基板
に対して該基板１の表面にはN+ソース領域２に
接続されたソース電極８及びN+ドレイン領域３
に接続されたドレイン電極９及び上記ゲートチヤ
ネル領域上に絶縁膜を介してゲート電極１０が設
けられている。
しかし上記構造の高耐圧MOS FETはゲート
電極１０とドレイン電極９の間にAl或いは多結
晶Siのような導体で被覆されない高抵抗層の両域
５′が生じる。該被覆されない高抵抗層の領域
５′は外部電荷の影響を受け易く、高温バイアス
試験等で動作時の耐圧（以下オン耐圧と呼ぶ）、
ドレイン電流及びオン抵抗等の電気的特性に変動
を伴なう欠点があつた。
そこで上記のような構造の高耐圧MOS FET
の信頼性を高めるために、高抵抗層が外部の電荷
の影響を受けないで、しかも高耐圧の得られる構
造として、第２図のようなソース電極８とドレイ
ン電極９及び複数個のフローテイング導体１３，
１３′で、高抵抗層領域５上を完全に覆つてなる
構造が提案されている。
しかし、この構造の場合、第１図に示されてい
る高耐圧MOS FETと比較すると、高温バイア
ス試験等で起こる特性の変化は相当減少するもの
の、それでも若干の特性変化が起こる。
したがつて、本発明は従来構造よりも耐圧特性
に優れ、且つ一層信頼性の高いMOS FETを提
供するもので、次に図面を用いて実施例を説明す
る。
第３図は第２図の構造に更に上部よりソース電
極８を延展したフイールド・プレート８′とドレ
イン電極９を延展したフイールド・プレート９′
で、高抵抗層５上を被覆したもので、このような
構造にすると、高抵抗層上の被覆をより確実にす
る為、信頼性が向上すると共に、高抵抗層上の複
数個のフローテイング導体による電位的な遮蔽に
より高抵抗層がフイールド・プレート８′，９′の
影響を受けない為、耐圧特性の優れた高耐圧
MOS FETを得ることができる。
第４図ａ〜ｆに製造工程の１例を示す。半導体
基板１には低不純物濃度のｐ型基板を用い、その
表面に薄い酸化膜１７を介して31P+イオンをレジ
スト１８をマスクとしてイオン注入し、更に拡散
を行なつて、高抵抗層５を形成する（第４図ａ）。
上記拡散によつてできた厚い酸化膜１９を写真食
刻技術を用いて窓開けする。該窓開け部に薄い酸
化膜２０を形成した上でレジスト２１を部分的に
覆い、11B+イオン注入に続いて拡散を行なつてゲ
ートチヤネルのためのP+領域４を形成する（第
４図ｂ）。
更に拡散又はイオン注入を行なつて、N+ソー
ス領域２及びドレイン領域３を構成する。
次に半導体基板１の表面を覆つている全酸化膜
を除去してレジスト２２をマスクとして11B+を
イオン注入し、MOS FET領為周囲の基板表面
にP+領域６を形成する（第４図ｃ）。
次に気相成長法による厚い酸化膜１１をデイポ
ジシヨンし、ドレイン電極部、ゲート部及びソー
ス部を開口後、該開口部に薄い酸化膜２３をつけ
る。その後多結晶Siを全面につけ、N+ドーピン
グ拡散を行なつたのち、エツチングによつて不要
部分を除去して、ゲート電極１０、フローテイン
グ導体１３を及びドレイン電極部より延展した多
結晶Siのフイールドプレート１４形成する（第４
図ｄ）。更に気相成長法により厚いリンシリケー
トガラス膜１２をデイポジシヨンし、ドレイン電
極部とソース電極部を開ける。その後、全面に
Al蒸着をし不要な部分を除去して、ソース電極
８、ドレイン電極９及びフローテイング導体１
３′を形成する（第４図ｅ）。
ここで該フローテイング導体１３′は高抵抗層
５上を離散的に被つている上記フローテイング導
体１３に対して、離散部分を補間するような関係
で、両フローテイング導体１３，１３′で全体と
して高抵抗層５がほぼ被われる関係に配置されて
いる。
次に再度気相成長法によりリンシリケートガラ
ス膜１５をつけ、ドレイン電極部ソース電極部を
開口後全面にAl蒸着をし、不要な部分を除去し
てソース電極を延展したフイールドプレート８′
及びドレイン電極を延展したフイールドプレート
９′を形成する（第４図ｆ）。上記フイールドプレ
ート８′及び９′は、一旦フローテイング導体１
３，１３′で被われた高抵抗層５上をリンシリケ
ートガラス膜１５を介して更に被つており、でき
るだけ広い領域が被われるように形成されるた
め、両フイールドプレート８′及び９′の先端は比
較的近い位置で対向する。
最後に保護膜１６をつけて、上記第３図に示し
た高耐圧MOS FETは完成する。
上記高耐圧MOS FETに於いては、P+領域４
と高抵抗層５の間に適当な間隔７が設けられてお
り、更にP+領域４に接続したP+フイールドドー
プ領域６が設けられている。ソース電極８はN+
領域２とP+領域４及びフイールドドープ領域６
と同時に接続されている。
ここで領域４と領域５の間に適当な間隔７を設
けること、領域２と領域４及びフイールドドープ
領域６を電気的に接続することは、いずれもオン
耐圧の向上に寄与している。
第３図に於いて、多結晶Siのフローテイング導
体１３、及びAlのフローテイング導体１３′は更
に多数個形成することも可能である。
又、フローテイング導体１３，１３′は多結晶
Si，Al，Mo，Ｗ等で任意の組合せで形成するこ
とができる。
以上のように本発明によれば、高抵抗層５は酸
化膜１１を介してフローテイング導体で被覆され
更にその上部より絶縁膜１５を介してフイールド
プレート８′，９′で被覆されており、外部電荷の
影響を受けない信頼性の高い高耐圧MOS FET
をつくることができる。しかも、高抵抗層上の複
数個のフローテイング導体による電位的な遮蔽に
より高抵抗層５がフイールドプレート８′，９′の
影響を受けない為、耐圧特性の優れた高耐圧
MOS FETをつくることができる。
またソース電極８及びドレイン電極９と夫々一
体的にフイールドプレートを形成することによ
り、ドレイン側のゲート電極端での電界集中及び
ドレイン領域３と高抵抗層５との境界付近での電
界集中を緩和できる上、ドレイン電極と一体的な
フイールドプレートはそれにより覆われた高抵抗
層５との間で蓄積層を発生させ、実質的にそのフ
イールドプレートで覆われない高抵抗層５より高
い不純物濃度領域と同等の動作を行わせることが
でき、高抵抗層５に濃度勾配を形成したものと同
等の効果が得られ、電界集中が和らぐ。加えて、
フイールドプレートとは独立したフローテイング
導体１３，１３′を多層に複数個設けることによ
り高抵抗層５の被覆が完全になる上、前記導体１
３，１３′の電位がドレイン側から段階的に下が
つて高抵抗層５との間に生じる蓄積層の機能がよ
り高まり、更に電界の集中を和らげる。したがつ
て一層特性のすぐれた高耐圧MOS FETを得る。
尚、第３図の高耐圧MOS FETに於いて、高
抵抗層５のない場合又はP+チヤンネル領域４の
ない場合、更には、高抵抗層５及びP+チヤンネ
ル領域４が共にない場合に於いても同様に信頼性
の高い高耐圧MOS FETをつくることができる。
【図面の簡単な説明】
第１図は従来装置の断面図、第２図は従来装置
を改善したMOS FETの断面図、第３図は本発
明による高耐圧MOS FETの断面図、第４図ａ
〜ｆは本発明の製造工程の１例を示す断面図であ
る。 １：P-基板、２：ソース領域、３：ドレイン
領域、４：P+チヤンネル領域、５：高抵抗層領
域、６：P+フイールドドープ領域、７：高抵抗
層領域５とP+チヤンネル領域４の間隔、８：ソ
ース電極、８′：ソース電極８を延展したフイー
ルドプレート、９：ドレイン電極、９′：ドレイ
ン電極９を延展したフイールドプレート、１０：
ゲート電極、１３：多結晶Siのフローテイング導
体、１３′：Alのフローテイング導体、１４：ド
レイン電極部より延展した多結晶Siのフイールド
プレート。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板に形成されたドレイン領域を囲ん
    で、ドレイン領域と同一導電型の高抵抗領域が形
    成された高耐圧MOS電界効果半導体装置におい
    て、 ソース領域から半導体基板の絶縁膜上に延びて
    上記高抵抗領域の境界上を被うフイールドプレー
    トと、 ドレイン領域から半導体基板の絶縁膜上に延び
    てドレイン領域と高抵抗領域との境界上を被うフ
    イールドプレートと、 上記ソース及びドレインのフイールドプレート
    と電気的に独立して上記高抵抗領域上の絶縁膜を
    ほぼ被つて設けられたフローテイング導体と、 該フローテイング導体上に、絶縁膜を介してソ
    ース電極から延展したフイールドプレート及びド
    レイン電極から延展したフイールドプレートとを
    備えてなることを特徴とする高耐圧MOS電界効
    果半導体装置。 ２ 請求の範囲第１項において、フローテイング
    導体を絶縁膜を介して多層に分割して設け、全体
    として高抵抗領域上の絶縁膜をほぼ被つてなるこ
    とを特徴とする高耐圧MOS電界効果半導体装置。
JP7391780A 1980-05-30 1980-05-30 High withstand voltage mos field effect semiconductor device Granted JPS56169368A (en)

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