JP2530033B2 - 絶縁ゲ―ト型集積回路 - Google Patents
絶縁ゲ―ト型集積回路Info
- Publication number
- JP2530033B2 JP2530033B2 JP2029249A JP2924990A JP2530033B2 JP 2530033 B2 JP2530033 B2 JP 2530033B2 JP 2029249 A JP2029249 A JP 2029249A JP 2924990 A JP2924990 A JP 2924990A JP 2530033 B2 JP2530033 B2 JP 2530033B2
- Authority
- JP
- Japan
- Prior art keywords
- drain
- region
- diffusion region
- insulated gate
- concentration diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000009792 diffusion process Methods 0.000 claims description 78
- 239000004973 liquid crystal related substance Substances 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 description 52
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 52
- 230000015556 catabolic process Effects 0.000 description 33
- 239000000758 substrate Substances 0.000 description 19
- 230000005684 electric field Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000008188 pellet Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000004377 microelectronic Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、絶縁ゲート型（以下、MOSと記す）集積回
路に係り、特に通常の動作電源電圧より高電圧動作ある
いは高電圧出力が要求されるMOSトランジスタを有するM
OS集積回路に関する。
路に係り、特に通常の動作電源電圧より高電圧動作ある
いは高電圧出力が要求されるMOSトランジスタを有するM
OS集積回路に関する。
（従来の技術） 半導体集積回路において、高電圧動作あるいは高電圧
出力が要求されるMOSトランジスタの構造として、LDD
（Lightly Doped Drain）構造やGDD（Graded Diffus
ed Drain）構造が広く採用されている。
出力が要求されるMOSトランジスタの構造として、LDD
（Lightly Doped Drain）構造やGDD（Graded Diffus
ed Drain）構造が広く採用されている。
第７図（ａ）および（ｂ）は、Ｎ型のMOSトランジス
タの平面パターンおよび断面構造を示しており、71はＰ
型基板、72は素子分離領域、Ｄはドレイン領域、Ｓはソ
ース領域、、Ｇは基板表面のチャネル領域上に絶縁ゲー
ト膜を介して形成されたゲート電極（および配線）であ
る。LDD構造は、MOSトランジスタのドレインＤのゲート
近傍における電界を緩和する目的でドレインの高濃度拡
散領域（N-領域）73のゲート側に不純物濃度の低い拡散
領域（N-領域）74を設けている。
タの平面パターンおよび断面構造を示しており、71はＰ
型基板、72は素子分離領域、Ｄはドレイン領域、Ｓはソ
ース領域、、Ｇは基板表面のチャネル領域上に絶縁ゲー
ト膜を介して形成されたゲート電極（および配線）であ
る。LDD構造は、MOSトランジスタのドレインＤのゲート
近傍における電界を緩和する目的でドレインの高濃度拡
散領域（N-領域）73のゲート側に不純物濃度の低い拡散
領域（N-領域）74を設けている。
また、第８図（ａ）および（ｂ）に示す平面パターン
および断面構造のように、MOSトランジスタのドレイン
Ｄのゲート近傍に限らず、ドレインＤのN+領域81を囲む
ようにN-領域82を設けることもある。
および断面構造のように、MOSトランジスタのドレイン
Ｄのゲート近傍に限らず、ドレインＤのN+領域81を囲む
ようにN-領域82を設けることもある。
また、第９図に示す平面パターンにおいて、91はドレ
インコンタクト領域であり、MOSトランジスタのドレイ
ンＤに接続される金属配線（例えばアルミニウム配線）
92は、ドレインＤと他の素子とを電気的に接続するため
に設けられ、ドレイン高濃度拡散領域93とのコンタクト
がとれればよく、アルミニウム配線92の形状は特別に制
約を受けることはない。
インコンタクト領域であり、MOSトランジスタのドレイ
ンＤに接続される金属配線（例えばアルミニウム配線）
92は、ドレインＤと他の素子とを電気的に接続するため
に設けられ、ドレイン高濃度拡散領域93とのコンタクト
がとれればよく、アルミニウム配線92の形状は特別に制
約を受けることはない。
第10図（ａ）乃至（ｃ）は、従来のMOSトランジスタ
のドレイン拡散領域上方におけるアルミニウム配線100
の相異なる配置例を示している。この場合、MOSトラン
ジスタのスイッチング動作とアルミニウム配線100の電
位との関係は特に規定されていないので、ドレイン拡散
領域101とアルミニウム配線100との間に電位差が生じる
場合がある。
のドレイン拡散領域上方におけるアルミニウム配線100
の相異なる配置例を示している。この場合、MOSトラン
ジスタのスイッチング動作とアルミニウム配線100の電
位との関係は特に規定されていないので、ドレイン拡散
領域101とアルミニウム配線100との間に電位差が生じる
場合がある。
次に、高電圧動作あるいは高電圧出力が要求される相
補性絶縁ゲート型トランジスタ（以下、CMOSトランジス
タと称する）を例にとり、ドレイン耐圧がドレイン拡散
領域上方のアルミニウム配線100の電位に依存すること
を説明する。
補性絶縁ゲート型トランジスタ（以下、CMOSトランジス
タと称する）を例にとり、ドレイン耐圧がドレイン拡散
領域上方のアルミニウム配線100の電位に依存すること
を説明する。
第11図は、CMOSトランジスタで構成されたインバータ
のドレイン付近の平面パターンを示しており、このCMOS
トランジスタの断面構造を第12図に示している。ここ
で、110はＮ型基板、111はＰウェル、112は素子分離領
域、113および114はＰ型MOSトランジスタのソース領域
およびドレイン領域、115および116はＮ型MOSトランジ
スタのドレイン領域およびソース領域、117は基板表面
およびウェル表面のチャネル領域上にそれぞれ絶縁ゲー
ト膜118を介して形成されたゲート電極（および配
線）、119は基板上に絶縁膜120を介して形成されたアル
ミニウム配線である。
のドレイン付近の平面パターンを示しており、このCMOS
トランジスタの断面構造を第12図に示している。ここ
で、110はＮ型基板、111はＰウェル、112は素子分離領
域、113および114はＰ型MOSトランジスタのソース領域
およびドレイン領域、115および116はＮ型MOSトランジ
スタのドレイン領域およびソース領域、117は基板表面
およびウェル表面のチャネル領域上にそれぞれ絶縁ゲー
ト膜118を介して形成されたゲート電極（および配
線）、119は基板上に絶縁膜120を介して形成されたアル
ミニウム配線である。
いま、仮に、CMOSインバータのゲート117に低電位が
印加され、Ｎ型MOSトランジスタがオフ状態、Ｐ型MOSト
ランジスタがオン状態になっているとする。この時、Ｐ
型MOSトランジスタのソース領域113およびＮ型基板110
は高電位側電源Vcc、Ｎ型MOSトランジスタのソース領域
116およびＰウェル111は低電位側電源Vssに接続されて
いる。この場合、第12図に示すように、ドレイン拡散領
域上方のアルミニウム配線119が高電位（印表示、ド
レイン領域114、115と同じ電位）の状態になっている。
ここで、耐圧を保っているPN接合は２つある。その１つ
は、Ｐウェル111とＮ型基板110との接合であるが、通
常、Ｐウェル111およびＮ型基板110は共に極めて低濃度
の半導体であるから、このＰウェル・Ｎ型基板接合の耐
圧は70V〜100Vあり、ここでは問題にはならない。もう
１つは、Ｐウェル111とＮ型MOSトランジスタのドレイン
領域（N+領域およびN-領域）115との接合であり、この
接合が問題の中心になるので、この接合の付近を拡大し
て第13図に示す。この接合を次の３つの接合部分、即
ち、Ｐウェル111とN+領域の底部との接合部分、Ｐ
ウェル111とN-領域のゲート近傍部分との接合部分、
Ｐウェル111とN-領域のゲートとは反対方向（反ゲート
方向）の部分との接合部分に分けて説明する。上記の
接合部分は、低濃度のＰウェル方向に空乏層が伸びるの
で、50V〜70Vの耐圧がある。また、の接合部分は、低
濃度のＰウェル方向に伸びる空乏層がゲート117の電界
によりN-領域方向に引かれるので、電界が集中し易い。
しかし、N-領域の低い不純物濃度を十分選択すれば、空
乏層がN-領域方向にも十分伸び、電界が緩和され、40V
〜50Vの耐圧が得られる。また、の接合部分は、ゲー
ト117からの電界の影響がない分だけ空乏層が広がって
おり、上記の接合部分よりも接合耐圧が落ちることは
ない。
印加され、Ｎ型MOSトランジスタがオフ状態、Ｐ型MOSト
ランジスタがオン状態になっているとする。この時、Ｐ
型MOSトランジスタのソース領域113およびＮ型基板110
は高電位側電源Vcc、Ｎ型MOSトランジスタのソース領域
116およびＰウェル111は低電位側電源Vssに接続されて
いる。この場合、第12図に示すように、ドレイン拡散領
域上方のアルミニウム配線119が高電位（印表示、ド
レイン領域114、115と同じ電位）の状態になっている。
ここで、耐圧を保っているPN接合は２つある。その１つ
は、Ｐウェル111とＮ型基板110との接合であるが、通
常、Ｐウェル111およびＮ型基板110は共に極めて低濃度
の半導体であるから、このＰウェル・Ｎ型基板接合の耐
圧は70V〜100Vあり、ここでは問題にはならない。もう
１つは、Ｐウェル111とＮ型MOSトランジスタのドレイン
領域（N+領域およびN-領域）115との接合であり、この
接合が問題の中心になるので、この接合の付近を拡大し
て第13図に示す。この接合を次の３つの接合部分、即
ち、Ｐウェル111とN+領域の底部との接合部分、Ｐ
ウェル111とN-領域のゲート近傍部分との接合部分、
Ｐウェル111とN-領域のゲートとは反対方向（反ゲート
方向）の部分との接合部分に分けて説明する。上記の
接合部分は、低濃度のＰウェル方向に空乏層が伸びるの
で、50V〜70Vの耐圧がある。また、の接合部分は、低
濃度のＰウェル方向に伸びる空乏層がゲート117の電界
によりN-領域方向に引かれるので、電界が集中し易い。
しかし、N-領域の低い不純物濃度を十分選択すれば、空
乏層がN-領域方向にも十分伸び、電界が緩和され、40V
〜50Vの耐圧が得られる。また、の接合部分は、ゲー
ト117からの電界の影響がない分だけ空乏層が広がって
おり、上記の接合部分よりも接合耐圧が落ちることは
ない。
以上の説明から、ドレイン拡散領域上方のアルミニウ
ム配線119の電位が高電位の状態になっている場合に
は、Ｎ型MOSトランジスタのドレイン接合での耐圧は従
来技術の目的通り得られることが分かる。
ム配線119の電位が高電位の状態になっている場合に
は、Ｎ型MOSトランジスタのドレイン接合での耐圧は従
来技術の目的通り得られることが分かる。
これに対して、ドレイン拡散領域上方のアルミニウム
配線119の電位が低電位（印表示、CMOSインバータの
ゲート117と同電位）の状態になっている場合を考え
る。この場合も、Ｐウェル・Ｎ型基板接合の耐圧は70V
〜100Vあり、ここでは問題にはならない。Ｐウェル111
とＮ型MOSトランジスタのドレイン領域（N+領域およびN
-領域）115との接合の付近を拡大して第14図に示し、こ
の接合を前記したように３つの接合部分に分けて説明す
る。Ｐウェル111とN+領域の底部との接合部分は50V〜
70Vの耐圧があり、問題とはならない。また、Ｐウェ
ル111とN-領域のゲート近傍部分との接合部分は、アル
ミニウム配線119の電界により耐圧が落ちる。即ち、Ｎ
型MOSトランジスタのドレイン低濃度拡散領域（N-領
域）上方に配置されているアルミニウム配線119の電界
により、N-領域中の少数キャリアである正孔が半導体基
板表面に引き寄せられ、N-領域の表面濃度が変動する。
このN-領域の初期濃度によっては、アルミニウム配線11
9の電界によりN-領域の表面付近がＰ型半導体に反転
し、この反転したＰ型領域がドレイン高濃度拡散領域
（N+領域）に接近する。これにより、基板表面での電界
集中が起こり、接合耐圧が落ちる。この現象は、ドレイ
ン接合耐圧を高めようととしてドレイン低濃度拡散領域
をより低濃度にした場合に顕著になる。また、Ｐウェ
ル111とN+領域の反ゲート方向の部分との接合部分も、N
-領域上方のアルミニウム配線119の電界を受けてN-領域
の表面キャリア濃度の変動を起すが、上記の接合部分
と異なり、ゲート117からの電界がない分だけの接合
部分の場合を上回るほどの耐圧減少は生じない。
配線119の電位が低電位（印表示、CMOSインバータの
ゲート117と同電位）の状態になっている場合を考え
る。この場合も、Ｐウェル・Ｎ型基板接合の耐圧は70V
〜100Vあり、ここでは問題にはならない。Ｐウェル111
とＮ型MOSトランジスタのドレイン領域（N+領域およびN
-領域）115との接合の付近を拡大して第14図に示し、こ
の接合を前記したように３つの接合部分に分けて説明す
る。Ｐウェル111とN+領域の底部との接合部分は50V〜
70Vの耐圧があり、問題とはならない。また、Ｐウェ
ル111とN-領域のゲート近傍部分との接合部分は、アル
ミニウム配線119の電界により耐圧が落ちる。即ち、Ｎ
型MOSトランジスタのドレイン低濃度拡散領域（N-領
域）上方に配置されているアルミニウム配線119の電界
により、N-領域中の少数キャリアである正孔が半導体基
板表面に引き寄せられ、N-領域の表面濃度が変動する。
このN-領域の初期濃度によっては、アルミニウム配線11
9の電界によりN-領域の表面付近がＰ型半導体に反転
し、この反転したＰ型領域がドレイン高濃度拡散領域
（N+領域）に接近する。これにより、基板表面での電界
集中が起こり、接合耐圧が落ちる。この現象は、ドレイ
ン接合耐圧を高めようととしてドレイン低濃度拡散領域
をより低濃度にした場合に顕著になる。また、Ｐウェ
ル111とN+領域の反ゲート方向の部分との接合部分も、N
-領域上方のアルミニウム配線119の電界を受けてN-領域
の表面キャリア濃度の変動を起すが、上記の接合部分
と異なり、ゲート117からの電界がない分だけの接合
部分の場合を上回るほどの耐圧減少は生じない。
第15図は、ドレイン拡散領域上方のアルミニウム配線
119の電位によってドレイン接合耐圧が変化する様子を
測定したデータを表わしている。即ち、アルミニウム配
線の電位がドレインと同じ高電位の場合には、高低電源
電圧差が48V以上になると電源電流が急増するが、アル
ミニウム配線の電位がゲートと同じ低電位の場合には、
高低電源電圧差が43V以上になると電源電流が急増す
る。この特性図から、ドレイン拡散領域上方のアルミニ
ウム配線119の電位によって、接合耐圧が48Vから43Vま
でほぼ１割も低下することが分かる。
119の電位によってドレイン接合耐圧が変化する様子を
測定したデータを表わしている。即ち、アルミニウム配
線の電位がドレインと同じ高電位の場合には、高低電源
電圧差が48V以上になると電源電流が急増するが、アル
ミニウム配線の電位がゲートと同じ低電位の場合には、
高低電源電圧差が43V以上になると電源電流が急増す
る。この特性図から、ドレイン拡散領域上方のアルミニ
ウム配線119の電位によって、接合耐圧が48Vから43Vま
でほぼ１割も低下することが分かる。
また、上記したようにドレイン拡散領域上方のアルミ
ニウム配線119の電位によって接合耐圧が変化するとい
うことは、同じ導電型のMOSトランジスタのドレイン耐
圧が周りの環境によって複数存在するということであ
り、これにより、信号の状態によって耐圧もしくはリー
ク電流が変化することになり、集積回路の耐圧評価が非
常に困難になるという問題が生じる。
ニウム配線119の電位によって接合耐圧が変化するとい
うことは、同じ導電型のMOSトランジスタのドレイン耐
圧が周りの環境によって複数存在するということであ
り、これにより、信号の状態によって耐圧もしくはリー
ク電流が変化することになり、集積回路の耐圧評価が非
常に困難になるという問題が生じる。
（発明が解決しようとする課題） 上記したように従来のMOS集積回路は、MOSトランジス
タのドレイン低濃度拡散領域上方に電位が無指定のアル
ミニウム配線が存在するので、MOSトランジスタのドレ
イン接合耐圧がドレイン低濃度拡散領域上方のアルミニ
ウム配線のパターンに依存して変化し、MOSトランジス
タの動作電圧が低く制限され、集積回路として必要な動
作電圧に達しない場合が起こり得るという問題がある。
タのドレイン低濃度拡散領域上方に電位が無指定のアル
ミニウム配線が存在するので、MOSトランジスタのドレ
イン接合耐圧がドレイン低濃度拡散領域上方のアルミニ
ウム配線のパターンに依存して変化し、MOSトランジス
タの動作電圧が低く制限され、集積回路として必要な動
作電圧に達しない場合が起こり得るという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、MOSトランジスタのドレイン接合耐圧がド
レイン低濃度拡散領域上方のアルミニウム配線のパター
ンに殆んど依存しなくなり、MOSトランジスタの動作電
圧が高く維持され、ドレイン接合耐圧の均一化および集
積回路の耐圧評価の容易化が可能になるMOS集積回路を
提供することにある。
その目的は、MOSトランジスタのドレイン接合耐圧がド
レイン低濃度拡散領域上方のアルミニウム配線のパター
ンに殆んど依存しなくなり、MOSトランジスタの動作電
圧が高く維持され、ドレイン接合耐圧の均一化および集
積回路の耐圧評価の容易化が可能になるMOS集積回路を
提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、高電圧での動作あるいは高電圧出力が要求
される絶縁ゲート型トランジスタを有するＰ型またはＮ
型の絶縁ゲート型集積回路において、上記高電圧での動
作あるいは高電圧出力が要求される絶縁ゲート型トラン
ジスタのドレインが高濃度拡散領域及びこの高濃度拡散
領域を囲むように設けられた低濃度拡散領域からなり、
上記高濃度拡散領域に電気的に接続されたドレイン配線
が上記ドレインの上方で上記低濃度拡散領域の全てを覆
うようにされ、上記ドレインの低濃度拡散領域の上方で
かつ上記ドレイン配線の上方には電位が無指定の配線が
設けられていることを特徴とする。
される絶縁ゲート型トランジスタを有するＰ型またはＮ
型の絶縁ゲート型集積回路において、上記高電圧での動
作あるいは高電圧出力が要求される絶縁ゲート型トラン
ジスタのドレインが高濃度拡散領域及びこの高濃度拡散
領域を囲むように設けられた低濃度拡散領域からなり、
上記高濃度拡散領域に電気的に接続されたドレイン配線
が上記ドレインの上方で上記低濃度拡散領域の全てを覆
うようにされ、上記ドレインの低濃度拡散領域の上方で
かつ上記ドレイン配線の上方には電位が無指定の配線が
設けられていることを特徴とする。
（作用） MOSトランジスタのドレイン低濃度拡散領域上方に電
位が無指定の金属層が存在しないので、この金属層の電
界によってMOSトランジスタのドレイン接合耐圧が変化
することはない。換言すれば、ドレイン接合耐圧がドレ
イン低濃度拡散領域上方の金属層のパターンに殆んど依
存しなくなり、MOSトランジスタの動作電圧が高く維持
され、ドレイン接合耐圧の均一化および集積回路の耐圧
評価の容易化が可能になる。
位が無指定の金属層が存在しないので、この金属層の電
界によってMOSトランジスタのドレイン接合耐圧が変化
することはない。換言すれば、ドレイン接合耐圧がドレ
イン低濃度拡散領域上方の金属層のパターンに殆んど依
存しなくなり、MOSトランジスタの動作電圧が高く維持
され、ドレイン接合耐圧の均一化および集積回路の耐圧
評価の容易化が可能になる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は、通常の動作電源電圧より高い電圧での動作
あるいは電圧出力が要求されるＰ型およびＮ型のMOSト
ランジスタを有するCMOS集積回路において、高い電圧で
の動作あるいは電圧出力が要求されるCMOSインバータの
ドレイン付近の平面パターンを示しており、そのII−II
線に沿う断面構造を第２図に示している。ここで、10は
Ｎ型基板、11はＰウェル、12は素子分離領域、13および
14はＰ型MOSトランジスタのソース領域およびドレイン
領域、15および16はＮ型MOSトランジスタのドレイン領
域およびソース領域、17は基板表面およびウェル表面の
チャネル領域上にそれぞれ絶縁ゲート膜18を介して形成
されたゲート電極（および配線）である。上記Ｐ型MOS
トランジスタのドレイン領域14およびＮ型MOSトランジ
スタのドレイン領域15は、それぞれ例えば第８図（ｂ）
に示したように、高濃度拡散領域（P+領域またはN+領
域）を囲むように低濃度拡散領域（Ｐ−領域またはＮ−
領域）が設けられている。19は金属層（例えばアルミニ
ウム配線）であり、Ｐ型MOSトランジスタのドレイン拡
散領域（P+領域およびP-領域）上方およびＮ型MOSトラ
ンジスタのドレイン拡散領域（N+領域およびN-領域）上
方でそれぞれ基板上に絶縁膜20を介して形成されてい
る。そして、Ｐ型MOSトランジスタのドレイン拡散領域
上方のアルミニウム配線19部分は、Ｐ型MOSトランジス
タのドレイン高濃度拡散領域（P+領域）にコンタクトし
ており、Ｎ型MOSトランジスタのドレイン拡散領域上方
のアルミニウム配線19部分は、Ｎ型MOSトランジスタの
ドレイン高濃度拡散領域（N+領域）にコンタクトしてい
る。ここで、Ｐ型MOSトランジスタとＮ型MOSトランジス
タとが接続されたCMOSインバータの場合には、上記アル
ミニウム配線19はCMOSトランジスタのドレイン高濃度拡
散領域（P+領域およびN+領域）上方で一体的に形成され
ており、本例では、Ｐ型MOSトランジスタとＮ型MOSトラ
ンジスタとの間のドレイン低濃度拡散領域（P-領域また
はN-領域）上方にもアルミニウム配線19部分が配置され
ている。即ち、本実施例では、アルミニウム配線19は、
CMOSトランジスタのドレイン拡散領域の全てを覆う領域
に形成されており、ドレイン低濃度拡散領域（P-領域ま
たはN-領域）上のアルミニウム配線領域19部分もドレイ
ン拡散領域と電気的に接続されていることになる。
あるいは電圧出力が要求されるＰ型およびＮ型のMOSト
ランジスタを有するCMOS集積回路において、高い電圧で
の動作あるいは電圧出力が要求されるCMOSインバータの
ドレイン付近の平面パターンを示しており、そのII−II
線に沿う断面構造を第２図に示している。ここで、10は
Ｎ型基板、11はＰウェル、12は素子分離領域、13および
14はＰ型MOSトランジスタのソース領域およびドレイン
領域、15および16はＮ型MOSトランジスタのドレイン領
域およびソース領域、17は基板表面およびウェル表面の
チャネル領域上にそれぞれ絶縁ゲート膜18を介して形成
されたゲート電極（および配線）である。上記Ｐ型MOS
トランジスタのドレイン領域14およびＮ型MOSトランジ
スタのドレイン領域15は、それぞれ例えば第８図（ｂ）
に示したように、高濃度拡散領域（P+領域またはN+領
域）を囲むように低濃度拡散領域（Ｐ−領域またはＮ−
領域）が設けられている。19は金属層（例えばアルミニ
ウム配線）であり、Ｐ型MOSトランジスタのドレイン拡
散領域（P+領域およびP-領域）上方およびＮ型MOSトラ
ンジスタのドレイン拡散領域（N+領域およびN-領域）上
方でそれぞれ基板上に絶縁膜20を介して形成されてい
る。そして、Ｐ型MOSトランジスタのドレイン拡散領域
上方のアルミニウム配線19部分は、Ｐ型MOSトランジス
タのドレイン高濃度拡散領域（P+領域）にコンタクトし
ており、Ｎ型MOSトランジスタのドレイン拡散領域上方
のアルミニウム配線19部分は、Ｎ型MOSトランジスタの
ドレイン高濃度拡散領域（N+領域）にコンタクトしてい
る。ここで、Ｐ型MOSトランジスタとＮ型MOSトランジス
タとが接続されたCMOSインバータの場合には、上記アル
ミニウム配線19はCMOSトランジスタのドレイン高濃度拡
散領域（P+領域およびN+領域）上方で一体的に形成され
ており、本例では、Ｐ型MOSトランジスタとＮ型MOSトラ
ンジスタとの間のドレイン低濃度拡散領域（P-領域また
はN-領域）上方にもアルミニウム配線19部分が配置され
ている。即ち、本実施例では、アルミニウム配線19は、
CMOSトランジスタのドレイン拡散領域の全てを覆う領域
に形成されており、ドレイン低濃度拡散領域（P-領域ま
たはN-領域）上のアルミニウム配線領域19部分もドレイ
ン拡散領域と電気的に接続されていることになる。
なお、第１図及び第２図中には図示していないが、上
記アルミニウム配線19の上方には、前記第13図中や第14
図中で示すものと同様の、電位が無指定のアルミニウム
配線が存在している。
記アルミニウム配線19の上方には、前記第13図中や第14
図中で示すものと同様の、電位が無指定のアルミニウム
配線が存在している。
なお、アルミニウム配線19のパターンの大きさは、集
積回路として仕上がった状態でドレイン低濃度拡散領域
を覆い得るようにドレイン低濃度拡散領域の大きさと同
じであればよいが、ウェハ製造時のマスクずれ、エッチ
ング誤差、低濃度拡散の広がり等を考慮して、ドレイン
低濃度拡散領域よりも上記アルミニウム配線19のパター
ンを一回り（１〜２μｍ程度）大きく設計している。
積回路として仕上がった状態でドレイン低濃度拡散領域
を覆い得るようにドレイン低濃度拡散領域の大きさと同
じであればよいが、ウェハ製造時のマスクずれ、エッチ
ング誤差、低濃度拡散の広がり等を考慮して、ドレイン
低濃度拡散領域よりも上記アルミニウム配線19のパター
ンを一回り（１〜２μｍ程度）大きく設計している。
いま、仮に、CMOSインバータのゲート17に低電位が印
加され、Ｎ型MOSトランジスタがオフ状態、Ｐ型MOSトラ
ンジスタがオン状態になっているとする。この時、Ｐ型
MOSトランジスタのソース領域13およびＮ型基板10は高
電位側電源Vcc、Ｎ型MOSトランジスタのソース領域16お
よびＰウェル11は低電位側電源Vssに接続されており、
Ｎ型MOSトランジスタのドレイン領域15とＰウェル11と
の間には電位差があり、耐圧を保っているものとする。
この場合、ドレイン拡散領域上方のアルミニウム配線19
は、Ｎ型MOSトランジスタのドレイン拡散領域と同じ高
電位（印表示）の状態になっている。
加され、Ｎ型MOSトランジスタがオフ状態、Ｐ型MOSトラ
ンジスタがオン状態になっているとする。この時、Ｐ型
MOSトランジスタのソース領域13およびＮ型基板10は高
電位側電源Vcc、Ｎ型MOSトランジスタのソース領域16お
よびＰウェル11は低電位側電源Vssに接続されており、
Ｎ型MOSトランジスタのドレイン領域15とＰウェル11と
の間には電位差があり、耐圧を保っているものとする。
この場合、ドレイン拡散領域上方のアルミニウム配線19
は、Ｎ型MOSトランジスタのドレイン拡散領域と同じ高
電位（印表示）の状態になっている。
第３図は、第２図中のＰウェル11とＮ型MOSトランジ
スタのドレイン拡散領域15との接合の付近の断面構造を
拡大して示している。
スタのドレイン拡散領域15との接合の付近の断面構造を
拡大して示している。
上記実施例のCMOSインバータにおいては、MOSトラン
ジスタのドレイン低濃度拡散領域上方のアルミニウム配
線19には電位が無指定のものは存在しないので、アルミ
ニウム配線19の電界によってMOSランジスタのドレイン
接合耐圧が変化することはない。換言すれば、ドレイン
接合耐圧がドレイン低濃度拡散領域上方のアルミニウム
配線19のパターンに殆んど依存しなくなり、MOSトラン
ジスタの動作電圧が高く維持される。しかも、ドレイン
拡散領域上方のアルミニウム配線19はドレイン配線とし
て必ず使用されるので、このドレイン配線を使用して都
合良くドレイン低濃度拡散領域を覆うことができ、パタ
ーン作画基準としても使用し易い。
ジスタのドレイン低濃度拡散領域上方のアルミニウム配
線19には電位が無指定のものは存在しないので、アルミ
ニウム配線19の電界によってMOSランジスタのドレイン
接合耐圧が変化することはない。換言すれば、ドレイン
接合耐圧がドレイン低濃度拡散領域上方のアルミニウム
配線19のパターンに殆んど依存しなくなり、MOSトラン
ジスタの動作電圧が高く維持される。しかも、ドレイン
拡散領域上方のアルミニウム配線19はドレイン配線とし
て必ず使用されるので、このドレイン配線を使用して都
合良くドレイン低濃度拡散領域を覆うことができ、パタ
ーン作画基準としても使用し易い。
このような効果を、ドレインに接続されていない他の
アルミニウム配線（例えば電源配線）を使用して得よう
としても、MOSトランジスタの動作によってドレイン電
位が変化することに対応できないので、不可能である。
アルミニウム配線（例えば電源配線）を使用して得よう
としても、MOSトランジスタの動作によってドレイン電
位が変化することに対応できないので、不可能である。
なお、上記実施例では、アルミニウム配線19をドレイ
ン拡散領域上方でドレイン拡散領域の全てを覆う領域に
形成したが、アルミニウム配線の配置例は上記実施例に
限定されるものではなく、本発明の効果を得るために
は、耐圧を保っている（ブレークダウンを起していな
い）ドレイン低濃度拡散領域の上方でそのドレイン低濃
度拡散領域の電位と同じ電位の金属層を配置すればよ
い。
ン拡散領域上方でドレイン拡散領域の全てを覆う領域に
形成したが、アルミニウム配線の配置例は上記実施例に
限定されるものではなく、本発明の効果を得るために
は、耐圧を保っている（ブレークダウンを起していな
い）ドレイン低濃度拡散領域の上方でそのドレイン低濃
度拡散領域の電位と同じ電位の金属層を配置すればよ
い。
従って、Ｐウェル11とドレイン低濃度拡散領域の反ゲ
ート方向部分との接合部分の耐圧が十分に余裕がある場
合には、第４図に示すように、前記Ｎ型MOSトランジス
タのドレイン低濃度拡散領域のうちのゲート近傍部分を
覆う領域にアルミニウム配線19を形成してドレイン拡散
領域と電気的に接続すればよい。
ート方向部分との接合部分の耐圧が十分に余裕がある場
合には、第４図に示すように、前記Ｎ型MOSトランジス
タのドレイン低濃度拡散領域のうちのゲート近傍部分を
覆う領域にアルミニウム配線19を形成してドレイン拡散
領域と電気的に接続すればよい。
また、上記したようなCMOSインバータ以外の論理回路
には、直列ゲート回路を用いることが多い。例えば第５
図に示す平面パターンのように、Ｎ型MOSトランジスタ
のGDD構造のドレイン領域51とソース領域52との間の上
方に２本のゲート53、54が平行に配置されている場合に
は、ドレイン拡散領域上方で少なくとも２本のゲート相
互間のドレイン低濃度拡散領域（N-領域）55を覆う領域
にアルミニウム配線56を形成し、このアルミニウム配線
56をドレイン高濃度拡散領域（N+領域）57と電気的に接
続すればよい。
には、直列ゲート回路を用いることが多い。例えば第５
図に示す平面パターンのように、Ｎ型MOSトランジスタ
のGDD構造のドレイン領域51とソース領域52との間の上
方に２本のゲート53、54が平行に配置されている場合に
は、ドレイン拡散領域上方で少なくとも２本のゲート相
互間のドレイン低濃度拡散領域（N-領域）55を覆う領域
にアルミニウム配線56を形成し、このアルミニウム配線
56をドレイン高濃度拡散領域（N+領域）57と電気的に接
続すればよい。
なお、CMOSトランジスタは、通常は、ウェル領域のMO
Sトランジスタの方が基板領域のMOSトランジスタよりも
ドレイン接合耐圧が悪い場合が多い。そこで、基板領域
のMOSトランジスタのドレイン接合耐圧が仕様に対して
十分な余裕がとれる場合には、前記実施例のＰウェル領
域11のＮ型MOSトランジスタに対してのみ上記実施例の
ように対策を施せばよい。
Sトランジスタの方が基板領域のMOSトランジスタよりも
ドレイン接合耐圧が悪い場合が多い。そこで、基板領域
のMOSトランジスタのドレイン接合耐圧が仕様に対して
十分な余裕がとれる場合には、前記実施例のＰウェル領
域11のＮ型MOSトランジスタに対してのみ上記実施例の
ように対策を施せばよい。
また、集積回路の耐圧は、ペレット内の最も耐圧の低
い接合で決まる。そこで、高い電圧での動作あるいは電
圧出力が要求されるMOSトランジスタの全てについて、
上記実施例と同様に実施する必要がある。
い接合で決まる。そこで、高い電圧での動作あるいは電
圧出力が要求されるMOSトランジスタの全てについて、
上記実施例と同様に実施する必要がある。
要するに、Ｐ型およびＮ型のMOSトランジスタのうち
高い電圧での動作あるいは電圧出力が要求される少なく
とも一方のトランジスタの全てについて上記実施例と同
様に実施する必要がある。
高い電圧での動作あるいは電圧出力が要求される少なく
とも一方のトランジスタの全てについて上記実施例と同
様に実施する必要がある。
また、上記実施例はCMOS集積回路を示したが、Ｐ型ま
たはＮ型のMOS集積回路においても高い電圧での動作あ
るいは電圧出力が要求されるMOSトランジスタの全てに
ついて上記実施例と同様に実施すれば、上記実施例とほ
ぼ同様の効果が得られる。
たはＮ型のMOS集積回路においても高い電圧での動作あ
るいは電圧出力が要求されるMOSトランジスタの全てに
ついて上記実施例と同様に実施すれば、上記実施例とほ
ぼ同様の効果が得られる。
なお、高い電圧での動作あるいは電圧出力が要求され
るMOS集積回路でも、ペレット内の全ての領域が高い電
圧での動作あるいは電圧出力を要求される場合は少な
く、一部の領域が高い電圧での動作あるいは電圧出力を
要求される場合の方が遥かに多い。その一例として、本
発明を液晶表示駆動用MOS集積回路に適用した場合のペ
レットの平面パターンの一例を第６図に示している。こ
の例では、低電圧論理回路61および低電圧で動作するシ
フトレジスタ62は従来通りであるが、上記シフトレジス
タ62の信号を高電圧に変換するレベルシフタ63、高電圧
論理回路64および出力バッファ65においては、例えば5V
〜−40Vの電圧が印加されるので、これらの領域のMOSト
ランジスタに前記実施例のような対策が施されている。
るMOS集積回路でも、ペレット内の全ての領域が高い電
圧での動作あるいは電圧出力を要求される場合は少な
く、一部の領域が高い電圧での動作あるいは電圧出力を
要求される場合の方が遥かに多い。その一例として、本
発明を液晶表示駆動用MOS集積回路に適用した場合のペ
レットの平面パターンの一例を第６図に示している。こ
の例では、低電圧論理回路61および低電圧で動作するシ
フトレジスタ62は従来通りであるが、上記シフトレジス
タ62の信号を高電圧に変換するレベルシフタ63、高電圧
論理回路64および出力バッファ65においては、例えば5V
〜−40Vの電圧が印加されるので、これらの領域のMOSト
ランジスタに前記実施例のような対策が施されている。
［発明の効果］ 上述したように本発明のMOS集積回路によれば、MOSト
ランジスタのドレイン接合耐圧がドレイン低濃度拡散領
域上方のアルミニウム配線のパターンに殆んど依存しな
くなり、MOSトランジスタの動作電圧を高く維持するこ
とができる。
ランジスタのドレイン接合耐圧がドレイン低濃度拡散領
域上方のアルミニウム配線のパターンに殆んど依存しな
くなり、MOSトランジスタの動作電圧を高く維持するこ
とができる。
また、本発明のMOS集積回路によれば、ドレイン接合
耐圧のモード変化および半導体ペレット内のばらつきが
なくなり、MOSトランジスタのドレイン回りの環境が等
しくなり、常にペレット内でのドレイン接合耐圧の均一
化が可能になり、集積回路の耐圧評価の容易化が可能に
なる。
耐圧のモード変化および半導体ペレット内のばらつきが
なくなり、MOSトランジスタのドレイン回りの環境が等
しくなり、常にペレット内でのドレイン接合耐圧の均一
化が可能になり、集積回路の耐圧評価の容易化が可能に
なる。
第１図は本発明の一実施例に係るCMOS集積回路の一部の
平面パターンを示す図、第２図は第１図中のCMOSトラン
ジスタのII−II線に沿う断面構造を示す図、第３図は第
２図中のＰウェルとＮ型MOSトランジスタのドレイン拡
散領域との接合の付近の断面構造を拡大して示す図、第
４図および第５図はそれぞれＮ型MOSトランジスタのド
レイン拡散領域上方のアルミニウム配線の相異なる配置
例を示す図、第６図は本発明を液晶表示駆動用MOS集積
回路に適用した場合の平面パターンの一例を示す図、第
７図（ａ）および（ｂ）はＮ型MOSトランジスタの平面
パターンおよび断面構造の一例を示す図、第８図（ａ）
および（ｂ）はＮ型MOSトランジスタの平面パターンお
よび断面構造の他の例を示す図、第９図はMOSトランジ
スタのドレイン上方に配置されるアルミニウム配線の平
面パターンの一例を示す図、第10図（ａ）乃至（ｃ）は
それぞれ従来のMOSトランジスタのドレイン上方におけ
るアルミニウム配線の相異なる配置例を示す図、第11図
はCMOSトランジスタで構成されたインバータのドレイン
付近の平面パターンを示す図、第12図は第11図のCMOSト
ランジスタにおけるドレイン拡散領域上方のアルミニウ
ム配線の電位がＮ型MOSトランジスタのドレイン拡散領
域と同じ高電位の状態になっている場合の断面構造を示
す図、第13図は第12図中のＰウェルとＮ型MOSトランジ
スタのドレイン拡散領域との接合の付近の断面構造を拡
大して示す図、第14図は第11図のCMOSトランジスタにお
けるドレイン拡散領域上方のアルミニウム配線の電位が
Ｎ型MOSトランジスタのゲートと同じ低電位の状態にな
っている場合のＰウェルとＮ型MOSトランジスタのドレ
イン拡散領域との接合の付近の断面構造を拡大して示す
図、第15図は第13図中および第14図中のアルミニウム配
線の電位によってＮ型MOSトランジスタのドレイン接合
耐圧が変化することを示す特性図である。 10……Ｎ型基板、11……Ｐウェル、12……素子分離領
域、13……Ｐ型MOSトランジスタのソース領域、14……
Ｐ型MOSトランジスタのドレイン領域、15……Ｎ型MOSト
ランジスタのドレイン領域、16……Ｎ型MOSトランジス
タのソース領域、17……ゲート電極（および配線）、18
……絶縁ゲート膜、19……金属層（アルミニウム配
線）、20……絶縁膜、63……レベルシフタ、64……高電
圧論理回路、65……出力バッファ。
平面パターンを示す図、第２図は第１図中のCMOSトラン
ジスタのII−II線に沿う断面構造を示す図、第３図は第
２図中のＰウェルとＮ型MOSトランジスタのドレイン拡
散領域との接合の付近の断面構造を拡大して示す図、第
４図および第５図はそれぞれＮ型MOSトランジスタのド
レイン拡散領域上方のアルミニウム配線の相異なる配置
例を示す図、第６図は本発明を液晶表示駆動用MOS集積
回路に適用した場合の平面パターンの一例を示す図、第
７図（ａ）および（ｂ）はＮ型MOSトランジスタの平面
パターンおよび断面構造の一例を示す図、第８図（ａ）
および（ｂ）はＮ型MOSトランジスタの平面パターンお
よび断面構造の他の例を示す図、第９図はMOSトランジ
スタのドレイン上方に配置されるアルミニウム配線の平
面パターンの一例を示す図、第10図（ａ）乃至（ｃ）は
それぞれ従来のMOSトランジスタのドレイン上方におけ
るアルミニウム配線の相異なる配置例を示す図、第11図
はCMOSトランジスタで構成されたインバータのドレイン
付近の平面パターンを示す図、第12図は第11図のCMOSト
ランジスタにおけるドレイン拡散領域上方のアルミニウ
ム配線の電位がＮ型MOSトランジスタのドレイン拡散領
域と同じ高電位の状態になっている場合の断面構造を示
す図、第13図は第12図中のＰウェルとＮ型MOSトランジ
スタのドレイン拡散領域との接合の付近の断面構造を拡
大して示す図、第14図は第11図のCMOSトランジスタにお
けるドレイン拡散領域上方のアルミニウム配線の電位が
Ｎ型MOSトランジスタのゲートと同じ低電位の状態にな
っている場合のＰウェルとＮ型MOSトランジスタのドレ
イン拡散領域との接合の付近の断面構造を拡大して示す
図、第15図は第13図中および第14図中のアルミニウム配
線の電位によってＮ型MOSトランジスタのドレイン接合
耐圧が変化することを示す特性図である。 10……Ｎ型基板、11……Ｐウェル、12……素子分離領
域、13……Ｐ型MOSトランジスタのソース領域、14……
Ｐ型MOSトランジスタのドレイン領域、15……Ｎ型MOSト
ランジスタのドレイン領域、16……Ｎ型MOSトランジス
タのソース領域、17……ゲート電極（および配線）、18
……絶縁ゲート膜、19……金属層（アルミニウム配
線）、20……絶縁膜、63……レベルシフタ、64……高電
圧論理回路、65……出力バッファ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 悟史 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 安倍 功 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 末田 昭洋 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭63−29967（ＪＰ，Ａ) 特開 平１−272147（ＪＰ，Ａ) 特開 昭60−236268（ＪＰ，Ａ) 特開 平１−253954（ＪＰ，Ａ)
Claims (4)
- 【請求項１】高電圧での動作あるいは高電圧出力が要求
される絶縁ゲート型トランジスタを有するＰ型またはＮ
型の絶縁ゲート型集積回路において、 上記高電圧での動作あるいは高電圧出力が要求される絶
縁ゲート型トランジスタのドレインが高濃度拡散領域及
びこの高濃度拡散領域を囲むように設けられた低濃度拡
散領域からなり、上記高濃度拡散領域に電気的に接続さ
れたドレイン配線が上記ドレインの上方で上記低濃度拡
散領域の全てを覆うようにされ、上記ドレインの低濃度
拡散領域の上方でかつ上記ドレイン配線の上方には電位
が無指定の配線が設けられていることを特徴とする絶縁
ゲート型集積回路。 - 【請求項２】前記高電圧での動作あるいは高電圧出力が
要求される絶縁ゲート型トランジスタは、液晶表示駆動
用絶縁ゲート型集積回路における出力バッファを含む一
部の領域のトランジスタであることを特徴とする請求項
１に記載の絶縁ゲート型集積回路。 - 【請求項３】高電圧の動作電圧が印加されるＰ型および
Ｎ型の絶縁ゲート型トランジスタを有する相補性絶縁ゲ
ート型集積回路において、 上記Ｐ型及びＮ型の絶縁ゲート型トランジスタのうち高
電圧での動作あるいは高電圧出力が要求される少なくと
も一方のトランジスタのドレインが高濃度拡散領域及び
及びこの高濃度拡散領域を囲むように設けられた低濃度
拡散領域からなり、上記高濃度拡散領域に電気的に接続
されたドレイン配線が上記低濃度拡散領域の全てを覆う
ようにされ、上記ドレインの低濃度拡散領域の上方でか
つ上記ドレイン配線の上方には電位が無指定の配線が設
けられていることを特徴とする絶縁ゲート型集積回路。 - 【請求項４】前記高電圧での動作あるいは高電圧出力が
要求される絶縁ゲート型トランジスタは、液晶表示駆動
用絶縁ゲート型集積回路における出力バッファを含む一
部の領域のトランジスタであることを特徴とする請求項
３に記載の絶縁ゲート型集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029249A JP2530033B2 (ja) | 1990-02-08 | 1990-02-08 | 絶縁ゲ―ト型集積回路 |
| US07/651,435 US5124763A (en) | 1990-02-08 | 1991-02-07 | Insulated-gate type integrated circuit |
| KR1019910002060A KR950003938B1 (ko) | 1990-02-08 | 1991-02-07 | 절연게이트형 집적회로 |
| DE69130024T DE69130024T2 (de) | 1990-02-08 | 1991-02-08 | Integrierte Schaltung mit isoliertem Gate |
| EP91101760A EP0441390B1 (en) | 1990-02-08 | 1991-02-08 | Insulated-gate type integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029249A JP2530033B2 (ja) | 1990-02-08 | 1990-02-08 | 絶縁ゲ―ト型集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03233965A JPH03233965A (ja) | 1991-10-17 |
| JP2530033B2 true JP2530033B2 (ja) | 1996-09-04 |
Family
ID=12270991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2029249A Expired - Lifetime JP2530033B2 (ja) | 1990-02-08 | 1990-02-08 | 絶縁ゲ―ト型集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5124763A (ja) |
| EP (1) | EP0441390B1 (ja) |
| JP (1) | JP2530033B2 (ja) |
| KR (1) | KR950003938B1 (ja) |
| DE (1) | DE69130024T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144050A (en) * | 1998-08-20 | 2000-11-07 | The United States Of America As Represented By The Secretary Of The Navy | Electronic devices with strontium barrier film and process for making same |
| JP2020088138A (ja) * | 2018-11-23 | 2020-06-04 | 株式会社デンソー | 半導体装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4058822A (en) * | 1975-05-30 | 1977-11-15 | Sharp Kabushiki Kaisha | High voltage, low on-resistance diffusion-self-alignment metal oxide semiconductor device and manufacture thereof |
| GB2011178B (en) * | 1977-12-15 | 1982-03-17 | Philips Electronic Associated | Fieldeffect devices |
| DE3063085D1 (en) * | 1979-05-30 | 1983-06-16 | Xerox Corp | Monolithic hvmosfet array |
| JPS56169368A (en) * | 1980-05-30 | 1981-12-26 | Sharp Corp | High withstand voltage mos field effect semiconductor device |
| NL8103218A (nl) * | 1981-07-06 | 1983-02-01 | Philips Nv | Veldeffekttransistor met geisoleerde stuurelektrode. |
| EP0160183A3 (en) * | 1984-05-03 | 1986-12-03 | Rockwell International Corporation | High voltage mos field effect transistor |
| JPS6329967A (ja) * | 1986-07-24 | 1988-02-08 | Fuji Xerox Co Ltd | 半導体装置の製造方法 |
| JP2559397B2 (ja) * | 1987-03-16 | 1996-12-04 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| JPH01253954A (ja) * | 1988-04-01 | 1989-10-11 | Nec Corp | 出力バッファ回路 |
| JPH01272147A (ja) * | 1988-04-25 | 1989-10-31 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1990
- 1990-02-08 JP JP2029249A patent/JP2530033B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-07 US US07/651,435 patent/US5124763A/en not_active Expired - Lifetime
- 1991-02-07 KR KR1019910002060A patent/KR950003938B1/ko not_active IP Right Cessation
- 1991-02-08 EP EP91101760A patent/EP0441390B1/en not_active Expired - Lifetime
- 1991-02-08 DE DE69130024T patent/DE69130024T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69130024T2 (de) | 1999-02-11 |
| JPH03233965A (ja) | 1991-10-17 |
| EP0441390A2 (en) | 1991-08-14 |
| EP0441390B1 (en) | 1998-08-26 |
| KR910016095A (ko) | 1991-09-30 |
| US5124763A (en) | 1992-06-23 |
| EP0441390A3 (en) | 1991-12-27 |
| KR950003938B1 (ko) | 1995-04-21 |
| DE69130024D1 (de) | 1998-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970004454B1 (ko) | 반도체 집적 회로 장치 | |
| EP0776092B1 (en) | Semiconductor device | |
| US5376816A (en) | Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors | |
| JPH0729972A (ja) | 半導体装置 | |
| JP2959528B2 (ja) | 保護回路 | |
| KR100243496B1 (ko) | 반도체 장치 | |
| KR100749231B1 (ko) | 반도체 장치 | |
| JP2954854B2 (ja) | 集積回路チップ | |
| US6100565A (en) | Semiconductor integrated circuit device with operation in partial depletion type mode and perfect depletion type mode | |
| KR100211539B1 (ko) | 반도체소자의 정전기방전 보호장치 및 그 제조방법 | |
| EP0037103B1 (en) | Semiconductor device | |
| JP2530033B2 (ja) | 絶縁ゲ―ト型集積回路 | |
| JP2001217414A (ja) | 半導体装置 | |
| JP2825038B2 (ja) | 半導体装置 | |
| KR20020015199A (ko) | 반도체장치의 정전방전보호소자 | |
| EP0915517A2 (en) | Semiconductor device | |
| KR20030073260A (ko) | 고전압 섬 영역 내에 바이폴라 트랜지스터가 내장된고전압 집적 회로 | |
| JP4787554B2 (ja) | 入出力回路装置 | |
| JPH0817206B2 (ja) | 半導体装置 | |
| KR0127269B1 (ko) | 밴드갭 차이를 이용한 상보형 모스트랜지스터 | |
| JPH05235344A (ja) | 半導体集積回路装置 | |
| JP2002093999A (ja) | Ｓｏｉ集積回路用ｅｓｄ保護素子 | |
| JPS6074660A (ja) | ３次元論理回路 | |
| JP2509485Y2 (ja) | 半導体集積回路 | |
| JPH04239763A (ja) | 出力バッファ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 14 |