JPH01253954A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH01253954A JPH01253954A JP63081498A JP8149888A JPH01253954A JP H01253954 A JPH01253954 A JP H01253954A JP 63081498 A JP63081498 A JP 63081498A JP 8149888 A JP8149888 A JP 8149888A JP H01253954 A JPH01253954 A JP H01253954A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- type
- terminal
- output buffer
- buffer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015556 catabolic process Effects 0.000 abstract description 8
- 230000003068 static effect Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 241000791900 Selene vomer Species 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファ（ロ）路に関する。
Ｐチャンネル型トランジスタとＮチャンネル型トランジ
スタとから構成されるよりなｃｍｕｓ半導体集積回路に
おいて、従来の出カッくツファ回路としては、第５図に
ボす様な回路が使われている。
スタとから構成されるよりなｃｍｕｓ半導体集積回路に
おいて、従来の出カッくツファ回路としては、第５図に
ボす様な回路が使われている。
４５図において、入出力端子１．２と、′１源（ＶＤＤ
）への接続端子３と、ＧＮＤ（接地）への接続端子４と
、インバータ回路５と、Ｎチャンネル型トランジスタ１
０．１１とを有する。この最終出力段が、一般に用いら
れているＰチャンネル型トランジスタとＮチャンネル型
トランジスタとから構成されている出力バッファ回路と
異なり、１〈チャンネル型トランジスタのみで構成され
ている。
）への接続端子３と、ＧＮＤ（接地）への接続端子４と
、インバータ回路５と、Ｎチャンネル型トランジスタ１
０．１１とを有する。この最終出力段が、一般に用いら
れているＰチャンネル型トランジスタとＮチャンネル型
トランジスタとから構成されている出力バッファ回路と
異なり、１〈チャンネル型トランジスタのみで構成され
ている。
その為靜−破壊に弱く、第６図に示す様に、静電破壊に
対して強くする為に、ペチャンネル型トランジスタ１０
と並列にＰチャンネル型トランジスタ２１を接続した回
路が使用されているＯこの第６図の回路の牛専体集積回
路における断面図を第７図に示す０第７図において、Ｐ
型基板５３内に、ＩＮウェル領域４４と、Ｎ 型拡散層
４０′。
対して強くする為に、ペチャンネル型トランジスタ１０
と並列にＰチャンネル型トランジスタ２１を接続した回
路が使用されているＯこの第６図の回路の牛専体集積回
路における断面図を第７図に示す０第７図において、Ｐ
型基板５３内に、ＩＮウェル領域４４と、Ｎ 型拡散層
４０′。
４１’ 、４２’ 、４３’ 、４５’ （！：、Ｐ
Ｗ拡散Ｊｍ５０’ 、５１’ 、５２’と、が形成さ
れる。この第７図の断面図の最終出力段のトランジスタ
部からも明白なように、第６図の回路は等価的に第８図
の様にダイオード３１．３２が接続されている事になる
〇 この第８図の回路において、１ＩＩｃ源端子３と出力端
子２の間に負の４圧を印加した場合、ダイオード３１は
逆方向となるので、Ｎチャンネル型トランジスタ１００
ンース、ドレイン間耐圧ＢｖＤａト、ダイオードの逆方
向ブレークダウン磁圧ＶＢを比べた時にブレークタウン
電圧の低い素子の方（／ｃＩｔ流が流れる。従来は、ダ
イオードのブレークタウン電圧の万が、Ｎチャンネル型
トランジスタのブレークタウン電圧より低かったが、プ
ロセスの進歩に伴ない、ゲート長が小さくなって来た為
Ｎチャンネル型トランジスタｌＯのル−クダウン或圧の
方が低くなって米でいる。その為、靜′−保護の為に入
れている等価的なダイオード３１にＬｔ流が流れず、Ｎ
チャンネル型トランジスタ１ｏｖｃｔｉｔ流が流れ、破
壊してし筐うという欠点が明らかになった。
Ｗ拡散Ｊｍ５０’ 、５１’ 、５２’と、が形成さ
れる。この第７図の断面図の最終出力段のトランジスタ
部からも明白なように、第６図の回路は等価的に第８図
の様にダイオード３１．３２が接続されている事になる
〇 この第８図の回路において、１ＩＩｃ源端子３と出力端
子２の間に負の４圧を印加した場合、ダイオード３１は
逆方向となるので、Ｎチャンネル型トランジスタ１００
ンース、ドレイン間耐圧ＢｖＤａト、ダイオードの逆方
向ブレークダウン磁圧ＶＢを比べた時にブレークタウン
電圧の低い素子の方（／ｃＩｔ流が流れる。従来は、ダ
イオードのブレークタウン電圧の万が、Ｎチャンネル型
トランジスタのブレークタウン電圧より低かったが、プ
ロセスの進歩に伴ない、ゲート長が小さくなって来た為
Ｎチャンネル型トランジスタｌＯのル−クダウン或圧の
方が低くなって米でいる。その為、靜′−保護の為に入
れている等価的なダイオード３１にＬｔ流が流れず、Ｎ
チャンネル型トランジスタ１ｏｖｃｔｉｔ流が流れ、破
壊してし筐うという欠点が明らかになった。
本発明の目的は、前記欠点が解決され、最終出力段のト
ランジスタが破壊されないようにした出力バッファ回路
を提供することにある。
ランジスタが破壊されないようにした出力バッファ回路
を提供することにある。
本発明の構成は、最終出力段が二つの第ｌ導電型のＭＡ
）８トランジスタの直列体となっている出力バラフッ回
路において、前ｄピ直列体の間に、等価的に抵抗素子が
介在していることを特徴とする〇〔実施例〕 次に本発明について図面を参照して欧明する。
）８トランジスタの直列体となっている出力バラフッ回
路において、前ｄピ直列体の間に、等価的に抵抗素子が
介在していることを特徴とする〇〔実施例〕 次に本発明について図面を参照して欧明する。
第１図は本発明の一実施例の出力バッファ回路を示す回
路図である。第１図において、入力端子１と、出力端子
２と、′電源端子３．ＧＮＤ端子４と、インバータ回路
５と、１１チヤンネル型トランジスタ１０．１１と、Ｐ
チャンネル型トランジスタ２０とを含み、構成される。
路図である。第１図において、入力端子１と、出力端子
２と、′電源端子３．ＧＮＤ端子４と、インバータ回路
５と、１１チヤンネル型トランジスタ１０．１１と、Ｐ
チャンネル型トランジスタ２０とを含み、構成される。
第１図では、従来の第６図の例と異なり、静電保護の為
のＰチャンネル型トランジスタ２０を、ＩＮチャンネル
型トランジスタｌＯと出力端子２の間に直列に挿入され
ている０尚、このＰチャンネル型トランジスタ２０のゲ
ートはＶＤＤに接続され、ＯＮ状態にしておく。この為
最終出力段の断面図は、第３図の様になる。この第３図
において、Ｐ型基板５３内に、Ｎ＋型型数散層４０４１
，４２．４３とざウェル領域４４と・Ｐ＋型拡散層５０
，５１．５２とが形成されている。
のＰチャンネル型トランジスタ２０を、ＩＮチャンネル
型トランジスタｌＯと出力端子２の間に直列に挿入され
ている０尚、このＰチャンネル型トランジスタ２０のゲ
ートはＶＤＤに接続され、ＯＮ状態にしておく。この為
最終出力段の断面図は、第３図の様になる。この第３図
において、Ｐ型基板５３内に、Ｎ＋型型数散層４０４１
，４２．４３とざウェル領域４４と・Ｐ＋型拡散層５０
，５１．５２とが形成されている。
従って、Ｐチャンネル型トランジスタ２ｏを等価的に抵
抗とダイオードとして考えれば、５ｇ３図の等価回路は
、５１ＩＪ２図の様になる。この＠２図において ４価
的な抵抗６と、等価的に付加されるダイオード３０．．
３１．３２とがめる０第２図で電源端子３と出力端子２
との間に負の′電圧を印加すると、Ｐチャンネル型トフ
ン７スタ２０のンースドレイン間耐圧は、一般に１１チ
ヤンネル型トランジスタ１０．１１のンースドレイン間
耐圧よりも高いので、第１図のＰチャンネル型トランジ
スタ２０ｒｉ、ブレークダウンしＶ（＜くなる。側って
、５ｇ３図に示す等価ダイオード３１のブレークダウン
が先に起こり、１〜チヤンネル型トランジスタ１０は靜
′４破磯から保護される。
抗とダイオードとして考えれば、５ｇ３図の等価回路は
、５１ＩＪ２図の様になる。この＠２図において ４価
的な抵抗６と、等価的に付加されるダイオード３０．．
３１．３２とがめる０第２図で電源端子３と出力端子２
との間に負の′電圧を印加すると、Ｐチャンネル型トフ
ン７スタ２０のンースドレイン間耐圧は、一般に１１チ
ヤンネル型トランジスタ１０．１１のンースドレイン間
耐圧よりも高いので、第１図のＰチャンネル型トランジ
スタ２０ｒｉ、ブレークダウンしＶ（＜くなる。側って
、５ｇ３図に示す等価ダイオード３１のブレークダウン
が先に起こり、１〜チヤンネル型トランジスタ１０は靜
′４破磯から保護される。
また、もし４１図のＰチャンネル型トランジスタ２０の
耐圧が低く、ダイオードより先にブレークダウンしたと
しても、Ｐチャンネル型トランジスタ２０はある程度の
抵抗１直を持っている為、Ｎチャンネル型トランジスタ
１０に過大な°１流が流れ、破壊するのを保護すること
が出来る。一般にＰチャンネル型トランジスタの方がブ
レークダウンによる破壊には強いので、靜°＃ｔ＃圧は
従来のものより著しく大きくすることが出来る。
耐圧が低く、ダイオードより先にブレークダウンしたと
しても、Ｐチャンネル型トランジスタ２０はある程度の
抵抗１直を持っている為、Ｎチャンネル型トランジスタ
１０に過大な°１流が流れ、破壊するのを保護すること
が出来る。一般にＰチャンネル型トランジスタの方がブ
レークダウンによる破壊には強いので、靜°＃ｔ＃圧は
従来のものより著しく大きくすることが出来る。
第４図は本発明の他の実施例の出カバ、ファ回路を不す
回路図である。同図において、拡散抵抗７と、ダイオー
ド３４とがある。第４図の実施例では、Ｎチャンネル型
トランジスタの代りに抵抗７を入れたもので、この抵抗
７をＰ＋型拡散ｊＷ１で作れば、等価的にダイオード３
４がつくことになるので、使用素子が少なくてすむとい
う利点があるＯ 〔発明の効果〕 以上説明したように、本発明は、最終出力段が抵抗また
は１導電型トランジスタを押入することによってｎｔｌ
ｉＩｔ圧が向上するという効果がある。
回路図である。同図において、拡散抵抗７と、ダイオー
ド３４とがある。第４図の実施例では、Ｎチャンネル型
トランジスタの代りに抵抗７を入れたもので、この抵抗
７をＰ＋型拡散ｊＷ１で作れば、等価的にダイオード３
４がつくことになるので、使用素子が少なくてすむとい
う利点があるＯ 〔発明の効果〕 以上説明したように、本発明は、最終出力段が抵抗また
は１導電型トランジスタを押入することによってｎｔｌ
ｉＩｔ圧が向上するという効果がある。
４１図は本発明の一実施例の出力バッファ回路第２図は
第１図の等両回路、第３図は第１図の出力段の断面図、
第４図は本発明の他の実施例の出カバ、ファ回路、第５
図、第６図はいずれも従来の出カバ、ファ回路、第７図
は第６図の出力段の断面図、第８図は第６図の等両回路
である。 １・・・・・・入力端子、２・・・・・・出力部子、３
・・・・・・１源（ＶＤＤ）ｍ子、４−−Ｍ地（Ｏｆ’
Ｊ Ｄ ） 端子、５・・・・・・インバータ回路、６
，７・・・・・・抵抗、１０，１１・・・・・・Ｎチャ
ンネル型ＭＵＳトランジスタ、２０゜２１・・・・・・
Ｐチャンネルｑ、ＡＵ８トランジスタ、３０．３１．３
２・・・・・・ダイオード、４０乃至４３゜４５．４０
’乃至４３’、４５’・・・・・・Ｎ＋型拡赦／ｍ、４
４．４４’・・・・・・Ｎフェル領域、５０．５１．５
２゜５０’、５１’、５２’・・・・・・Ｐ＋型拡散層
、５３・・・・・・Ｐ型基板っ 代理人 弁理士 内 原 普
第１図の等両回路、第３図は第１図の出力段の断面図、
第４図は本発明の他の実施例の出カバ、ファ回路、第５
図、第６図はいずれも従来の出カバ、ファ回路、第７図
は第６図の出力段の断面図、第８図は第６図の等両回路
である。 １・・・・・・入力端子、２・・・・・・出力部子、３
・・・・・・１源（ＶＤＤ）ｍ子、４−−Ｍ地（Ｏｆ’
Ｊ Ｄ ） 端子、５・・・・・・インバータ回路、６
，７・・・・・・抵抗、１０，１１・・・・・・Ｎチャ
ンネル型ＭＵＳトランジスタ、２０゜２１・・・・・・
Ｐチャンネルｑ、ＡＵ８トランジスタ、３０．３１．３
２・・・・・・ダイオード、４０乃至４３゜４５．４０
’乃至４３’、４５’・・・・・・Ｎ＋型拡赦／ｍ、４
４．４４’・・・・・・Ｎフェル領域、５０．５１．５
２゜５０’、５１’、５２’・・・・・・Ｐ＋型拡散層
、５３・・・・・・Ｐ型基板っ 代理人 弁理士 内 原 普
Claims (3)
- （１）最終出力段が二つの第１導電型のＭＯＳトランジ
スタの直列体となっている出力バッファ回路において、
前記直列体の間に、等価的に抵抗素子が介在しているこ
とを特徴とする出力バッファ回路。 - （２）抵抗素子が第２導電型のＭＯＳトランジスタであ
る請求項（１）記載の出力バッファ回路。 - （３）抵抗素子が拡散抵抗である請求項（１）記載の出
力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63081498A JPH01253954A (ja) | 1988-04-01 | 1988-04-01 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63081498A JPH01253954A (ja) | 1988-04-01 | 1988-04-01 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253954A true JPH01253954A (ja) | 1989-10-11 |
Family
ID=13748042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63081498A Pending JPH01253954A (ja) | 1988-04-01 | 1988-04-01 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03233965A (ja) * | 1990-02-08 | 1991-10-17 | Toshiba Corp | 絶縁ゲート型集積回路 |
-
1988
- 1988-04-01 JP JP63081498A patent/JPH01253954A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03233965A (ja) * | 1990-02-08 | 1991-10-17 | Toshiba Corp | 絶縁ゲート型集積回路 |
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