JPS6143468A - 保護回路 - Google Patents
保護回路Info
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- JPS6143468A JPS6143468A JP59166711A JP16671184A JPS6143468A JP S6143468 A JPS6143468 A JP S6143468A JP 59166711 A JP59166711 A JP 59166711A JP 16671184 A JP16671184 A JP 16671184A JP S6143468 A JPS6143468 A JP S6143468A
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- Japan
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- noise
- diffusion layer
- potential
- channel mos
- power source
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔分明の技術分野〕
この発明は、ＣＭＯＳ集積回路、（以下ＣＭＯ８ＩＣと
いう）の電源線に印加されたノイズによる誤動作、特に
ラッチアップの防止を行う保護回路に関するものである
。
いう）の電源線に印加されたノイズによる誤動作、特に
ラッチアップの防止を行う保護回路に関するものである
。
ＣＭＯＳＩＣは消費電力゛が少なく、雑音余裕度か高い
等の優れた特徴をもっており、また、論理回路をンシオ
レスで設計できるため、高集積化か比較的１１単に実現
できることから、近年、ＣＭＯＳＩＣ１に用いた種々の
論理回路が製作されている。
等の優れた特徴をもっており、また、論理回路をンシオ
レスで設計できるため、高集積化か比較的１１単に実現
できることから、近年、ＣＭＯＳＩＣ１に用いた種々の
論理回路が製作されている。
また、微細パターン加工技術の進歩により、 ＣＭＯ
ＳＩＣ内部のパターンサイズが小さくなり、高集積化が
さらに進んでいる。
ＳＩＣ内部のパターンサイズが小さくなり、高集積化が
さらに進んでいる。
しかしながら、パターンサイズの微細化に伴い、ＣＭＯ
ＳＩＣＥ寄生的に発生するバイポーラトランジスタの電
流増幅率が高くなる。この状態で外部よりノイズが印加
されると寄生ＰＮＰバイポーラトランジスタと寄生ＮＰ
Ｎバイポーラトランジスタにより構成されるサイリスタ
のゲートトリガパルスとなり、ＣＭＯＳＩＣの電源端子
から接地端子に過大電流が流れ、ＣＭＯＳＩＣは正常な
動作ｔしな（なり、ひいては素子破壊をひき起す欠点が
ある。以上の現象をラッチ７ツブと呼びＣＭＯＳＩＣの
信頼性を低下させる要因となっている。
ＳＩＣＥ寄生的に発生するバイポーラトランジスタの電
流増幅率が高くなる。この状態で外部よりノイズが印加
されると寄生ＰＮＰバイポーラトランジスタと寄生ＮＰ
Ｎバイポーラトランジスタにより構成されるサイリスタ
のゲートトリガパルスとなり、ＣＭＯＳＩＣの電源端子
から接地端子に過大電流が流れ、ＣＭＯＳＩＣは正常な
動作ｔしな（なり、ひいては素子破壊をひき起す欠点が
ある。以上の現象をラッチ７ツブと呼びＣＭＯＳＩＣの
信頼性を低下させる要因となっている。
この発明は、上記欠点を除去するためになされたもので
、ＣＭＯＳＩＣのラッチアップを防ぐための保護回路を
提供しようとするものである。
、ＣＭＯＳＩＣのラッチアップを防ぐための保護回路を
提供しようとするものである。
以下、この３台間を図面について説明する。
第１図はこの発明の一実施例を示す回路図である。
第１図において、１はＣＭＯＳＩＣ，２は内部論理回路
、３は前記内部論理回路２の入出力端子、４は電源端子
、５は接地端子、６はＰチャネルＭＯＳトランジスタ、
７ｆ′ｉＮチャネルＭＯＳトランジスタである。ラッチ
７ツブにおいて、特に問題になるのは電源線にノイズが
重畳した場合で、特に高速動作を目的として設計された
ＩＣにおいては電源線を内部回路の各素子に抵抗が小さ
い状態で供給しようとするため、印加されたノイズが内
部回路全体に伝播し、内部回路内の最も電流増幅率の高
い寄生バイポーラトランジスタにより構成されるサイリ
スタをターンオンさせるため、ラッチアップを起し易い
。これを防止するために、電源線と接地線の間にＰチャ
ネルＭＯＳ）ランジスタロとＮチャネルＭＯＳ）ランジ
スタフか挿入されている。これらのトランジスタ６．７
が電源線に印加されたノイズを接地線にバイパスする。
、３は前記内部論理回路２の入出力端子、４は電源端子
、５は接地端子、６はＰチャネルＭＯＳトランジスタ、
７ｆ′ｉＮチャネルＭＯＳトランジスタである。ラッチ
７ツブにおいて、特に問題になるのは電源線にノイズが
重畳した場合で、特に高速動作を目的として設計された
ＩＣにおいては電源線を内部回路の各素子に抵抗が小さ
い状態で供給しようとするため、印加されたノイズが内
部回路全体に伝播し、内部回路内の最も電流増幅率の高
い寄生バイポーラトランジスタにより構成されるサイリ
スタをターンオンさせるため、ラッチアップを起し易い
。これを防止するために、電源線と接地線の間にＰチャ
ネルＭＯＳ）ランジスタロとＮチャネルＭＯＳ）ランジ
スタフか挿入されている。これらのトランジスタ６．７
が電源線に印加されたノイズを接地線にバイパスする。
第２図に第１図の実施例におけるＰチャネルＭＯＳ）ラ
ンジスタロの構造略図を示す。この図で、８はＰ型基板
、９はＮウェル、１０．１１はＰ型拡散層、１２はゲー
ト電極である。通常時ゲート電極１２、Ｐ型数散Ｍ１１
およびＮウェル９は電源線に接続されており、Ｐ散拡散
層１０は接地線に接続されている。ＭＯＳ）ランジスタ
のソースに相当するＰｆｆｌ拡散！４１１とゲート電極
１２間に電位差がないため、ＰチャネルＭＯＳ）う／ジ
スタロは非導通状態になっている。しかし、電源線に負
のノイズが印加された場合、電源線に接続されている電
極の電位か下げられる。この時、ＰチャネルＭＯＳ）ラ
ンジスタロのＰ型拡散層１１゜Ｎウェル９．Ｐ散拡散層
１０によって構成される横形ＰＮＰ）ランジスタにおい
てＰｆｆｉ拡散層１０からキャリアが注入され、Ｎウェ
ル９の下かった電位を持ち上げる働きをする。さらにＰ
散拡散層１０から注入されたキャリアはペース領域に当
るＮウェル９′？：越えて鴫→−≠Ｐ型拡散層１１に注
入され、このＰ型拡散層１１の電位を持ち上げる。
ンジスタロの構造略図を示す。この図で、８はＰ型基板
、９はＮウェル、１０．１１はＰ型拡散層、１２はゲー
ト電極である。通常時ゲート電極１２、Ｐ型数散Ｍ１１
およびＮウェル９は電源線に接続されており、Ｐ散拡散
層１０は接地線に接続されている。ＭＯＳ）ランジスタ
のソースに相当するＰｆｆｌ拡散！４１１とゲート電極
１２間に電位差がないため、ＰチャネルＭＯＳ）う／ジ
スタロは非導通状態になっている。しかし、電源線に負
のノイズが印加された場合、電源線に接続されている電
極の電位か下げられる。この時、ＰチャネルＭＯＳ）ラ
ンジスタロのＰ型拡散層１１゜Ｎウェル９．Ｐ散拡散層
１０によって構成される横形ＰＮＰ）ランジスタにおい
てＰｆｆｉ拡散層１０からキャリアが注入され、Ｎウェ
ル９の下かった電位を持ち上げる働きをする。さらにＰ
散拡散層１０から注入されたキャリアはペース領域に当
るＮウェル９′？：越えて鴫→−≠Ｐ型拡散層１１に注
入され、このＰ型拡散層１１の電位を持ち上げる。
したかつて、電源線に印加された負のノイズはＰチャネ
ルＭＯＳ）ランジスタロによりバイパスされ、内部論理
回路２に印加されることがなくなるため、ノイズによる
ラッチ７ツブを防止することができる。また、正のノイ
ズに対してはＮチャネルＭＯＳ）ランジスタＴか同様の
働きをしてノイズをバイパスする。
ルＭＯＳ）ランジスタロによりバイパスされ、内部論理
回路２に印加されることがなくなるため、ノイズによる
ラッチ７ツブを防止することができる。また、正のノイ
ズに対してはＮチャネルＭＯＳ）ランジスタＴか同様の
働きをしてノイズをバイパスする。
さらに、バイパス効果を上げるために次のことが考えら
れる。
れる。
（１）電源線と接地線間に挿入したＭＯＳ）ランジスタ
のゲート長を極力短くすることにより横形バイポーラト
ランジスタのベース幅を狭（し、キャリアの注入効率を
上げる。
のゲート長を極力短くすることにより横形バイポーラト
ランジスタのベース幅を狭（し、キャリアの注入効率を
上げる。
（２）第３図に示す実施例のように電源線と接地線間に
挿入したＭＯＳ）ランジスタと内部論理回路２０間に数
十Ω位の抵抗体１３を入れることが考えられる。
挿入したＭＯＳ）ランジスタと内部論理回路２０間に数
十Ω位の抵抗体１３を入れることが考えられる。
以上説明したように、この発明は、ＣＭＯＳＩＣにおい
て、電！線と接地線間に通常時非導通状態になるように
ＰチャネルＭＯＳ）ランジスクおよびＮチャネルＭＯＳ
）ランジスタを各々並列に接続したので、ＣＭＯＳＩＣ
の欠点であるラッチ７ツブを防止することができるので
、内部回路の高集積化、高信頼性がはかれる効果がある
。
て、電！線と接地線間に通常時非導通状態になるように
ＰチャネルＭＯＳ）ランジスクおよびＮチャネルＭＯＳ
）ランジスタを各々並列に接続したので、ＣＭＯＳＩＣ
の欠点であるラッチ７ツブを防止することができるので
、内部回路の高集積化、高信頼性がはかれる効果がある
。
第１図はこの発明の一実施例を示すＣＭＯＳＩＣの回路
図、第２図は電源線と接地線間に挿入した第１図の実施
例におけるＰチャネルＭＯＳトランジスタの構造を示す
断面図、第３図はこの発明の他の実施例を示すＣＭＯＳ
ＩＣの回路図である。 図中、１はＣＭＯＳＩＣ，２は内部論理回路、３は入出
力端子、４は電源端子、５は接地端子、６はＰチャネル
ＭＯＳ）ランジスタ、７はＮチャネルＭＯＳ）ランジス
タ、８はＰｍ基板、９はＮウェル、１０．１１はＰ型拡
散層、１２はゲート電極、１３は抵抗体である。 なお、図中の同一符号は同一または相当部分を示す。
図、第２図は電源線と接地線間に挿入した第１図の実施
例におけるＰチャネルＭＯＳトランジスタの構造を示す
断面図、第３図はこの発明の他の実施例を示すＣＭＯＳ
ＩＣの回路図である。 図中、１はＣＭＯＳＩＣ，２は内部論理回路、３は入出
力端子、４は電源端子、５は接地端子、６はＰチャネル
ＭＯＳ）ランジスタ、７はＮチャネルＭＯＳ）ランジス
タ、８はＰｍ基板、９はＮウェル、１０．１１はＰ型拡
散層、１２はゲート電極、１３は抵抗体である。 なお、図中の同一符号は同一または相当部分を示す。
Claims (1)
- ＣＭＯＳ集積回路において、電源線と接地線間に通常
時非導通状態にそれぞれなるようにＰチャネルＭＯＳト
ランジスタおよびＮチャネルＭＯＳトランジスタを各々
並列に接続したことを特徴とする保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166711A JPS6143468A (ja) | 1984-08-07 | 1984-08-07 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166711A JPS6143468A (ja) | 1984-08-07 | 1984-08-07 | 保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143468A true JPS6143468A (ja) | 1986-03-03 |
Family
ID=15836338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166711A Pending JPS6143468A (ja) | 1984-08-07 | 1984-08-07 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143468A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0276850A2 (en) * | 1987-01-28 | 1988-08-03 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with latch up preventing structure |
| JPS63301558A (ja) * | 1987-01-28 | 1988-12-08 | Toshiba Corp | 半導体集積回路装置 |
| JPH02151063A (ja) * | 1988-12-02 | 1990-06-11 | Nec Corp | 半導体集積回路の静電保護装置 |
| FR2680603A1 (fr) * | 1991-08-21 | 1993-02-26 | Samsung Electronics Co Ltd | Dispositif a semi-conducteur a protection contre les tensions electrostatiques. |
| EP0735640A1 (en) * | 1995-03-31 | 1996-10-02 | Kabushiki Kaisha Toshiba | Protection circuit for semiconductor devices |
| EP1202351A2 (en) * | 2000-10-24 | 2002-05-02 | Kabushiki Kaisha Toshiba | Protection circuit provided in semiconductor circuit |
-
1984
- 1984-08-07 JP JP59166711A patent/JPS6143468A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0276850A2 (en) * | 1987-01-28 | 1988-08-03 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with latch up preventing structure |
| JPS63301558A (ja) * | 1987-01-28 | 1988-12-08 | Toshiba Corp | 半導体集積回路装置 |
| JPH02151063A (ja) * | 1988-12-02 | 1990-06-11 | Nec Corp | 半導体集積回路の静電保護装置 |
| FR2680603A1 (fr) * | 1991-08-21 | 1993-02-26 | Samsung Electronics Co Ltd | Dispositif a semi-conducteur a protection contre les tensions electrostatiques. |
| EP0735640A1 (en) * | 1995-03-31 | 1996-10-02 | Kabushiki Kaisha Toshiba | Protection circuit for semiconductor devices |
| EP1202351A2 (en) * | 2000-10-24 | 2002-05-02 | Kabushiki Kaisha Toshiba | Protection circuit provided in semiconductor circuit |
| JP2002134628A (ja) * | 2000-10-24 | 2002-05-10 | Toshiba Corp | 保護回路 |
| EP1202351A3 (en) * | 2000-10-24 | 2006-10-11 | Kabushiki Kaisha Toshiba | Protection circuit provided in semiconductor circuit |
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