JPS60231355A - 相補型半導体集積回路 - Google Patents

相補型半導体集積回路

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JPS60231355A
JPS60231355A JP59086829A JP8682984A JPS60231355A JP S60231355 A JPS60231355 A JP S60231355A JP 59086829 A JP59086829 A JP 59086829A JP 8682984 A JP8682984 A JP 8682984A JP S60231355 A JPS60231355 A JP S60231355A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ＰチャネルＭＯ３ＦＥＴ及びＮチャネルＭＯ
３ＦＥ、Ｔからなる相補型半導体集積回路に関し、特に
電源端子のランチアップ発生電圧を改善した相補型半導
体集積回路に関するものである。
〔従来技術〕
相補型半導体集積回路においては、その電源ラインに印
加されるノイズによりランチアンプが発生することがあ
り、該ラッチアップには、該集積回路の内部回路部分で
起こるもの、内部回路以外の周辺回路、例えば出力パン
ツ１等で起こるもの、あるいは周辺回路と内部回路との
間で起こるものなどがある。周辺回路で起こるランチア
ンプや、周辺回路と内部回路との間で起こるランチアッ
プについては、ラッチアップを起こすトランジスタの間
隔を広げたり、■ＣＣレベルまたはＧＮＤレベル等の電
位をもつゲートを設けたりすること等により、比較的容
易に電源端子のラッチアップ発生電圧に対処することが
可能である。
一方、内部回路において発生するラッチアップについて
は、一般的にこの種の回路においては集積度を上げる必
要がある等の理由により、内部回路を構成するＰチャネ
ルＭＯ３ＦＥＴとＮチャネルＭＯ３ＦＥＴとの間の間隔
を十分にとったり、その間に十分なガードを設けたりす
ることは容易ではない。
そこで従来は、内部回路に給電する電源ラインに抵抗等
を付加したり、内部回路のＭＯＳＦＥＴのソース電位を
ウェルもしくは基板を介して供給することにより、電源
端子のラッチアップ発生電圧を改善するという対策がと
られてきた。
第１図は上記対策のうち内部回路に給電する電源ライン
に拡散抵抗を付加した例を模式的に示したものである。
以下、相補型半導体集積回路がＰ型基板を持つＮ型ウェ
ル方式であり、かつＰ型基板が電気的にＧＮＤ電位に接
続されている場合を例にとって説明する。第１図におい
て、１は相補型半導体集積回路（図示せず）のＧＮＤ電
位に対して正の電位■ＣＣを外部から印加するための電
源端子である■ＣＣ端子、２はその適当な箇所から半導
体集積回路の出カバソファ等の周辺回路に電位を供給す
る周辺電源ライン、３はＮ型拡散抵抗、４は電気的にＶ
ＣＣ端子１とＮ拡散抵抗３とを結ぶ給電ライン、５はそ
の適当な箇所番から内部回路に電位を供給する内部電源
ライン、６はＧＮＤ電位と同電位であるＰ型基板（図示
せず）とＮ型拡散抵抗３との接合部分に存在する寄生ダ
イオードである。
第１図において、周辺電源ライン２．給電ライン４．及
び内部電源ライン５は、通常、アルミニウム等の金属を
主体とした配線材料を用いて形成され、有限の抵抗値を
持っている。また給電ライン４はｖＣＣ端子１の近傍か
ら分岐させることが多い。また寄生ダイオード６はＶＣ
ＣＣＣ端子ＧＮＤ電位に対し正の電圧が印加された時に
は逆バイアス状態となる。周辺電源ライン２及び内部電
源ライン５にはそれぞれ例えば周辺部の出力バッファや
内部回路が電気的に接続されており、一般的にＮ型ウェ
ルの電位も上記電源ラインより供給するため、周辺電源
ライン２及び内部電源ライン５には主としてＮ型ウェル
の基板に対するウェル容量が電気的に接続されているこ
とになる。
ここでＶＣＣ端子１に正の値を持つパルス状のノイズが
ｖＣＣ電圧レベルに重畳して印加された場合について考
える。なおここでは内部回路で生じるランチアンプにつ
いてのみ考える。ＶＣＣ端子１にノイズ電圧が重畳印加
された場合には、該印加されたノイズ電圧がＮ型拡散抵
抗３による電圧降下。
逆バイアスされた寄生ダイオード６のブレークダウン、
あるいは周辺電源ライン２または内部電源ライン５に付
随する抵抗成分や容量成分により十分吸収されるように
しなければ、内部回路の内部電源ライン５からウェルも
しくは基板に注入されたキャリアにより、内部回路にお
いてラッチアップが発生する。
そしてＶＣＣ端子１に印加された例えば正の値をもつノ
イズ電圧を十分に吸収する方法としては、まずＮ型拡散
抵抗３の抵抗値を十分に大きくすることが考えられるが
、この方法では内部回路の電源インピーダンスの抵抗成
分が増大し、主に内部回路の動作スピードが制限される
ことになる。
また逆バイアスされた寄生ダイオード６のブレークダウ
ン電圧を低くすることができれば、寄生ダイオード６の
ブレークダウン動作により外部からｖＣＣ端子１に印加
されたノイズを軽減することができるが、一般的に寄生
ダイオード６のブレークダウン電圧は製造プロセスによ
って決まり、これをあまり低くすると半導体集積回路全
体の動作電圧の上限を制限してしまうことになる。また
このブレークダウンを起こさせるほどの例えば正の値を
もつノイズ電圧が印加された場合には、その基板との接
合部からキャリアが注入され、それがさらにラッチアッ
プの原因となってしまうことがある。
またＶＣＣ端子１に印加されたノイズ電圧を吸収する成
分としては、周辺電源ライン２に付随する容量があるが
、給電ライン４を■ＣＣ端子１の近（からとるような場
合には、周辺電源ライン２が有限な抵抗値を持つため周
辺電源ライン２自体のインピーダンスによるフィルタ効
果を十分に利用することができず、ラッチアンプ対策と
しての効果は薄い。つまりＮ型拡散抵抗３に印加される
ノイズの電圧値はｖＣＣ端子１のそれに比べ十分に低く
なることはなく、周辺電源ライン２に付随するインピー
ダンス等によって■ＣＣ端子１に印加されたノイズ電圧
が吸収される前に、該ノイズ電圧がＮ型拡散抵抗３に印
加されてしまい、そのためＮ型拡散抵抗３の出力側に接
続された内部電源ライン５の電位が変動し、ラッチアン
プ電圧が十分に改善されることはなかった。
また内部回路におけるラッチアップを起こりに＜＜シて
電源端子より見たランチアンプ電圧を改善するもう１つ
の方法としては、上述のようにソース電位をウェルもし
くは基板を介して供給する方法がある。この場合、Ｐ型
基板Ｎ型ウェル方式の回路ではＮチャネルＭＯ３ＦＥＴ
のソース電位を基板より供給することが一般的であり、
これは相補型半導体集積回路の製造プロセスによって生
じる寄生トランジスタのうちラテラル方向に存在するＮ
ＰＮ　）ランジスタのエミツタに、抵抗を付加したこと
と等価であり、これによりＮＰＮ　）ランジスタを能動
状態になりにくくすることにより、ラッチアップを発生
させにくくするものである。
しかるにこの方式では、電源端子から見た内部回路のラ
ッチアップ電圧は改善できるが、回路の動作スピードが
低下したり、回路の伝搬特性が急峻でなくなるために誤
動作を招き易くなったりするといった欠点があった。
〔発明の概要〕
本発明は以上の点に鑑みてなされたもので、相補型半導
体集積回路内において、周辺電源系の電圧を内部電源系
によって内部回路に給電するようにするとともに、上記
周辺電源系の電圧をそのノイズ電圧を積極的に減衰させ
て上記内部電源系に供給する減衰手段を設けることによ
り、内部回路におけるラッチアンプの発生を抑制できる
相補型半導体集積回路を提供することを目的としている
。
〔発明の実施例〕
以下、本発明の実施例を図について説明する。
第２図は本発明の一実施例による相補型半導体集積回路
を示し、これはＰ型基板Ｎ型ウェル構造を持つ相補型半
導体集積回路に適用した例であり、又その基板は該相補
型半導体集積回路のＧＮＤラインと電気的に接続されて
いるものとする。図において、第１図と同一符号は同図
と同一のものを示し、７はＮチャネルＭＯ３ＦＥＴで、
そのドレインは電気的に■ＣＣ端子１に接続され、その
ソースは該相補型半導体集積回路のＧＮＤラインに接続
され、又そのゲートは電気的に自らのソースに接続され
ている。８は周辺電源ライン２と内部電源ライン５とを
電気的に接続する抵抗成分である。
９はそのドレインが抵抗成分８の内部電源ライン５側に
電気的に接続されたＮチャネルＭＯ３ＦＥＴであり、こ
れは上記ＮチャネルＭＯ３ＦＥＴ７と同様に、そのソー
スが電気的にＧＮＤラインに接続され、又そのゲートが
電気的に自らのソースに接続されている。
次に動作について説明する。
本回路においては、４通りの手段によりノイズを減衰さ
せるようになっている。
即ち、第２図において、ノイズを減衰させる働きをもつ
第１の回路は、ＮチャネルＭＯ３ＦＥＴ７であり、これ
は主に該相補型半導体集積回路のＶＣＣ端子１に外部か
ら印加されるノイズ電圧を減衰させるものである。即ち
、Ｖ　ＣＣ端子１に正の値をもつノイズ電圧が印加され
、ＮチャネルＭＯ３ＦＥＴ７において、そのドレイン・
ソース間の電圧がそのブレークダウン電圧以上になった
場合には該ＮチャネルＭＯ３ＦＥＴ７はブレークダウン
し、これにより周辺電源ライン２に乗ったノイズ電圧は
減衰される。
ここでこの働きをさせるために第１図に示したＮ型拡散
抵抗３を用いない理由は、ＮチャネルＭＯ３ＦＥＴ７の
ゲート長を短くすることにより、０ そのブレークダウン電圧をＮ型拡散抵抗３における寄生
ダイオード６を利用したブレークダウン電圧よりも低く
することができることにある。またブレークダウン時の
ＮチャネルＭＯ３ＦＥＴ７のインピーダンスはこれを低
くすることが望ましいが、そのためにはＮチャネルＭＯ
３ＦＥＴ７のゲート幅を長くすればよく、このことによ
り副次的により大きな主にドレイン・ゲート間容量を周
辺電源ライン２に付加することができる。
一方、ＶＣＣ端子１に相補型半導体集積回路のＧＮＤ電
位に対して負の値をもつノイズ電圧が印加され、その値
がＮチャネルＭＯ３ＦＥＴ７を導通させるのに十分な値
に達すると、Ｎチ中ネルＭＯ３ＦＥＴ７は導通し、ＶＣ
Ｃ端子１に印加されたノイズ電圧は減衰される。この時
、ＮチャネルＭＯ３ＦＥＴ７は通常のＭＯＳ）ランジス
タの働きをするため、短時間で導通状態となる。Ｎチャ
ネルＭＯ５ＦＥＴ７はこのようにｖｃｃ端子７に印加さ
れるノイズ電圧を吸収させる目的で付加されたものであ
るため、ＶＣＣ端子１から見てインピーダン１ スが小さい位置に付加することが望ましい。
また第２図において、■ＣＣ端子１に印加されたノイズ
を減衰させる働きをもつ第２の回路は、周辺電源ライン
２にある。即ち、周辺電源ライン２には一般的に出カバ
ソファ、入出力バッファあるいは入力保護ダイオードと
いった大きなＮ型のウェルを持った回路が接続され、必
然的にそのウェルと基板間の容量が周辺電源ライン２に
付加されることになる。また一般的に周辺電源ライン２
はアルミニウム等を主体とする低抵抗の金属配線により
作られ、それ自体有限な抵抗値をもつ。そこで抵抗成分
８と周辺電源ライン２との接続箇所を■ＣＣ端子１から
見てインピーダンスが大きくなる箇所に定めることによ
り、周辺電源ライン２自体の持つ抵抗と容量とからなる
フィルタ回路を構成することができる。
さらに第２図において、ノイズを減衰させる働きをもつ
第３の回路は、抵抗成分８である。即ち、抵抗成分８は
、周辺電源ライン２に乗ったノイズ成分をその電圧降下
によって減衰させる働きをも２ つものである。一般的に周辺電源ライン２のもつ容量成
分は大きいが、抵抗成分が小さいため、抵抗成分８はこ
れを補足する働きをさせるものである。抵抗成分８を構
成する方法としては、例えばポリシリコンやＮ型拡散等
を用いることができる。
ポリシリコンの場合には２例えばＮ型拡散による抵抗を
用いた場合のようなそれ自身のブレークダウンによるキ
ャリアの注入は起こらない。また例えばＮ型拡散のよう
に拡散により抵抗成分を構成した場合には接合部分の接
合容量を更に付加することができる。
またさらに第２図において、ノイズを減衰させる働きを
もつ第４の回路は、ＮチャネルＭＯ３ＦＥＴ９である。
このＮチャネルＭＯ３ＦＥＴ９の第１の働きは、そのド
レイン・ゲート間の容量により、抵抗成分８とともに主
として抵抗と容量とによるフィルタを構成することであ
る。ＮチャネルＭＯ３ＦＥＴ９の第２の働きは、該相補
型半導体集積回路に外部から印加されるノイズがｖＣＣ
端子１からだけではなく、例えば出力端子、入出力３ 端子あるいは入力端子からも入ってくるために、例えば
抵抗成分８に近い周辺電源ライン２に、上記端子に印加
されたノイズが乗って（ることがあり、これをＮチャネ
ルＭＯ３ＦＥＴ７と同様の動作によって減衰させること
である。
以上の回路により、主として電源端子１に印加されたノ
イズ電圧に起因する周辺電源ライン２の電位変動は内部
電源ライン５では十分に減衰され、従って電源端子のラ
ッチアップ電圧は十分改善されることとなる。
以上のような本回路では、相補型半導体集積回路自体が
持つ抵抗や容量成分を活用し、かつノイズを減衰させる
回路を付加したので、相補型半導体集積回路においてｖ
ＣＣ端子に印加されるノイズに起因するラッチアップ電
圧を改善させることができる。
また本回路では、ラッチアップの発生を抑制するために
、内部電源ラインに乗るノイズを減衰するようにしたの
で、内部回路において例えばソース電位をウェルまたは
基板から供給するといった４ ような、内部回路の特性を悪化させるランチアップ対策
をとらなくてもよいことになる。
なお上記実施例ではＰ型基板Ｎウェル方式の回路につい
て述べたが、本発明は例えばＮ型基板Ｐウェル方式など
のいかなる相補型半導体集積回路にも用いることができ
る。
また上記実施例では４通りの手段の組合せにより、主に
■ＣＣ端子に加わるノイズに起因するラッチアップ電圧
を改善する方法を示したが、本発明はこの全ての手段を
使う必要はなく、任意の組合せで実施することも可能で
あり、従って抵抗成分８を用いない場合も当然本発明に
含まれる。
また上記実施例では周辺電源ラインのもつ抵抗成分と容
量成分とを利用したが、新たに例えば容量成分を付加す
るために容量負荷を作ってもよい。
また上記実施例では周辺電源ラインを利用したが、新た
にこれに相当する抵抗または容量成分をもつ回路を付加
してもよい。
さらに上記実施例ではＮチャネルＭＯ３ＦＥＴ７を１つ
だけ付加したが、これは周辺電源ライン５ 上に１つ以上付加してもよい。また上記実施例ではＮチ
ャネルＭＯ３ＦＥＴ９を１つだけ付加したが、これは内
部電源ライン上に１つ以上付加してもよい。
〔発明の効果〕
以上のように、本発明に係る相補型半導体集積回路によ
れば、周辺電源系からの電圧を内部回路に給電するよう
に内部電源系を設け、又周辺電源系の電圧をそのノイズ
電圧を積極的に減衰させて内部電源系に供給する減衰手
段を設けるようにしたので、内部回路におけるラフチア
ツブの発生を確実に防止できる効果がある。
【図面の簡単な説明】
第１図は従来の相補型半導体集積回路の構成図、第２図
は本発明の一実施例による相補型半導体集積回路の構成
図である。 １・・・ＶＣＣ＃子（電源端子）、２・・・周辺電源ラ
イン（周辺電源系）、５・・・内部電源ライン（内部電
源系）、７・・・ＮチャネルＭＯ３ＦＥＴ、８・・・抵
抗成分、９　・ＮチャネルＭＯ８ＦＥＴ０６ なお図中同一符号は同−又は相当部分を示す。 ７ 第１図 手続補正書（自発） ２０発明の名称 相補型半導体集積回路 ３、補正をする者 事件との関係　特許出願人 住　所　東京都千代田区丸の内二丁目２番３号名　称　
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）　明細書第３頁第３行の「ゲート」を「ガード」
に訂正する。 （２）同第１１頁第１８行の「ｖＣＣ端子１」を「ＶＣ
Ｃ端子７」に訂正する。 （３）同第１６頁第１２行の「確実に」を「十分に」に
訂正する。 以　上

Claims (1)

  1. 【特許請求の範囲】 （１１内部回路と周辺回路とからなる相補型半導体集積
    回路において、外部から電源端子に印加された電圧を上
    記周辺回路に給電する周辺電源系と、該周辺電源系の電
    圧を上記内部回路に給電する内部電源系と、上記周辺電
    源系の電圧をその電圧変糸 動を減衰させて上記内部電源形に供給する減衰手段とを
    備えたことを特徴とする相補型半導体集積回路。 （２）　上記減衰手段は、上記周辺電源系とその帰線間
    に電気的に接続された通常カットオフ状態であるＭＯＳ
    ＦＥＴであることを特徴とする特許請求の範囲第１項記
    載の相補型半導体集積回路。 （３）上記減衰手段は、上記電源端子から見て上記周辺
    電源系のインピーダンスが高くなる箇所に設けられた抵
    抗成分であることを特徴とする特許請求の範囲第１項記
    載の相補型半導体集積回路。 （４）上記減衰手段は、上記内部電源系と帰線間に電気
    的に接続された通常カットオフ状態であるＭＯＳＦＥＴ
    であることを特徴とする特許請求の範囲第１項記載の相
    補型半導体集積回路。
JP59086829A 1984-04-27 1984-04-27 相補型半導体集積回路 Granted JPS60231355A (ja)

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