JPH02158165A - 一体形複数信号処理回路 - Google Patents
一体形複数信号処理回路Info
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- JPH02158165A JPH02158165A JP63312011A JP31201188A JPH02158165A JP H02158165 A JPH02158165 A JP H02158165A JP 63312011 A JP63312011 A JP 63312011A JP 31201188 A JP31201188 A JP 31201188A JP H02158165 A JPH02158165 A JP H02158165A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多チャンネルの信号処理回路を内蔵した集積回
路における、チャンネル間クロストークの抑制に関する
ものである。
路における、チャンネル間クロストークの抑制に関する
ものである。
多チャンネルの信号処理回路においては、チャンネル間
の整合性とトラッキング特性が良く、小形化と低価格化
が図れる事により、集積回路化が進められている。
の整合性とトラッキング特性が良く、小形化と低価格化
が図れる事により、集積回路化が進められている。
例えば、ナシlナル−セミコンダクタ社リニア・データ
ブック3 (1988年)に記載された高精細力2−モ
ニタ用RCiBビデオアンプI、M123は、コントラ
スト・ブライト11整機能等を有する半導体集積回路で
ある。この集積回路では3チャンネルのビデオ回路を1
チツプ化したことにより、40dBの広いコントラスト
可変範囲においても、電圧ゲインのチャンネル間偏差が
±0.5dBに抑えられている。
ブック3 (1988年)に記載された高精細力2−モ
ニタ用RCiBビデオアンプI、M123は、コントラ
スト・ブライト11整機能等を有する半導体集積回路で
ある。この集積回路では3チャンネルのビデオ回路を1
チツプ化したことにより、40dBの広いコントラスト
可変範囲においても、電圧ゲインのチャンネル間偏差が
±0.5dBに抑えられている。
しかし、多チャンネル集積回路にはチャンネル間クロス
トークが大きいという問題点がある1例えば上記の従来
集積回路の場合にクロストークな−40dB以下に抑え
る為には、ビデオ周波数を10MHz以下に制限しなけ
ればならない。
トークが大きいという問題点がある1例えば上記の従来
集積回路の場合にクロストークな−40dB以下に抑え
る為には、ビデオ周波数を10MHz以下に制限しなけ
ればならない。
多チャンネル集積回路(:おいてチャンネル間クロスト
ークが増大する原因は次のように考えられる。従来例を
示す第2図を用いて説明する。
ークが増大する原因は次のように考えられる。従来例を
示す第2図を用いて説明する。
(a) チャンネル2と3,4の各チャンネルの信号
線22と25.24と各チャンネルを共通に制御する制
御信号線21との交差箇所の寄生容量51と32.55
を介した信号漏えい。
線22と25.24と各チャンネルを共通に制御する制
御信号線21との交差箇所の寄生容量51と32.55
を介した信号漏えい。
(b) 集積回路1内部の電源線41と接地線42の
それぞれのチャンネル間共通インピーダンス46と44
を介した信号漏えい。
それぞれのチャンネル間共通インピーダンス46と44
を介した信号漏えい。
その他にも集積回路の端子間容量を介した信号漏えい等
が考えられるが、上記の2項目が主な原因である。また
、クロストーク抑制の為に各チャンネルに接合分離や絶
縁層分離を施しても、上記の原因は排除できない。
が考えられるが、上記の2項目が主な原因である。また
、クロストーク抑制の為に各チャンネルに接合分離や絶
縁層分離を施しても、上記の原因は排除できない。
本発明の目的は、多チャンネル集積回路のチャンネル間
クロストークな抑制することである。
クロストークな抑制することである。
([題を解決するための手段〕
上記目的は、下記の4項目に代表される手段のうちの少
なくともひとつの手段を採用することにより、達成され
る。
なくともひとつの手段を採用することにより、達成され
る。
(a) 少なくともひとつのあるチャンネルの信号線
においてそのチャンネル外からチャンネル内に渡って設
けられた配線が交差する箇所の信号線な1組の差動信号
線とする。その際、上記の配線との交差により生じる、
上記の配線と上記の1組差動信号線それぞれの間の寄生
容量の容量1直をほぼ等しくする。
においてそのチャンネル外からチャンネル内に渡って設
けられた配線が交差する箇所の信号線な1組の差動信号
線とする。その際、上記の配線との交差により生じる、
上記の配線と上記の1組差動信号線それぞれの間の寄生
容量の容量1直をほぼ等しくする。
(b) 少なくともあるひとつのチャンネルの信号線
との交差を避けられない制御信号線を差動制御信号線と
し、差動制御信号を差動入力回路で受けて制御を行なう
、その際、上記の信号線との交差により生じる、上記の
信号線と上記の差動制御信号線それぞれの間の寄生容量
の容量値をほぼ等しくする。
との交差を避けられない制御信号線を差動制御信号線と
し、差動制御信号を差動入力回路で受けて制御を行なう
、その際、上記の信号線との交差により生じる、上記の
信号線と上記の差動制御信号線それぞれの間の寄生容量
の容量値をほぼ等しくする。
(0) 少なくともあるひとつのチャンネルの信号線
との交差を避けられない制御信号線に直列抵抗を挿入す
る。
との交差を避けられない制御信号線に直列抵抗を挿入す
る。
(d) 複数のチャンネル間で共通となる電源線或い
は接地線インピーダンスを有する場合に、少なくともあ
るひとつのチャンネル内の信号回路の電源線或いは接地
線l:、定を光源或いは定電流回路を直列挿入する。
は接地線インピーダンスを有する場合に、少なくともあ
るひとつのチャンネル内の信号回路の電源線或いは接地
線l:、定を光源或いは定電流回路を直列挿入する。
上記の4項目に代表される手段に関する作用を、それぞ
れの項目番号に対応させて下記の4項目に説明する。
れの項目番号に対応させて下記の4項目に説明する。
(a) 上記の配線と上記の1組の差動信号線それぞ
れの間のほぼ等しい容量の寄生容量は、上記の1組の差
動信号線それぞれから上記の配線に漏えいする信号のそ
れぞれの伝達関数をほぼ等しくする。それシーより、上
記の1組の差動信号線から上記の配線に漏えいする信号
はほぼ打ち消され、他チャンネルへのクロストークな抑
制することができる。
れの間のほぼ等しい容量の寄生容量は、上記の1組の差
動信号線それぞれから上記の配線に漏えいする信号のそ
れぞれの伝達関数をほぼ等しくする。それシーより、上
記の1組の差動信号線から上記の配線に漏えいする信号
はほぼ打ち消され、他チャンネルへのクロストークな抑
制することができる。
(b) 上記の信号線と上記の差動制御信号線それぞ
れの間のほぼ等しい容量の寄生容量は、上記の信号線か
ら上記の差動制御信号線それぞれに漏えいする信号をほ
ぼ等しくする。上記の差動制御信号が入力される差動入
力回路は、はぼ等しい同相信号として入力される上記の
漏えい信号の影響を除去する。それにより上記の差動制
御信号への信号漏えいによるクロストークを抑制するこ
とができる。
れの間のほぼ等しい容量の寄生容量は、上記の信号線か
ら上記の差動制御信号線それぞれに漏えいする信号をほ
ぼ等しくする。上記の差動制御信号が入力される差動入
力回路は、はぼ等しい同相信号として入力される上記の
漏えい信号の影響を除去する。それにより上記の差動制
御信号への信号漏えいによるクロストークを抑制するこ
とができる。
(0) 上記の制御信号線に挿入する直列抵抗は、抵
抗と接地電位の間に寄生する分布容量により低域通過フ
ィルタを形成する。従って、制御信号の周波数が漏えい
信号の周波数よりも低い場合には、上記の信号線から上
記の制御信号線に漏えいした信号を除去することができ
、上記の制御信号線を介したクロストークを抑制するこ
とができる。
抗と接地電位の間に寄生する分布容量により低域通過フ
ィルタを形成する。従って、制御信号の周波数が漏えい
信号の周波数よりも低い場合には、上記の信号線から上
記の制御信号線に漏えいした信号を除去することができ
、上記の制御信号線を介したクロストークを抑制するこ
とができる。
(d) 上記の定電流源或いは定電流回路は、上記の
複数のチャンネル間に共通となる電源線或いは接地線イ
ンピーダンスに流れる信号電流を抑制する作用を有する
。それ1:より、上記の電源線或いは接地線インピーダ
ンスを介したクロストークを抑制することができる。
複数のチャンネル間に共通となる電源線或いは接地線イ
ンピーダンスに流れる信号電流を抑制する作用を有する
。それ1:より、上記の電源線或いは接地線インピーダ
ンスを介したクロストークを抑制することができる。
以下、本発明の一実施例を第3図により説明する。第3
図は2と3,4の3チャンネルの信号処理回路を内蔵し
た集積回路を示している。配線210は、上記のチャン
ネル内の差動信号線221と222.251と232,
241と242の3組と交差している。配線210がチ
ャンネル2と3.4を制御する為の制御信号線である場
合には、1点破線211と212,213で示す配線を
接続して表わすことができるが、第5図の場合、配線2
10は制御信号線に限定されず、配線であれば全てを含
む。
図は2と3,4の3チャンネルの信号処理回路を内蔵し
た集積回路を示している。配線210は、上記のチャン
ネル内の差動信号線221と222.251と232,
241と242の3組と交差している。配線210がチ
ャンネル2と3.4を制御する為の制御信号線である場
合には、1点破線211と212,213で示す配線を
接続して表わすことができるが、第5図の場合、配線2
10は制御信号線に限定されず、配線であれば全てを含
む。
以下の説明はチャンネル2を代表として行う為、他のチ
ャンネル3と4にも同様の事が成り立つ。
ャンネル3と4にも同様の事が成り立つ。
配線210と差動信号線221と222のそれぞれの交
差により生じる寄生容量をそれぞれ311と512とす
る。寄生容量511と312の容量をほぼ等しくする方
法例を説明するため、上記の交差箇所付近の集積回路の
構造図を第4図に示す、第4図において、60は5in
2の酸化膜層、61はSlやGaAs等による半導体層
を示し、配線210と214.差動信号線221と22
2はAAやポリシリコンによる多層配線により構成され
る。(配線214は後述する他の実施例に用いられる。
差により生じる寄生容量をそれぞれ311と512とす
る。寄生容量511と312の容量をほぼ等しくする方
法例を説明するため、上記の交差箇所付近の集積回路の
構造図を第4図に示す、第4図において、60は5in
2の酸化膜層、61はSlやGaAs等による半導体層
を示し、配線210と214.差動信号線221と22
2はAAやポリシリコンによる多層配線により構成され
る。(配線214は後述する他の実施例に用いられる。
)上記の寄生容t311と512は、上記の配線構造の
間に寄生する分布容量となる。しかし、その配線構造の
対称性より、第4図の上面図を示した第5図において斜
線部で示した交差部2101と2102の面積を等しく
することにより、上記の寄生容t311と312の容量
はほぼ等しい大きさになる。(実際には半導体層61に
起因する電界と周辺配線の影響により、若干の容量偏差
を生じる。)また、第4図においては酸化膜層内の交差
による寄生容量のみを論じたが、半導体層内の多層の配
線構造の間に生じる寄生容量及び酸化膜層と半導体層の
それぞれの配線構造の間に生じる寄生容量についても、
上記と同様にして等しい容量値が得られる。また上記の
方法は、混成集積回路においても容易に応用できる。
間に寄生する分布容量となる。しかし、その配線構造の
対称性より、第4図の上面図を示した第5図において斜
線部で示した交差部2101と2102の面積を等しく
することにより、上記の寄生容t311と312の容量
はほぼ等しい大きさになる。(実際には半導体層61に
起因する電界と周辺配線の影響により、若干の容量偏差
を生じる。)また、第4図においては酸化膜層内の交差
による寄生容量のみを論じたが、半導体層内の多層の配
線構造の間に生じる寄生容量及び酸化膜層と半導体層の
それぞれの配線構造の間に生じる寄生容量についても、
上記と同様にして等しい容量値が得られる。また上記の
方法は、混成集積回路においても容易に応用できる。
上記の方法例により得られたほぼ等しい容量値の寄生容
量311と312により、上記の差動信号線221と2
22のそれぞれから上記の配線210に漏えいする信号
の伝達関数は、ともにほぼ等しくなる。
量311と312により、上記の差動信号線221と2
22のそれぞれから上記の配線210に漏えいする信号
の伝達関数は、ともにほぼ等しくなる。
このことにより、上記の差動信号線221と222から
上記の配線210に漏えいする信号はほぼ打ち消される
。結果として、第3図に示した実施例を用いれば、チャ
ンネル2と3,4からの配線210を介した信号漏えい
を抑制できる。
上記の配線210に漏えいする信号はほぼ打ち消される
。結果として、第3図に示した実施例を用いれば、チャ
ンネル2と3,4からの配線210を介した信号漏えい
を抑制できる。
以上の実施例は、3チャンネル内蔵集積回路に限らず、
多チャンネル内蔵集積回路については言うまでもなく、
単チャンネル集積回路においても周辺回路へのクロスト
ークを抑制する技術として応用できる。また、チャンネ
ル間においては、上記の寄生容量値を等しくする必要の
ない事は言うまでもない、さらに付は加えると、上記の
実施例は、信号線と配線が交差する箇所のみを限定する
ので、交差のない範囲の信号は平衡伝送されようと不平
衡伝送(第3図)であろうとかまわない。
多チャンネル内蔵集積回路については言うまでもなく、
単チャンネル集積回路においても周辺回路へのクロスト
ークを抑制する技術として応用できる。また、チャンネ
ル間においては、上記の寄生容量値を等しくする必要の
ない事は言うまでもない、さらに付は加えると、上記の
実施例は、信号線と配線が交差する箇所のみを限定する
ので、交差のない範囲の信号は平衡伝送されようと不平
衡伝送(第3図)であろうとかまわない。
次に、本発明の第2項の実施例を第6図を用いて説明す
る。第6図においては、信号線22と23.24のうち
の少なくともひとつの信号線と交差せざるを得ない制御
線の制御信号を、差動制御信号線210と214を用い
た差動制御信号として伝送し、この差動制御信号を差動
入力回路71と72゜73に入力して所望の制御を行な
う、但し、差動入力回路のそれぞれにおいて、反転入力
と非反転入力の入力インピーダンスは相等しいか、差動
制御信号線210と214のそれぞれのインピーダンス
が等しくなるように設定される。この場合も、例えばチ
ャンネル2における信号線22と差動制御信号線214
と210のそれぞれの交差により生じる寄生容t315
と614をほぼ等しい容量値とする。
る。第6図においては、信号線22と23.24のうち
の少なくともひとつの信号線と交差せざるを得ない制御
線の制御信号を、差動制御信号線210と214を用い
た差動制御信号として伝送し、この差動制御信号を差動
入力回路71と72゜73に入力して所望の制御を行な
う、但し、差動入力回路のそれぞれにおいて、反転入力
と非反転入力の入力インピーダンスは相等しいか、差動
制御信号線210と214のそれぞれのインピーダンス
が等しくなるように設定される。この場合も、例えばチ
ャンネル2における信号線22と差動制御信号線214
と210のそれぞれの交差により生じる寄生容t315
と614をほぼ等しい容量値とする。
構成方法は第3図(二示した寄生容置311と312の
場合と同様である。
場合と同様である。
上記の寄生容量315と314は、上記の信号線22か
ら上記の差動制御信号線のそれぞれ214と210に漏
えいする信号をほぼ等しくする。これは、信号の漏えい
箇所において差動制御信号線214と210のそれぞれ
の入力インピーダンスは、はぼ等しいと見なせるからで
ある。
ら上記の差動制御信号線のそれぞれ214と210に漏
えいする信号をほぼ等しくする。これは、信号の漏えい
箇所において差動制御信号線214と210のそれぞれ
の入力インピーダンスは、はぼ等しいと見なせるからで
ある。
従って、上記の漏えい信号は同相信号として、差動入力
回路71と72.73のそれぞれにおいて除去される。
回路71と72.73のそれぞれにおいて除去される。
結果として、第6図1二示す実施列を用いることにより
、上記の差動制御信号への信号漏えいによるクロストー
クな抑制する事ができる。
、上記の差動制御信号への信号漏えいによるクロストー
クな抑制する事ができる。
以上の実施列は、3チャンネル内蔵集積回路に限らず、
多チャンネル内蔵集積回路に対しても応用できる事は言
うまでもない、そして、制御信号線がひとつのチャンネ
ルの信号線とのみ交差する場合(:も、本発明は有効で
ある。また、チャンネル間においては、上記の寄生容斂
値または差動制御信号線の入力インピーダンスを等しく
する必要のない事も自明である。(差動制御信号線は一
般に長い配線となり、寄生する分布インピーダンスの影
響で、各チャンネルの信号線との交差箇所における入力
インピーダンスが異なる場合がある。)さらに、本発明
の第5項の実施例を第7図を用いて説明する。第7図に
おいては、信号線22と25.24のうちの少なくとも
ひとつの信号線と交差せざるを得ない制御信号線21に
直列抵抗81と82.83を挿入する。
多チャンネル内蔵集積回路に対しても応用できる事は言
うまでもない、そして、制御信号線がひとつのチャンネ
ルの信号線とのみ交差する場合(:も、本発明は有効で
ある。また、チャンネル間においては、上記の寄生容斂
値または差動制御信号線の入力インピーダンスを等しく
する必要のない事も自明である。(差動制御信号線は一
般に長い配線となり、寄生する分布インピーダンスの影
響で、各チャンネルの信号線との交差箇所における入力
インピーダンスが異なる場合がある。)さらに、本発明
の第5項の実施例を第7図を用いて説明する。第7図に
おいては、信号線22と25.24のうちの少なくとも
ひとつの信号線と交差せざるを得ない制御信号線21に
直列抵抗81と82.83を挿入する。
これらの直列抵抗は81に代表されるように、抵抗と接
地を位の間に寄生する分布容量により、低域通過フィル
タを形成する。寄生する分布容量は、集積回路の抵抗構
造における抵抗体面積に対して比例関係に近い特性をも
つ、ここで、上記の制御信号線21に上記の信号線から
漏えいする信号は、その大部分を配線の交差による寄生
容置を介した高周波信号が占める場合が多い。また、制
御信号は低周波である場合が多い、従って、上記の直列
抵抗は上記の抵抗体面積を大きくした方が好ましい、さ
らに、集積回路の制御動作への影響を考えると、上記の
直列抵抗の抵抗値を低くした方が好ましい。上記の直列
抵抗に関するこれらの条件は、集積回路の抵抗特性と整
合する。なお、以上の抵抗に関する考察は、集積回路が
半導体回路であるか混成回路であるかに依存しないこと
は言うまでもない。
地を位の間に寄生する分布容量により、低域通過フィル
タを形成する。寄生する分布容量は、集積回路の抵抗構
造における抵抗体面積に対して比例関係に近い特性をも
つ、ここで、上記の制御信号線21に上記の信号線から
漏えいする信号は、その大部分を配線の交差による寄生
容置を介した高周波信号が占める場合が多い。また、制
御信号は低周波である場合が多い、従って、上記の直列
抵抗は上記の抵抗体面積を大きくした方が好ましい、さ
らに、集積回路の制御動作への影響を考えると、上記の
直列抵抗の抵抗値を低くした方が好ましい。上記の直列
抵抗に関するこれらの条件は、集積回路の抵抗特性と整
合する。なお、以上の抵抗に関する考察は、集積回路が
半導体回路であるか混成回路であるかに依存しないこと
は言うまでもない。
従って、第7図に示す実施例を用いる事により、上記の
信号線22や25.24から上記の制御信号線21に漏
えいした信号を除去することができる。
信号線22や25.24から上記の制御信号線21に漏
えいした信号を除去することができる。
また、上記の直列抵抗は上記の制御信号線上であれば任
意の位置に挿入することができる0例えば、集積回路に
内蔵された各チャンネルの間に挿入したり、制御信号線
と各チャンネルの信号線の交差箇所を挾むよう(二挿入
する(後者の場合、交差箇所を有するチャンネル内にお
いても挿入すれば、自己帰還(=よる発振対策にもなる
)。
意の位置に挿入することができる0例えば、集積回路に
内蔵された各チャンネルの間に挿入したり、制御信号線
と各チャンネルの信号線の交差箇所を挾むよう(二挿入
する(後者の場合、交差箇所を有するチャンネル内にお
いても挿入すれば、自己帰還(=よる発振対策にもなる
)。
以上のことより、本発明を用いることで制御信号線を介
したクロストークを抑制できる。また、以上の実施例は
、3チャンネル内蔵集積回路に限らず、多チャンネル内
蔵集積回路に対しても応用できることは言うまでもない
。
したクロストークを抑制できる。また、以上の実施例は
、3チャンネル内蔵集積回路に限らず、多チャンネル内
蔵集積回路に対しても応用できることは言うまでもない
。
また、本発明の第4項の実施例を第8図により説明する
。第8図においては、チャンネル間で共通となる接地線
42が存在する場合を仮定する。
。第8図においては、チャンネル間で共通となる接地線
42が存在する場合を仮定する。
このような状況は、集積回路の端子数に制約がある場合
等にしばしば発生する。第8図では、各チャンネル内の
信号回路51から56の接地線に定電流源或いは定電流
回路の91から96を直列挿入している。
等にしばしば発生する。第8図では、各チャンネル内の
信号回路51から56の接地線に定電流源或いは定電流
回路の91から96を直列挿入している。
以上の構成を用いることにより、チャンネル間で共通と
なる接地線インピーダンス44に流れる信号電流が抑え
られ、この接地線インピーダンスを介したクロストーク
を抑制することができる。
なる接地線インピーダンス44に流れる信号電流が抑え
られ、この接地線インピーダンスを介したクロストーク
を抑制することができる。
逆に、クロストークを抑えつつ集積回路の電源や接地の
端子数を削減できる。
端子数を削減できる。
また、第8図において、上記の信号回路の電源線に流れ
る信号電流が接地線を流れる電流にほぼ等しい場合には
、定電流源或いは定電流回路91や92を接地線側から
はずし、電源線側のそれぞれ4311や4312の箇所
に以前と同一方向にして直列挿入することができる。
る信号電流が接地線を流れる電流にほぼ等しい場合には
、定電流源或いは定電流回路91や92を接地線側から
はずし、電源線側のそれぞれ4311や4312の箇所
に以前と同一方向にして直列挿入することができる。
本発明の原理は、チャンネル間で共通となる電源線或い
は接地線インピーダンスに流れる信号電流を抑制するこ
とであるので、各チャンネル内の信号回路のすべてを、
定電流源或いは定電流回路を用いた回路構成に変更する
必要はなく、電源線或いは接地線に流れる信号電流の大
きい信号回路にのみ変更を要する。また、用いる定電流
源や定電流回路の部分は、上記のチャンネル間共通イン
ピーダンスに流れる信号’を流の大きくならない範囲で
抵抗に置き換えることができる。
は接地線インピーダンスに流れる信号電流を抑制するこ
とであるので、各チャンネル内の信号回路のすべてを、
定電流源或いは定電流回路を用いた回路構成に変更する
必要はなく、電源線或いは接地線に流れる信号電流の大
きい信号回路にのみ変更を要する。また、用いる定電流
源や定電流回路の部分は、上記のチャンネル間共通イン
ピーダンスに流れる信号’を流の大きくならない範囲で
抵抗に置き換えることができる。
ここで、91から96の定電流源或いは定電流回路を電
源線或いは接地線に直列挿入した信号回路の例を第9図
から第14図に示す、第9図から第11図までは信号回
路が差動増幅回路である場合の列である。エミッタ間イ
ンピーダンスが5121と5122の接続であろうと(
第9図)、512の接続であろうとも(第10図)、電
源線或いは接地線に定電流源或いは定電流回路91や9
11,9i2が直列挿入された差動増幅回路であれば実
施例となり得る。同様(二出力インピーダンスが受動素
子5125や5126であろうと(第9図と第10図)
、能動素子5127や5128であろうとも(第11図
)実施例となり得る。
源線或いは接地線に直列挿入した信号回路の例を第9図
から第14図に示す、第9図から第11図までは信号回
路が差動増幅回路である場合の列である。エミッタ間イ
ンピーダンスが5121と5122の接続であろうと(
第9図)、512の接続であろうとも(第10図)、電
源線或いは接地線に定電流源或いは定電流回路91や9
11,9i2が直列挿入された差動増幅回路であれば実
施例となり得る。同様(二出力インピーダンスが受動素
子5125や5126であろうと(第9図と第10図)
、能動素子5127や5128であろうとも(第11図
)実施例となり得る。
第12図は定電源或いは定を光回路91を負荷としたエ
ミッタ接地増幅回路を示す。同様に、定電流源或いは定
電流回路を負荷としたコレクタ接地増幅回路(第13図
)とベース接地増幅回路も実施例となり得る。また、定
電流源或いは定電流回路によりバイアス電流を流すベー
ス接地増幅回路を第14図に示す。
ミッタ接地増幅回路を示す。同様に、定電流源或いは定
電流回路を負荷としたコレクタ接地増幅回路(第13図
)とベース接地増幅回路も実施例となり得る。また、定
電流源或いは定電流回路によりバイアス電流を流すベー
ス接地増幅回路を第14図に示す。
以上の第9図から第14図に示した回路例のいずれも、
電源と能動素子、定電流源或いは定電流回路の極性を反
転できることは言うまでもない。
電源と能動素子、定電流源或いは定電流回路の極性を反
転できることは言うまでもない。
また、各能動素子にはトランジスタのほかにFET(G
aAs素子も含む)の各種半導体素子等の集積回路で使
用できる素子はすべて含まれる。
aAs素子も含む)の各種半導体素子等の集積回路で使
用できる素子はすべて含まれる。
最後ζ二本発明の第1項から第4項までを同時に実施し
た場合の実施例を第1図に示して、本発明の特徴を最も
よく表わす図とする。第1図においては各チャンネルで
共通の接地端子12を使用している。第1図の実施例を
高精細デイスプレィ用ビデオ集積回路に実施したところ
、信号周波数100MHzにおいてチャンネル間クロス
トークを一44dB以下に抑えることができた。
た場合の実施例を第1図に示して、本発明の特徴を最も
よく表わす図とする。第1図においては各チャンネルで
共通の接地端子12を使用している。第1図の実施例を
高精細デイスプレィ用ビデオ集積回路に実施したところ
、信号周波数100MHzにおいてチャンネル間クロス
トークを一44dB以下に抑えることができた。
以上に本発明の第1項から第4項の実施例を詳細に説明
したが、いずれの実施例も集積回路に適用できることは
言うまでもなく、表面実装回路等の軽薄短小化技術にも
本発明は実施できる。
したが、いずれの実施例も集積回路に適用できることは
言うまでもなく、表面実装回路等の軽薄短小化技術にも
本発明は実施できる。
また、一般的に単一のチャンネルのみを内蔵する集積回
路を広帯域化する技術により、多チャンネル内蔵集積回
路の各チャンネルの信号増幅周波数帯域は容易に拡大で
きる(但し、集積回路の消費電力とパッケージの端子数
等による制約は回避できない)。しかし、一般的にチャ
ンネル藺クロストークが周波数の上昇に従って増大する
特性な示すため、多チャンネル内蔵集積回路の使用可能
周波数帯域は制限されてきた。従って、本発明を用いる
ことにより、多チャンネル集積回路の周波数帯域を大幅
に拡大できる。
路を広帯域化する技術により、多チャンネル内蔵集積回
路の各チャンネルの信号増幅周波数帯域は容易に拡大で
きる(但し、集積回路の消費電力とパッケージの端子数
等による制約は回避できない)。しかし、一般的にチャ
ンネル藺クロストークが周波数の上昇に従って増大する
特性な示すため、多チャンネル内蔵集積回路の使用可能
周波数帯域は制限されてきた。従って、本発明を用いる
ことにより、多チャンネル集積回路の周波数帯域を大幅
に拡大できる。
以上詳細に説明したように本発明によれば、クロストー
クな抑制できると言う効果がある。
クな抑制できると言う効果がある。
本発明を半導体集積回路に実施したところ、チャンネル
間クロストークな100MHzにおいて一44dB以下
に抑制することができた。
間クロストークな100MHzにおいて一44dB以下
に抑制することができた。
本発明を用いることにより、多チャンネル集積回路の周
波数帯域を大幅に拡大することができる。
波数帯域を大幅に拡大することができる。
第1図は本発明の一実施例を示す回路図、第2図は従来
例を示す回路図、第3図は本発明の他の実施例を示す回
路図、第4図及び第5図は配線間の寄生容量の説明図、
第6図は本発明のさらに他の実施列を示す回路図、第7
図は本発明のさらに他の実施例を示す回路図、第8図は
本発明のさらに他の実施例を示す回路図、第9図乃至第
14図は第8図ζ二示した信号回路の具体的な示す回路
図である。 1・・・集積回路 2.5.4・・争各チャンネル 21.210,214・・・制御信号線22.221,
222・・・信号線 71.72.73・・・差動入力回路 81.811,812・・・直列抵抗 91.92,911.912・・・定IE流源或いは定
電流回路。 4図 6図 咎工各i 7z・・蒐勿^力cjlI語 8図 図 81直列芽き1九 5z−JJi プリA1\坑 850蓬ヂリニF6/l箔− ¥19図 晃10図 第 月 図 第12図 Mob図 第+4L¥1 z51・・人力立詰子 252・・・入h11!l子 2乙!・−土が退チ ztz・・ルカ立晶予
例を示す回路図、第3図は本発明の他の実施例を示す回
路図、第4図及び第5図は配線間の寄生容量の説明図、
第6図は本発明のさらに他の実施列を示す回路図、第7
図は本発明のさらに他の実施例を示す回路図、第8図は
本発明のさらに他の実施例を示す回路図、第9図乃至第
14図は第8図ζ二示した信号回路の具体的な示す回路
図である。 1・・・集積回路 2.5.4・・争各チャンネル 21.210,214・・・制御信号線22.221,
222・・・信号線 71.72.73・・・差動入力回路 81.811,812・・・直列抵抗 91.92,911.912・・・定IE流源或いは定
電流回路。 4図 6図 咎工各i 7z・・蒐勿^力cjlI語 8図 図 81直列芽き1九 5z−JJi プリA1\坑 850蓬ヂリニF6/l箔− ¥19図 晃10図 第 月 図 第12図 Mob図 第+4L¥1 z51・・人力立詰子 252・・・入h11!l子 2乙!・−土が退チ ztz・・ルカ立晶予
Claims (1)
- 【特許請求の範囲】 1、少なくともひとつのあるチャンネルの信号線におい
て、第1のチャンネル外からチャンネル内に渡り設けら
れた第1の配線が交差する箇所の信号線を第1の1組の
差動信号線とし、上記第1の配線との交差により生じる
上記第1の配線と上記第1の1組の差動信号線それぞれ
の間の寄生容量をほぼ等しい容量値としたことを特徴と
する多チャンネル集積回路。 2、少なくともあるひとつの第2のチャンネルの第2の
信号線との交差を避けられない第1の制御信号線を差動
制御信号線とし、差動制御信号を受けて制御を行なう為
の差動入力回路を上記の差動制御信号線に接続し、上記
の第2の信号線との交差により生じる、上記の第2の信
号線と上記の差動制御信号線それぞれの間の寄生容量を
ほぼ等しい容量値としたことを特徴とする多チャンネル
集積回路。 3、少なくともあるひとつの第3のチャンネルの第3の
信号線と交差する第2の制御信号線に直列抵抗を挿入し
たことを特徴とする多チャンネル集積回路。 4、複数の第4のチャンネル間で共通となる第1の電源
線或いは第1の接地線を有し、上記第4のチャンネルの
うちの少なくともあるひとつのチャンネル内の信号回路
の電源線或いは接地線に、定電流源或いは定電流回路を
直列挿入したことを特徴とする多チャンネル集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63312011A JP2608944B2 (ja) | 1988-12-12 | 1988-12-12 | 一体形複数信号処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63312011A JP2608944B2 (ja) | 1988-12-12 | 1988-12-12 | 一体形複数信号処理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02158165A true JPH02158165A (ja) | 1990-06-18 |
JP2608944B2 JP2608944B2 (ja) | 1997-05-14 |
Family
ID=18024136
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63312011A Expired - Lifetime JP2608944B2 (ja) | 1988-12-12 | 1988-12-12 | 一体形複数信号処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2608944B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07135457A (ja) * | 1993-09-16 | 1995-05-23 | Mitsubishi Electric Corp | 半導体集積回路 |
US6909127B2 (en) * | 2001-06-27 | 2005-06-21 | Intel Corporation | Low loss interconnect structure for use in microelectronic circuits |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5583334A (en) * | 1978-12-20 | 1980-06-23 | Fujitsu Ltd | Reference voltage supply circuit |
JPS60231355A (ja) * | 1984-04-27 | 1985-11-16 | Mitsubishi Electric Corp | 相補型半導体集積回路 |
JPS62154774A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 定電流回路 |
JPH01189137A (ja) * | 1988-01-25 | 1989-07-28 | Mitsubishi Electric Corp | 半導体装置 |
-
1988
- 1988-12-12 JP JP63312011A patent/JP2608944B2/ja not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5583334A (en) * | 1978-12-20 | 1980-06-23 | Fujitsu Ltd | Reference voltage supply circuit |
JPS60231355A (ja) * | 1984-04-27 | 1985-11-16 | Mitsubishi Electric Corp | 相補型半導体集積回路 |
JPS62154774A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 定電流回路 |
JPH01189137A (ja) * | 1988-01-25 | 1989-07-28 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07135457A (ja) * | 1993-09-16 | 1995-05-23 | Mitsubishi Electric Corp | 半導体集積回路 |
US6909127B2 (en) * | 2001-06-27 | 2005-06-21 | Intel Corporation | Low loss interconnect structure for use in microelectronic circuits |
US7352059B2 (en) | 2001-06-27 | 2008-04-01 | Intel Corporation | Low loss interconnect structure for use in microelectronic circuits |
Also Published As
Publication number | Publication date |
---|---|
JP2608944B2 (ja) | 1997-05-14 |
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