JPH05335838A - 全差動型アナログ回路 - Google Patents
全差動型アナログ回路Info
- Publication number
- JPH05335838A JPH05335838A JP4163657A JP16365792A JPH05335838A JP H05335838 A JPH05335838 A JP H05335838A JP 4163657 A JP4163657 A JP 4163657A JP 16365792 A JP16365792 A JP 16365792A JP H05335838 A JPH05335838 A JP H05335838A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- circuit network
- inverting
- capacitance
- network
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
- H03H11/12—Frequency selective two-port networks using amplifiers with feedback
- H03H11/126—Frequency selective two-port networks using amplifiers with feedback using a single operational amplifier
Abstract
(57)【要約】
【目的】 容量素子の容量下部電極と半導体基板間で発
生する寄生容量により生じる差動電圧変動を除去し、全
差動型アナログ回路の差動バランスを正確に均衡させる
ことができるようにする。 【構成】 差動出力型演算増幅器１と、第１の回路網Ａ
と、第２の回路網Ｂと、第１の回路網Ａと第２の回路網
Ｂとの間を接続する第３の回路網Ｃとを有するものにお
いて、第３の回路網は、２つの同一構成の容量素子の逆
並列接続回路で構成する。即ち、一方の容量素子Ｃ1 の
下部電極と上部電極をそれぞれ他方の容量素子Ｃ1 の上
部電極と下部電極に接続する。
生する寄生容量により生じる差動電圧変動を除去し、全
差動型アナログ回路の差動バランスを正確に均衡させる
ことができるようにする。 【構成】 差動出力型演算増幅器１と、第１の回路網Ａ
と、第２の回路網Ｂと、第１の回路網Ａと第２の回路網
Ｂとの間を接続する第３の回路網Ｃとを有するものにお
いて、第３の回路網は、２つの同一構成の容量素子の逆
並列接続回路で構成する。即ち、一方の容量素子Ｃ1 の
下部電極と上部電極をそれぞれ他方の容量素子Ｃ1 の上
部電極と下部電極に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、演算増幅器と、抵抗素
子と、容量素子とで構成されるアナログ回路に関し、特
に半導体基板上に構成される全差動構成のアナログ回路
に関する。
子と、容量素子とで構成されるアナログ回路に関し、特
に半導体基板上に構成される全差動構成のアナログ回路
に関する。
【０００２】
【従来の技術】この種差動型アナログ回路はアクティブ
・フィルタ等に用いられる。例えば、アナログ−ディジ
タル信号の相互変換を目的とするＡ／Ｄ、Ｄ／Ａコンバ
ータのアナログ・インターフェース部には、通常、Ａ／
Ｄコンバータ側で発生するサンプリング周波数付近での
折り返し信号を除去する目的で使用されるプレフィルタ
部、Ｄ／Ａコンバータ側で発生する帯域外量子化雑音や
映像雑音を除去する目的で使用されるポストフィルタ部
等に、この種低域通過型アクティブ・フィルタが使用さ
れている。
・フィルタ等に用いられる。例えば、アナログ−ディジ
タル信号の相互変換を目的とするＡ／Ｄ、Ｄ／Ａコンバ
ータのアナログ・インターフェース部には、通常、Ａ／
Ｄコンバータ側で発生するサンプリング周波数付近での
折り返し信号を除去する目的で使用されるプレフィルタ
部、Ｄ／Ａコンバータ側で発生する帯域外量子化雑音や
映像雑音を除去する目的で使用されるポストフィルタ部
等に、この種低域通過型アクティブ・フィルタが使用さ
れている。
【０００３】図４は、従来の低域通過型アクティブ・フ
ィルタの回路図であって、１ａは演算増幅器、Ｃ14、Ｃ
2 は容量素子、Ｒ1 、Ｒ2 は抵抗素子である。演算増幅
器１ａの特性を理想的なものと仮定すれば、入力電圧Ｖ
ｉに対する出力電圧をＶｏとし、容量素子Ｃ14の容量を
４Ｃ1 として、その伝達関数は次式で与えられる。 Ｖｏ／Ｖｉ＝−１／｛４Ｒ1 Ｒ2 Ｃ1 Ｃ2 ｓ2 ＋（２Ｒ1 Ｃ2 ＋Ｒ2 Ｃ2 ） ｓ＋１｝ …
ィルタの回路図であって、１ａは演算増幅器、Ｃ14、Ｃ
2 は容量素子、Ｒ1 、Ｒ2 は抵抗素子である。演算増幅
器１ａの特性を理想的なものと仮定すれば、入力電圧Ｖ
ｉに対する出力電圧をＶｏとし、容量素子Ｃ14の容量を
４Ｃ1 として、その伝達関数は次式で与えられる。 Ｖｏ／Ｖｉ＝−１／｛４Ｒ1 Ｒ2 Ｃ1 Ｃ2 ｓ2 ＋（２Ｒ1 Ｃ2 ＋Ｒ2 Ｃ2 ） ｓ＋１｝ …
【０００４】しかし、図４に示した低域通過型アクティ
ブ・フィルタを、上述の使用目的において半導体基板上
に実現した場合、電源電圧変動除去比が小さい、半導体
基板電圧が変動すると容量性結合により出力が変動す
る、等の問題が発生する。
ブ・フィルタを、上述の使用目的において半導体基板上
に実現した場合、電源電圧変動除去比が小さい、半導体
基板電圧が変動すると容量性結合により出力が変動す
る、等の問題が発生する。
【０００５】そこで従来、これらの問題を解決してノイ
ズ低減化を図る一方法として、上述の単一出力型低域通
過フィルタを差動出力型演算増幅器を用いて全差動型フ
ィルタに変更することが行われてきた。図５は、図４に
示した低域通過型アクティブ・フィルタを全差動型化し
たフィルタの回路図である。この回路は、差動出力型演
算増幅器１と、演算増幅器１の反転入力端子と非反転出
力端子とに接続された、容量素子Ｃ2 と抵抗素子Ｒ1 、
Ｒ2 とにより構成された第１の回路網Ａと、演算増幅器
１の非反転入力端子と反転出力端子とに接続された、容
量素子Ｃ2 と抵抗素子Ｒ1 、Ｒ2 とにより構成された第
２の回路網Ｂと、第１の回路網Ａと第２の回路網Ｂとの
間を接続する単一の容量素子Ｃ12により構成される第３
の回路網Ｃ12とにより構成されている。図５の回路で容
量素子Ｃ12の容量を２Ｃ1 とすれば、同回路の伝達関数
は上記式で与えられる。
ズ低減化を図る一方法として、上述の単一出力型低域通
過フィルタを差動出力型演算増幅器を用いて全差動型フ
ィルタに変更することが行われてきた。図５は、図４に
示した低域通過型アクティブ・フィルタを全差動型化し
たフィルタの回路図である。この回路は、差動出力型演
算増幅器１と、演算増幅器１の反転入力端子と非反転出
力端子とに接続された、容量素子Ｃ2 と抵抗素子Ｒ1 、
Ｒ2 とにより構成された第１の回路網Ａと、演算増幅器
１の非反転入力端子と反転出力端子とに接続された、容
量素子Ｃ2 と抵抗素子Ｒ1 、Ｒ2 とにより構成された第
２の回路網Ｂと、第１の回路網Ａと第２の回路網Ｂとの
間を接続する単一の容量素子Ｃ12により構成される第３
の回路網Ｃ12とにより構成されている。図５の回路で容
量素子Ｃ12の容量を２Ｃ1 とすれば、同回路の伝達関数
は上記式で与えられる。
【０００６】このように構成された全差動型アナログ回
路を採用した場合、電源ライン、あるいは半導体基板か
ら非反転出力への伝達関数は、反転出力への伝達関数と
等しくなり、両出力が相殺されることにより、単一出力
構成時に見られた上述の出力の変動は生じない。これに
より、通常、単一出力構成で使用する場合より４０〜６
０ｄＢ程度のノイズの低減効果を期待できる。
路を採用した場合、電源ライン、あるいは半導体基板か
ら非反転出力への伝達関数は、反転出力への伝達関数と
等しくなり、両出力が相殺されることにより、単一出力
構成時に見られた上述の出力の変動は生じない。これに
より、通常、単一出力構成で使用する場合より４０〜６
０ｄＢ程度のノイズの低減効果を期待できる。
【０００７】
【発明が解決しようとする課題】通常、半導体基板上に
製造される全差動型アナログ回路においては、容量素子
は、図６に示されるように、半導体基板２上において、
容量下部電極３と容量上部電極４の間に絶縁膜５を挿入
した形状に構成される。ここで、容量上部電極４側、容
量下部電極３側の双方から見た寄生容量について考察す
る。仮にこの容量素子の値をＣ1 と仮定すると、容量下
部電極と半導体基板間に発生する寄生容量はＣ1 ／１０
程度となるが、容量上部電極と半導体基板間に発生する
寄生容量はそれに比較して無視できる程度である。この
寄生容量の差は、図５で示した全差動型低域通過フィル
タにおいて、非反転出力と反転出力の伝達関数に対する
半導体基板からの影響に差を生じさせ、差動電圧変動を
発生させることになる。本発明は、このような問題に鑑
みてなされたものであって、その目的とするところは、
寄生容量のアンバランスを解消して全差動アナログ回路
の差動バランスを正確に均衡させることのできるように
することである。
製造される全差動型アナログ回路においては、容量素子
は、図６に示されるように、半導体基板２上において、
容量下部電極３と容量上部電極４の間に絶縁膜５を挿入
した形状に構成される。ここで、容量上部電極４側、容
量下部電極３側の双方から見た寄生容量について考察す
る。仮にこの容量素子の値をＣ1 と仮定すると、容量下
部電極と半導体基板間に発生する寄生容量はＣ1 ／１０
程度となるが、容量上部電極と半導体基板間に発生する
寄生容量はそれに比較して無視できる程度である。この
寄生容量の差は、図５で示した全差動型低域通過フィル
タにおいて、非反転出力と反転出力の伝達関数に対する
半導体基板からの影響に差を生じさせ、差動電圧変動を
発生させることになる。本発明は、このような問題に鑑
みてなされたものであって、その目的とするところは、
寄生容量のアンバランスを解消して全差動アナログ回路
の差動バランスを正確に均衡させることのできるように
することである。
【０００８】
【課題を解決するための手段】本発明の全差動アナログ
回路は、非反転入力端子、反転入力端子、非反転出力端
子および反転出力端子を有する全差動型演算増幅器と、
第１の入力端子と第１の出力端子との間を結ぶ、前記反
転入力端子と前記非反転出力端子とに接続された第１の
回路網と、第２の入力端子と第２の出力端子との間を結
ぶ、前記非反転入力端子と前記反転出力端子とに接続さ
れた第２の回路網と、前記第１の回路網と前記第２の回
路網との間に接続された第３の回路網と、を有し、前記
第３の回路網の構成要素である容量素子が、同一構成の
２つの容量素子の逆並列接続回路により構成されている
ことを特徴としている。
回路は、非反転入力端子、反転入力端子、非反転出力端
子および反転出力端子を有する全差動型演算増幅器と、
第１の入力端子と第１の出力端子との間を結ぶ、前記反
転入力端子と前記非反転出力端子とに接続された第１の
回路網と、第２の入力端子と第２の出力端子との間を結
ぶ、前記非反転入力端子と前記反転出力端子とに接続さ
れた第２の回路網と、前記第１の回路網と前記第２の回
路網との間に接続された第３の回路網と、を有し、前記
第３の回路網の構成要素である容量素子が、同一構成の
２つの容量素子の逆並列接続回路により構成されている
ことを特徴としている。
【０００９】
【作用】本発明においては、容量下部電圧と半導体基板
間の寄生容量が容量上部電極と半導体基板間の寄生容量
と異なることによって反転／非反転出力間に差を生じさ
せる容量素子について、その構成を、図３の（ａ）に示
す単一素子構成から図３の（ｂ）に示すように２つの同
一構成の容量素子の逆並列接続回路に変更している。こ
の構成により、半導体基板に対する容量電極間の寄生容
量の差は均等化され、そのため寄生容量の差により生じ
る反転／非反転出力間の伝達関数の差異が回避され、全
差動アナログ回路の差動バランスは均衡化される。
間の寄生容量が容量上部電極と半導体基板間の寄生容量
と異なることによって反転／非反転出力間に差を生じさ
せる容量素子について、その構成を、図３の（ａ）に示
す単一素子構成から図３の（ｂ）に示すように２つの同
一構成の容量素子の逆並列接続回路に変更している。こ
の構成により、半導体基板に対する容量電極間の寄生容
量の差は均等化され、そのため寄生容量の差により生じ
る反転／非反転出力間の伝達関数の差異が回避され、全
差動アナログ回路の差動バランスは均衡化される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す回路
図である。同図に示されるように、本実施例の回路は、
全差動演算増幅器１と、２本の抵抗素子Ｒ1 と、４本の
抵抗素子Ｒ2 と、２つの容量素子Ｃ1 と、２つの容量素
子Ｃ2 と、によって構成されている。
て説明する。図１は、本発明の第１の実施例を示す回路
図である。同図に示されるように、本実施例の回路は、
全差動演算増幅器１と、２本の抵抗素子Ｒ1 と、４本の
抵抗素子Ｒ2 と、２つの容量素子Ｃ1 と、２つの容量素
子Ｃ2 と、によって構成されている。
【００１１】そして、抵抗素子と容量素子との回路は、
演算増幅器１の反転入力端子と非反転出力端子に接続さ
れた第１の回路網Ａと、演算増幅器１の非反転入力端子
と反転出力端子に接続された第２の回路網Ｂと、第１の
回路網Ａと第２の回路網Ｂとを結ぶ第３の回路網Ｃと、
に分類できる。
演算増幅器１の反転入力端子と非反転出力端子に接続さ
れた第１の回路網Ａと、演算増幅器１の非反転入力端子
と反転出力端子に接続された第２の回路網Ｂと、第１の
回路網Ａと第２の回路網Ｂとを結ぶ第３の回路網Ｃと、
に分類できる。
【００１２】第３の回路網Ｃを構成する容量素子は、２
つの同一構成の容量素子Ｃ1 の逆並列接続回路により構
成される。即ち、その容量素子対の一方の容量素子の容
量上部電極が第１の回路網Ａと、またその容量下部電極
が第２の回路網接続群Ｂとそれぞれ接続され、容量素子
対の他方の容量素子の容量上部電極が第２の回路網Ｂ
と、またその容量下部電極が第１の回路網Ａとそれぞれ
接続される。
つの同一構成の容量素子Ｃ1 の逆並列接続回路により構
成される。即ち、その容量素子対の一方の容量素子の容
量上部電極が第１の回路網Ａと、またその容量下部電極
が第２の回路網接続群Ｂとそれぞれ接続され、容量素子
対の他方の容量素子の容量上部電極が第２の回路網Ｂ
と、またその容量下部電極が第１の回路網Ａとそれぞれ
接続される。
【００１３】この全差動型アナログ回路は、全差動型低
域通過アクティブ・フィルタを構成しており、入力電圧
Ｖｉに応じて通過、あるいは濾波された出力信号Ｖｏを
発生する。その入出力の伝達関数は、演算増幅器１を理
想的なものとして次式で与えられる。 Ｖｏ／Ｖｉ＝−１／｛４Ｒ1 Ｒ2 Ｃ1 Ｃ2 ｓ2 ＋（２Ｒ1 Ｃ2 ＋Ｒ2 Ｃ2 ）ｓ ＋１｝
域通過アクティブ・フィルタを構成しており、入力電圧
Ｖｉに応じて通過、あるいは濾波された出力信号Ｖｏを
発生する。その入出力の伝達関数は、演算増幅器１を理
想的なものとして次式で与えられる。 Ｖｏ／Ｖｉ＝−１／｛４Ｒ1 Ｒ2 Ｃ1 Ｃ2 ｓ2 ＋（２Ｒ1 Ｃ2 ＋Ｒ2 Ｃ2 ）ｓ ＋１｝
【００１４】ここで、第３の回路網Ｃを構成する容量素
子（Ｃ1 、Ｃ1 ）における寄生容量について考察する。
容量素子Ｃ1 の容量下部電極と半導体基板間で発生する
寄生容量はＣ1 ／１０程度となるが、容量上部電極と半
導体基板間で発生する寄生容量はそれに比較して無視で
きる程度である。この寄生容量は２つの容量素子Ｃ1に
同様に発生する。従って、第３の回路網Ｃ全体で見る
と、容量素子（Ｃ1 、Ｃ1 ）において発生する寄生容量
は、反転出力側の伝達関数と、非反転出力側の伝達関数
に同様に作用することになる。その結果、従来問題とな
っていた上述の寄生容量差による差動電圧変動は現れ
ず、全差動アナログ回路の差動バランスを極めて均衡に
保つことが可能になる。
子（Ｃ1 、Ｃ1 ）における寄生容量について考察する。
容量素子Ｃ1 の容量下部電極と半導体基板間で発生する
寄生容量はＣ1 ／１０程度となるが、容量上部電極と半
導体基板間で発生する寄生容量はそれに比較して無視で
きる程度である。この寄生容量は２つの容量素子Ｃ1に
同様に発生する。従って、第３の回路網Ｃ全体で見る
と、容量素子（Ｃ1 、Ｃ1 ）において発生する寄生容量
は、反転出力側の伝達関数と、非反転出力側の伝達関数
に同様に作用することになる。その結果、従来問題とな
っていた上述の寄生容量差による差動電圧変動は現れ
ず、全差動アナログ回路の差動バランスを極めて均衡に
保つことが可能になる。
【００１５】図２は、本発明の第２の実施例を示す回路
図である。本実施例では、第１の回路網Ａと第２の回路
網Ｂとの間を接続する第３の回路網Ｃが２組設けられて
いる。そして、それぞれの第３の回路網が、同一構成の
２つの容量素子Ｃ1 、Ｃ1 の逆並列接続回路により構成
されていることにより、本実施例の回路も第１の実施例
と同様の効果を有する。
図である。本実施例では、第１の回路網Ａと第２の回路
網Ｂとの間を接続する第３の回路網Ｃが２組設けられて
いる。そして、それぞれの第３の回路網が、同一構成の
２つの容量素子Ｃ1 、Ｃ1 の逆並列接続回路により構成
されていることにより、本実施例の回路も第１の実施例
と同様の効果を有する。
【００１６】
【発明の効果】以上説明したように、本発明の全差動型
アナログ回路は、演算増幅器の反転入力端子、非反転出
力端子側の第１の回路網と、演算増幅器の非反転入力端
子、反転出力端子側の第２の回路網との間を接続する第
３の回路網を、２つの同一構成の容量素子の逆並列接続
回路によって構成したものであるので、本発明によれ
ば、寄生容量の反転出力の伝達関数への影響と非反転出
力の伝達関数への影響とを相殺させることができる。従
って、本発明によれば、従来問題となっていた寄生容量
による差動電圧変動が現れないようにすることができ、
結果として全差動アナログ回路の差動バランスを正確に
均衡させることが可能となる。
アナログ回路は、演算増幅器の反転入力端子、非反転出
力端子側の第１の回路網と、演算増幅器の非反転入力端
子、反転出力端子側の第２の回路網との間を接続する第
３の回路網を、２つの同一構成の容量素子の逆並列接続
回路によって構成したものであるので、本発明によれ
ば、寄生容量の反転出力の伝達関数への影響と非反転出
力の伝達関数への影響とを相殺させることができる。従
って、本発明によれば、従来問題となっていた寄生容量
による差動電圧変動が現れないようにすることができ、
結果として全差動アナログ回路の差動バランスを正確に
均衡させることが可能となる。
【図１】本発明の第１の実施例の回路図。
【図２】本発明の第２の実施例の回路図。
【図３】本発明の実施例および従来例の第３の回路網の
回路図。
回路図。
【図４】第１の従来例の回路図。
【図５】第２の従来例の回路図。
【図６】容量素子の断面図。
Claims (1)
- 【請求項１】 非反転入力端子、反転入力端子、非反転
出力端子および反転出力端子を有する全差動型演算増幅
器と、 第１の入力端子と第１の出力端子との間を結ぶ、前記反
転入力端子と前記非反転出力端子とに接続された第１の
回路網と、 第２の入力端子と第２の出力端子との間を結ぶ、前記非
反転入力端子と前記反転出力端子とに接続された第２の
回路網と、 前記第１の回路網と前記第２の回路網との間に接続され
た第３の回路網と、を有し、前記第３の回路網の構成要
素である容量素子が、同一構成の２つの容量素子の逆並
列接続回路により構成されていることを特徴とする全差
動型アナログ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163657A JP2906832B2 (ja) | 1992-05-29 | 1992-05-29 | 全差動型アナログ回路 |
| US08/066,492 US5424675A (en) | 1992-05-29 | 1993-05-14 | Full differential type analog circuit having parallel oppositely connected capacitors to eliminate unbalanced parasitic capacitances |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163657A JP2906832B2 (ja) | 1992-05-29 | 1992-05-29 | 全差動型アナログ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335838A true JPH05335838A (ja) | 1993-12-17 |
| JP2906832B2 JP2906832B2 (ja) | 1999-06-21 |
Family
ID=15778108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163657A Expired - Fee Related JP2906832B2 (ja) | 1992-05-29 | 1992-05-29 | 全差動型アナログ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5424675A (ja) |
| JP (1) | JP2906832B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2011130318A (ja) * | 2009-12-21 | 2011-06-30 | Onkyo Corp | フィルタ回路 |
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Families Citing this family (11)
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| CN109541283B (zh) * | 2018-11-01 | 2020-12-29 | 华南理工大学 | 一种非接触式电压测量系统及方法 |
| CN109387686B (zh) * | 2018-11-01 | 2024-01-26 | 华南理工大学 | 一种非接触式电压测量电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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