JPH0257730B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、半導体フイルタ回路に関する。

例えば、第１図に示すような２次アクテイブロ
ーパスフイルタが公知である。

このようなアクテイブフイルタを半導体集積回
路に内蔵する場合、次のような問題の生じること
が本願発明者の研究により明らかにされた。

上記アクテイブフイルタ回路の入力端子INが
半導体集積回路の外部端子として構成される場
合、静電破壊防止回路を設ける必要がある。通
常、この静電破壊防止回路は、拡散抵抗素子によ
り構成され、その抵抗値と寄生ダイオードとによ
り外部端子における高静電電圧の電圧クランプを
行う。

したがつて、上記アクテイブフイルタ回路を構
成する入力抵抗Ｒ１に上記拡散抵抗と他の抵抗素
子、例えばポリシリコン抵抗素子との直列合成抵
抗により構成されることになる。これに対して、
他方の抵抗Ｒ２は、上記ポリシリコン抵抗により
構成されるので、抵抗比Ｒ１／Ｒ２が半導体集積
回路の製造バラツキの影響を受けるものとなる。
すなわち、ポリシリコン抵抗の抵抗値のバラツキ
と、拡散抵抗の抵抗値のバラツキとは、それらポ
リシリコン抵抗と拡散抵抗とが互いに異なつた構
成であるとともに、半導体集積回路の製造の互い
に異つた製造工程において形成されることに応じ
て相互において関連なく生じるからである。

上記アクテイブローパスフイルタにおいて、上
記抵抗比Ｒ１／Ｒ２にバラツキが生じると、第２
図の伝達特性図に示すように、フイルタ特性Ｑが
その影響を受けてしまう。したがつて、所望のＱ
を得る場合、又は雑音除去フイルタとして用いる
時のように、Ｑを１として通過信号の周波数特性
を平坦したい場合に問題となる。

この発明の目的は、製造プロセスの依存性を低
減した半導体フイルタ回路を提供することにあ
る。

この発明の他の目的は、以下の説明及び図面か
ら明らかになるであろう。

以下、この発明を実施例とともに詳細に説明す
る。

第３図には、この発明の一実施例のアクテイブ
ローパスフイルタの回路図が示されている。

入力端子INは、半導体集積回路における外部
端子Ｐ１とされるので、その静電破壊防止用の拡
散抵抗Ｒ１′が設けられることになる。この抵抗
Ｒ１′に直列形態に抵抗Ｒ１″が接続され、フイル
タ回路における一方の抵抗Ｒ１を構成する。上記
抵抗Ｒ１″は、ポリシリコン抵抗素子により構成
される。また、上記合成抵抗Ｒ１と演算増幅器
OPの非反転入力（＋）との間には、他方の合成
抵抗Ｒ２が接続される。この合成抵抗Ｒ２も、上
記合成抵抗Ｒ１と対称形の拡散抵抗Ｒ２′とポリ
シリコン抵抗Ｒ２″との直列回路により構成され
る。上記拡散抵抗Ｒ１′，Ｒ２にには、半導体基
板SUBとの間に寄生ダイオードが構成されもの
である。

なお、上記演算増幅器OPの反転入力（−）と
その出力との間が接続され、ボルテージフオロワ
形態にされる。言い換えれば、その利得Ｋが１に
設定される。そして、上記合成抵抗Ｒ１とＲ２と
の接続点と上記演算増幅器OPの出力との間には、
一方のキヤパシタＣ１が設けられ、上記演算増幅
器OPの非反転入力と回路の接地電位との間には、
他方のキヤパシタＣ２が設けられる。

この実施例回路において、公知のようにフイル
タ特性Ｑは、Ｋ＝１の時には次式(1)により求めら
れる。

１／Ｑ＝√（2・2）（1・1） ＋√（1・2）（2・1） ………(1) 上記キヤパシタＣ１，Ｃ２の容量値の比は、同
一の半導体集積回に構成する場合、精度よく設定
することができる。

また、抵抗Ｒ１，Ｒ２の比、すなわち合成抵抗
の比Ｒ１／Ｒ２も、半導体集積回路の製造条件の
バラツキによらずに、ほぼフイルタの設計時ない
し半導体集積回路の設計時に設定した任意の一定
値に実質的に等しい値にすることができる。

すなわち、例えば拡散抵抗Ｒ１′とＲ２′のよう
な同種構成の抵抗素子においては、それぞれの抵
抗値は、半導体集積回路の製造条件の変化ないし
バラツキに応じて変化されるものの、それらが半
導体集積回路技術によつて同じ半導体基板上に同
時に形成されるものであることから、相対的な抵
抗値ないしは相対精度は、製造条件の変化ないし
はバラツキによる影響をほとんど受けないもので
ある。従つて、拡散抵抗Ｒ１′とＲ２′との相対抵
抗値、もしくは抵抗比Ｒ１′／Ｒ２′は、製造プロ
セスに影響されない一定の値、すなわち半導体集
積回路の設計において決めた値と実質的に等しい
一定の値にすることができる。

同様な理由によつて、ポリシリコン抵抗Ｒ１″
とＲ２″との抵抗比Ｒ１″／Ｒ２″もほぼ一定の値
にすることができる。

このように、この実施例のように抵抗Ｒ１，Ｒ
２を対称形の拡散抵抗Ｒ１′，Ｒ２′及びポリシリ
コン抵抗Ｒ１″，Ｒ２″から構成する場合は、合成
抵抗の比Ｒ１／Ｒ２をほぼ一定にすることができ
る。特に、Ｑ＝１とする場合、Ｃ１＝Ｃ２とし、
Ｒ１＝Ｒ２であつて、Ｒ１′＝Ｒ２′及びＲ１″＝
Ｒ２″のように設定すればよい。

このような２次アクテイブローパスフイルタ
は、特に制限されないが、音声信号をデイジタル
化して伝送するデイジタル伝送装置（CODEC）
における折り返し雑音防止フイルタに適したもの
とすることができる。

第４図には、この発明の他の一実施例の回路図
が示されている。

この実施例では、上記演算増幅器OPに所望の
利得を設定するために、その反転入力と出力とが
外部端子Ｐ２，Ｐ３に接続され、利得設定用外部
抵抗Ｒ３が設けられる。

この場合には、それぞれ静電破壊防止回路を構
成する拡散抵抗Ｒ２′，Ｒ３′が上記同様に設けら
れる。この場合には、上記拡散抵抗Ｒ２′，Ｒ
３′の抵抗値を等しくすることにより、演算増幅
器OPの両入力において、同様な抵抗Ｒ２′，Ｒ
３′が設けられるので、半導体基板からの雑音成
分を相殺させることができる。したがつて、この
実施例の半導体フイルタ回路では、半導体基板か
らの雑音成分の影響を受けない出力信号を得るこ
とができる。

この発明は、前記実施例に限定されない。

第３図に実施例においても、上記半導体基板か
らの雑音を相殺させるための拡散抵抗を演算増幅
器OPの反転入力に設けるものであつてもよい。

また、この発明は、抵抗比によりその伝達特性
が設定される半導体フイルタ回路に広く利用する
ことができる。

【図面の簡単な説明】

第１図は、公知の２次アクテイブローパスフイ
ルタの回路図、第２図は、その伝達特性を示す特
性図、第３図は、この発明の一実施例を示す回路
図、第４図は、この発明の他の一実施例を示す回
路図である。

Claims (1)

1. 【特許請求の範囲】 １ 外部端子に一端が接続される拡散抵抗素子か
   らなる第１の抵抗素子と、上記第１の抵抗素子と
   異なる構成の抵抗素子からなる第２の抵抗素子
   と、上記第１の抵抗素子と同じ構成の拡散抵抗素
   子からなる第３の抵抗素子と、上記第２の抵抗素
   子と同じ構成の抵抗素子からなる第４の抵抗素子
   とを少なくとも備え、上記第１と第２の抵抗素子
   の合成抵抗と上記第３と第４の抵抗素子の合成抵
   抗との比に応じて周波数伝達特性が変化される半
   導体集積回路として構成されてなる半導体フイル
   タ回路であつて、 上記第１の抵抗素子と上記第３の抵抗素子との
   抵抗比が、上記第２の抵抗素子と上記第４の抵抗
   素子との抵抗比と実質的に等しくされてなる、 ことを特徴とする半導体フイルタ回路。 ２ 上記第２及び第４の抵抗素子は、ポリシリコ
   ン抵抗素子から構成されてなることを特徴とする
   特許請求の範囲第１項記載の半導体フイルタ回
   路。 ３ 上記第１の抵抗素子は、静電破壊防止回路に
   おける等価抵抗からなることを特徴とする特許請
   求の範囲第１項又は第２項記載の半導体フイルタ
   回路。 ４ 上記半導体フイルタ回路は、２次アクテイブ
   ローパスフイルタを構成するものであることを特
   徴とする特許請求の範囲第１、第２又は第３項記
   載の半導体フイルタ回路。