JP2016025371A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2016025371A JP2016025371A JP2014145928A JP2014145928A JP2016025371A JP 2016025371 A JP2016025371 A JP 2016025371A JP 2014145928 A JP2014145928 A JP 2014145928A JP 2014145928 A JP2014145928 A JP 2014145928A JP 2016025371 A JP2016025371 A JP 2016025371A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- pair
- parasitic capacitance
- noise
- support substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
【課題】SOI基板上に集積回路として構成される差動入力回路部がある場合に、寄生容量を介して伝搬するノイズの影響をキャンセルする。【解決手段】SOI基板1上に、一対の差動入力に応じた信号を出力するオペアンプ9と、動作することで支持基板の電位を変動させるノイズ源6とがある構成において、一対の差動入力のうち、ノイズ源6による電位変動の影響を受け難い非反転入力端子側に、支持基板2に対する寄生容量CS1aを有するコンデンサC1の一端を接続する。【選択図】図1
Description
本発明は、SOI(Silicon On Insulator)構造の基板上に集積回路として構成される半導体装置に関する。
図7に示すように、SOI基板1は、例えばN型のシリコンからなる支持基板2の上層に絶縁膜3(例えばSiO2等)があり、更にその上層に同じくシリコンからなる基板4を有する構造である。基板4側は、その表面から絶縁膜3に達するトレンチが形成され、そのトレンチ内にも絶縁材料が充填されて分離帯5が形成されている。そして、分離帯5によって分離された領域に半導体素子が形成される。
このようなSOI基板上1に、例えばトランジスタのような素子を形成すると、素子と支持基板2との間に絶縁膜3が介在することで寄生容量(所謂BOX容量)が存在する。そのため、分離帯5で分離されている他の素子形成領域に、例えば大きな電流量で動作してノイズを発生するような回路部;ノイズ源6があると、そのノイズが前記寄生容量を介して伝搬し、他の素子や回路部に影響を及ぼすことがある。
支持基板2の裏面は通常接地されるが、接地に至るまでの経路には、ダイボンド材やリードフレームが有している抵抗分も存在するため、上記のようなノイズを十分に吸収させることができない。また、例えばパッケージがBGA(Ball Grid Array)等のため、導電性のダイボンド材を使用できず支持基板2の裏面を接地できない場合もある。加えて、支持基板2の裏面が当初は接地されていても、経時劣化によりダイボンド材が剥離した場合は非接地状態となるため、より多くのノイズ成分が伝搬することになる。
ここで、図8に示すようなバンドギャップリファレンス回路(以下、BGR回路と称す)7が、SOI基板1に形成されている場合を想定する。電源とグランドとの間には、電流源8、抵抗素子R1、NPNトランジスタT1の直列回路が接続されている。また、前記直列回路には、抵抗素子R2、NPNトランジスタT2及び抵抗素子R3の直列回路が並列に接続されている。NPNトランジスタT1及びT2はミラー対を構成しており、両者のベースは、NPNトランジスタT1のコレクタに接続されていると共に、オペアンプ9の非反転入力端子に接続されている。また、NPNトランジスタT2のコレクタは、オペアンプ9の反転入力端子に接続されている。オペアンプ9の出力端子OUTは、電流源8と抵抗素子R1との共通接続点に接続されている。
BGR回路7がSOI基板1上に形成されていると、NPNトランジスタT1、T2のコレクタと支持基板との間に、前述した寄生容量が存在する。NPNトランジスタT1、T2が同一の素子であれば寄生容量もほぼ同一になるが、抵抗素子R1、R2の抵抗値が異なれば、寄生容量を介して伝搬したノイズに基づく電圧変動量もそれぞれ異なる。例えば両者の抵抗値が(R1<R2)の関係にあれば、NPNトランジスタT2側のコレクタ電圧変動が、T1側よりも大きくなる。その結果、オペアンプ9の出力端子OUTには、双方の電圧変動差に応じた出力電圧変動が発生し、ノイズの影響が現れる。
尚、特許文献1には、電源ノイズによる回路の誤動作を防止する技術が開示されているが、本願の上述した技術課題とは直接的な関連性はない。
本発明は上記事情に鑑みてなされたものであり、その目的は、SOI基板上に集積回路として構成される差動入力回路部がある場合に、寄生容量を介して伝搬するノイズの影響をキャンセルできる半導体装置を提供することにある。
本発明は上記事情に鑑みてなされたものであり、その目的は、SOI基板上に集積回路として構成される差動入力回路部がある場合に、寄生容量を介して伝搬するノイズの影響をキャンセルできる半導体装置を提供することにある。
請求項1記載の半導体装置によれば、SOI構造の基板上に、一対の差動入力に応じた信号を出力する差動入力回路部と、動作することで支持基板の電位を変動させるノイズ源回路部とがあると、一対の差動入力のうち、ノイズ源回路部による電位変動の影響を受け難い側に、支持基板に対する寄生容量を有する容量性素子の一端を接続する。これにより、差動入力回路部の電位変動の影響を受け難い入力側の寄生容量が増加するので、前記入力側にノイズがより伝搬し易くなる。すると、前記入力側の電位変動が、影響を受け易い入力側に近付くため、その結果、差動入力回路部の出力信号ついて電位変動の影響をキャンセルできる。
請求項2記載の半導体装置によれば、容量性素子を、一対の差動入力間の入力インピーダンス差に応じた容量を有するものとする。これにより、一対の差動入力の双方における電位変動の影響が同等になり、影響をより確実にキャンセルできる。
(第1実施形態)
以下、図7及び図8と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図1に示すように、本実施形態の半導体装置11では、NPNトランジスタT1のコレクタにコンデンサC1(容量性素子)の一端を接続しており、コンデンサC1の他端は、何れにも接続せずオープン状態にしている。コンデンサC1は、図7に示しているように、基板4側にN+領域として形成される電極12(基板側電極)と、その電極12と間に絶縁膜13を挟んで対向するようにポリシリコンで形成された電極14とで構成されている。図1において、コンデンサC1のシンボルで太い線で示しているのが基板側の電極12であり、細い線で示す電極14側がオープンとなっている。
以下、図7及び図8と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図1に示すように、本実施形態の半導体装置11では、NPNトランジスタT1のコレクタにコンデンサC1(容量性素子)の一端を接続しており、コンデンサC1の他端は、何れにも接続せずオープン状態にしている。コンデンサC1は、図7に示しているように、基板4側にN+領域として形成される電極12(基板側電極)と、その電極12と間に絶縁膜13を挟んで対向するようにポリシリコンで形成された電極14とで構成されている。図1において、コンデンサC1のシンボルで太い線で示しているのが基板側の電極12であり、細い線で示す電極14側がオープンとなっている。
次に、本実施形態の作用について説明する。図1に破線で示すように、支持基板2とNPNトランジスタT1、T2のコレクタとの間には、それぞれ寄生容量CS1、CS2が存在する。そして、NPNトランジスタT1のコレクタにコンデンサC1の一端を接続したことで、支持基板2とNPNトランジスタT1のコレクタとの間には、寄生容量CS1aが追加されている。
前述のように(R1<R2)の関係にあれば、ノイズ源6(ノイズ源回路部)が発生したノイズが寄生容量CS2を介してNPNトランジスタT2のコレクタに伝搬することで現れる電圧変動は相対的に大きく、同ノイズが寄生容量CS1を介してNPNトランジスタT1のコレクタに伝搬することで現れる電圧変動は相対的に小さい。しかし、寄生容量CS1aが加わったことで、NPNトランジスタT1のコレクタには、ノイズが寄生容量CS1を介しても伝搬するようになる。その結果、トータルでNPNトランジスタT1のコレクタに現れる電圧変動は、NPNトランジスタT2側と同等になる。したがって、一対の差動入力に対するノイズ成分はキャンセルされて、オペアンプ9(差動入力回路部)の出力信号にその影響が及ぶことがなくなる。
ここで、NPNトランジスタT1のコレクタにコンデンサC1の一端を接続するのは、上述のように支持基板2に対する寄生容量CS1aを得ることが目的である。そして、コンデンサC1の他端側をオープンにしているのは、例えば他端をグランドに接続すると、コンデンサC1自体がグランドに対する容量となるため、オペアンプ9の回路応答に影響を与えてしまうからである。尚、寄生容量CS1aの容量値については、例えばシミュレーション等により適切な値を付与する。
以上のように本実施形態によれば、SOI基板1上に、一対の差動入力に応じた信号を出力するオペアンプ9と、動作することで支持基板の電位を変動させるノイズ源6とがある構成において、一対の差動入力のうち、ノイズ源6による電位変動の影響を受け難い非反転入力端子側に、支持基板2に対する寄生容量CS1aを有するコンデンサC1の一端を接続した。これにより、オペアンプ2の出力信号に対する電位変動の影響をキャンセルできる。
(第2実施形態)
図2に示すように、第2実施形態の半導体装置21は、BGR回路22を、第1実施形態のBGR回路7における抵抗素子R1グランドの間にダイオードD1を挿入すると共に、抵抗素子R2、R3の間にダイオードD2を挿入して構成したものである。このBGR回路22についてシミュレーションを行った結果を示す。
図2に示すように、第2実施形態の半導体装置21は、BGR回路22を、第1実施形態のBGR回路7における抵抗素子R1グランドの間にダイオードD1を挿入すると共に、抵抗素子R2、R3の間にダイオードD2を挿入して構成したものである。このBGR回路22についてシミュレーションを行った結果を示す。
図3に示すように、オペアンプ9の非反転入力端子にコンデンサC1を接続する前の状態では、(a)ノイズ源6が発生したノイズの影響による電位変動は、(b)非反転入力端子側で小さく、(c)反転入力端子側で大きく現れている。したがって、(d)オペアンプ9の出力信号には、双方の電位変動の差に応じた電圧変化が発生している。
これに対して、非反転入力端子にコンデンサC1(容量0.35pF)を接続した場合は、(b)非反転入力端子側での電位変動がより大きくなっており、結果として(c)反転入力端子側の電位変動とほぼ等しくなっている。これにより、ノイズがキャンセルされて(d)オペアンプ9の出力信号にその影響は殆ど現れていない。
尚、寄生容量CS1aの容量値については、例えば第1実施形態と同様にシミュレーション等により適切な値、つまり差動入力間のインピーダンス差をなくすような容量値を付与すれば良い。
尚、寄生容量CS1aの容量値については、例えば第1実施形態と同様にシミュレーション等により適切な値、つまり差動入力間のインピーダンス差をなくすような容量値を付与すれば良い。
また、参考として、以下の(1)式によって容量値を決定することもできる。NPNトランジスタT1、T2のコレクタ容量をそれぞれCt1、Ct2とすると、
(CS1a+Ct1)×R1=R2×Ct2
CS1a=(R2/R1)×Ct2−Ct1 …(1)
このように寄生容量CS1aの容量値を決定すれば、シミュレーションによらずとも、NPNトランジスタT1、T2の各コレクタにおける時定数をある程度等しく設定でき、差動入力間のインピーダンス差をなくすように寄生容量CS1aの容量値を決定できる。したがって、各コレクタに生じる電圧変動が同等になる。
(CS1a+Ct1)×R1=R2×Ct2
CS1a=(R2/R1)×Ct2−Ct1 …(1)
このように寄生容量CS1aの容量値を決定すれば、シミュレーションによらずとも、NPNトランジスタT1、T2の各コレクタにおける時定数をある程度等しく設定でき、差動入力間のインピーダンス差をなくすように寄生容量CS1aの容量値を決定できる。したがって、各コレクタに生じる電圧変動が同等になる。
(第3実施形態)
第3実施形態の半導体装置31は、図4に示すように、BGR回路7におけるオペアンプ9の非反転入力端子に、コンデンサC1に替えてNPNトランジスタ32(容量性素子)のコレクタを接続した構成である。NPNトランジスタ32のベースはエミッタに接続されており、エミッタはオープン状態となっている。以上のように構成される第3実施形態による場合も、オペアンプ9の非反転入力端子にNPNトランジスタ32のコレクタを接続することで寄生容量CS1aを付加することができ、第1実施形態と同様の効果が得られる。
第3実施形態の半導体装置31は、図4に示すように、BGR回路7におけるオペアンプ9の非反転入力端子に、コンデンサC1に替えてNPNトランジスタ32(容量性素子)のコレクタを接続した構成である。NPNトランジスタ32のベースはエミッタに接続されており、エミッタはオープン状態となっている。以上のように構成される第3実施形態による場合も、オペアンプ9の非反転入力端子にNPNトランジスタ32のコレクタを接続することで寄生容量CS1aを付加することができ、第1実施形態と同様の効果が得られる。
(第4実施形態)
第4実施形態の半導体装置41は、図5に示すように、オペアンプ9の非反転入力端子に、3つのコンデンサC1,C2,C3の一端を、それぞれヒューズ抵抗H1,H2,H3を介して接続したものである。このように構成すれば、半導体装置41の完成後にヒューズ抵抗H1,H2,H3を、例えばレーザなどを用いて溶断させてトリミングすることで、支持基板2に対する寄生容量を減らすように調整が可能になる。したがって、寄生容量を最適化してノイズの影響を低減するように調整できる。
第4実施形態の半導体装置41は、図5に示すように、オペアンプ9の非反転入力端子に、3つのコンデンサC1,C2,C3の一端を、それぞれヒューズ抵抗H1,H2,H3を介して接続したものである。このように構成すれば、半導体装置41の完成後にヒューズ抵抗H1,H2,H3を、例えばレーザなどを用いて溶断させてトリミングすることで、支持基板2に対する寄生容量を減らすように調整が可能になる。したがって、寄生容量を最適化してノイズの影響を低減するように調整できる。
(第5実施形態)
第5実施形態の半導体装置61は、図6に示すように、SOI基板1上に、BGR回路に替えてコンパレータ62(差動入力回路部)を形成した場合である。電流源63の一端は電源に接続され、他単は差動対を構成するPNPトランジスタT3及びT4のエミッタに接続されている。PNPトランジスタT3、T4のコレクタは、ミラー対を構成するNPNトランジスタT5、T6のコレクタにそれぞれ接続されており、NPNトランジスタT5、T6のエミッタはグランドに接続されている。NPNトランジスタT5、T6のベースは、NPNトランジスタT5のコレクタに接続されている。
第5実施形態の半導体装置61は、図6に示すように、SOI基板1上に、BGR回路に替えてコンパレータ62(差動入力回路部)を形成した場合である。電流源63の一端は電源に接続され、他単は差動対を構成するPNPトランジスタT3及びT4のエミッタに接続されている。PNPトランジスタT3、T4のコレクタは、ミラー対を構成するNPNトランジスタT5、T6のコレクタにそれぞれ接続されており、NPNトランジスタT5、T6のエミッタはグランドに接続されている。NPNトランジスタT5、T6のベースは、NPNトランジスタT5のコレクタに接続されている。
PNPトランジスタT3のベースは、抵抗素子R5及びR6の共通接続点に接続されており、抵抗素子R5及びR6の直列回路の上端には入力信号VINが与えられ、下端はグランドに接続されている。PNPトランジスタT4のベースには、基準電圧Vrefが与えられている。電源とグランドとの間には、抵抗素子R7及びNPNトランジスタT7の直列回路が接続されており、NPNトランジスタT7のベースはNPNトランジスタT6のコレクタに接続されている。そして、NPNトランジスタT7のコレクタが、コンパレータ62の出力端子OUTとなっている。
コンパレータ62では、非反転入力端子側となるPNPトランジスタT3のベースのインピーダンスが高く、反転入力端子側となるPNPトランジスタT4のベースのインピーダンスが低い。そのため、ノイズの影響を受け難いPNPトランジスタT4のベースにコンデンサC1の一端を接続することで、第1実施形態と同様にノイズに基づく電圧変動を同等にして、コンパレータ62の出力信号に影響が及ぶことをキャンセルする。
本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
差動入力回路部は、オペアンプ9やコンパレータ62に限ることはなく、一対の差動入力に応じた信号を出力する回路部であれば良い。
容量性素子は、コンデンサやトランジスタに限ることはない。
第4実施形態で用いるコンデンサの数は3つに限ることなく、適宜変更して良い。また、コンデンサに替えて、第3実施形態のNPNトランジスタ32を複数用いても良い。
差動入力回路部は、オペアンプ9やコンパレータ62に限ることはなく、一対の差動入力に応じた信号を出力する回路部であれば良い。
容量性素子は、コンデンサやトランジスタに限ることはない。
第4実施形態で用いるコンデンサの数は3つに限ることなく、適宜変更して良い。また、コンデンサに替えて、第3実施形態のNPNトランジスタ32を複数用いても良い。
図面中、1はSOI基板、2は支持基板、3は絶縁膜、6はノイズ源(ノイズ源回路部)、9はオペアンプ(差動入力回路部)、11は半導体装置、C1はコンデンサ(容量性素子)を示す。
Claims (5)
- SOI(Silicon On Insulator)構造の基板(1)上に集積回路として構成される半導体装置において、
一対の差動入力に応じた信号を出力する差動入力回路部(9、62)と、
動作することで支持基板の電位を変動させるノイズ源回路部(6)と、
前記一対の差動入力のうち、前記ノイズ源回路部による電位変動の影響を受け難い側に一端が接続され、前記支持基板に対する寄生容量を有する容量性素子(C1、32)とを備えることを特徴とする半導体装置。 - 前記容量性素子は、前記一対の差動入力間の入力インピーダンス差に応じた容量を有することを特徴とする請求項1記載の半導体装置。
- 前記容量性素子は、コンデンサ(C1)であることを特徴とする請求項1又は2記載の半導体装置。
- 前記容量性素子は、トランジスタ(32)であることを特徴とする請求項1又は2記載の半導体装置。
- 前記容量性素子を複数(C1,C2,C3)備え、
前記差動入力の一方と前記複数の容量性素子の一端との間を、複数のヒューズ抵抗(H1,H2,H3)を介して夫々接続したことを特徴とする請求項1から4の何れか一項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014145928A JP2016025371A (ja) | 2014-07-16 | 2014-07-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014145928A JP2016025371A (ja) | 2014-07-16 | 2014-07-16 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2016025371A true JP2016025371A (ja) | 2016-02-08 |
Family
ID=55271828
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014145928A Pending JP2016025371A (ja) | 2014-07-16 | 2014-07-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2016025371A (ja) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58111515U (ja) * | 1982-01-25 | 1983-07-29 | 株式会社アドバンテスト | 平衡入力回路 |
JPH05335838A (ja) * | 1992-05-29 | 1993-12-17 | Nec Corp | 全差動型アナログ回路 |
JPH07147385A (ja) * | 1993-06-25 | 1995-06-06 | Nec Corp | 寄生容量の影響を低減できる半導体回路装置 |
JP2001127556A (ja) * | 1999-10-27 | 2001-05-11 | Asahi Kasei Microsystems Kk | 差動増幅回路 |
JP2005064524A (ja) * | 2000-03-27 | 2005-03-10 | Toshiba Corp | 半導体ウェハ及び半導体ウェハの製造方法 |
JP2011250084A (ja) * | 2010-05-26 | 2011-12-08 | Sony Corp | ジャイレータ回路、広帯域増幅器及び無線通信装置 |
WO2014069363A1 (ja) * | 2012-11-02 | 2014-05-08 | ローム株式会社 | チップコンデンサ、回路アセンブリ、および電子機器 |
WO2015098893A1 (ja) * | 2013-12-27 | 2015-07-02 | 株式会社村田製作所 | 容量トリミング回路 |
-
2014
- 2014-07-16 JP JP2014145928A patent/JP2016025371A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58111515U (ja) * | 1982-01-25 | 1983-07-29 | 株式会社アドバンテスト | 平衡入力回路 |
JPH05335838A (ja) * | 1992-05-29 | 1993-12-17 | Nec Corp | 全差動型アナログ回路 |
JPH07147385A (ja) * | 1993-06-25 | 1995-06-06 | Nec Corp | 寄生容量の影響を低減できる半導体回路装置 |
JP2001127556A (ja) * | 1999-10-27 | 2001-05-11 | Asahi Kasei Microsystems Kk | 差動増幅回路 |
JP2005064524A (ja) * | 2000-03-27 | 2005-03-10 | Toshiba Corp | 半導体ウェハ及び半導体ウェハの製造方法 |
JP2011250084A (ja) * | 2010-05-26 | 2011-12-08 | Sony Corp | ジャイレータ回路、広帯域増幅器及び無線通信装置 |
WO2014069363A1 (ja) * | 2012-11-02 | 2014-05-08 | ローム株式会社 | チップコンデンサ、回路アセンブリ、および電子機器 |
WO2015098893A1 (ja) * | 2013-12-27 | 2015-07-02 | 株式会社村田製作所 | 容量トリミング回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3289276B2 (ja) | 半導体装置 | |
CN208093537U (zh) | 半导体装置和电子电路 | |
JP2007173463A (ja) | 基準電圧発生回路 | |
US10171916B2 (en) | System and method for a high-ohmic resistor | |
TWI568176B (zh) | 電子裝置 | |
TW201635559A (zh) | 產生精密電阻器的裝置與方法 | |
JP2570610B2 (ja) | 半導体装置 | |
JP2012109535A (ja) | 抵抗素子及び反転バッファ回路 | |
JP2022114779A (ja) | 振動デバイス | |
JP2016025371A (ja) | 半導体装置 | |
TW200848975A (en) | Current generator | |
TWI497255B (zh) | 能帶隙參考電壓電路與電子裝置 | |
CN107852152B (zh) | 分布式马赫-曾德尔调制器(mzm)驱动时延补偿 | |
JP2007042711A (ja) | 静電気保護部を備えるオペアンプ回路 | |
CN103199849A (zh) | 基于深n阱nmos晶体管的源极跟随器 | |
CN203193607U (zh) | 基于pmos晶体管的源极跟随器 | |
JP5573786B2 (ja) | 半導体集積回路のノイズ耐性評価方法およびノイズ耐性評価装置 | |
JP7074398B2 (ja) | 電圧増幅回路装置及び電圧印加回路 | |
JP5254596B2 (ja) | 半導体集積回路および電子回路 | |
JP2018088454A (ja) | ハイパスフィルタ | |
JP6454074B2 (ja) | 差動増幅回路 | |
JP2013207217A (ja) | 非反転バッファ回路 | |
JP6221614B2 (ja) | Mosトランジスタを利用した高抵抗回路 | |
US11722097B2 (en) | Integrated circuit device and oscillator | |
RU2394360C1 (ru) | Каскодный дифференциальный усилитель с повышенным входным сопротивлением |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170306 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180220 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20180911 |