TW201635559A - 產生精密電阻器的裝置與方法 - Google Patents

Abstract

本發明另揭露一種裝置，包含：一第一電阻器。該第一電阻器包含：一第一型態電阻器。該第一型態電阻器具有複數金屬線，該些金屬線各自位於不同層並且藉由複數導孔串聯。

Description

產生精密電阻器的裝置與方法

本發明關於精密電阻器的生成，尤其是關於電阻值不受其兩端之電壓影響的單石電阻器（monolithic resistor）。

為了在音頻的應用中得到高傳真（Hi-Fi）的音效，音頻放大器必須產生失真度極低的訊號。雜訊失真的主要來源之一是因為電阻器的電阻值會隨端電壓變化，此為電阻器與生俱來的特性。對單石電阻器而言，其電阻值極易受施加於其兩端或更多端點上之跨壓的影響，而隨著施加電壓變化的電阻值會導致人耳可輕易察覺的嚴重失真。

單石電阻器通常由多晶矽型電阻器（poly-type resistor）或是擴散型電阻器（diffusion-type resistor）所製成。多晶矽型電阻器的材料是多晶矽，是一種高純度且複數結晶型態的矽。擴散型電阻通常以製造過程中所形成的擴散層或離子佈植層的其中之一所製成，或是在某些情況下由兩層的組合所製成。在互補式金屬氧化物半導體（Complementary Metal-Oxide-Semiconductor，COMS）中，形成金氧半電晶體（MOS transistor）的源極與汲極的擴散層可以用來製作上述的擴散型電阻器。在矽晶的雙極（bipolar）技術中，可供利用的擴散層包含基極擴散、射極擴散、主動基極區（active base region）以及磊晶層。然而不論這兩種電阻器是低摻雜或是高摻雜，其電阻值都很容易受電壓影響而變化，而且其造成的失真無法在高傳真的音頻應用中被忽略。

鑑於先前技術之不足，本發明之一目的在於提供一種產生精密電阻器的裝置與方法，以生成具有低電阻值變化的電阻器。

本發明揭露一種裝置，包含：一運算放大器；以及一第一電阻器，耦接該運算放大器。該第一電阻器包含具有複數金屬線之一第一型態電阻器，該些金屬線各自位於不同層，並且藉由複數導孔串聯。

本發明另揭露一種裝置，包含：一第一電阻器。該第一電阻器包含：一第一型態電阻器。該第一型態電阻器具有複數金屬線，該些金屬線各自位於不同層並且藉由複數導孔串聯。

本發明另揭露一種裝置，包含：一電阻器。該電阻器包含：一第一型態電阻器以及一第二型態電阻器。該第一型態電阻器具有複數金屬線，該些金屬線各自位於不同層並且藉由複數導孔串聯。該第二型態電阻器，與該第一型態電阻器並聯，且包含一多晶矽型電阻器或一擴散型電阻器。

本發明關於精密電阻器的生成，例如，本發明揭露一種裝置及其實作方法，可用來生成具有低電阻值變化的單石電阻器。單石電阻器可藉由串聯或並聯數個堆疊金屬線而產生，並且可以使用其他種類的材料，例如多晶矽材料或擴散材料。本發明同時揭露實現堆疊金屬線的方法。

有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明的實施例揭示如何製作電阻值不易受其兩端跨壓影響的單石電阻器。圖1為本發明之一實施例的反相放大器，其係接收輸入電壓Vi及參考電壓VREF，並且產生輸出電壓Vo，輸出電壓Vo的值等於(VREF–Vi)*Rf/Ri。反相放大器包含運算放大器101、輸入電阻器Ri以及回授電阻器Rf。

輸出電壓Vo的值與輸入電壓及Rf/Ri的乘積成比例。如果電阻器的電阻值隨著施加於電阻器兩端的電壓而變化，當施加的電壓改變時，Rf/Ri也會跟著改變，也因為存在這樣的變化，所以輸出電壓Vo不會與輸入電壓Vi成線性關係。

圖2為本發明之一實施例的電流模式放大器。電流模式放大器接收輸入電流lp（由電流源202提供）、輸入電流ln（由電流源203提供）以及參考電壓VREF，並產生輸出電壓Vo。輸出電壓Vo的值等於VREF–(lp-ln)*Rf。電流模式放大器包含運算放大器201以及回授電阻器Rf。

輸出電壓Vo的值與電流lp及電流ln的差值與回授電阻器Rf的電阻值的乘積成比例。電阻值通常會隨著施加於電阻器兩端的電壓而變化，也因為存在這樣的變化，所以輸出電壓Vo不會跟輸入電流的差值(lp-ln)成線性關係。

若一個電阻器的兩端點n1及n2被施予V12的跨壓，其電阻值通常可表示為R0*(1.5-1/(2+rvc*V12² )，其中R0是電阻器的標稱（nominal）電阻值，rvc是電阻器的電壓係數。每種電阻器的電壓係數皆不同，電阻器的種類可以例如是金屬型、多晶矽型、擴散型的其中之一或是其組合。

單石電阻器的電壓係數rvc通常表示為：(rvc0 + rvc1*W + rvc2*L/W)/L² ，其中W及L是單石電阻器的寬度及長度。複合電壓係數rvc0、rvc1及rvc2各自構成電阻器的電壓係數的一部分，且對不同種類的電阻器而言也不相同。

圖3顯示不同種類的電阻器典型的電阻值變化與端電壓V12的關係圖，其中標稱電阻值R0為500歐姆。圖中比較了3種不同的電阻器，分別是n+多晶矽型、p+擴散型及金屬型，其複合電壓係數rvc0、rvc1及rvc2亦顯示於圖中。三種電阻器的面積尺寸相同，且本例中的金屬型電阻器使用具有6層金屬層的單石程序（monolithic process）。很明顯的，當端電壓V12由0伏變到1伏，金屬型電阻器具有最小的電阻值變化。

圖4顯示不同種類的電阻器之電壓係數與面積尺寸的關係圖，其中標稱電阻值R0為500歐姆。在本例中，金屬型電阻器使用6層的金屬層。就某個面積尺寸而言（延著平行於y軸的某一直線），金屬型電阻器總是具有最低的電壓係數。電阻器的電壓係數rvc愈低，則電阻器所產生的失真就愈小；換句話說，使用金屬型電阻器的放大器擁有最高品質的音訊。就某個電壓係數而言（延著平行於x軸的某一直線），金屬型電阻器所佔的面積尺寸總是最小；換句話說，當要產生具有某個所需電壓係數的電阻器，金屬也是具有最高面積效益的材料。

圖5A顯示本發明之一實施例的金屬型電阻器。金屬型電阻器具有第一端點n1及第二端點n2，並且包含4個金屬線以及3個導孔（via）。4個金屬線501、502、503及504分別製作於第一金屬層（M1）、第二金屬層（M2）、第三金屬層（M3）及第四金屬層（M4）。3個導孔510、511及512分別連接金屬線501與502（即金屬層M1與M2，在圖中以括號標示導孔所連接的金屬層，例如VIA12即表示該導孔連接金屬層M1及金屬層M2，其餘同理）、金屬線502與503、金屬線503與504。

值得注意的是，在本實施例中，每一金屬線位於一層金屬層，並且沒有任兩個金屬線位於同一金屬層。假設同一層的金屬線的金屬線段佈局，係採用最小間隔（minimum spacing）。因為同一金屬層的單一金屬線的2個金屬線段之間的寄生電容，大於位於2個不同金屬層的2個金屬線的2個金屬線段之間的寄生電容，所以圖5A的互繞電容（interwinding capacitance）遠小於圖6A所示的實施例。另外，本發明的實施例只使用最少的導孔，有助減少失真。

圖5B以符號表示本發明之一實施例之堆疊金屬線的串聯。金屬型電阻器具有第一端點n1及第二端點n2，並且包含4個金屬線及3個導孔。4個金屬線為501、502、503及504，3個導孔510、511及512分別連接金屬線501與502、金屬線502與503、金屬線503與504。

圖6A為金屬型電阻器的另一個實施例。金屬型電阻器具有第一端點n1及第二端點n2，並且包含16個金屬線以及12個導孔。16個金屬線標示為601、602、603、604、611、612、613、614、621、622、623、624、631、632、633及634。金屬線601、611、621、631製作於第一金屬層（M1）；金屬線602、612、622、632製作於第二金屬層（M2）；金屬線603、613、623、633製作於第三金屬層（M3）；金屬線604、614、624、634製作於第四金屬層（M4）。12個導孔分別標示為651、652、653、661、662、663、671、672、673、681、682及683。導孔651、661、671及681分別連接金屬線601與602、金屬線611與612、金屬線621與622、金屬線631與632；導孔652、662、672及682分別連接金屬線602與603、金屬線612與613、金屬線622與623、金屬線632與633；導孔653、663、673及683分別連接金屬線603與604、金屬線613與614、金屬線623與624、金屬線633與634。

圖6B以符號表示圖6A之堆疊金屬線的串聯。金屬型電阻器包含16個金屬線以及12個導孔。16個金屬線標示為601、602、603、604、611、612、613、614、621、622、623、624、631、632、633及634。金屬線601、611、621、631製作於第一金屬層（M1）；金屬線602、612、622、632製作於第二金屬層（M2）；金屬線603、613、623、633製作於第三金屬層（M3）；金屬線604、614、624、634製作於第四金屬層（M4）。12個導孔分別標示為651、652、653、661、662、663、671、672、673、681、682及683。導孔651、661、671及681分別連接金屬線601與602、金屬線611與612、金屬線621與622、金屬線631與632；導孔652、662、672及682分別連接金屬線602與603、金屬線612與613、金屬線622與623、金屬線632與633；導孔653、663、673及683分別連接金屬線603與604、金屬線613與614、金屬線623與624、金屬線633與634。

圖7A顯示依據本發明一實施例的堆疊金屬線與一多晶矽層的並聯。此合成電阻器具有第一端點n1及第二端點n2。堆疊金屬線形成一個金屬型電阻器，此金屬型電阻器包含3個金屬線及2個導孔。3個金屬線標示為701、702及703，且分別製作於第一金屬層（M1）、第二金屬層（M2）及第三金屬層（M3）。2個導孔標示為711及712，分別用來連接金屬線701與702、金屬線702與703。金屬型電阻器與多晶矽層704並聯，兩者藉由導孔721連接金屬線701與多晶矽層704以及藉由導孔722連接金屬線703與多晶矽層704。

圖7B以符號表示依據本發明一實施例之金屬型電阻器與多晶矽型電阻器的並聯。此合成電阻器具有第一端點n1及第二端點n2，並且包含金屬型電阻器700及多晶矽型電阻器714（對應圖7A的多晶矽層704）。金屬型電阻器700藉由導孔721及導孔722與多晶矽型電阻器714並聯。金屬型電阻器700為3個金屬線701、702及703的串聯，其中金屬線701、702及703分別位於第一金屬層（M1）、第二金屬層（M2）及第三金屬層（M3）。金屬線701及金屬線702透過導孔711連接，金屬線702及金屬線703透過導孔712連接。

圖8A顯示依據本發明一實施例的堆疊金屬線與一擴散層的並聯。此合成電阻器具有第一端點n1及第二端點n2。堆疊金屬線形成一個金屬型電阻器，此金屬型電阻器包含3個金屬線及2個導孔。3個金屬線標示為801、802及803，且分別製作於第一金屬層（M1）、第二金屬層（M2）及第三金屬層（M3）。2個導孔標示為811及812，分別用來連接金屬線801與802、金屬線802與803。金屬型電阻器與擴散層804並聯，兩者藉由導孔821連接金屬線801與擴散層804以及藉由導孔822連接金屬線803與擴散層804。

圖8B以符號表示依據本發明一實施例之金屬型電阻器與擴散型電阻器的並聯。此合成電阻器具有第一端點n1及第二端點n2，並且包含金屬型電阻器800及擴散型電阻器814（對應圖8A的擴散層804）。金屬型電阻器800藉由導孔821及導孔822與擴散型電阻器814並聯。金屬型電阻器800為3個金屬線801、802及803的串聯，其中金屬線801、802及803分別位於第一金屬層（M1）、第二金屬層（M2）及第三金屬層（M3）。金屬線801及金屬線802透過導孔811連接，金屬線802及金屬線803透過導孔812連接。

圖9A顯示不同種類的電阻器在跨壓1伏下電阻值變化與面積尺寸的關係圖，其中標稱電阻值R0為500歐姆。圖中比較了三種電阻器，包括n+多晶矽型電阻器與金屬型電阻器的並聯、p+擴散型電阻器與金屬型電阻器的並聯以及金屬型電阻器。這三種電阻器使用相同的金屬型電阻器，該金屬型電阻器使用一個單石程序的6層金屬層。很明顯可以看出，在這三種電阻器中，p+擴散型電阻器與金屬型電阻器的並聯總是具有最小的電阻值變化。相較之下，純金屬型電阻器總是具有最大的電阻值變化。

圖9B顯示不同種類的電阻器在不同的面積尺寸下電阻值變化的減少幅度，以突顯n+多晶矽型電阻器與金屬型電阻器的並聯及p+擴散型電阻器與金屬型電阻器的並聯兩者間的差異。此電阻值變化的減少幅度是以面積相同的金屬型電阻器為基準。由圖可見，在本實施例中，p+擴散型電阻器與金屬型電阻器的並聯比n+多晶矽型電阻器與金屬型電阻器的並聯有更好的表現。

本發明揭露了精密電阻器及其製造方法，請注意，本技術領域具有通常知識者可以理解，圖1~2以及圖5~8所揭露的實施例可以例如是積體電路中的單石元件（monolithic component），如本領域所周知，該積體電路包含小尺寸（例如平方亳米級）的半導體元件或晶片，且半導體元件或晶片整合複數電路於其中。前揭圖示中，元件之形狀、尺寸以及比例等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

101、201‧‧‧運算放大器
202、203‧‧‧電流源
501、502、503、504、601、602、603、604、611、612、613、614、621、622、623、624、631、632、633、634、701、702、703、801、802、803‧‧‧金屬線
510、511、512、651、652、653、661、662、663、671、672、673、681、682、683、711、712、721、722、811、812、821、822‧‧‧導孔
704‧‧‧多晶矽層
714‧‧‧多晶矽型電阻器
804‧‧‧擴散層
814‧‧‧擴散型電阻器

［圖1］為本發明之一實施例的反相放大器； ［圖2］為本發明之一實施例的電流模式放大器； ［圖3］為不同種類的電阻器典型的電阻值變化與端電壓V12的關係圖； ［圖4］為不同種類的電阻器之電壓係數與面積尺寸的關係圖； ［圖5A］為顯示本發明之一實施例的金屬型電阻器； ［圖5B］以符號表示本發明之一實施例之堆疊金屬線的串聯； ［圖6A］為金屬型電阻器的另一個實施例； ［圖6B］為以符號表示圖6A之堆疊金屬線的串聯； ［圖7A］為顯示依據本發明一實施例的堆疊金屬線與一多晶矽層的並聯； ［圖7B］為以符號表示依據本發明一實施例之金屬型電阻器與多晶矽型電阻器的並聯； ［圖8A］顯示依據本發明一實施例的堆疊金屬線與一擴散層的並聯； ［圖8B］以符號表示依據本發明一實施例之金屬型電阻器與擴散型電阻器的並聯； ［圖9A］為不同種類的電阻器在跨壓1伏下電阻值變化與面積尺寸的關係圖；以及 ［圖9B］顯示不同種類的電阻器在不同的面積尺寸下電阻值變化的減少幅度。

501、502、503、504‧‧‧金屬線

510、511、512‧‧‧導孔

Claims (10)

1. 一種裝置，包含： 一運算放大器；以及 一第一電阻器，耦接該運算放大器； 該第一電阻器包含具有複數金屬線之一第一型態電阻器，該些金屬線各自位於不同層，並且藉由複數導孔串聯。
2. 如申請專利範圍第1項所述之裝置，其中在各層中該些金屬線具有一單一線段，該單一線段直接耦接於該些導孔的其中兩者之間，或是耦接於該些導孔的其中之一以及一端點。
3. 如申請專利範圍第1項所述之裝置，其中在各層中該些金屬線具有複數線段，該些線段的其中兩者係各自直接耦接該些導孔的其中之一。
4. 如申請專利範圍第1項所述之裝置，其中該第一電阻器更包含與該第一型態電阻器並聯的一第二型態電阻器。
5. 如申請專利範圍第4項所述之裝置，其中該第二型態電阻器包含一多晶矽型電阻器。
6. 如申請專利範圍第4項所述之裝置，其中該第二型態電阻器包含一擴散型電阻器。
7. 如申請專利範圍第1項所述之裝置，其中該運算放大器包含： 一反相端點，用來接收一電流差； 一第二端點，用來接收一參考電壓；以及 一輸出端點； 其中，該第一電阻器以回授方式連接該輸出端點及該第一端點。
8. 如申請專利範圍第7項所述之裝置，其中該第一電阻器更包含與該第一型態電阻器並聯的一第二型態電阻器。
9. 如申請專利範圍第8項所述之裝置，其中該第二型態電阻器包含一多晶矽型電阻器及一擴散型電阻器的其中之一。
10. 如申請專利範圍第1項所述之裝置，其中該運算放大器包含： 一反相端點； 一第二電阻器，耦接於一輸入電壓與該反相端點之間； 一非反相端點，用來接收一參考電壓；以及 一輸出端點； 其中，該第一電阻器以回授方式連接該輸出端點及該第一端點，且該第二電阻器包含該第一型態電阻器。